KR102016019B1 - 고열전도성 반도체 패키지 - Google Patents

Abstract

본 발명은 고열전도성 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체칩과 PCB기판의 전기적 연결 및 PCB기판 자체의 열전도 특성을 개선함으로써 반도체칩의 하부뿐만 아니라 상부에서 발생하는 모든 열을 효율적으로 패키지의 외부로 배출시킬 수 있도록 구성하여 반도체 패키지의 방열효과를 높이고자 한 기술이다.
즉, 본 발명은 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판과, 상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩과, 상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립과, 상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고, 상기 PCB기판의 제1금속패턴층의 금속 두께는 제2,3,4금속패턴층의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.

Description

고열전도성 반도체 패키지{High thermal conductivity semiconductor package}

본 발명은 고열전도성 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체칩과 PCB기판의 전기적 연결 및 PCB기판 자체의 열전도 특성을 개선함으로써 반도체칩의 하부뿐만 아니라 상부에서 발생하는 모든 열을 효율적으로 패키지의 외부로 배출시킬 수 있도록 구성하여 반도체 패키지의 방열효과를 높이고자 한 기술이다.

일반적으로 반도체 칩 패키지는 기판에 반도체 칩을 실장하고, 클립 또는 본딩 와이어로 반도체 칩과 리드 프레임을 연결한다. 또한 반도체 칩을 EMC(Epoxy molding compound)와 같은 열경화성 소재로 몰딩하여 패키지 바디를 형성한다.

한편, 위와 같은 반도체 칩 패키지에 전류가 공급되면 열이 발생한다. 특히 전력용 반도체의 경우에는 더욱 많은 열이 발생하므로 히트 싱크(heat sink)나 히트 슬러그(heat slug)를 이용한 방열 수단이 필수적으로 요구된다.

또한 종래의 반도체 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 게다가 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 불필요하게 높아지는 문제점이 있엇다.

그리고 종래의 반도체 패키지를 구성하는 기판은 구조적으로 반도체칩에서 발생하는 열을 효율적으로 전달받지 못하여, 기판을 통한 열배출이 용이하지 못한 문제점이 있었다.

관련 선행기술로서, 등록특허 제10-1301782호(반도체 패키지 및 그 제조 방법)에는 다이 패드와 리드로 이루어진 리드 프레임; 상기 다이 패드에 위치하며, 상기 리드와 전기적으로 연결된 반도체 다이; 상기 반도체 다이의 상부에 위치하며, 상기 리드와 전기적으로 연결된 더미 다이; 상기 반도체 다이 및 더미 다이를 몰드하며, 적어도 하나의 관통홀이 형성된 인캡슐란트; 및 상기 인캡슐란트의 상부에 위치하는 방열판을 포함하고, 상기 관통홀에는 도전성 물질로 이루어진 관통 전극이 형성된 구성이 개시되어 있다.

그러나 상기 선행기술은 기판의 금속패턴을 일부 노출시킨 다음 금속 와이어로 연결된 구조로서, 금속패턴과 금속 와이어의 열전도가 취약하여 반도체칩에서 발생하는 열을 즉각적으로 배출하기 어려운 구조로 되어 있다.

공개특허 10-2014-0136268 공개특허 10-2016-0056378

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 반도체 패키지의 방열구성을 복잡한 형태로 하지 않고 반도체칩과 PCB기판의 전기적 연결구성과 PCB기판의 자체적인 구성을 개선하여 반도체칩에서 발생하는 열을 효율적으로 배출하여 내구성을 높이고자 한 고열전도성 반도체 패키지를 제공함에 목적이 있다.

본 발명은 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판과, 상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩과, 상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립과, 상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고, 상기 PCB기판의 제1금속패턴층의 금속 두께는 제2,3,4금속패턴층의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.

상기 제1금속패턴층은 반도체칩의 캐소드 단자 및 게이트 단자와 직접 연결되는 단자들과 반도체칩의 애노드 단자와 금속 클립을 통해 연결되는 단자를 포함하는 층이고, 제 4금속패턴층은 상기 4개의 외부신호 단자를 포함하는 층이며, 상기 제2 및 제3 패턴층은 제1 및 제4금속패턴층 사이에 적층 배치된 층이다.

삭제

또한 상기 제1금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 한다.

또한 상기 제1금속패턴층은 제1,2,3신호단자로 구성되고, 제2,3,4금속패턴층은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층의 제1신호단자는 제2,3,4금속패턴층의 2군데 신호단자로 분할 연결되는 것을 특징으로 한다.

또한 상기 제1,2,3,4금속패턴층을 전기적으로 연결하는 비아홀은 각 층의 연결지점마다 중복되지 않는 위치에 형성되는 것을 특징으로 한다.

본 발명은 PCB기판을 구성하는 4개의 금속패턴층 중에서 반도체칩과 연결되는 최상층의 금속 두께를 더 두껍게 구성하여 반도체칩의 하부단자에서 발생하는 열의 전도성을 높여 열배출에 최적화된 반도체 패키지를 구성할 수 있고, 반도체칩의 상부는 와이어가 아닌 일정두께의 금속클립을 통해 PCB기판의 단자와 연결될 수 있도록 하여 전기적 연결특성과 열전도성이 우수한 효과가 있다.

도 1은 본 발명에 따른 고열전도성 반도체 패키지의 구성을 나타낸 단면도
도 2는 본 발명의 PCB기판을 구성하는 4개의 금속패턴층과 그 사이를 연결하는 비아홀의 구성을 나타낸 도면
도 3은 본 발명에 따른 고열전도성 반도체 패키지의 또 다른 실시예를 나타낸 도면

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 그리고 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명의 고열전도성 반도체 패키지는 반도체칩과 PCB기판의 전기적 연결 및 PCB기판 자체의 열전도 특성을 개선함으로써 반도체칩의 하부뿐만 아니라 상부에서 발생하는 모든 열을 효율적으로 패키지의 외부로 배출시킬 수 있도록 한 기술이다.

이러한 본 발명의 고열전도성 반도체 패키지는 도 1에 도시한 바와 같이, 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층(110),(120),(130),(140)의 구조로 이루어져 각 층은 비아홀(155)을 통해 전기적으로 연결되는 PCB기판(100)과, 상기 PCB기판(100)의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩(200)과, 상기 반도체칩(200)의 애노드 단자와 PCB기판(100)의 단자를 연결하는 금속클립(300)과, 상기 PCB기판(100)의 상부에서 반도체칩(200)을 밀봉하는 봉지재(400);를 포함하고, 상기 PCB기판(100)의 제1금속패턴층(110)의 금속 두께는 제2,3,4금속패턴층(120),(130),(140)의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.

본 발명의 PCB기판(100)은 총 4개의 금속패턴층으로 구성되어 있다. PCB기판(100)의 최상단은 반도체칩(200)의 단자와 직접 연결되어 있는 제1금속패턴층(110)이 위치하고, 상기 제1금속패턴층(110)의 하부로는 제2,3,4금속패턴층(120),(130),(140)이 순서대로 위치하고 있다.

여기서 상기 제2,3,4금속패턴층(120),(130),(140)의 금속 두께는 10 내지 35 ㎛(마이크로 미터)로 종래의 기판에 적용되었던 금속 두께와 동일하지만, 제1금속패턴층(110)의 금속 두께는 0.1 내지 0.2 mm(밀리미터)로 형성되어 높은 열전도를 갖도록 구성된다. 즉, 반도체칩(200)의 단자와 1차적으로 연결되는 제1금속패턴층(110)의 금속 두께를 더 두껍게 구성함으로써 반도체칩(200)에서 발생하는 열을 효과적으로 배출할 수 있는 구조가 되는 것이다.

도 2는 상기 PCB기판(100)의 각 금속패턴층의 구조와 금속패턴층 사이를 연결하는 비아홀(155)의 위치를 나타낸 것으로, 제1,2,3,4금속패턴층(110),(120),(130),(140)은 각각 (a),(b),(c),(d) 순서로 표시하였으며 비아홀(155)의 구성은 각 금속패턴층의 사이에 해당하는 (a-b),(b-c),(c-d)로 표시하였다.

본 발명의 PCB기판(100)은 도 2에 도시한 바와 같이 제1금속패턴층(110)에 제1,2,3신호단자(111),(112),(113)와 같이 총 3개의 신호단자로 구성되어 있다. 상기 제1금속패턴층(110)의 제1신호단자(111)는 반도체칩(200)의 캐소드 단자와 연결되고 제2신호단자(112)는 게이트 단자와 연결되며 제3신호단자(113)는 애노드 단자와 연결되는 것이다. 그리고 제2,3,4,금속패턴층(120),(130),(140)은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층(110)의 제1신호단자(111)는 제2,3,4금속패턴층(120),(130),(140)의 2군데 신호단자로 분할 연결함으로써 열배출에 효율적인 디바이스 특성을 갖게 된다. 즉, 상기 제1신호단자(111)는 제1금속패턴층(110)과 제2금속패턴층(120) 사이에 마련된 비아홀(155)을 통해 캐소드와 게이트리턴 신호단자로 분할 연결되는 것이다.

상기 비아홀(155)은 도전성 물질이 채워지는 형태로 각각의 제1,2,3,4금속패턴층(110),(120),(130),(140)을 전기적으로 연결하는 구성으로서, 상기 비아홀(155)은 도면에 도시한 바와 같이 각 층을 연결하는 지점마다 중복되지 않는 위치에 형성하여 방열성능을 좀 더 높이는 것이 바람직하다.

본 발명의 반도체칩(200)은 하부면에 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되어 금속클립(300)을 통해 PCB기판(100)에 간접적으로 연결되는 구성이다. 이와 같이 반도체칩(200)의 상,하부에 각각 형성된 단자를 통해 열배출이 용이한 구조가 될 수 있다.

본 발명은 반도체칩(200)의 상부 단자 즉, 애노드 단자는 전도성 재질의 금속클립(300)을 통해 PCB기판(100)의 신호단자로 연결하도록 되어 있다. 도면에 도시한 바와 같이 "ㄱ" 자 형태로 절곡된 금속클립(300)으로 단자가 연결될 경우, 종래의 금속 와이어에 의한 연결에 비해 전기적 연결 특성이 우수하고 열전도가 우수하여 반도체칩(200)의 내구성을 향상시킬 수 있는 이점을 갖는다.

그리고 본 발명은 상기 반도체칩(200)의 단자와 연결되는 금속클립(300)과 PCB기판(100)은 솔더와 같은 전도성 접착제(500)에 의해 접합이 이루어진다.

도 3은 본 발명의 또 다른 실시예를 나타낸 것으로, 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층(110),(120),(130),(140)의 구조로 이루어져 각 층은 비아홀(155)을 통해 전기적으로 연결되는 PCB기판(100)과, 상기 PCB기판(100)의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩(200)과, 상기 반도체칩(200)의 애노드 단자와 PCB기판(100)의 단자를 연결하는 금속클립(300)과, 상기 PCB기판(100)의 상부에서 반도체칩(200)을 밀봉하는 봉지재(400);를 포함하는 형태로서 상기 실시예와 동일하며,

상기 PCB기판(100)의 제1금속패턴층(110)과 제4금속패턴층(140)의 금속 두께는 제2,3금속패턴층(120),(130)의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.

상기 실시예는 반도체칩(200)과 1차적으로 연결되는 제1금속패턴층(110) 뿐만 아니라 PCB기판(100)의 바닥부분에 해당하는 제4금속패턴층(140)의 금속 두께까지 더 두껍게 구성하여 방열효과를 더욱 높일 수 있고 외부에 노출되는 단자가 좀 더 견고한 형태가 될 수 있도록 한 것이다. 따라서, 상기 실시예의 제1금속패턴층(110)과 제4금속패턴층(140)의 금속 두께는 0.1 내지 0.2 mm로 형성하고, 제2,3금속패턴층(120),(130)의 금속 두께는 종래의 기판에 적용되었던 0 내지 35 ㎛(마이크로 미터)로 구성되는 것이다.

아울러 상기 제4금속패턴층(140)의 금속은 PCB기판(100)의 바닥면보다 좀 더 돌출되는 형태로 구성될 경우, 돌출된 부분에 의해 방열 효과를 더욱 높일 수 있는 구조가 된다.

이상에서 본 발명은 상기 실시예를 참고하여 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형실시가 가능함은 물론이다.

100 : PCB기판 110 : 제1금속패턴층
111 : 제1신호단자 112 : 제2신호단자
113 : 제3신호단자 120 : 제2금속패턴층
130 : 제3금속패턴층 140 : 제4금속패턴층
155 : 비아홀 200 : 반도체칩
300 : 금속클립 400 : 봉지재
500 : 전도성 접착제

Claims (6)

1. 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판;
   상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩;
   상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립;
   상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고,
   상기 PCB기판의 제1금속패턴층의 금속 두께는 제2,3,4금속패턴층의 금속 두께보다 더 두껍게 형성되며,
   상기 제1금속패턴층은 반도체칩의 캐소드 단자 및 게이트 단자와 직접 연결되는 단자들과 반도체칩의 애노드 단자와 금속 클립을 통해 연결되는 단자를 포함하는 층이고,
   제 4금속패턴층은 상기 4개의 외부신호 단자를 포함하는 층이며,
   상기 제2 및 제3 패턴층은 제1 및 제4금속패턴층 사이에 적층 배치된 층인 것을 특징으로 하는 고열전도성 반도체 패키지.
   
2. 제 1항에 있어서,
   상기 제1금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지.
   
3. 제 1항에 있어서,
   상기 제1금속패턴층은 제1,2,3신호단자로 구성되고, 제2,3,4금속패턴층은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층의 제1신호단자는 제2,3,4금속패턴층의 2군데 신호단자로 분할 연결되는 것을 특징으로 하는 고열전도성 반도체 패키지.
   
4. 제 1항에 있어서,
   상기 제1,2,3,4금속패턴층을 전기적으로 연결하는 비아홀은 각 층의 연결지점마다 중복되지 않는 위치에 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지.
   
5. 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판;
   상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩;
   상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립;
   상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고,
   상기 PCB기판의 제1금속패턴층과 제4금속패턴층의 금속 두께는 제2,3금속패턴층의 금속 두께보다 더 두껍게 형성되며
   상기 제1금속패턴층은 반도체칩의 캐소드 단자 및 게이트 단자와 직접 연결되는 단자들과 반도체칩의 애노드 단자와 금속 클립을 통해 연결되는 단자를 포함하는 층이고,
   제 4금속패턴층은 상기 4개의 외부신호 단자를 포함하는 층이며,
   상기 제2 및 제3 패턴층은 제1 및 제4금속패턴층 사이에 적층 배치된 층인, 것을 특징으로 하는 고열전도성 반도체 패키지.
   
6. 제 5항에 있어서,
   상기 제1금속패턴층과 제4금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지.
   

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