JP4420592B2 - 半導体素子の微細パターン形成方法 - Google Patents
半導体素子の微細パターン形成方法 Download PDFInfo
- Publication number
- JP4420592B2 JP4420592B2 JP2002184563A JP2002184563A JP4420592B2 JP 4420592 B2 JP4420592 B2 JP 4420592B2 JP 2002184563 A JP2002184563 A JP 2002184563A JP 2002184563 A JP2002184563 A JP 2002184563A JP 4420592 B2 JP4420592 B2 JP 4420592B2
- Authority
- JP
- Japan
- Prior art keywords
- gas
- flow rate
- sccm
- forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 60
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000007789 gas Substances 0.000 claims description 92
- 238000005530 etching Methods 0.000 claims description 69
- 229920002120 photoresistant polymer Polymers 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 33
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 16
- 229910001882 dioxygen Inorganic materials 0.000 claims description 16
- 229920000642 polymer Polymers 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 238000010894 electron beam technology Methods 0.000 claims description 4
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 238000011161 development Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 7
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 150000002221 fluorine Chemical class 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Electrodes Of Semiconductors (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フッ化アルゴン(ArF)露光用光源を利用した半導体素子の微細パターン形成方法に関する。
【０００２】
【従来の技術】
半導体素子の発展をもたらした重要な微細加工技術として、フォトリソグラフィ(photolithography)技術が挙げられ、この技術における解像度の向上が、半導体素子における高集積化の重要な鍵を握っている。
【０００３】
このような、フォトリソグラフィ工程は、周知のように、フォトレジスト(photo resist)パターンを形成する工程であり、これにより形成したフォトレジストパターンは、例えばエッチングマスクとしてエッチング工程で用いられる。この場合、被エッチング層の非パターン領域が選択的にエッチングされるので、所望の形態の微細パターン、例えば、コンタクトホール、ビットラインなどを形成することができる。このようなフォトレジストパターンは、被エッチング層上にフォトレジストを塗布する塗布工程と、用意した露光マスクを利用してフォトレジストを露光する露光工程、及び所定の化学溶液により、露光された領域及び露光されていない領域のうち、いずれかの領域を除去する現像工程を介して形成される。
【０００４】
一方、フォトリソグラフィ工程により実現できるパターンのCD(critical dimension：しきい寸法)は前記した露光工程において、どのような波長の光源を用いるかによって左右される。これは、露光工程を介して実現できるフォトレジストパターンの幅によって、実際のパターンのCDが決定されるためである。
【０００５】
DRAM(dynamic random access memory)を中核とする半導体メモリ素子が大量生産された頃から、フォトリソグラフィの技術開発が飛躍的に進歩した。DRAMの集積度は、3年ごとに4倍ずつ増加してきており、その他のメモリ素子も約2〜3年遅れて追従している。これにより製品のデザインルールも4MビットDRAM世代の0.8μmから4GビットDRAM世代の0.13μmまで縮小されてきており、現在は非光学リソグラフィ技術が用いられる段階にある。
【０００６】
光学リソグラフィ技術における解像度は、露光用光源の波長に反比例するが、「ステップ及びリピート」の露光方式を採用した初期のステッパ(stepper)において使用した光源の波長は、436nm(g線)〜365nm(i線)であったが、現在は、248nm(KrFエキシマレーザ)波長のDUV(deep ultra-violet：遠紫外線)を利用するステッパやスキャナタイプの露光装置が主として使用されている。
【０００７】
フォトリソグラフィ技術は、その間0.6nm以上の大きい開口数(Numerical Aperture)のレンズ等により、大口径ウェーハに対応する、アラインメントを高精度化させるなどの露光装置自体での技術開発はもちろん、CAR(Chemically Amplified Resist)タイプ、TLR(Tri Layer Resist)タイプ、及びBLR(Bi-Layer Resist)タイプなどのフォトレジストでの材料開発、その他、TSI(Top Surface Imaging)、ARC(Anti Reflective Coating)、PSM(Phase Shift Mask)、OPC(Optical Proximity Correction)などの様々な方面からの技術開発により発展した。
【０００８】
248nm波長のDUVリソグラフィ技術は、初期の頃に処理時間が長くなる、下地材料に大きく依存してしまうなど、多くの問題が発生したため、0.18μmデザインルールの製品に使用されてきた。さらに微細な0.15μm以下のデザインルールの製品を開発するためには、193nm波長の遠紫外線(ArFエキシマレーザ)を使用する新しいDUVリソグラフィ技術の開発が望まれた。しかし、このようなDUVリソグラフィで、解像度を高めるための様々な技術を組み合わせたとしても、0.1μmデザインルール以下のパターンは不可能であるため、新しい光源を使用するフォトリソグラフィ技術の開発が活発に進められている。
【０００９】
現在、最も進んだ技術として電子ビームやX線を光源とする露光装置が開発されており、その他にも、弱いX線を光源とする超遠紫外線EUV(Extreme Ultraviolet)技術が開発されている。
【００１０】
初期の露光装置は、密着露光(コンタクト露光)装置であり、ウェーハ上に直接マスクを当てて目で合わせた後、露光する方式であった。この技術がさらに発展して、マスクと基板との間に小さな隙間を設けて露光する方式となり、これにより解像度を高めることができたが、この場合、隙間の大きさによって軟接触(ソフトコンタクト)や硬接触(ハードコンタクト)(10μm未満程度)などの近接プリンタを用いて露光しなければならない。
【００１１】
最近ではKrFレーザ(λ=248nm)を光源とする露光装置、それに対応したレジスト、その他の関連技術が開発され、これによって、0.15μmルール以下のパターンも可能になった。
【００１２】
現在は、ArFレーザ(λ=193nm)を利用して、0.11μm〜0.07μmルールまでの微細パターンを目標として開発が進められている。DUVリソグラフィ法は、i線に対する解像度及びDOF(Depth Of Focus)などの性能面において優れているが、工程制御が容易ではない。工程制御を困難にする原因は、短い波長による光学的な原因と、化学増幅型フォトレジストの使用による化学的な原因とに区分できる。波長が短くなれば、定在波効果によるCD(critical dimension)変動現象や、界面での位相差に起因する反射光による過感光の現象が著しくなる。CD変動現象とは、入射光と反射光の干渉の度合がレジストの微小な厚さの差、または下地フィルムの厚さの差によって変わることにより、結果的に線の幅が周期的に変動する現象をいう。
【００１３】
前記DUV工程では、感度向上のために化学増幅型レジストを用いざるを得ないが、その反応メカニズムと関連してPED(Post Exposure Delay)安定性、下地依存性などの問題点が発生するが、ArF露光技術の核心課題の一つは、ArF用レジストの開発である。このArF用フォトレジスト材料には、ベンゼン環を使用できないため、その開発は容易ではない。ベンゼン環は、ドライエッチング耐性を確保するため、i線及びKrF用フォトレジストに用いられた。例えば、常用化されているCOMA(CycloOlefin-maleic Anhydride：シクロオレフィン無水マレイン酸)、またはアクリラート(Acrylate)系統のポリマー形態、またはこれらの混合形態のレジストは、ベンゼン構造である。
【００１４】
しかし、ArF用フォトレジストにベンゼン環を用いる場合、ArFレーザの波長領域である193nmで吸光係数が大きいため、透明度が低下してレジスト下部まで露光ができないという問題が発生する。このため、ベンゼン環を具備せずにドライエッチング耐性を確保することができ、接着力が良く、2.38%TMAHに現像され得る材料の研究が進められている。これに関し、現在までに、様々な国の多くの企業及び研究所により研究成果が発表されている。しかし、このようなArF用フォトレジストは、ベンゼン環を具備しないため、以下のようにドライエッチング耐性に問題がある。
【００１５】
図1は、前述したような従来の技術に係るArF用フォトレジストを用いて、ランディングプラグコンタクトホールを形成するセルフアラインコンタクト(self-aligned contact:ＳＡＣ)エッチング工程において発生した、パターン変形及びコンタクト欠陥を有する素子の構造を示す断面図である。
【００１６】
図1を参照すれば、基板10上に隣接する複数のゲート電極11が形成されており、その上部には窒化膜系列のハードマスク12が積層されており、そのプロファイルに沿って窒化膜系列のスペーサ用絶縁膜13が形成されており、スペーサ用絶縁膜13上に形成された層間絶縁膜14がＳＡＣエッチング工程によりエッチングされ、隣り合うゲート電極11の間がオープンされている。
【００１７】
このＳＡＣエッチング工程ではフッ素系列のエッチングガスを用いるが、層間絶縁膜14上面に形成されたフォトレジストパターン（図示せず）の耐性が弱いため、このとき図1に示す「A」のように層間絶縁膜14上面にパターン変形が発生する。
【００１８】
また、コンタクトホール形成時の欠陥を防止するために、オーバエッチングを進行する過程でアライメントエラーが存在すると、図示された「B」のように、ゲート電極11やハードマスク12が損なわれてしまい、素子の電気的特性が劣化する。また、アライメントエラーが存在しない場合でも、図示された「C」のように、コンタクトホールの幅が小さくなってしまい、コンタクト抵抗が増加することになる。
【００１９】
また、図示しないが、ArF露光用光源を用いたリソグラフィを介してランディングプラグコンタクト(landing plug contact：LPC)などを形成する工程で、縞模様状のパターン変形が発生したり、ＳＡＣエッチング途中にフォトレジストが固まっ(Clusterが生じ)たり、塑性変形(Plastic deformation)したりする現象や、コンタクトホールエッチング中にフォトレジストの耐性が弱いためフォトレジストが一方に片寄る現象が発生する。
【００２０】
したがって、ArF用フォトレジストの弱い耐性やフッ素系気体における弱い物性的特性を補完することが重要な課題となっている。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術が有する問題点を解決しようとするものであって、ArF用フォトレジストパターンの変形を抑え、より狭いパターン形成を可能にする半導体素子の微細パターン形成方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を達成するため、本発明による半導体素子の微細パターン形成方法は、半導体基板を提供する第1ステップと、前記半導体基板上に微細パターンが形成される被エッチング層と反射防止膜を順に形成し、該反射防止膜上にフォトレジストを塗布した後、フッ化アルゴン露光用光源を用いたフォトリソグラフィ工程を実施してフォトレジストパターンを形成する第2ステップと、基板温度を第1温度状態に保持し、C x F y ガス(x及びyは1〜10)とアルゴンガスとを用いて、前記フォトレジストパターンをエッチングマスクにして前記反射防止膜と前記被エッチング層のエッチング予定領域の一部とをエッチングする第3ステップと、前記基板温度を前記第1温度より高い第2温度状態に保持し、C x F y ガス及びC x F y H z ガス(x、y及びzは1〜10)の混合ガスとアルゴンガスを用いて、前記被エッチング層のエッチング予定領域の残りの部分をエッチングする第4ステップと、前記反射防止膜と前記フォトレジスタパターンを除去することによって前記微細パターンを形成する第5ステップとを含み、前記第4ステップは、前記フォトレジスタパターンをエッチングマスクに用いて前記エッチング予定領域の残りの部分のうちの一部をエッチングし、多量のポリマーを生成させて前記フォトレジストパターン表面に堆積させる第6ステップを含み、前記第2ステップの後に前記フォトレジストパターンを硬化させる工程をさらに含み、前記フォトレジストパターンを硬化させる前記工程が、電子ビームを照射する工程であることを特徴としている。
【００２３】
また、前記第1温度は、約-40℃〜約10℃の範囲にすることが望ましい。
【００２４】
また、前記第2温度は、約20℃〜約100℃の範囲にすることが望ましい。
【００２５】
また、前記第4ステップは、前記第6ステップに続いて、前記フォトレジストパターンと前記ポリマーをエッチングマスクにして前記エッチング予定領域の残りの部分を全部エッチングする第7ステップとを含むことが望ましい。
【００２６】
また、前記フォトレジストは、COMA(Cyclo-Olefin-Maleic Anhydride)、またはアクリラート(acrylate)系のポリマー形態、またはこれらの混合形態であることが望ましい。
【００３０】
また、約-40℃〜約10℃の基板温度範囲において約50〜約500sccmの流量のArガス、約50〜約200sccmの流量のCxFyガス、約10〜約50sccmの流量の酸素ガス、及び約10〜約50sccmの流量のCOガスを使用して前記第3ステップを行うことが望ましい。
【００３１】
また、前記第3ステップは、約-40℃〜約10℃の基板温度範囲において約50〜約200sccmの流量のCxFyガスと約1〜約10sccmの流量の酸素ガスとを使用して行うエッチング工程をさらに含むことが望ましい。
【００３２】
また、前記第3ステップは、約10の基板温度において約150sccmの流量のArガス、約80sccmの流量のCF4ガス、約20sccmの流量の酸素ガス、及び約20sccmの流量のCOガスを使用するエッチング工程と、約100sccmの流量のCF4ガスと約3sccmの流量の酸素ガスとを使用するエッチング工程を連続的に行うことが望ましい。
【００３４】
また、約20℃〜約100℃の基板温度範囲において約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス、約2〜約20sccmの流量の酸素ガス、及び約2〜約20sccmの流量のCxHyFzガスを使用して前記第6ステップを行うことが望ましい。
【００３５】
また、約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガス及び約3sccmの流量のCH2F2ガスを使用して前記第6ステップを行うことが望ましい。
【００３６】
また、約20℃〜約100℃の基板温度範囲において、約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス(x及びyは1〜10)、及び約2〜約20sccmの流量の酸素ガスを使用して前記第7ステップを行うことが望ましい。
【００３７】
また、約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガスを使用して前記第7ステップを行うことが望ましい。
【００３８】
また、単一チャンバ内において前記第3及び第4ステップを行うことが望ましい。
【００３９】
また、それぞれ異なるチャンバ内において前記第3及び第4ステップを行うことが望ましい。
【００４０】
また、前記微細パターンは、I型の孤立した形態のバーパターン、T型のパターン及びホール形態のパターンを含むことが望ましい。
【００４１】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、添附の図面を参照しながら詳細に説明する。
【００４２】
本発明は、パターン変形の主な要因である温度が、特に、1次エッチングステップである反射防止膜エッチングステップでは低温となり、２次エッチングステップである被エッチング層エッチングステップでは相対的に高温となるように制御することを特徴としており、これによって、フォトレジストパターンの変形を抑えることができるものである。このように制御するのは、パターンの変形が、上記二つのエッチングステップのうち、特に反射防止膜をエッチングする1次エッチングステップにおいて、温度の影響を相対的に大きく受けるためである。
【００４３】
図2A〜図2Eは、本発明の実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示した断面図である。
【００４４】
まず図2Aに示すように、半導体素子を形成するための種々の構成要素が形成された基板20の上に、ポリシリコンとタングステンシリサイド、またはタングステンなどで積層された複数の導電パターン、例えば、ゲート電極21を形成する。
【００４５】
すなわち、基板20とゲート電極21の接触界面にゲート絶縁膜(図示せず)を形成し、該ゲート絶縁膜上に形成したゲート電極21上に後続のランディングプラグコンタクトホールの形成のためのセルフアラインコンタクト(ＳＡＣ)エッチングなどによるゲート電極21の損失を防止するための窒化膜などのハードマスク22を形成する。
【００４６】
次いで、ゲート電極21が形成された全体プロファイルに沿って窒化膜などのスペーサ用絶縁膜23を蒸着した後、形成した構造全体を覆うように例えば、APL(advanced planarization layer)酸化膜、BPSG(boro phospho silicate glass)、SOG(spin-on glass)、HDP(high density plasma)酸化膜または窒化膜などの層間絶縁膜24を形成する。
【００４７】
次いで、層間絶縁膜24上に有機系列の反射防止膜(organic anti-reflective coating)または窒化膜系列の反射防止膜25を100〜2000Åの厚さに形成する。そして、反射防止膜25上にArF用フォトレジストを塗布した後、ArF露光用光源を利用したフォトリソグラフィ工程を介してフォトレジストパターン26を形成する。
【００４８】
具体的には、反射防止膜25上にCOMAまたはアクリラートなどのArF用フォトレジストを所定の厚さ、例えば、500〜6000Åになるように塗布した後、ArF露光用光源(図示せず)と所定のレチクル(図示せず)を用いてフォトレジストの所定部分を選択的に露光し、露光工程により露光された領域及び露光されていない領域のうち、いずれかの領域を現像工程を介して除去する。その後、後続する洗浄工程などを通じてフォトリソグラフィ残余物などを除去する。このようにしてフォトレジストパターン26を形成する。
【００４９】
この場合、エッチングに対するフォトレジストパターン26の耐性を強化させるために、電子ビーム(electron beam)照射またはArイオン注入(ion implantation)などの工程を追加することができる。
【００５０】
前記工程ではArF用フォトレジストとしてCOMAまたはアクリラートを用いたが、本発明の別の実施の形態によれば、ArF露光用光源に反応する別の種類のフォトレジストを使用することもできる。
【００５１】
次に、図2Bに示すように、基板20の温度を、ポリマーが生成されないように、適切な温度、例えば-40〜-10℃に保持し、反射防止膜25及び層間絶縁膜24の一部を選択的にエッチングする。このようにして、コンタクト形成予定領域を画定する。
【００５２】
この場合、CxFyガス(x、yは1〜10)、Arガスなどを主エッチングガスとして用いて、前述した低温の温度範囲においてプラズマエッチングを行うので、ポリマーが生成されない。そのためエッチング後の断面は、図示のように角のはっきり垂直プロファイル27を有することになる。
【００５３】
上記のように層間絶縁膜24の一部をエッチングする際、エッチングする深さは、ハードマスク22上（ハードマスク22のない別の実施の形態ではゲート電極21上）に形成された層間絶縁膜24の厚さの1/2以下程度までとなるようにすることが望ましい。
【００５４】
本発明の具体的な実施の形態によれば、前記エッチング工程は、前記低温状態において、10〜100mTorrの圧力及び200〜500Wの電力で、50〜500sccmの流量のArガス、50〜200sccmの流量のCF4ガス、10〜50sccmの流量のO2ガス、及び10〜50sccmの流量のCOガスを加える工程と、同じ圧力及び電力条件下で、50〜200sccmの流量のCF4ガスと1〜10sccmの流量のO2ガスを加える工程とを単独または連続的に行うとよい。
【００５５】
好ましくは、10℃の温度において50mTorrの圧力及び300Wの電力で、150sccmの流量のArガス、80sccmの流量のCF4ガス、20sccmの流量のO2ガス、及び20sccmの流量のCOガスを添加するエッチング工程と、同じ温度において25mTorrの圧力及び500Wの電力で、100sccmの流量のCF4ガス、及び3sccmの流量のO2ガスを添加するエッチング工程とを連続的に行うとよい。
【００５６】
次に、図2Cに示すように、基板20の温度を20℃〜100℃の高温に保持した状態で、フォトレジストパターン26とその下部層をエッチングマスクにして層間絶縁膜24をハードマスク22上部までエッチングする。このとき、多量のポリマー28を発生させてフォトレジストパターン26周辺に堆積させる。
【００５７】
この場合、前述した高温の温度条件下で、ArガスとCxFyガス(x、y=1〜10)に、ポリマー形成が容易なCxFyHzガス(x、y、z=1〜10)、例えば、CH3Fガス、CHF3ガスまたはCH2F2ガスを混合したガスを主エッチングガスに利用し、ここにO2ガスをさらに加えることによってポリマー28の生成が活発になるようにする。
【００５８】
前記エッチング工程の結果、コンタクト形成予定領域に開口部29が形成される。
【００５９】
本発明の具体的な実施の形態によれば、このエッチング工程は上記の高温状態において20〜200mTorr圧力及び800〜1500Wの電力で、100〜1000sccmの流量のArガス、5〜100sccmの流量のC4F6ガス、2〜20sccmの流量のO2ガス、及び2〜20sccmの流量のCH2F2ガスを添加して行うとよい。
【００６０】
好ましくは、40℃の温度において、70mTorrの圧力及び900Wの電力で、400sccmの流量のArガス、10sccmの流量のC4F6ガス、4sccmの流量のO2ガス、及び3sccmの流量のCH2F2ガスを加えて上記エッチング工程を行うとよい。
【００６１】
次に、図2Dに示すように、前記基板温度を20℃〜100℃に保持し、フォトレジストパターン26及びポリマー28をエッチングマスクにして、コンタクトホール形成予定領域に位置した層間絶縁膜24'をエッチングしてコンタクトホール30を形成する。この場合、CxFyガスとArガスとを主エッチングガスに利用し、さらにエッチング工程の再現性向上のため、O2ガスを加えて使用することが好ましい。
【００６２】
本発明の具体的な実施の形態によれば、このエッチング工程は、前記基板温度を上記のように保持し、20〜200mTorrの圧力及び800〜1500Wの電力で、100〜1000sccmの流量のArガス、5〜100sccmの流量のC4F6ガス、及び2〜20sccmの流量のO2ガスを加えて行うとよい。
【００６３】
好ましくは、40℃の温度において、70mTorrの圧力及び900Wの電力で、400sccmの流量のArガス、10sccmの流量のC4F6ガス、及び4sccmの流量のO2ガスを添加して上記エッチング工程を行うとよい。
【００６４】
次に、図2Eに示すように、通常の半導体素子製造工程で用いられる除去工程を通じて、コンタクトホール底面の窒化膜23を除去し、洗浄工程を通じてコンタクトホール形成工程を完了する。
【００６５】
前記基板温度を異にする各エッチングステップは、独立した単一チャンバ(chamber)内において単独で行うことができるが、マルチチャンバを構成するそれぞれ異なるチャンバ内において行うこともできる。
【００６６】
本発明が適用可能な微細パターンとしては、I型の孤立した形態のバーパターン、T型のパターン及びホール形態のパターンなど、種々のパターンが含まれる。
【００６７】
前記実施の形態ではランディングプラグ形成のためのＳＡＣエッチング工程についてのみ説明したが、本発明は微細なパターンを必要とするビットラインコンタクト、ビットライン、金属配線エッチング、ゲートエッチング工程を含む様々なエッチング工程にも適用することができる。
【００６８】
なお、本発明は上記の実施の形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能であり、そのような実施の形態も本発明の技術的範囲に属する。
【００６９】
【発明の効果】
上述したように、本発明によれば、微細パターンの形成工程において、エッチングステップを複数のステップに分けて、各エッチングステップの温度とエッチング気体の流量を適切に調節することにより、ポリマーを発生させて、フォトレジストパターン周辺をポリマーで覆うようにすることができる。これにより、後続するエッチング時にフォトレジストパターンが変形されてしまうのを抑え、またその下部層が損なわれてしまうのを防ぐことができる。その結果、所望の形態の微細なパターンを形成することができる。
【図面の簡単な説明】
【図１】 従来の技術に係るArFフォトレジストを用いて、ランディングプラグコンタクトホールを形成するセルフアラインコンタクトエッチング工程において発生した、パターン変形及びコンタクト欠陥を有する素子の構造を示す断面図である。
【図２Ａ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｂ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｃ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｄ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｅ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【符号の説明】
10、20 基板
11、21 ゲート電極
12、22 ハードマスク
13、23 スペーサ用絶縁膜
14、24 層間絶縁膜
25 反射防止膜
26 フォトレジストパターン
27 垂直プロファイル
28 ポリマー
29 開口部
30 コンタクトホール
【発明の属する技術分野】
本発明は、フッ化アルゴン(ArF)露光用光源を利用した半導体素子の微細パターン形成方法に関する。
【０００２】
【従来の技術】
半導体素子の発展をもたらした重要な微細加工技術として、フォトリソグラフィ(photolithography)技術が挙げられ、この技術における解像度の向上が、半導体素子における高集積化の重要な鍵を握っている。
【０００３】
このような、フォトリソグラフィ工程は、周知のように、フォトレジスト(photo resist)パターンを形成する工程であり、これにより形成したフォトレジストパターンは、例えばエッチングマスクとしてエッチング工程で用いられる。この場合、被エッチング層の非パターン領域が選択的にエッチングされるので、所望の形態の微細パターン、例えば、コンタクトホール、ビットラインなどを形成することができる。このようなフォトレジストパターンは、被エッチング層上にフォトレジストを塗布する塗布工程と、用意した露光マスクを利用してフォトレジストを露光する露光工程、及び所定の化学溶液により、露光された領域及び露光されていない領域のうち、いずれかの領域を除去する現像工程を介して形成される。
【０００４】
一方、フォトリソグラフィ工程により実現できるパターンのCD(critical dimension：しきい寸法)は前記した露光工程において、どのような波長の光源を用いるかによって左右される。これは、露光工程を介して実現できるフォトレジストパターンの幅によって、実際のパターンのCDが決定されるためである。
【０００５】
DRAM(dynamic random access memory)を中核とする半導体メモリ素子が大量生産された頃から、フォトリソグラフィの技術開発が飛躍的に進歩した。DRAMの集積度は、3年ごとに4倍ずつ増加してきており、その他のメモリ素子も約2〜3年遅れて追従している。これにより製品のデザインルールも4MビットDRAM世代の0.8μmから4GビットDRAM世代の0.13μmまで縮小されてきており、現在は非光学リソグラフィ技術が用いられる段階にある。
【０００６】
光学リソグラフィ技術における解像度は、露光用光源の波長に反比例するが、「ステップ及びリピート」の露光方式を採用した初期のステッパ(stepper)において使用した光源の波長は、436nm(g線)〜365nm(i線)であったが、現在は、248nm(KrFエキシマレーザ)波長のDUV(deep ultra-violet：遠紫外線)を利用するステッパやスキャナタイプの露光装置が主として使用されている。
【０００７】
フォトリソグラフィ技術は、その間0.6nm以上の大きい開口数(Numerical Aperture)のレンズ等により、大口径ウェーハに対応する、アラインメントを高精度化させるなどの露光装置自体での技術開発はもちろん、CAR(Chemically Amplified Resist)タイプ、TLR(Tri Layer Resist)タイプ、及びBLR(Bi-Layer Resist)タイプなどのフォトレジストでの材料開発、その他、TSI(Top Surface Imaging)、ARC(Anti Reflective Coating)、PSM(Phase Shift Mask)、OPC(Optical Proximity Correction)などの様々な方面からの技術開発により発展した。
【０００８】
248nm波長のDUVリソグラフィ技術は、初期の頃に処理時間が長くなる、下地材料に大きく依存してしまうなど、多くの問題が発生したため、0.18μmデザインルールの製品に使用されてきた。さらに微細な0.15μm以下のデザインルールの製品を開発するためには、193nm波長の遠紫外線(ArFエキシマレーザ)を使用する新しいDUVリソグラフィ技術の開発が望まれた。しかし、このようなDUVリソグラフィで、解像度を高めるための様々な技術を組み合わせたとしても、0.1μmデザインルール以下のパターンは不可能であるため、新しい光源を使用するフォトリソグラフィ技術の開発が活発に進められている。
【０００９】
現在、最も進んだ技術として電子ビームやX線を光源とする露光装置が開発されており、その他にも、弱いX線を光源とする超遠紫外線EUV(Extreme Ultraviolet)技術が開発されている。
【００１０】
初期の露光装置は、密着露光(コンタクト露光)装置であり、ウェーハ上に直接マスクを当てて目で合わせた後、露光する方式であった。この技術がさらに発展して、マスクと基板との間に小さな隙間を設けて露光する方式となり、これにより解像度を高めることができたが、この場合、隙間の大きさによって軟接触(ソフトコンタクト)や硬接触(ハードコンタクト)(10μm未満程度)などの近接プリンタを用いて露光しなければならない。
【００１１】
最近ではKrFレーザ(λ=248nm)を光源とする露光装置、それに対応したレジスト、その他の関連技術が開発され、これによって、0.15μmルール以下のパターンも可能になった。
【００１２】
現在は、ArFレーザ(λ=193nm)を利用して、0.11μm〜0.07μmルールまでの微細パターンを目標として開発が進められている。DUVリソグラフィ法は、i線に対する解像度及びDOF(Depth Of Focus)などの性能面において優れているが、工程制御が容易ではない。工程制御を困難にする原因は、短い波長による光学的な原因と、化学増幅型フォトレジストの使用による化学的な原因とに区分できる。波長が短くなれば、定在波効果によるCD(critical dimension)変動現象や、界面での位相差に起因する反射光による過感光の現象が著しくなる。CD変動現象とは、入射光と反射光の干渉の度合がレジストの微小な厚さの差、または下地フィルムの厚さの差によって変わることにより、結果的に線の幅が周期的に変動する現象をいう。
【００１３】
前記DUV工程では、感度向上のために化学増幅型レジストを用いざるを得ないが、その反応メカニズムと関連してPED(Post Exposure Delay)安定性、下地依存性などの問題点が発生するが、ArF露光技術の核心課題の一つは、ArF用レジストの開発である。このArF用フォトレジスト材料には、ベンゼン環を使用できないため、その開発は容易ではない。ベンゼン環は、ドライエッチング耐性を確保するため、i線及びKrF用フォトレジストに用いられた。例えば、常用化されているCOMA(CycloOlefin-maleic Anhydride：シクロオレフィン無水マレイン酸)、またはアクリラート(Acrylate)系統のポリマー形態、またはこれらの混合形態のレジストは、ベンゼン構造である。
【００１４】
しかし、ArF用フォトレジストにベンゼン環を用いる場合、ArFレーザの波長領域である193nmで吸光係数が大きいため、透明度が低下してレジスト下部まで露光ができないという問題が発生する。このため、ベンゼン環を具備せずにドライエッチング耐性を確保することができ、接着力が良く、2.38%TMAHに現像され得る材料の研究が進められている。これに関し、現在までに、様々な国の多くの企業及び研究所により研究成果が発表されている。しかし、このようなArF用フォトレジストは、ベンゼン環を具備しないため、以下のようにドライエッチング耐性に問題がある。
【００１５】
図1は、前述したような従来の技術に係るArF用フォトレジストを用いて、ランディングプラグコンタクトホールを形成するセルフアラインコンタクト(self-aligned contact:ＳＡＣ)エッチング工程において発生した、パターン変形及びコンタクト欠陥を有する素子の構造を示す断面図である。
【００１６】
図1を参照すれば、基板10上に隣接する複数のゲート電極11が形成されており、その上部には窒化膜系列のハードマスク12が積層されており、そのプロファイルに沿って窒化膜系列のスペーサ用絶縁膜13が形成されており、スペーサ用絶縁膜13上に形成された層間絶縁膜14がＳＡＣエッチング工程によりエッチングされ、隣り合うゲート電極11の間がオープンされている。
【００１７】
このＳＡＣエッチング工程ではフッ素系列のエッチングガスを用いるが、層間絶縁膜14上面に形成されたフォトレジストパターン（図示せず）の耐性が弱いため、このとき図1に示す「A」のように層間絶縁膜14上面にパターン変形が発生する。
【００１８】
また、コンタクトホール形成時の欠陥を防止するために、オーバエッチングを進行する過程でアライメントエラーが存在すると、図示された「B」のように、ゲート電極11やハードマスク12が損なわれてしまい、素子の電気的特性が劣化する。また、アライメントエラーが存在しない場合でも、図示された「C」のように、コンタクトホールの幅が小さくなってしまい、コンタクト抵抗が増加することになる。
【００１９】
また、図示しないが、ArF露光用光源を用いたリソグラフィを介してランディングプラグコンタクト(landing plug contact：LPC)などを形成する工程で、縞模様状のパターン変形が発生したり、ＳＡＣエッチング途中にフォトレジストが固まっ(Clusterが生じ)たり、塑性変形(Plastic deformation)したりする現象や、コンタクトホールエッチング中にフォトレジストの耐性が弱いためフォトレジストが一方に片寄る現象が発生する。
【００２０】
したがって、ArF用フォトレジストの弱い耐性やフッ素系気体における弱い物性的特性を補完することが重要な課題となっている。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術が有する問題点を解決しようとするものであって、ArF用フォトレジストパターンの変形を抑え、より狭いパターン形成を可能にする半導体素子の微細パターン形成方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を達成するため、本発明による半導体素子の微細パターン形成方法は、半導体基板を提供する第1ステップと、前記半導体基板上に微細パターンが形成される被エッチング層と反射防止膜を順に形成し、該反射防止膜上にフォトレジストを塗布した後、フッ化アルゴン露光用光源を用いたフォトリソグラフィ工程を実施してフォトレジストパターンを形成する第2ステップと、基板温度を第1温度状態に保持し、C x F y ガス(x及びyは1〜10)とアルゴンガスとを用いて、前記フォトレジストパターンをエッチングマスクにして前記反射防止膜と前記被エッチング層のエッチング予定領域の一部とをエッチングする第3ステップと、前記基板温度を前記第1温度より高い第2温度状態に保持し、C x F y ガス及びC x F y H z ガス(x、y及びzは1〜10)の混合ガスとアルゴンガスを用いて、前記被エッチング層のエッチング予定領域の残りの部分をエッチングする第4ステップと、前記反射防止膜と前記フォトレジスタパターンを除去することによって前記微細パターンを形成する第5ステップとを含み、前記第4ステップは、前記フォトレジスタパターンをエッチングマスクに用いて前記エッチング予定領域の残りの部分のうちの一部をエッチングし、多量のポリマーを生成させて前記フォトレジストパターン表面に堆積させる第6ステップを含み、前記第2ステップの後に前記フォトレジストパターンを硬化させる工程をさらに含み、前記フォトレジストパターンを硬化させる前記工程が、電子ビームを照射する工程であることを特徴としている。
【００２３】
また、前記第1温度は、約-40℃〜約10℃の範囲にすることが望ましい。
【００２４】
また、前記第2温度は、約20℃〜約100℃の範囲にすることが望ましい。
【００２５】
また、前記第4ステップは、前記第6ステップに続いて、前記フォトレジストパターンと前記ポリマーをエッチングマスクにして前記エッチング予定領域の残りの部分を全部エッチングする第7ステップとを含むことが望ましい。
【００２６】
また、前記フォトレジストは、COMA(Cyclo-Olefin-Maleic Anhydride)、またはアクリラート(acrylate)系のポリマー形態、またはこれらの混合形態であることが望ましい。
【００３０】
また、約-40℃〜約10℃の基板温度範囲において約50〜約500sccmの流量のArガス、約50〜約200sccmの流量のCxFyガス、約10〜約50sccmの流量の酸素ガス、及び約10〜約50sccmの流量のCOガスを使用して前記第3ステップを行うことが望ましい。
【００３１】
また、前記第3ステップは、約-40℃〜約10℃の基板温度範囲において約50〜約200sccmの流量のCxFyガスと約1〜約10sccmの流量の酸素ガスとを使用して行うエッチング工程をさらに含むことが望ましい。
【００３２】
また、前記第3ステップは、約10の基板温度において約150sccmの流量のArガス、約80sccmの流量のCF4ガス、約20sccmの流量の酸素ガス、及び約20sccmの流量のCOガスを使用するエッチング工程と、約100sccmの流量のCF4ガスと約3sccmの流量の酸素ガスとを使用するエッチング工程を連続的に行うことが望ましい。
【００３４】
また、約20℃〜約100℃の基板温度範囲において約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス、約2〜約20sccmの流量の酸素ガス、及び約2〜約20sccmの流量のCxHyFzガスを使用して前記第6ステップを行うことが望ましい。
【００３５】
また、約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガス及び約3sccmの流量のCH2F2ガスを使用して前記第6ステップを行うことが望ましい。
【００３６】
また、約20℃〜約100℃の基板温度範囲において、約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス(x及びyは1〜10)、及び約2〜約20sccmの流量の酸素ガスを使用して前記第7ステップを行うことが望ましい。
【００３７】
また、約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガスを使用して前記第7ステップを行うことが望ましい。
【００３８】
また、単一チャンバ内において前記第3及び第4ステップを行うことが望ましい。
【００３９】
また、それぞれ異なるチャンバ内において前記第3及び第4ステップを行うことが望ましい。
【００４０】
また、前記微細パターンは、I型の孤立した形態のバーパターン、T型のパターン及びホール形態のパターンを含むことが望ましい。
【００４１】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、添附の図面を参照しながら詳細に説明する。
【００４２】
本発明は、パターン変形の主な要因である温度が、特に、1次エッチングステップである反射防止膜エッチングステップでは低温となり、２次エッチングステップである被エッチング層エッチングステップでは相対的に高温となるように制御することを特徴としており、これによって、フォトレジストパターンの変形を抑えることができるものである。このように制御するのは、パターンの変形が、上記二つのエッチングステップのうち、特に反射防止膜をエッチングする1次エッチングステップにおいて、温度の影響を相対的に大きく受けるためである。
【００４３】
図2A〜図2Eは、本発明の実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示した断面図である。
【００４４】
まず図2Aに示すように、半導体素子を形成するための種々の構成要素が形成された基板20の上に、ポリシリコンとタングステンシリサイド、またはタングステンなどで積層された複数の導電パターン、例えば、ゲート電極21を形成する。
【００４５】
すなわち、基板20とゲート電極21の接触界面にゲート絶縁膜(図示せず)を形成し、該ゲート絶縁膜上に形成したゲート電極21上に後続のランディングプラグコンタクトホールの形成のためのセルフアラインコンタクト(ＳＡＣ)エッチングなどによるゲート電極21の損失を防止するための窒化膜などのハードマスク22を形成する。
【００４６】
次いで、ゲート電極21が形成された全体プロファイルに沿って窒化膜などのスペーサ用絶縁膜23を蒸着した後、形成した構造全体を覆うように例えば、APL(advanced planarization layer)酸化膜、BPSG(boro phospho silicate glass)、SOG(spin-on glass)、HDP(high density plasma)酸化膜または窒化膜などの層間絶縁膜24を形成する。
【００４７】
次いで、層間絶縁膜24上に有機系列の反射防止膜(organic anti-reflective coating)または窒化膜系列の反射防止膜25を100〜2000Åの厚さに形成する。そして、反射防止膜25上にArF用フォトレジストを塗布した後、ArF露光用光源を利用したフォトリソグラフィ工程を介してフォトレジストパターン26を形成する。
【００４８】
具体的には、反射防止膜25上にCOMAまたはアクリラートなどのArF用フォトレジストを所定の厚さ、例えば、500〜6000Åになるように塗布した後、ArF露光用光源(図示せず)と所定のレチクル(図示せず)を用いてフォトレジストの所定部分を選択的に露光し、露光工程により露光された領域及び露光されていない領域のうち、いずれかの領域を現像工程を介して除去する。その後、後続する洗浄工程などを通じてフォトリソグラフィ残余物などを除去する。このようにしてフォトレジストパターン26を形成する。
【００４９】
この場合、エッチングに対するフォトレジストパターン26の耐性を強化させるために、電子ビーム(electron beam)照射またはArイオン注入(ion implantation)などの工程を追加することができる。
【００５０】
前記工程ではArF用フォトレジストとしてCOMAまたはアクリラートを用いたが、本発明の別の実施の形態によれば、ArF露光用光源に反応する別の種類のフォトレジストを使用することもできる。
【００５１】
次に、図2Bに示すように、基板20の温度を、ポリマーが生成されないように、適切な温度、例えば-40〜-10℃に保持し、反射防止膜25及び層間絶縁膜24の一部を選択的にエッチングする。このようにして、コンタクト形成予定領域を画定する。
【００５２】
この場合、CxFyガス(x、yは1〜10)、Arガスなどを主エッチングガスとして用いて、前述した低温の温度範囲においてプラズマエッチングを行うので、ポリマーが生成されない。そのためエッチング後の断面は、図示のように角のはっきり垂直プロファイル27を有することになる。
【００５３】
上記のように層間絶縁膜24の一部をエッチングする際、エッチングする深さは、ハードマスク22上（ハードマスク22のない別の実施の形態ではゲート電極21上）に形成された層間絶縁膜24の厚さの1/2以下程度までとなるようにすることが望ましい。
【００５４】
本発明の具体的な実施の形態によれば、前記エッチング工程は、前記低温状態において、10〜100mTorrの圧力及び200〜500Wの電力で、50〜500sccmの流量のArガス、50〜200sccmの流量のCF4ガス、10〜50sccmの流量のO2ガス、及び10〜50sccmの流量のCOガスを加える工程と、同じ圧力及び電力条件下で、50〜200sccmの流量のCF4ガスと1〜10sccmの流量のO2ガスを加える工程とを単独または連続的に行うとよい。
【００５５】
好ましくは、10℃の温度において50mTorrの圧力及び300Wの電力で、150sccmの流量のArガス、80sccmの流量のCF4ガス、20sccmの流量のO2ガス、及び20sccmの流量のCOガスを添加するエッチング工程と、同じ温度において25mTorrの圧力及び500Wの電力で、100sccmの流量のCF4ガス、及び3sccmの流量のO2ガスを添加するエッチング工程とを連続的に行うとよい。
【００５６】
次に、図2Cに示すように、基板20の温度を20℃〜100℃の高温に保持した状態で、フォトレジストパターン26とその下部層をエッチングマスクにして層間絶縁膜24をハードマスク22上部までエッチングする。このとき、多量のポリマー28を発生させてフォトレジストパターン26周辺に堆積させる。
【００５７】
この場合、前述した高温の温度条件下で、ArガスとCxFyガス(x、y=1〜10)に、ポリマー形成が容易なCxFyHzガス(x、y、z=1〜10)、例えば、CH3Fガス、CHF3ガスまたはCH2F2ガスを混合したガスを主エッチングガスに利用し、ここにO2ガスをさらに加えることによってポリマー28の生成が活発になるようにする。
【００５８】
前記エッチング工程の結果、コンタクト形成予定領域に開口部29が形成される。
【００５９】
本発明の具体的な実施の形態によれば、このエッチング工程は上記の高温状態において20〜200mTorr圧力及び800〜1500Wの電力で、100〜1000sccmの流量のArガス、5〜100sccmの流量のC4F6ガス、2〜20sccmの流量のO2ガス、及び2〜20sccmの流量のCH2F2ガスを添加して行うとよい。
【００６０】
好ましくは、40℃の温度において、70mTorrの圧力及び900Wの電力で、400sccmの流量のArガス、10sccmの流量のC4F6ガス、4sccmの流量のO2ガス、及び3sccmの流量のCH2F2ガスを加えて上記エッチング工程を行うとよい。
【００６１】
次に、図2Dに示すように、前記基板温度を20℃〜100℃に保持し、フォトレジストパターン26及びポリマー28をエッチングマスクにして、コンタクトホール形成予定領域に位置した層間絶縁膜24'をエッチングしてコンタクトホール30を形成する。この場合、CxFyガスとArガスとを主エッチングガスに利用し、さらにエッチング工程の再現性向上のため、O2ガスを加えて使用することが好ましい。
【００６２】
本発明の具体的な実施の形態によれば、このエッチング工程は、前記基板温度を上記のように保持し、20〜200mTorrの圧力及び800〜1500Wの電力で、100〜1000sccmの流量のArガス、5〜100sccmの流量のC4F6ガス、及び2〜20sccmの流量のO2ガスを加えて行うとよい。
【００６３】
好ましくは、40℃の温度において、70mTorrの圧力及び900Wの電力で、400sccmの流量のArガス、10sccmの流量のC4F6ガス、及び4sccmの流量のO2ガスを添加して上記エッチング工程を行うとよい。
【００６４】
次に、図2Eに示すように、通常の半導体素子製造工程で用いられる除去工程を通じて、コンタクトホール底面の窒化膜23を除去し、洗浄工程を通じてコンタクトホール形成工程を完了する。
【００６５】
前記基板温度を異にする各エッチングステップは、独立した単一チャンバ(chamber)内において単独で行うことができるが、マルチチャンバを構成するそれぞれ異なるチャンバ内において行うこともできる。
【００６６】
本発明が適用可能な微細パターンとしては、I型の孤立した形態のバーパターン、T型のパターン及びホール形態のパターンなど、種々のパターンが含まれる。
【００６７】
前記実施の形態ではランディングプラグ形成のためのＳＡＣエッチング工程についてのみ説明したが、本発明は微細なパターンを必要とするビットラインコンタクト、ビットライン、金属配線エッチング、ゲートエッチング工程を含む様々なエッチング工程にも適用することができる。
【００６８】
なお、本発明は上記の実施の形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能であり、そのような実施の形態も本発明の技術的範囲に属する。
【００６９】
【発明の効果】
上述したように、本発明によれば、微細パターンの形成工程において、エッチングステップを複数のステップに分けて、各エッチングステップの温度とエッチング気体の流量を適切に調節することにより、ポリマーを発生させて、フォトレジストパターン周辺をポリマーで覆うようにすることができる。これにより、後続するエッチング時にフォトレジストパターンが変形されてしまうのを抑え、またその下部層が損なわれてしまうのを防ぐことができる。その結果、所望の形態の微細なパターンを形成することができる。
【図面の簡単な説明】
【図１】 従来の技術に係るArFフォトレジストを用いて、ランディングプラグコンタクトホールを形成するセルフアラインコンタクトエッチング工程において発生した、パターン変形及びコンタクト欠陥を有する素子の構造を示す断面図である。
【図２Ａ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｂ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｃ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｄ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【図２Ｅ】 本発明の一実施の形態において、ArF用フォトレジストを用いたランディングプラグコンタクトホールの一形成工程における素子の構造を示す断面図である。
【符号の説明】
10、20 基板
11、21 ゲート電極
12、22 ハードマスク
13、23 スペーサ用絶縁膜
14、24 層間絶縁膜
25 反射防止膜
26 フォトレジストパターン
27 垂直プロファイル
28 ポリマー
29 開口部
30 コンタクトホール
Claims (15)
- 半導体基板を提供する第1ステップと、
前記半導体基板上に微細パターンが形成される被エッチング層と反射防止膜を順に形成し、該反射防止膜上にフォトレジストを塗布した後、フッ化アルゴン露光用光源を用いたフォトリソグラフィ工程を実施してフォトレジストパターンを形成する第2ステップと、
基板温度を第1温度状態に保持し、C x F y ガス(x及びyは1〜10)とアルゴンガスとを用いて、前記フォトレジストパターンをエッチングマスクにして前記反射防止膜と前記被エッチング層のエッチング予定領域の一部とをエッチングする第3ステップと、
前記基板温度を前記第1温度より高い第2温度状態に保持し、C x F y ガス及びC x F y H z ガス(x、y及びzは1〜10)の混合ガスとアルゴンガスを用いて、前記被エッチング層のエッチング予定領域の残りの部分をエッチングする第4ステップと、
前記反射防止膜と前記フォトレジスタパターンを除去することによって前記微細パターンを形成する第5ステップとを含み、
前記第4ステップは、前記フォトレジスタパターンをエッチングマスクに用いて前記エッチング予定領域の残りの部分のうちの一部をエッチングし、多量のポリマーを生成させて前記フォトレジストパターン表面に堆積させる第6ステップを含み、
前記第2ステップの後に前記フォトレジストパターンを硬化させる工程をさらに含み、
前記フォトレジストパターンを硬化させる前記工程が、電子ビームを照射する工程であることを特徴とする半導体素子の微細パターン形成方法。 - 前記第1温度は、約-40℃〜約10℃の範囲にすることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第2温度は、約20℃〜約100℃の範囲にすることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第4ステップは、前記第6ステップに続いて、前記フォトレジストパターンと前記ポリマーをエッチングマスクにして前記エッチング予定領域の残りの部分を全部エッチングする第7ステップを含むことを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記フォトレジストは、COMA(Cyclo-Olefin-Maleic Anhydride)、またはアクリラート(acrylate)系のポリマー形態、またはこれらの混合形態であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 約-40℃〜約10℃の基板温度範囲において約50〜約500sccmの流量のArガス、約50〜約200sccmの流量のCxFyガス、約10〜約50sccmの流量の酸素ガス、及び約10〜約50sccmの流量のCOガスを使用して前記第3ステップを行うことを特徴とする請求項2に記載の半導体素子の微細パターン形成方法。
- 前記第3ステップは、約-40℃〜約10℃の基板温度範囲において約50〜約200sccmの流量のCxFyガスと約1〜約10sccmの流量の酸素ガスとを使用して行うエッチング工程をさらに含むことを特徴とする請求項6に記載の半導体素子の微細パターン形成方法。
- 前記第3ステップは、約10の基板温度において約150sccmの流量のArガス、約80sccmの流量のCF4ガス、約20sccmの流量の酸素ガス、及び約20sccmの流量のCOガスを使用するエッチング工程と、約100sccmの流量のCF4ガスと約3sccmの流量の酸素ガスとを使用するエッチング工程を連続的に行うことを特徴とする請求項7に記載の半導体素子の微細パターン形成方法。
- 約20℃〜約100℃の基板温度範囲において約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス、約2〜約20sccmの流量の酸素ガス、及び約2〜約20sccmの流量のCxHyFzガスを使用して前記第6ステップを行うことを特徴とする請求項4に記載の半導体素子の微細パターン形成方法。
- 約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガス及び約3sccmの流量のCH2F2ガスを使用して前記第6ステップを行うことを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
- 約20℃〜約100℃の基板温度範囲において、約100〜約1000sccmの流量のArガス、約5〜約100sccmの流量のCxFyガス(x及びyは1〜10)、及び約2〜約20sccmの流量の酸素ガスを使用して前記第7ステップを行うことを特徴とする請求項4に記載の半導体素子の微細パターン形成方法。
- 約40℃の基板温度において約400sccmの流量のArガス、約10sccmの流量のC4F6ガス、及び約4sccmの流量の酸素ガスを使用して前記第7ステップを行うことを特徴とする請求項11に記載の半導体素子の微細パターン形成方法。
- 単一チャンバ内において前記第3及び第4ステップを行うことを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- それぞれ異なるチャンバ内において前記第3及び第4ステップを行うことを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記微細パターンは、I型の孤立した形態のバーパターン、T型のパターン及びホール形態のパターンを含むことを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-037491 | 2001-06-28 | ||
| KR10-2001-0037491A KR100527398B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 |
| KR10-2001-0079234A KR100489360B1 (ko) | 2001-12-14 | 2001-12-14 | 불화아르곤 노광원을 이용한 반도체 소자 제조 방법 |
| KR2001-079234 | 2001-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051443A JP2003051443A (ja) | 2003-02-21 |
| JP4420592B2 true JP4420592B2 (ja) | 2010-02-24 |
Family
ID=26639179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002184563A Expired - Fee Related JP4420592B2 (ja) | 2001-06-28 | 2002-06-25 | 半導体素子の微細パターン形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6569778B2 (ja) |
| JP (1) | JP4420592B2 (ja) |
| DE (1) | DE10228774B4 (ja) |
| TW (1) | TW544760B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3633595B2 (ja) * | 2001-08-10 | 2005-03-30 | 富士通株式会社 | レジストパターン膨潤化材料およびそれを用いた微小パターンの形成方法および半導体装置の製造方法 |
| US6787475B2 (en) * | 2001-09-06 | 2004-09-07 | Zhuxu Wang | Flash step preparatory to dielectric etch |
| KR100550640B1 (ko) * | 2001-11-30 | 2006-02-09 | 주식회사 하이닉스반도체 | 불화아르곤 노광원을 이용한 패턴 형성 방법 |
| JP3672900B2 (ja) * | 2002-09-11 | 2005-07-20 | 松下電器産業株式会社 | パターン形成方法 |
| US7622051B1 (en) * | 2003-03-27 | 2009-11-24 | Lam Research Corporation | Methods for critical dimension control during plasma etching |
| TWI250558B (en) * | 2003-10-23 | 2006-03-01 | Hynix Semiconductor Inc | Method for fabricating semiconductor device with fine patterns |
| KR100670662B1 (ko) * | 2003-11-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100611777B1 (ko) * | 2003-12-22 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100521050B1 (ko) * | 2003-12-30 | 2005-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| GB0401622D0 (en) * | 2004-01-26 | 2004-02-25 | Oxford Instr Plasma Technology | Plasma etching process |
| JP2005243681A (ja) * | 2004-02-24 | 2005-09-08 | Tokyo Electron Ltd | 膜改質方法、膜改質装置及びスリミング量の制御方法 |
| KR100672780B1 (ko) * | 2004-06-18 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7090782B1 (en) * | 2004-09-03 | 2006-08-15 | Lam Research Corporation | Etch with uniformity control |
| US9202758B1 (en) * | 2005-04-19 | 2015-12-01 | Globalfoundries Inc. | Method for manufacturing a contact for a semiconductor component and related structure |
| US7723229B2 (en) * | 2005-04-22 | 2010-05-25 | Macronix International Co., Ltd. | Process of forming a self-aligned contact in a semiconductor device |
| US7432194B2 (en) * | 2005-06-10 | 2008-10-07 | United Microelectronics Corp. | Etching method and method for forming contact opening |
| US20070093055A1 (en) * | 2005-10-24 | 2007-04-26 | Pei-Yu Chou | High-aspect ratio contact hole and method of making the same |
| KR100685598B1 (ko) * | 2005-12-30 | 2007-02-22 | 주식회사 하이닉스반도체 | 이온주입용 마스크 패턴 형성 방법 |
| JP2007214171A (ja) * | 2006-02-07 | 2007-08-23 | Hitachi High-Technologies Corp | エッチング処理方法 |
| US7479235B2 (en) * | 2006-02-13 | 2009-01-20 | Ahead Magnetics, Inc. | Method for etching a workpiece |
| JP2008078582A (ja) * | 2006-09-25 | 2008-04-03 | Hitachi High-Technologies Corp | プラズマエッチング方法 |
| KR100792386B1 (ko) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2008044326A1 (fr) * | 2006-10-12 | 2008-04-17 | Tokyo Ohka Kogyo Co., Ltd. | composition de photorésine positive et négative du type à amplification chimique pour gravure à sec à basse température, et procédé pour la formation d'un motif en photorésine l'utilisant |
| CN100517648C (zh) * | 2006-12-15 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | 用于蚀刻的系统和方法 |
| JP5141166B2 (ja) * | 2007-09-28 | 2013-02-13 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体製造装置及び記憶媒体 |
| KR100885620B1 (ko) * | 2007-12-21 | 2009-02-24 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
| US8470635B2 (en) | 2009-11-30 | 2013-06-25 | Micron Technology, Inc. | Keyhole-free sloped heater for phase change memory |
| CN102376627B (zh) * | 2010-08-10 | 2013-11-06 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的形成方法 |
| CN104465493B (zh) * | 2013-09-24 | 2018-06-26 | 中国科学院微电子研究所 | 一种自对准接触孔刻蚀工艺方法 |
| CN107910258A (zh) * | 2017-11-01 | 2018-04-13 | 睿力集成电路有限公司 | 金属线的制造方法及隔离金属线的方法 |
| EP3570317A1 (en) | 2018-05-17 | 2019-11-20 | IMEC vzw | Area-selective deposition of a mask material |
| CN110610922B (zh) * | 2018-06-14 | 2021-10-26 | 华邦电子股份有限公司 | 接触结构及其形成方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2604573B2 (ja) * | 1985-10-04 | 1997-04-30 | 三菱電機株式会社 | 微細パターン形成方法 |
| JPH02174121A (ja) * | 1988-12-07 | 1990-07-05 | Samsung Electron Co Ltd | 半導体製造工程におけるエッチング選択度を改善するための方法 |
| JPH02252233A (ja) * | 1989-03-27 | 1990-10-11 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| JP3277414B2 (ja) * | 1993-08-25 | 2002-04-22 | ソニー株式会社 | ドライエッチング方法 |
| JPH0786244A (ja) * | 1993-09-13 | 1995-03-31 | Sony Corp | ドライエッチング方法 |
| JPH0794467A (ja) * | 1993-09-22 | 1995-04-07 | Sony Corp | ドライエッチング方法 |
| JP3371170B2 (ja) * | 1994-08-24 | 2003-01-27 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100194789B1 (ko) * | 1995-12-16 | 1999-06-15 | 김영환 | 반도체 소자의 폴리머 제거 방법 |
| US5895740A (en) * | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
| JPH10199789A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 反射防止膜及びパターンニング方法 |
| JPH10254137A (ja) * | 1997-03-11 | 1998-09-25 | Nec Corp | 化学増幅系レジスト |
| US6391786B1 (en) * | 1997-12-31 | 2002-05-21 | Lam Research Corporation | Etching process for organic anti-reflective coating |
| JPH11330046A (ja) * | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP3206740B2 (ja) * | 1998-07-30 | 2001-09-10 | 日本電気株式会社 | 化学増幅系レジスト |
| JP3934259B2 (ja) * | 1998-08-14 | 2007-06-20 | 富士フイルム株式会社 | ポジ型感光性樹脂組成物 |
| JP4776747B2 (ja) * | 1998-11-12 | 2011-09-21 | 株式会社ハイニックスセミコンダクター | 半導体素子のコンタクト形成方法 |
| JP2000173996A (ja) * | 1998-12-03 | 2000-06-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6218084B1 (en) * | 1998-12-15 | 2001-04-17 | United Microelectronics Corp. | Method for removing photoresist layer |
| US20020142610A1 (en) * | 2001-03-30 | 2002-10-03 | Ting Chien | Plasma etching of dielectric layer with selectivity to stop layer |
| US6436841B1 (en) * | 2001-09-10 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant |
-
2002
- 2002-06-10 US US10/166,133 patent/US6569778B2/en not_active Expired - Lifetime
- 2002-06-12 TW TW091112799A patent/TW544760B/zh not_active IP Right Cessation
- 2002-06-25 JP JP2002184563A patent/JP4420592B2/ja not_active Expired - Fee Related
- 2002-06-27 DE DE10228774A patent/DE10228774B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003051443A (ja) | 2003-02-21 |
| DE10228774B4 (de) | 2006-11-02 |
| US6569778B2 (en) | 2003-05-27 |
| TW544760B (en) | 2003-08-01 |
| DE10228774A1 (de) | 2003-01-09 |
| US20030003714A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4420592B2 (ja) | 半導体素子の微細パターン形成方法 | |
| KR100479600B1 (ko) | 콘택 형성 방법 | |
| KR100550640B1 (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| JP4389242B2 (ja) | フォトレジストパターンをマスクに利用するエッチング方法 | |
| US6867145B2 (en) | Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser | |
| US7109101B1 (en) | Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same | |
| KR100551071B1 (ko) | 반도체소자 제조방법 | |
| JP4081793B2 (ja) | フォトレジストパターンを利用した半導体素子の製造方法 | |
| KR100489360B1 (ko) | 불화아르곤 노광원을 이용한 반도체 소자 제조 방법 | |
| KR100808050B1 (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR100533967B1 (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20030001134A (ko) | 자기 정렬 콘택 형성 방법 | |
| KR100440776B1 (ko) | 불화아르곤 노광원을 이용한 반도체 소자 제조 방법 | |
| KR100527398B1 (ko) | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 | |
| KR20030041044A (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20030037213A (ko) | 감광막 패턴 형성 방법 및 그를 이용한 반도체 소자 제조방법 | |
| KR20030049900A (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20030044473A (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20040057396A (ko) | 반도체소자 제조방법 | |
| KR20030049245A (ko) | 불화아르곤 노광원을 이용한 비트라인 형성 방법 | |
| KR20030001129A (ko) | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 | |
| KR20030042542A (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20070021506A (ko) | 반도체 소자의 제조방법 | |
| KR20020056016A (ko) | 미세패턴 형성방법 | |
| KR20040057748A (ko) | 불화아르곤 노광원을 이용한 반도체소자의 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040604 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080229 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080306 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |