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JP3989763B2 - 半導体表示装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、有機樹脂膜を層間絶縁膜に用いた半導体表示装置に関し、特に入出力部に保護回路を設けて静電気等の高電圧負荷による破壊から内部回路を保護できるように構成した半導体表示装置に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、半導体装置の１つであるアクティブマトリクス型の半導体表示装置への応用開発が進められている。特に、多結晶半導体膜を用いたＴＦＴは、従来の非晶質半導体膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来基板の外に設けられた駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能である。
【０００３】
ＴＦＴは、半導体膜に一導電型を付与する不純物が添加されることで得られる活性層と、ゲート電極と、活性層とゲート電極の間に設けられたゲート絶縁膜とからなる。そして一般的には、該ＴＦＴを覆って絶縁膜からなる層間絶縁膜が形成され、該層間絶縁膜上にＴＦＴに電気的に接続される配線が形成される。
【０００４】
層間絶縁膜の表面は十分に平坦化されていないと、ＴＦＴに電気的に接続される配線を該層間絶縁膜上に形成したときに、配線の断線を引き起こしたり、配線が部分的に薄くなることで配線抵抗が高まったりする。また配線の他に、層間絶縁膜上に画素電極を形成する場合、層間絶縁膜の表面の凹凸によって画素電極の表面に凹凸が形成されたり、画素電極の厚さを均一にすることができなかったりし、それが表示にむらとなって現れることがある。
【０００５】
よって、ＴＦＴの有する形状によって該層間絶縁膜の表面に凹凸が現れないように、例えば１〜５μm程度に層間絶縁膜を十分厚くしておく必要がある。
【０００６】
層間絶縁膜には、無機の絶縁膜（以下、無機絶縁膜とする）と、絶縁性を有する有機樹脂からなる絶縁膜（以下、有機樹脂膜とする）とに大別される。
【０００７】
無機絶縁膜は、ＣＶＤ法やスパッタ法などの気相成長法を用いて成膜される。よって、無機絶縁膜を層間絶縁膜とする場合、気相成長法を用いて、表面が平坦化できる程度に厚く成膜しなくてはならないため、処理に時間がかかるという欠点がある。
【０００８】
一方、有機樹脂膜を用いる場合、ＴＦＴが形成された基板に有機樹脂を塗布することで成膜できるので、容易に表面が平坦化された層間絶縁膜を形成することができる。
【０００９】
【発明が解決しようとする課題】
ところで、ＴＦＴに接続される配線は、コンタクトホールを開口した層間絶縁膜上に導電性を有する膜（以下、導電膜）を成膜し、該導電膜をエッチングすることによって形成される。
【００１０】
このとき導電膜のエッチングは、ウェットエッチングでもドライエッチングでもどちらでも用いることができるが、ウェットエッチは等方性のエッチングであるため、３μm以下の配線パターンの微細化に対応できない。一方、ドライエッチは異方性のエッチングが可能であるため、配線パターンの微細化に対応可能である。
【００１１】
しかし、ドライエッチングの問題点は、有機樹脂膜からなる層間絶縁膜上の導電膜をドライエッチングしたときに、該有機樹脂膜の表面が荒れてしまうことである。該有機樹脂膜の表面が荒れてしまうと、該有機樹脂膜上に形成される画素電極の表面の平坦性が損なわれるため、画素の表示に影響を与える。
【００１２】
また、有機樹脂は吸水性が高く、現像の際に用いられるアルカリ性の水溶液中の水分を含んで膨潤してしまうので、現像後に加熱処理して膜中の水分を飛ばす工程を設ける必要がある。さらに、加熱処理して水分を飛ばしても、隣接する膜や大気中の水分を吸湿し、その膜中の水分が、有機樹脂膜に接して形成されている配線を時間の経過と共に腐食させ、長期的なパネルの信頼性を損なわせうる。
【００１３】
本発明は上記問題に鑑み、成膜時間を抑えつつ表面の平坦性を得ることができ、水分除去を目的とした加熱処理の処理時間を抑えることができ、なおかつ層間絶縁膜中の水分が隣接する膜または電極に放出されるのを防ぐことができる、層間絶縁膜を有する半導体表示装置の提供を課題とする。
【００１４】
また、層間絶縁膜として樹脂膜を用いドライエッチングでコンタクトホールを形成した場合、完成した薄膜トランジスタのしきい値電圧（Ｖｔｈ）が大きくばらついてしまうという事実が、本出願人の研究により判明している。例えば、図２９に示すデータは、ＳＯＩ基板上に形成した薄膜トランジスタのしきい値電圧のばらつきについて、調べた結果である。図中の黒丸印は、層間絶縁膜として窒化シリコン膜（ＳｉＮ）とアクリル膜の積層構造を用いた場合、また図中の白抜き三角印は、層間絶縁膜として窒化酸化シリコン膜（ＳｉＮＯ）と酸化窒化シリコン膜（ＳｉＯＮ）の積層構造を用いた場合を示している。また、いずれの場合もコンタクトホールの開口にはドライエッチング技術を用いている。なお、「ＳｉＮＯ」と「ＳｉＯＮ」の表記の違いは、前者は酸素よりも窒素のatomic%が多く、後者は窒素よりも酸素のatomic%が多いという意味で使い分けている。
【００１５】
図２９のデータは、しきい値電圧のばらつきを統計処理により評価したグラフであり、横軸にチャネル長（キャリア移動の長さ）、縦軸にＶｔｈばらつきを表している。近年、統計処理として「四分位偏差」というものが知られている。四分位偏差とは、正規確率グラフにおいて、２５％の値と７５％の値の差であり、異常値に影響されない統計処理として注目されている。本出願人は、この四分位偏差（２５％分位偏差ともいう。）を元に、１６％の値と８４％の値の差を１６％分位偏差と定義し、その値を「Ｖｔｈばらつき」として縦軸にプロットしている。なお、１６％分位偏差は、正規確率分布で言う±σに相当するため、それぞれ係数をかけて±３σと見なせる値としたものをデータプロットに用いている。同データを見る限り、層間絶縁膜にアクリル膜を用いたものは、ばらつきがｎチャネル型ＴＦＴで約４倍、ｐチャネル型ＴＦＴで約２倍の差が出ており、明らかにアクリル膜を用いた方がばらつきが大きい。本出願人は、ドライエッチング時のプラズマダメージがアクリル膜に電荷を捕獲させ、その結果としてしきい値電圧がばらつく要因となっているのではないかと推測している。
【００１６】
本発明は、前掲の問題に鑑みてなされたものであり、有機樹脂膜を層間絶縁膜として用いた半導体表示装置の作製にあたって、薄膜トランジスタをそのしきい値電圧をばらつかせることなく作製する技術を提供し、表示装置の動作性能の安定性の向上及び回路設計における設計マージンの拡大を達成させることを課題とする。また、併せて表示装置の画質の向上を達成することを課題とする。
【００１７】
【課題を解決するための手段】
本発明では、ポジ型の感光性アクリル樹脂を含む有機樹脂膜の周囲を、有機樹脂と比較して水分を透過させにくい窒素を含む絶縁膜で囲むようにした。
【００１８】
具体的には、ＴＦＴを形成した後、該ＴＦＴを覆うように、有機樹脂と比較して水分を透過させにくい窒素を含む無機絶縁膜を成膜する。次に、感光性のアクリル樹脂を含む有機樹脂を塗布し、該膜を部分的に露光することで開口する。その後、開口された有機樹脂膜を覆うように、有機樹脂と比較して水分を透過させにくい窒素を含む無機絶縁膜を成膜する。そして、該有機樹脂膜の開口部において、ゲート絶縁膜と、２層の窒素を含む無機絶縁膜とをエッチングにより部分的に開口し、ＴＦＴの活性層を露出させる。
【００１９】
このエッチングの際に、後の工程において表面に配線または画素電極等の、水分の影響及び表面の凹凸の影響を回避したい部分が形成される領域において、有機樹脂膜が露出しないようにすることが肝要である。またそれ以外の領域においても、完全に無機絶縁膜で覆ってしまっても良い。
【００２０】
一般的に無機絶縁膜は、アクリル樹脂に代表されるような有機樹脂膜に比べて、ドライエッチングによるエッチングダメージが少ないため、表面の荒れが小さい。よって、後に形成される画素電極等の表面に凹凸が現れたり、画素電極の厚さが不均一になったりするのを防ぐことができるので、表示にむらが生じるのを防ぐことができる。
【００２１】
また有機樹脂膜を、該有機樹脂と比較して水分を透過させにくい窒素を含む無機絶縁膜で覆うことで、有機樹脂膜からの水分の放出を抑えることができ、また逆に有機樹脂が水分を含んで膨潤するのを防ぐことができる。よって、配線が有機樹脂膜から放出される水分により腐食するのを防ぐことができる。さらに、有機発光素子（ＯＬＥＤ：Organic Light Emitting Diode）に代表される発光素子を用いた発光装置の場合、有機樹脂膜から放出される水分により発光素子の輝度が劣化するのを防ぐことができる。
【００２２】
さらに、有機樹脂膜が露出しないように無機絶縁膜で全体を覆ってしまうことで、現像の際に用いられるアルカリ性の水溶液中の水分を含んで膨潤するのを防ぐことができ、現像後の水分除去を目的とした加熱処理の処理時間を抑えることができる。さらに、有機樹脂膜中の水分が隣接する膜または電極に放出されるのをより防ぐことができ、長期的なパネルの信頼性を高めることができる。
【００２３】
なお、本発明では有機樹脂膜として、感光性のアクリル樹脂を用いている。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。図１に、ポジ型のアクリル樹脂の開口部と、ネガ型のアクリル樹脂の開口部の断面図を示す。
【００２４】
ポジ型のアクリル樹脂の場合図１（Ａ）に示すように、第１無機絶縁膜７０００を成膜した後に、ポジ型のアクリルの有機樹脂膜を成膜し、該有機樹脂膜の開口しようとする部分を感光させる。その後、現像により感光した部分を除去し、第１無機絶縁膜７０００を露出させる。そして、該開口部が形成されたポジ型有機樹脂膜７００１と、第１無機絶縁膜７０００の露出した部分を覆うように、第２無機絶縁膜７００２を成膜する。
【００２５】
図１（Ｂ）に、開口されたポジ型有機樹脂膜７００１の断面の拡大図を示す。図１（Ｂ）に示すように、開口部の断面は曲線を描いており、ポジ型有機樹脂膜７００１の表面の各部位における接線の、基板方向（水平方向）に対する傾きは、開口部から離れるほど小さくなっている。言いかえると、各接点Ｒ１、Ｒ２、Ｒ３における曲率半径は、開口部から離れるほど連続的に長くなっていて、基板と平行な面内に主軸を有する放物線を描いている。例えばポジ型の感光性アクリルの場合、露光の条件にもよるが、端部において最小の曲率半径が３〜３０μｍ程度になる。そして、全ての接点Ｒ１、Ｒ２、Ｒ３の曲率中心はポジ型有機樹脂膜７００６側（基板側）に存在する。
【００２６】
ポジ型のアクリルを用いた場合、開口部のポジ型有機樹脂膜７００１の途切れる部分の接点における接線の、基板に対する角度θを３０°以上６５°以下にすることができる。
【００２７】
このように、ポジ型の有機樹脂膜の場合、開口部における有機樹脂膜の表面の曲率中心が全て基板側に存在しており、エッチング不良によって膜の一部が開口したい部分に残りにくい。よって、コンタクト不良が発生しにくく、歩留りの向上につながる。
【００２８】
ネガ型のアクリル樹脂の場合図１（Ｃ）に示すように、第１無機絶縁膜７００５を成膜した後に、ネガ型のアクリルの有機樹脂膜を成膜し、該有機樹脂膜の開口しようとする部分以外を感光させる。その後、現像により感光していない部分を除去し、第１無機絶縁膜７００５を露出させる。そして、該開口部が形成されたネガ型有機樹脂膜７００６と、第１無機絶縁膜７００５の露出した部分を覆うように、第２無機絶縁膜７００７を成膜する。
【００２９】
図１（Ｄ）に、開口されたネガ型有機樹脂膜７００６の断面の拡大図を示す。図１（Ｄ）に示すように、開口部の断面は曲線を描いており、ネガ型有機樹脂膜７００６の表面の各部位における接線の、基板方向（水平方向）に対する傾きは、開口部の接点Ｒ０から開口部の外側に向かって離れるほど小さくなっている。言いかえると、各接点Ｒ１、Ｒ２、Ｒ３における曲率半径は、接点Ｒ０から開口部の外側に向かって離れるほど連続的に長くなっている。そして接点Ｒ０から開口部の中心に向かって接線の傾きが小さくなり、曲率半径も連続的に長くなっている。そして、接点Ｒ０から開口部の外側にある接点Ｒ１、Ｒ２、Ｒ３の曲率中心はネガ型有機樹脂膜７００６側（基板側）に存在し、接点Ｒ０から開口部の中心側にある接点Ｒ−１の曲率中心はネガ型有機樹脂膜７００６の反対側（基板とは反対側）に存在する。
【００３０】
このように、ネガ型の有機樹脂膜の場合、開口部における有機樹脂膜の表面の曲率中心が、接点Ｒ０から中心に向かって、基板とは反対側に存在する。接点Ｒ０からネガ型の有機樹脂膜７００６が途切れる所までの距離が長ければ長いほど、開口部の面積が小さくなり、コンタクト不良を引き起こしやすくなる。この距離はエッチングの条件や、開口する前の有機樹脂膜の厚さによって変わる。また図１ではアクリル樹脂の場合を例に挙げて説明しているが、アクリル以外の有機樹脂膜を用いた場合、その樹脂の組成によっても、接点Ｒ０から有機樹脂膜７００６が途切れる所までの距離が変わってくる。よって、ネガ型の感光性有機樹脂を用い、図１（Ｃ）、（Ｄ）に示した断面形状を形成する場合でも、接点Ｒ０からネガ型の感光性有機樹脂７００６が途切れる所までの距離を、開口部の面積を十分確保できる程度、例えば接点Ｒ０からネガ型の有機樹脂膜７００６が途切れる所までの長さが１μｍ程度になるように短くすることができれば、用いることも可能である。
【００３１】
しかしやはり、図１（Ａ）、（Ｂ）に示した断面形状を形成することができる有機樹脂のほうが、図１（Ｃ）、（Ｄ）に示した断面形状を形成する有機樹脂よりも、層間絶縁膜の一部として用いるのに好ましい。ただし全てのポジ型の感光性有機樹脂が、図１（Ａ）、（Ｂ）に示した断面形状を形成することができるとは限らない。ポジ型のアクリルは図１（Ａ）、（Ｂ）に示した断面形状を形成することができるが、ポジ型のポリイミドは形成することができない。
【００３２】
また、非感光性の有機樹脂を用いた場合、層間絶縁膜に開口を形成するためには一般的にドライエッチングが用いられる。ドライエッチングは活性なラジカルや反応性ガスのプラズマを用いたエッチング法である。層間絶縁膜はゲート絶縁膜の１０倍程度の厚さを有しているため、開口を目的としたドライエッチングに時間がかかり、その分被処理物が長くプラズマに曝されることになる。ＴＦＴの形成された基板がプラズマに曝されている時間が長いと、ゲート絶縁膜にホールがトラップされる所謂チャージングダメージにより、ＴＦＴの閾値がプラス側へバラツキやすくなる。よって本発明のように感光性の有機樹脂を用いて、ウェットエッチングにより開口を形成することで、ドライエッチングを用いる時間を大幅に削減することができ、ＴＦＴの閾値のバラツキを抑えることができる。
【００３３】
そして本発明ではさらに、ＴＦＴのゲート電極と、半導体表示装置の駆動回路に用いられる容量の電極とを同時に形成し、またＴＦＴに電気的に接続される配線と該容量のもう一方の電極とを同時に形成する。そして、有機樹脂膜の開口部において、２層の無機絶縁膜を２つの電極で挟んで重ね合わせることで、保持容量を形成する。
【００３４】
そして本発明の半導体表示装置は該保持容量を用いた保護回路を有している。
【００３５】
摩擦等により発生する静電気は、数十Ｖから時には数十ｋＶに及ぶ高電圧になることがある。帯電した人間や物が半導体表示装置に接触すると、半導体表示装置の入力端子、配線または回路を介して、該電荷が数μｓ〜数ｍｓ程度の短い時間で一気に放電されることがある。このような急激な放電が生じた場合、半導体表示装置内の回路に用いられている、非常に薄いゲート絶縁膜および非常に短いチャネル長を有するＴＦＴ等の半導体素子が、劣化あるいは破壊されてしまう。
【００３６】
また、半導体表示装置の入力端子に与えられるクロック信号等に、一定の周波数で雑音が含まれていることがある。この雑音により、瞬間的に所望の電圧よりも高いまたは低い電圧が半導体素子に与えられてしまうので、該半導体素子の誤作動を引き起こしたりする原因にもなっている。特に半導体表示装置の場合、該ノイズが画像の乱れの原因になったりする。
【００３７】
本発明では、静電気の放電による劣化あるいは破壊から半導体素子を保護したり、ノイズによる半導体素子の誤作動を防いだりするための保護回路が有する容量を、上記保持容量で形成する。上記構成により、保護回路を画素部と同じ基板上に容易に作りこむことができ、また、静電気により半導体素子が劣化または破壊されたり、ノイズにより誤作動したりするのを防ぎ、画像に乱れを防ぐことができる。
【００３８】
【発明の実施の形態】
図２に、ポジ型の感光性ポリイミドを用いた場合の、開口部における断面の拡大図を示す。ポジ型のアクリルを用いた場合と同様に、図２に示すように、第１無機絶縁膜を成膜した後、ポジ型ポリイミドを成膜する。そして、開口する部分を感光させ、現像することによって開口部を形成し、第１無機絶縁膜７０１０を露出させる。そして開口部が形成されたポジ型ポリイミド膜７０１１と、第１無機絶縁膜７０１０の露出した部分を覆うように、第２無機絶縁膜７０１２を成膜する。
【００３９】
開口部が形成されたポジ型ポリイミド膜７０１１は、開口部において端部が十分に丸みを帯びていないため、第２無機絶縁膜７０１２上に配線を形成したときに該端部において配線の膜厚が薄くなり、配線抵抗を高めてしまう。また第２無機絶縁膜を気相成長法で形成した場合、ポジ型ポリイミド膜７０１１の開口部における端部が、十分に丸みを帯びていないため、成膜した際に端部７０１３に第２無機絶縁膜７０１２が他の部分に比べて厚く成膜されてしまうことがある。これは、薄膜を構成する材料分子が、被形成面に付着すると安定なサイトを求めて表面を移動するが、コンタクトホールの上端部の如き鋭角をもった形状（凸部となる形状）の部分に集まりやすいためである。この傾向は、特に蒸着法において顕著である。端部７０１３において第２無機絶縁膜７０１２が部分的に厚く成膜されてしまうと、ことさら端部において配線の膜厚が薄くなってしまい、配線抵抗を高めてしまう。
【００４０】
よって、図２に示すように、開口部の端部が曲線を描かない断面形状を形成するポジ型の感光性ポリイミドや、その他の有機樹脂を、本発明の層間絶縁膜の一部として用いるのは好ましくない。
【００４１】
次に、無機絶縁膜をエッチングして開口することにより、コンタクトホールを形成したときの、コンタクトホール付近の断面について説明する。図１（Ａ）に示した状態まで形成した後、図３（Ａ）に示すようにレジストマスク７０２１を形成し、第１無機絶縁膜７０００、第２無機絶縁膜７００２及び第１無機絶縁膜と半導体膜との間に形成されているゲート絶縁膜７０２２とをドライエッチングして、コンタクトホール７０２３を形成する。
【００４２】
なお、図３（Ｂ）は、基板の上面から見たコンタクトホール付近の様子であり、図面を見やすくするため、レジストマスク７０２１を除去した後の様子を示している。図３（Ｂ）のＡ−Ａ’における断面が、図３（Ａ）に相当する。
【００４３】
コンタクトホール７０２３は、ポジ型有機樹脂膜７００１に形成された開口部７０２４内に形成される。そして、図３（Ｃ）に示すように、コンタクトホール７０２３を覆って第２無機絶縁膜７００２上に、導電膜７０２５を成膜する。そして導電膜７０２５をパターニングして、配線を形成する。
【００４４】
図４に、配線と、ポジ型有機樹脂膜７００１の開口部７０２４と、コンタクトホール７０２３との位置関係を示す。図４（Ａ）に、コンタクトホール７０２３付近の上面図を示す。なお、図４（Ｂ）に、図４（Ａ）のＡ−Ａ’における断面図を示す。
【００４５】
導電膜７０２５をパターニングすることで得られる配線７０２６は、開口部７０２４のほぼ中心に形成されたコンタクトホール７０２３を介して、ゲート絶縁膜７０２２の下に形成されている半導体膜７３００と接続している。
【００４６】
このように、コンタクトホール７０２３は、必ず開口部７０２４内に収まるように形成し、コンタクトホール７０２３の形成により、コンタクトホール７０２３においてポジ型有機樹脂膜７００１が露出しないようにする。
【００４７】
なお、図４（Ａ）、（Ｂ）では、コンタクトホール７０２３が開口部７０２４のほぼ中心に位置するようにレイアウトされているが、本発明はこの構成に限定されない。コンタクトホール７０２３は開口部７０２４内に収まっていれば良く、一方向に寄っていても良い。
【００４８】
図４（Ｃ）に、コンタクトホール７０２３が開口部７０２４内において一方向に寄っている場合の、コンタクトホール７０２３付近の上面図を示す。なお、図４（Ｄ）に、図４（Ｃ）のＢ−Ｂ’における断面図を示す。
【００４９】
導電膜７０２５をパターニングすることで得られる配線７０２６は、開口部７０２４内において、図面で上側の方向に寄っているコンタクトホール７０２３を介して、ゲート絶縁膜７０２２の下に形成されている半導体膜（図示していない）と接続している。
【００５０】
なお、図４では配線と半導体膜とのコンタクトについて示したが、配線とゲート電極とのコンタクトにおいても同様のことが言える。
【００５１】
次に、本発明の半導体表示装置における、ＴＦＴと容量の構造について、図５を用いて説明する。
【００５２】
図５（Ａ）において、絶縁表面８０００上にＴＦＴ８００１が形成されている。ＴＦＴ８００１はトップゲート型であり、半導体膜８００２と、該半導体膜８００２と接しているゲート絶縁膜８００３と、該ゲート絶縁膜に接しているゲート電極８００４とを有している。半導体膜８００２は絶縁表面８０００と接している。半導体膜８００２はチャネル形成領域８００５と、該チャネル形成領域を挟んで存在している不純物領域８００６とを有している。
【００５３】
一方、ゲート絶縁膜８００３上に形成されている容量用第１電極８００７は、ゲート電極８００４と同じ導電膜から形成することができる。
【００５４】
そして、ＴＦＴ８００１及び容量用電極８００７を覆うように、第１無機絶縁膜８００８が形成されている。第１無機絶縁膜は、窒素を含む絶縁膜であり、後に形成される有機樹脂膜よりも水分を透過しにくい性質を有している。
【００５５】
そして、第１無機絶縁膜上に感光性の有機樹脂を塗布した後、焼成し、開口したい部分を感光して現像することで、開口部を有する有機樹脂膜８００９が形成されている。この時点で、開口部において第１無機絶縁膜８００８の一部が露出している。
【００５６】
そして、有機樹脂膜８００９と、開口部において露出している第１無機絶縁膜８００８の一部を覆って、第２無機絶縁膜８０１０を形成する。第２無機絶縁膜８０１０は、第１無機絶縁膜８００８と同様に、窒素を含む絶縁膜であり、後に形成される有機樹脂膜よりも水分を透過しにくい性質を有している。
【００５７】
なお、第１無機絶縁膜８００８と第２無機絶縁膜８０１０は、容量の誘電体として用いるため、厚すぎると容量の容量値を小さくしてしまい、成膜にかかる処理時間が抑えられなくなる。逆に薄すぎると、水分の透過を防ぐという効果が薄くなってしまう。第１無機絶縁膜８００８と第２無機絶縁膜８０１０は、それぞれ１０ｎｍ〜２００ｎｍ程度の膜厚を有しているのが好ましく、２層合わせた膜厚が２０ｎｍ〜４００ｎｍ程度であるのが好ましい。
【００５８】
そして、有機樹脂膜８００９の開口部において、半導体膜の一部を露出させるように、ゲート絶縁膜８００３、第１無機絶縁膜８００８及び第２無機絶縁膜８０１０を、ドライエッチングして、コンタクトホールを形成する。このとき、半導体膜８００２はエッチングストッパーとしての効果を有している。
【００５９】
このとき、容量用第１電極８００７の上に存在する第１無機絶縁膜８００８及び第２無機絶縁膜８０１０は、エッチングされないように、レジストマスクで覆っておく。
【００６０】
そして、レジストマスクを現像液で除去する。現像液は一般的にアルカリの水溶液が用いられており、水分を多く含んでいる。本発明では、有機樹脂膜８００９が第１無機絶縁膜８００８及び第２無機絶縁膜８０１０に覆われているため、直接現像液に曝されることがない。よって、現像液の水分が有機樹脂膜８００９に入り込みにくく、膨潤しにくい。よって、現像液によってレジストマスクを除去した後、水分除去を目的とした加熱処理の時間を短縮化することができる。
【００６１】
そして、コンタクトホールを覆うように、第２無機絶縁膜８０１０上に導電膜を成膜する。そして、該導電膜をエッチングすることで、半導体膜８００２に接続された配線８０１１と、容量用第２電極８０１２とが形成される。容量用第２電極８０１２は、第１無機絶縁膜８００８及び第２無機絶縁膜８０１０を間に挟んで、容量用第１電極８００７と重なっている。この、容量用第２電極８０１２と、第１無機絶縁膜８００８及び第２無機絶縁膜８０１０と、容量用第１電極８００７とによって、保持容量８０１３が形成されている。
【００６２】
本発明では、この保持容量８０１３を、半導体表示装置の保護回路に含まれる容量として用いることに特徴を有している。さらに、該保護回路が有するトランジスタを、上記構成のＴＦＴで形成する。
【００６３】
有機樹脂膜８００９の開口部において、開口部の端部における断面の丸みがなだらかになればなるほど、ゲート電極が開口部の端部に近くなる。しかし、もしゲート電極が開口部の端部を突き出て露出してしまっても、本発明では有機樹脂膜８００９上に第２無機絶縁膜を成膜しているので、ゲート電極と開口部に形成される配線等が接触するのを防ぐことができる。
【００６４】
なお、ＴＦＴ８００１は、トップゲート型でもボトムゲート型でもどちらでも良い。
【００６５】
なお、図５（Ａ）の保持容量に加えて、さらに、半導体膜と容量用第１電極８００７との間で保持容量を形成しても良い。図２８（Ａ）に、容量用の半導体膜８０５０と、容量用第１電極８０５１とを、ゲート絶縁膜８０５２を間に挟んで重ね合わせることで、第１の保持容量８０５３を形成している例を示す。また図５（Ａ）と同様に、容量用第１電極８０５１と容量用第２電極８０５４とを、間に第１無機絶縁膜８０５５及び第２無機絶縁膜８０５６を挟んで重ね合わせることで、第２の保持容量８０５７を形成している。このように、容量を上下で形成することで、同じ面積での容量値を高めることができる。
【００６６】
また、チャネル形成領域を間に挟んで２つのゲート電極が重なり合っている、いわゆるデュアルゲート型のＴＦＴを用いていても良い。図２８（Ｂ）に、デュアルゲート型のＴＦＴを用いた半導体装置の断面図を示す。ＴＦＴ８６００が第１ゲート電極８６０１と、第１のゲート絶縁膜８６０２と、半導体膜８６０３と、第２のゲート絶縁膜８６０４と、第２ゲート電極８６０５とを有している。第１ゲート電極８６０１は、半導体膜８６０３が有するチャネル形成領域８６０６と、第１のゲート絶縁膜８６０２を間に挟んで重なっている。また、第２ゲート電極８６０５は、チャネル形成領域８６０６と、第２のゲート絶縁膜８６０４を間に挟んで重なっている。さらに、第１ゲート電極８６０１と第２ゲート電極８６０５とは、チャネル形成領域８６０６を間に挟んで重なり合っている。
【００６７】
第１のゲート電極と第２のゲート電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、オン電流を大きくすることができる。さらに界面散乱を抑え、トランスコンダクタンス（ｇｍ）を増加させることができる。また、第１または第２のゲート電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００６８】
そして、第１ゲート電極８６０１と同じ導電膜から形成された容量用第１電極８６１０に接するように第１ゲート絶縁膜８６０２が形成されており、また該第１ゲート絶縁膜に接するように第２ゲート絶縁膜８６０４が形成されている。そして第２ゲート絶縁膜に接するように、第２ゲート電極８６０４と同じ導電膜から形成された容量用第２電極８６１１が形成されている。この、容量用第１電極８６１０と容量用第２電極８６１１とが、間に第１ゲート絶縁膜８６０２及び第２ゲート絶縁膜８６０４を挟んで重なり合っている部分において、第１の保持容量８６１２が形成されている。
【００６９】
また、容量用第２電極８６１１は、有機樹脂膜８６１３の開口部において第１無機絶縁膜８６１４に接しており、さらに第１無機絶縁膜８６１４に接して第２無機絶縁膜８６１５が形成されている。そして、第２無機絶縁膜８６１５に接するように、容量用第３電極８６１６が形成されている。この、容量用第２電極８６１１と容量用第３電極８６１６とが、間に第１無機絶縁膜８６１４及び第２無機絶縁膜８６１５を挟んで重なり合っている部分において、第２の保持容量８６１７が形成されている。このように、容量を上下で形成することで、同じ面積での容量値を高めることができる。
【００７０】
図５（Ｂ）に、ＴＦＴがボトムゲートの場合の、本発明の半導体表示装置の構造を示す。
【００７１】
図５（Ｂ）において、絶縁表面８１００上にＴＦＴ８１０１が形成されている。ＴＦＴ８１０１はボトムゲート型であり、半導体膜８１０２と、該半導体膜８１０２と接しているゲート絶縁膜８１０３と、該ゲート絶縁膜に接しているゲート電極８１０４とを有している。ゲート電極８１０４は絶縁表面８１００と接している。半導体膜８１０２はチャネル形成領域８１０５と、該チャネル形成領域を挟んで存在している不純物領域８１０６とを有している。また８１１５は半導体膜に不純物を添加するときにマスクとして用いる絶縁膜であり、ここではチャネル保護膜と呼ぶ。
【００７２】
一方、絶縁表面８１００上に形成されている容量用第１電極８１０７は、ゲート電極８１０４と同じ導電膜から形成することができる。
【００７３】
そして、ＴＦＴ８１０１及び容量用第１電極８１０７を覆うように、第１無機絶縁膜８１０８が形成されている。そして、第１無機絶縁膜上に感光性の有機樹脂を塗布した後、焼成し、開口したい部分を感光して現像することで、開口部を有する有機樹脂膜８１０９が形成されている。この時点で、開口部において第１無機絶縁膜８１０８の一部が露出している。
【００７４】
そして、有機樹脂膜８１０９と、開口部において露出している第１無機絶縁膜８１０８の一部を覆って、第２無機絶縁膜８１１０を形成する。第２無機絶縁膜８１１０は、第１無機絶縁膜８１０８と同様に、窒素を含む絶縁膜であり、後に形成される有機樹脂膜よりも水分を透過しにくい性質を有している。
【００７５】
なお、第１無機絶縁膜８１０８と第２無機絶縁膜８１１０は、容量の誘電体として用いるため、厚すぎると容量の容量値を小さくしてしまい、成膜にかかる処理時間が抑えられなくなる。逆に薄すぎると、水分の透過を防ぐという効果が薄くなってしまう。また、ボトムゲート型のＴＦＴの場合、容量用第１電極８１０７と容量用第２電極８１１２との間にゲート絶縁膜８１０３も存在しており、誘電体の一部として用いられる。よって、ゲート絶縁膜８１０３の膜厚を考慮して、第１無機絶縁膜８１０８と第２無機絶縁膜８１１０の膜厚を決める必要がある。第１無機絶縁膜８１０８と第２無機絶縁膜８１１０は、それぞれ１０ｎｍ〜２００ｎｍ程度の膜厚を有しているのが好ましく、ゲート絶縁膜と３層合わせた膜厚が３０ｎｍ〜５００ｎｍ程度であるのが好ましい。
【００７６】
そして、有機樹脂膜８１０９の開口部において、半導体膜の一部を露出させるように、ゲート絶縁膜８１０３、第１無機絶縁膜８１０８及び第２無機絶縁膜８１１０を、ドライエッチングして、コンタクトホールを形成する。このとき、半導体膜８１０２はエッチングストッパーとしての効果を有している。
【００７７】
このとき、容量用第１電極８１０７の上に存在する第１無機絶縁膜８１０８及び第２無機絶縁膜８１１０は、エッチングされないように、レジストマスクで覆っておく。
【００７８】
そして、レジストマスクを現像液で除去する。現像液は一般的にアルカリの水溶液が用いられており、水分を多く含んでいる。本発明では、有機樹脂膜８１０９が第１無機絶縁膜８１０８及び第２無機絶縁膜８１１０に覆われているため、直接現像液に曝されることがない。よって、現像液の水分が有機樹脂膜８１０９に入り込みにくく、膨潤しにくい。よって、現像液によってレジストマスクを除去した後、水分除去を目的とした加熱処理の時間を短縮化することができる。
【００７９】
そして、コンタクトホールを覆うように、第２無機絶縁膜８１１０上に導電膜を成膜する。そして、該導電膜をエッチングすることで、半導体膜８１０２に接続された配線８１１１と、容量用第２電極８１１２とが形成される。容量用第２電極８１１２は、第１無機絶縁膜８１０８及び第２無機絶縁膜８１１０を間に挟んで、容量用第１電極８１０７と重なっている。この、容量用第２電極８１１２と、第１無機絶縁膜８１０８及び第２無機絶縁膜８１１０と、容量用第１電極８１０７とによって、保持容量８１１３が形成されている。
【００８０】
次に、本発明の半導体表示装置が有する保護回路の構成について説明する。図６に、本発明の半導体表示装置の、半導体素子が形成されている素子基板の上面図を示す。
【００８１】
素子基板は、基板４００１上に、画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４ａと、第２の走査線駆動回路４００４ｂとが設けられている。なお本発明において信号線駆動回路と走査線駆動回路の数は図６（Ａ）に示した数に限定されない。信号線駆動回路と走査線駆動回路の数は、設計者が適宜設定することが可能である。
【００８２】
４００５は画素部４００２、第１及び第２の走査線駆動回路４００４ａ、４００４ｂに電源電圧または各種信号を供給するための引き回し配線である。
【００８３】
入力端子４００６に与えられた信号は、保護回路４００９においてそのノイズが除去されてから、引き回し配線４００５に供給されている。また保護回路４００９では、入力端子４００６から放電された静電気が、後段の回路に与えられるのを防ぐことができる。
【００８４】
次に、保護回路４００９の等価回路図を図７に示す。図７に示す保護回路は、本発明の半導体表示装置が有する保護回路のほんの一実施例であり、本発明はこの構成に限定されない。
【００８５】
図７に示す保護回路は、１つの入力端子に対応しており、２つのｐチャネル型ＴＦＴ４０１０、４０１１と、２つの保持容量４０１２、４０１３と、抵抗４０１４を有している。なお図７ではＴＦＴとしてｐチャネル型ＴＦＴを用いているが、ｎチャネル型ＴＦＴであってもよい。また、２つのｐチャネル型ＴＦＴ４０１０、４０１１は、チャネル形成領域が２つ以上に分離しているマルチチャネル型のＴＦＴであってもよい。
【００８６】
ｐチャネル型ＴＦＴ４０１０は、ゲートに電源電圧Ｖｄｄが与えられている。また２つの不純物領域には、一方に電源電圧Ｖｄｄが、もう一方に入力端子からの電圧Ｖｉｎが与えられている。
【００８７】
なお本明細書において電圧とは、特に記載のない限り、グラウンドの電圧Ｇｎｄとの電位差を意味する。
【００８８】
もう１つのｐチャネル型ＴＦＴ４０１１は、ゲートに入力端子からの電圧Ｖｉｎが与えられている。また２つの不純物領域には、一方にグラウンドの電圧Ｇｎｄが、もう一方に入力端子からの電圧Ｖｉｎが与えられている。
【００８９】
また保持容量４０１２が有する２つの電極（容量用第１電極及び第２電極）は、一方に入力端子からの電圧Ｖｉｎが、もう一方に電源電圧Ｖｄｄが与えられている。そして、保持容量４０１２が有する２つの電極（容量用第１電極及び第２電極）は、一方に入力端子からの電圧Ｖｉｎが、もう一方にグラウンドの電圧Ｇｎｄが与えられている。
【００９０】
抵抗４０１４は２端子の抵抗であり、一端には入力端子からの電圧Ｖｉｎが、もう一端にはグラウンドの電圧Ｇｎｄが与えられている。抵抗４０１４は、入力端子に電圧Ｖｉｎが与えられなくなったときに、引き回し配線の電圧をＧｎｄにおとすために設けられており、その抵抗値は、引き回し配線の配線抵抗よりも十分に大きく設定する必要がある。
【００９１】
次に、図７に示した保護回路の動作について説明する。なおここでは、一定の周波数のクロック信号の電圧を、入力電圧Ｖｉｎとして入力端子に入力した場合を例に挙げて説明する。クロック信号は電圧Ｖｄｄと電圧Ｇｎｄとの間で、その電圧が振動している。
【００９２】
図９（Ａ）に、クロック信号に雑音が含まれている場合の、入力電圧Ｖｉｎのタイミングチャートを示す。入力電圧Ｖｉｎは立ち上がりと立下りの瞬間において、電圧が一次的にＶｄｄよりも高くなったり、Ｇｎｄよりも低くなったりしている。
【００９３】
入力電圧Ｖｉｎが電圧Ｖｄｄよりも高くなった場合、図７に示したｐチャネル型ＴＦＴ４０１０のゲート及び一方の不純物領域に印加されている電圧Ｖｄｄよりも、もう一方の不純物領域に印加されている電圧Ｖｉｎの方が高くなる。よって、ｐチャネル型ＴＦＴ４０１０はオンになる。またｐチャネル型ＴＦＴ４０１１は、ゲート及び一方の不純物領域に印加されている電圧Ｖｉｎが、もう一方の不純物領域に印加されている電圧Ｇｎｄよりも十分高いので、オフのままである。
【００９４】
図８（Ａ）に、入力電圧Ｖｉｎが電圧Ｖｄｄよりも高くなった場合の、保護回路における接続の様子を簡単に示す。なお図８（Ａ）では、ｐチャネル型ＴＦＴ４０１０、４０１１を単にスイッチとして示す。ｐチャネル型ＴＦＴ４０１０がオン、ｐチャネル型ＴＦＴ４０１１がオフになると、電源電圧Ｖｄｄがｐチャネル型ＴＦＴ４０１０を介して引き回し配線に与えられる。よって、雑音により入力端子からの電圧がＶｄｄより高くなっても、引き回し配線に与えられる電圧はＶｄｄより高くならない。
【００９５】
逆に、入力電圧Ｖｉｎが電圧Ｇｎｄよりも低くなった場合、図７に示したｐチャネル型ＴＦＴ４０１０のゲート及び一方の不純物領域に印加されている電圧Ｖｄｄよりも、もう一方の不純物領域に印加されている電圧Ｖｉｎの方が十分低い。よって、ｐチャネル型ＴＦＴ４０１０はオフになる。またｐチャネル型ＴＦＴ４０１１は、ゲート及び一方の不純物領域に印加されている電圧Ｖｉｎが、もう一方の不純物領域に印加されている電圧Ｇｎｄよりも低くなるので、オンになる。
【００９６】
図８（Ｂ）に、入力電圧Ｖｉｎが電圧Ｇｎｄよりも低くなった場合の、保護回路における接続の様子を簡単に示す。なお図８（Ｂ）では、ｐチャネル型ＴＦＴ４０１０、４０１１を単にスイッチとして示す。ｐチャネル型ＴＦＴ４０１０がオフ、ｐチャネル型ＴＦＴ４０１１がオンになると、電源電圧Ｇｎｄがｐチャネル型ＴＦＴ４０１１を介して引き回し配線に与えられる。よって、雑音により入力端子からの電圧がＧｎｄより低くなっても、引き回し配線に与えられる電圧はＧｎｄより低くならない。
【００９７】
さらに、保持容量４０１２、４０１３により、入力端子からの電圧にパルス状の雑音を鈍らせることができ、雑音による電圧の急峻な変化をある程度小さくすることができる。
【００９８】
したがって、引く回し配線の電圧は、図９（Ｂ）に示すように、電圧Ｇｎｄから電源電圧Ｖｄｄ間での範囲内に保たれ、この範囲外の異常に高いまたは低い電圧の印加から保護される。
【００９９】
そして、信号が入力される入力端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての引き回し配線の電圧を、一定（ここではＧｎｄ）の高さに保つことができる。つまり信号が入力されていないときは、配線どうしをショートした状態にすることができるショートリングとしての機能を有している。そのため、引き回し配線間での電圧差に起因する静電破壊を防ぐことができる。また、信号を入力しているときは、抵抗４０１４の抵抗値が十分に大きいので、引き回し配線に与えられる信号がグラウンドの電圧に引っ張られることがない。
【０１００】
なお、図７に示した保護回路において、ｐチャネル型ＴＦＴ４０１０、４０１１のオン電流が大きければ大きいほど、入力電圧Ｖｉｎが電源電圧Ｖｄｄよりも高くなったときに、引き回し配線の電圧をすばやく電源電圧Ｖｄｄに保つことができる。逆に、入力電圧Ｖｉｎが電圧Ｇｎｄよりも低くなったときに、引き回し配線の電圧をすばやく電圧Ｇｎｄに保つことができる。
【０１０１】
図１０に、図７の保護回路のｐチャネル型ＴＦＴ４０１０、４０１１を、それぞれダブルゲート型の２つのＴＦＴで代用した例について示す。図１０に示す保護回路は、ダブルゲート型のｐチャネル型ＴＦＴ４１００〜４１０３と、保持容量４１０４、４１０５と、抵抗４１０６とを有している。
【０１０２】
なお、ダブルゲート型、トリプルゲート型、またはそれ以上のマルチゲート型のＴＦＴは、１つの活性層中に２つ、３つまたはそれ以上のチャネル形成領域が形成されており、なおかつ全てのチャネル形成領域がソースとドレインとして機能する不純物領域の間に設けられているＴＦＴである。勿論、これらのマルチゲート型ＴＦＴの代替として、１つの活性層中に１つまたはそれ以上のチャネル形成領域を有するＴＦＴを、直列に接続し、各ゲートを互いに接続して用いても良い。
【０１０３】
ｐチャネル型ＴＦＴ４１００、４１０１は、ゲートと、一方の不純物領域に電源電圧Ｖｄｄが与えられており、もう一方の不純物領域には入力電圧Ｖｉｎが与えられている。また、ｐチャネル型ＴＦＴ４１０２、４１０３は、ゲートと、一方の不純物領域に入力電圧Ｖｉｎが与えられており、もう一方の不純物領域には電圧Ｇｎｄが与えられている。
【０１０４】
また保持容量４１０４が有する２つの電極（容量用第１電極及び第２電極）は、一方に入力端子からの電圧Ｖｉｎが、もう一方に電源電圧Ｖｄｄが与えられている。そして、保持容量４１０５が有する２つの電極（容量用第１電極及び第２電極）は、一方に入力端子からの電圧Ｖｉｎが、もう一方にグラウンドの電圧Ｇｎｄが与えられている。
【０１０５】
抵抗４１０４は２端子の抵抗であり、一端には入力端子からの電圧Ｖｉｎが、もう一端にはグラウンドの電圧Ｇｎｄが与えられている。抵抗４１０６は、入力端子に電圧Ｖｉｎが与えられなくなったときに、引き回し配線の電圧をＧｎｄにおとすために設けられており、その抵抗値は、引き回し配線の配線抵抗よりも十分に大きく設定する必要がある。
【０１０６】
なお、図７、図１０に示した保護回路において、グラウンドの電圧Ｇｎｄの代わりに、グラウンドの電圧ではなく、なおかつ電圧Ｖｄｄよりも低い電源電圧Ｖｓｓを用いていても良い。
【０１０７】
図１１に、図１０に示した保護回路の上面図の一例を示す。図１１のＡ−Ａ’における断面図を図１２に示す。絶縁膜からなる下地膜４２０８上に半導体膜４２２０が形成されている。半導体膜４２２０は、不純物領域４２２５〜４２２９と、各不純物領域間にチャネル形成領域４２２１〜４２２４を有している。半導体膜４２２０はゲート絶縁膜４２０９に覆われている。
【０１０８】
そしてチャネル形成領域４２２１〜４２２４上に、ゲート絶縁膜４２０９を間に挟んでゲート電極４２０２〜４２０５が形成されている。またゲート絶縁膜４２０９上に、ゲート電極４２０２〜４２０５と同じ導電膜を用いて形成された容量用第１電極４２０６が設けられている。
【０１０９】
ゲート電極４２０２〜４２０５は全て電気的に接続されている。半導体膜４２２０と、ゲート絶縁膜４２０９と、ゲート電極４２０２〜４２０５とで、ＴＦＴ４１０２、４１０３が形成されている。
【０１１０】
そして、ＴＦＴ４１０２、４１０３と、容量用第１電極４２０６を覆うように、第１無機絶縁膜４２１０が形成されている。そして、第１無機絶縁膜４２１０を覆って、開口部を有する有機樹脂膜４２１１が形成されている。有機樹脂膜４２１１は感光性ポジ型アクリルを用いており、開口部は露光した後現像することで形成されている。有機樹脂膜４２１１の開口部において第１無機絶縁膜４２１０が露出している。
【０１１１】
そして、開口部を覆うように、有機樹脂膜４２１１上に第２無機絶縁膜４２１２が形成されている。第２無機絶縁膜４２１２は、ＲＦスパッタ法を用いて形成されている。
【０１１２】
そして、有機樹脂膜４２１１の開口部において、ゲート絶縁膜４２０９、第１無機絶縁膜４２１０及び第２無機絶縁膜４２１２をドライエッチングすることでコンタクトホールを形成する。コンタクトホールにおいて、不純物領域４２２５、４２２７、４２２９が一部露出している。このとき、容量用第１電極４２０６上の第１無機絶縁膜４２１０及び第２無機絶縁膜４２１２はエッチングされないようにする。また、開口部において有機樹脂膜４２１１が露出しないようにエッチングする。
【０１１３】
そして、第２無機絶縁膜４２１２上に、コンタクトホールを覆うように導電膜を形成し、パターニングすることで、ソース又はドレインとして機能する不純物領域４２２５、４２２９と接続されている配線４２００を、ソース又はドレインとして機能する不純物領域４２２７と接続されている配線４２０１を、それぞれ形成する。
【０１１４】
配線４２００の一部容量用第２電極として機能しており、有機樹脂膜４２１１の開口部において、第１無機絶縁膜４２１０及び第２無機絶縁膜４２１２を間に挟んで容量用第１電極４２０６と重なっている。
【０１１５】
本発明では、有機樹脂膜を無機絶縁膜で覆うことで、ドライエッチングによる表面の荒れを抑えることができる。よって、後に形成される画素電極等の表面に凹凸が現れたり、画素電極の厚さが不均一になったりするのを防ぐことができるので、表示にむらが生じるのを防ぐことができる。
【０１１６】
また有機樹脂膜を、該有機樹脂と比較して水分を透過させにくい窒素を含む無機絶縁膜で覆うことで、有機樹脂膜からの水分の放出を抑えることができ、また逆に有機樹脂が水分を含んで膨潤するのを防ぐことができる。よって、配線が有機樹脂膜から放出される水分により腐食するのを防ぐことができる。さらに、有機発光素子（ＯＬＥＤ：Organic Light Emitting Diode）に代表される発光素子を用いた発光装置の場合、有機樹脂膜から放出される水分により発光素子の輝度が劣化するのを防ぐことができる。
【０１１７】
さらに、有機樹脂膜が露出しないように無機絶縁膜で全体を覆ってしまうことで、現像の際に用いられるアルカリ性の水溶液中の水分を含んで膨潤するのを防ぐことができ、現像後の水分除去を目的とした加熱処理の処理時間を抑えることができる。さらに、有機樹脂膜中の水分が隣接する膜または電極に放出されるのをより防ぐことができ、長期的なパネルの信頼性を高めることができる。
【０１１８】
また、非感光性の有機樹脂を用いた場合、層間絶縁膜に開口を形成するためには一般的にドライエッチングが用いられる。ドライエッチングは活性なラジカルや反応性ガスのプラズマを用いたエッチング法である。層間絶縁膜はゲート絶縁膜の１０倍程度の厚さを有しているため、開口を目的としたドライエッチングに時間がかかる。ＴＦＴの形成された基板がプラズマに曝されている時間が長いと、ゲート絶縁膜にホールがトラップされる所謂チャージングダメージにより、ＴＦＴの閾値がプラス側へバラツキやすくなる。よって本発明のように感光性の有機樹脂を用いて、ウェットエッチングにより開口を形成することで、ドライエッチングを用いる時間を大幅に削減することができ、ＴＦＴの閾値のバラツキを抑えることができる。
【０１１９】
また、静電気の放電による劣化あるいは破壊から半導体素子を保護したり、ノイズによる半導体素子の誤作動を防いだりするための保護回路が有する容量を上記保持容量で形成する。上記構成により、保護回路を画素部と同じ基板上に容易に作りこむことができ、また、静電気により半導体素子が劣化または破壊されたり、ノイズにより誤作動したりするのを防ぎ、画像に乱れを防ぐことができる。
【０１２０】
【実施例】
以下、本発明の実施例について説明する。
【０１２１】
（実施例１）
本実施例では、本発明の半導体表示装置の１つである発光装置の作製方法について説明する、なお本実施例では、画素部および保護回路が有する保持容量を同時に作製する方法について詳細に説明する。
【０１２２】
まず、図１３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１２３】
島状半導体層５００３、５００４は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３、５００４の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行う。
【０１２５】
なお、半導体膜は珪素だけではなくシリコンゲルマニウムを用いるようにしても良い。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【０１２６】
次いで、島状半導体層５００３、５００４を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。また窒化アルミニウムをゲート絶縁膜として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効果的に拡散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。
【０１２７】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜５００９をＷで１００〜３００ｎｍの厚さに形成する。
【０１２８】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０１２９】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１３０】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。
【０１３１】
また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【０１３２】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【０１３３】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１３４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１４（第１の導電層５０１１ａ〜５０１４ａと第２の導電層５０１１ｂ〜５０１４ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１４で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。（図１３（Ｂ））
【０１３５】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。（図１３（Ｃ））ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２１が形成される。第１の不純物領域５０１７〜５０２１には１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加する。
【０１３６】
次に、図１４（Ａ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０２９（第１の導電層５０２６ａ〜５０２９ａと第２の導電層５０２６ｂ〜５０２９ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０２９で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【０１３７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１３８】
そして、図１４（Ｂ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量で行い、図１３（Ｃ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０２８を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０２８ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０２８ａと重なる第３の不純物領域５０３２〜５０３７と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０４７とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3の濃度となるようにする。
【０１３９】
そして、図１４（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０５７を形成する。第２の導電層５０２８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３および容量用第１電極５０２９は、レジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０５７にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【０１４０】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０２８がゲート電極として機能する。また、５０２９は容量用第１電極として機能する。
【０１４１】
そして、導電型の制御を目的とし、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、５０２６〜５０２９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１４２】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４３】
次いで、図１５（Ａ）に示すように、１０〜２００ｎｍの厚さの酸化窒化シリコンからなる第１無機絶縁膜５０６０を、ＣＶＤ法を用いて形成する。なお、第１無機絶縁膜は酸化窒化シリコン膜に限定されず、後に形成される有機樹脂膜への水分の出入りを抑えることができる、窒素を含む無機の絶縁膜であれば良く、例えば窒化珪素、窒化アルミニウムまたは酸化窒化アルミニウムを用いることができる。
【０１４４】
なお、窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴや発光素子などで発生した熱を効果的に拡散させることができる。
【０１４５】
次に、第１無機絶縁膜５０６０の上に、ポジ型の感光性有機樹脂から成る有機樹脂膜５０６１を成膜する。本実施例ではポジ型の感光性のアクリルを用いて有機樹脂膜５０６１を形成するが、本発明はこれに限定されない。
【０１４６】
本実施例では、スピンコート法によりポジ型の感光性アクリルを塗布し、焼成することで、有機樹脂膜５０６１を形成する。なお有機樹脂膜５０６１の膜厚は、焼成後、０．７〜５μm（さらに好ましくは２〜４μm）程度になるようにする。
【０１４７】
次に、フォトマスクを用いて開口部を形成したい部分を露光する。そして、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を主成分とする現像液で現像した後、基板を乾燥させ、２２０℃、１時間程度の焼成を行う。そして、図１５（Ｂ）に示したように有機樹脂膜５０６１に開口部が形成され、該開口部において第１無機絶縁膜５０６０が一部露出された状態になる。
【０１４８】
なお、ポジ型の感光性アクリルは薄茶色に着色しているので、発光素子から発せられる光が基板側に向かっているときは、脱色処理を施す。この場合、焼成する前に、再び現像後の感光性アクリル全体を露光する。このときの露光は、開口部を形成するための露光に比べて、やや強い光を照射したり、照射時間を長くしたりするようにし、完全に露光が行なわれるようにする。例えば、２μｍの膜厚のポジ型のアクリル樹脂を脱色するとき、超高圧水銀灯のスペクトル光であるｇ線（４３６nm）とｈ線（４０５nm）とｉ線（３６５nm）とから成る多波長光を利用する等倍投影露光装置（具体的にはＣａｎｏｎ製のＭＰＡ）を用いる場合、６０ｓｅｃ程度照射する。この露光により、ポジ型のアクリル樹脂が完全に脱色される。
【０１４９】
また本実施例では、現像後に２２０℃で焼成を行なっているが、現像後にプリベークとして１００℃程度の低温で焼成してから、２２０℃の高温で焼成するようにしても良い。
【０１５０】
そして図１５（Ｃ）に示すように、第１無機絶縁膜５０６０が一部露出された該開口部と、有機樹脂膜５０６１を覆って、ＲＦスパッタ法を用いて窒化珪素からなる第２無機絶縁膜５０６２を成膜する。第２無機絶縁膜５０６２の膜厚は１０〜２００ｎｍ程度が望ましい。また、第２無機絶縁膜は酸化窒化シリコン膜に限定されず、有機樹脂膜５０６１への水分の出入りを抑えることができる、窒素を含む無機の絶縁膜であれば良く、例えば窒化珪素、窒化アルミニウムまたは酸化窒化アルミニウムを用いることができる。
【０１５１】
なお、酸化窒化珪素膜または酸化窒化アルミニウム膜は、その酸素と窒素のatomic%の割合が、そのバリア性に大きく関与している。酸素に対する窒素の割合が高ければ高いほど、バリア性が高められる。また、具体的には、窒素の割合が酸素の割合よりも高い方が望ましい。
【０１５２】
またＲＦスパッタ法を用いて成膜された膜は緻密性が高く、バリア性に優れている。ＲＦスパッタの条件は、例えば酸化窒化珪素膜を成膜する場合、Ｓｉターゲットで、Ｎ2、Ａｒ、Ｎ2Ｏをガスの流量比が３１：５：４となるように流し、圧力０．４Ｐａ、電力３０００Ｗとして成膜する。また、例えば窒化珪素膜を成膜する場合、Ｓｉターゲットで、チャンバー内のＮ2、Ａｒをガスの流量比が２０：２０となるように流し、圧力０．８Ｐａ、電力３０００Ｗ、成膜温度を２１５℃として成膜する。
【０１５３】
この有機樹脂膜５０６１と、第１無機絶縁膜５０６０と、第２無機絶縁膜とで、第１の層間絶縁膜が形成される。
【０１５４】
次に、図１６（Ａ）に示すように、有機樹脂膜５０６１の開口部において、ゲート絶縁膜５００７、第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２に、ドライエッチング法を用いてコンタクトホールを形成する。
【０１５５】
このコンタクトホールの開口により、第１の不純物領域５０１７、５０１９と、第４の不純物領域５０５２、５０５７とが、一部露出された状態になる。このドライエッチングの条件は、ゲート絶縁膜５００７、第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２の材料によって適宜設定する。本実施例では、ゲート絶縁膜５００７に酸化珪素、第１無機絶縁膜５０６０に酸化窒化珪素、第２無機絶縁膜５０６２に窒化珪素を用いているので、まず、ＣＦ4、Ｏ2、Ｈｅをエッチングガスとして窒化珪素からなる第２無機絶縁膜５０６２と酸化窒化珪素からなる第１無機絶縁膜５０６０をエッチングし、その後ＣＨＦ3を用いて酸化珪素からなるゲート絶縁膜５００７をエッチングする。
【０１５６】
なお、このドライエッチングの際、第１の容量用電極５０２９上の第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２は、保持容量の誘電体として用いるので、エッチングされないようレジストマスク等で保護しておく。
【０１５７】
また、エッチングの際に、開口部において有機樹脂膜５０６１が露出しないようにすることが肝要である。
【０１５８】
次に、コンタクトホールを覆うように、第２無機絶縁膜５０６２上に導電膜を成膜し、パターニングすることで、第１の不純物領域５０１７、５０１９と、第４の不純物領域５０５２、５０５７とに接続された配線５０６４〜５０６７と、入力端子と電気的に接続される引き出し用配線５０６８と、第２の容量用電極５０６９とが形成される。なお、第２の容量用電極５０６９と第１の容量用電極５０２９とが、有機樹脂膜５０６１の開口部において、第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２を間に挟んで重なり合っている部分において、保持容量５０７０が形成されている。
【０１５９】
なお本実施例では、第２無機絶縁膜５０６２上に、Ｔｉ膜を１００ｎｍ、Ａｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の導電膜としたが本発明はこの構成に限定されない。単層の導電膜で形成しても良いし、３層以外の複数の層からなる導電膜で形成しても良い。また材料もこれに限定されない。
【０１６０】
例えば、Ｔｉ膜を成膜した後、Ｔｉを含むＡｌ膜を積層した導電膜を用いてもよいし、Ｔｉ膜を成膜した後、Ｗを含むＡｌ膜を積層した導電膜を用いても良い。
【０１６１】
次に、透明導電膜、例えばＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行うことで、配線５０６７に接する画素電極５０７２を形成する。画素電極５０７２を配線５０６７と接して重なるように配置することで、コンタクトを取っている。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０７２が発光素子の陽極となる（図１６（Ｂ））。
【０１６２】
次に、感光性のネガ型またはポジ型の有機樹脂膜を成膜し、開口したい部分を露光することで、開口部を有する第２の層間絶縁膜５０７３を形成する。なおこの工程により、画素電極５０７２と引き出し用配線５０６８の一部が露出する。
【０１６３】
感光性の有機樹脂を用いることで、開口部の断面に丸みをもたせることができるので、後に形成される電界発光層や陰極のカバレッジを良好とすることができ、発光領域が減少するシュリンクとよばれる不良を低減させることができる。
【０１６４】
そして、画素電極５０７２と引き出し用配線５０６８の露出している部分を覆うように、第２の層間絶縁膜５０７３上に窒化珪素からなる第３の層間絶縁膜５０７４をＲＦスパッタ法を用いて形成する。なお、第３の層間絶縁膜５０７４は窒化珪素に限定されず、第２の層間絶縁膜５０７３への水分の出入りを抑えることができる、窒素を含む無機の絶縁膜であれば良く、例えば窒化珪素、窒化アルミニウムまたは酸化窒化アルミニウムを用いることができる。
【０１６５】
そして、第３の層間絶縁膜５０７４をパターニングすることで、第２の層間絶縁膜５０７３の開口部において、画素電極５０７２と引き出し用配線５０６８の一部を露出させる。
【０１６６】
このエッチングの際に、コンタクトホールにおいて第２の層間絶縁膜５０７３が露出しないようにすることが肝要である。
【０１６７】
次に、電界発光層５０７５を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）５０７６を形成する。このとき電界発光層５０７５及び陰極５０７６を形成するに先立って画素電極５０７２に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、仕事関数の小さい導電膜であれば公知の他の材料、例えばＣａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉであっても良い。
【０１６８】
なお陰極としてＡｌＬｉを用いた場合、窒素を含んだ第３の層間絶縁膜５０７４によって、ＡｌＬｉ中のＬｉが、第３の層間絶縁膜５０７４よりも基板側に入り込んでしまうのを防ぐことができる。
【０１６９】
ここで高周波放電によるスパッタ法で形成した窒化シリコン膜のリチウムに対するブロッキング効果を示すデータを図３０に示す。図３０（Ａ）は、高周波放電によるスパッタ法で形成した窒化シリコン膜（ＲＦ−ＳＰ ＳｉＮと表記）を誘電体としたＭＯＳ構造のＣ−Ｖ特性である。なお、「Ｌｉ−ｄｉｐ」とは、窒化シリコン膜上にリチウムを含む溶液をスピンコートしたという意味であり、試験のため、意図的にリチウムで汚染させたことを意味する。また、図３０（Ｂ）は、比較のためプラズマＣＶＤ法で形成した窒化シリコン膜（ＣＶＤ ＳｉＮと表記）を誘電体としたＭＯＳ構造のＣ−Ｖ特性である。なお、図３０（Ｂ）のデータは、金属電極としてアルミニウムにリチウムを添加した合金膜を用いている。これらに通常のＢＴ試験を施した（具体的には、１．７ＭＶの電圧印加に加えて±１５０℃で１時間の加熱処理を行った。）結果、図３０（Ａ）に示すように、高周波放電によるスパッタ法で形成した窒化シリコン膜は殆どＣ−Ｖ特性に変化が見られなかったのに比べ、プラズマＣＶＤ法で形成した窒化シリコン膜はＣ−Ｖ特性に大きな変化が見られ、リチウムによる汚染が確認された。これらのデータは、高周波放電によるスパッタ法で形成した窒化シリコン膜がリチウム拡散に対して非常に有効なブロッキング効果を有していることを示唆している。
【０１７０】
なお、電界発光層５０７５としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を電界発光層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１７１】
例えば、電子輸送層またはホールブロッキング層として、ＳＡｌｑやＣＡｌｑなどを用いても良い。
【０１７２】
なお、電界発光層５０７５の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極５０７６の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０１７３】
こうして図１７（Ａ）に示すような構造の発光装置が完成する。図１７（Ａ）において５０８１は画素部であり、５０８２は駆動回路やその他の回路に相当する。なお、画素電極５０７２、電界発光層５０７５、陰極５０７６の重なっている部分５０８０がＯＬＥＤに相当する。
【０１７４】
また陰極５０７６の一部は引き出し用配線５０６８と接続されている。引き出し用配線５０６８は、ＦＰＣに接続される端子と電気的に接続されている。このＦＰＣと接続される部分（ＦＰＣ接続部）５０８３の断面構造を図１７（Ｂ）に示す。
【０１７５】
ゲート電極と同じ導電膜から形成された引き回し配線５０８５が、ゲート絶縁膜５００７上に形成されている。そして、引き回し配線５０８は、有機樹脂膜５０６１の開口部において、第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２に形成されたコンタクトホール５０８６を介して、引き出し用配線５０６８と接続されている。
【０１７６】
そして、引き回し配線５０８５上において、有機樹脂膜５０６１の開口部が設けられ、さらに、第１無機絶縁膜５０６０及び第２無機絶縁膜５０６２がエッチングされて除去されることで、引き回し配線５０８５を露出する。その後、引き回し配線５０８５上に、画素電極５０７５と同じ透明導電膜から形成された入力端子５０８４が形成される。
【０１７７】
この入力端子５０８４に、異方性を有する導電性の樹脂を介して、ＦＰＣの端子が接続される。
【０１７８】
５０８７はカバー材であり、気密性が高く、脱ガスの少ないシーリング材５０８８により封止されている。なお図１７（Ｂ）に示すように、カバー材５０８７と、発光素子が形成された素子基板との密着性をより高めるために、シーリング材５０８８を塗布する部分において、第２の層間絶縁膜５０７３の表面に開口部を複数形成することで凹凸を設けても良い。
【０１７９】
なお、本実施例で示すＴＦＴの構成及び具体的な作製方法はほんの一例であり、本発明はこの構成に限定されない。
【０１８０】
（実施例２）
アクティブマトリクス型半導体表示装置において、画素部には複数の画素が設けられており、走査線に入力される信号によって選択された画素に、信号線を介してビデオ信号が供給される。本実施例では、走査線駆動回路から該走査線に入力される信号の雑音の振幅を、保持容量を用いて抑える例について説明する。
【０１８１】
まずはじめに、一般的なアクティブマトリクス型の液晶表示装置の構成について説明する。なお本実施例では液晶表示装置を例に挙げて説明するが、その他のアクティブマトリクス型の半導体表示装置にも、本発明の構成を用いることは可能である。
【０１８２】
図１８（Ａ）に、図１８（Ａ）に、本発明の半導体表示装置のブロック図を示す。１１５は信号線駆動回路、１１６は走査線駆動回路、１２０は画素部である。信号線駆動回路１１５は、シフトレジスト回路１１５＿１、レベルシフト回路１１５＿２、サンプリング回路１１５＿３を有している。なお、図１８（Ａ）では、レベルシフト回路１１５＿２をシフトレジスト回路１１５＿１とサンプリング回路１１５＿３の間に設けているが、シフトレジスト回路１１５＿１の中にレベルシフト回路１１５＿２が組み込まれている構成にしても良い。
【０１８３】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）がシフトレジスト回路１１５＿１に供給されると、シフトレジスト回路１１５＿１ではビデオ信号をサンプリングするタイミングを制御するための、タイミング信号を生成する。
【０１８４】
生成されたタイミング信号は、レベルシフト回路１１５＿２に供給される。レベルシフト回路１１５＿２では供給されたタイミング信号の電圧の振幅を増幅する。
【０１８５】
レベルシフト回路１１５＿２において増幅されたタイミング信号は、サンプリング回路１１５＿３に入力される。そしてサンプリング回路１１５＿３に入力されたビデオ信号は、サンプリング回路１１５＿３に入力されたタイミング信号に同期してサンプリングされ、信号線を介して画素部１２０に入力される。
【０１８６】
一方、走査線駆動回路１１６は、シフトレジスト回路１１７、バッファ１１８を有している。また場合によってはレベルシフト回路を有していても良い。
【０１８７】
走査線駆動回路１１６において、シフトレジスト回路１１７からのタイミング信号がバッファ１１８に入力され、対応する走査線に入力される。
【０１８８】
図１８（Ｂ）に画素部の一部を示す。各走査線には、１ライン分の画素の画素ＴＦＴ１１９のゲート電極が接続されている。そして、１ライン分の画素の画素ＴＦＴ１１９を一斉にＯＮにしなくてはならないので、バッファ１１８は大きな電流を流すことが可能なものが用いられる。
【０１８９】
本実施例では、このバッファ１１８に電圧Ｖｄｄを供給する配線と、走査線との間に実施の形態で示した構成を有する容量を形成し、走査線に入力される選択信号の雑音の振幅を小さくする。
【０１９０】
図１９に、本実施例の走査線駆動回路が有するバッファ１１８の構成を示す。バッファ１１８は、３つのインバータ１２０〜１２２で構成されており、インバータ１２０はｎチャネル型ＴＦＴ１３０とｐチャネル型ＴＦＴ１３１を有している。また、インバータ１２１はｎチャネル型ＴＦＴ１３２とｐチャネル型ＴＦＴ１３３を有している。また、インバータ１２２はｎチャネル型ＴＦＴ１３４とｐチャネル型ＴＦＴ１３５を有している。
【０１９１】
保持容量１２３が有する２つの電極（容量用第１電極及び容量用第２電極）は、一方には電源電圧Ｖｄｄが与えられており、もう一方は走査線と電気的に接続されている。
【０１９２】
図１９に示した本実施例のバッファの上面図を、図２０（Ａ）に示す。図２０（Ｂ）は、図２０（Ａ）のＡ−Ａ’における断面図に相当する。電源電圧Ｖｄｄが供給されている配線１４３は容量１２３の容量用第２電極として機能しており、容量１２３は、容量用第１電極１４０と、配線１４３とが、有機樹脂膜１４５の開口部において、第１無機絶縁膜１４１及び第２無機絶縁膜１４２を間に挟んで重なっている部分に形成されている。
【０１９３】
本実施例は、実施例１と組み合わせて実施することが可能である。
【０１９４】
（実施例３）
本実施例では、実施例１に示した発光装置とは異なる断面構造を有する発光装置の構成について説明する。
【０１９５】
図２１（Ａ）に示す発光装置は、第２無機絶縁膜７５００を形成した後、コンタクトホールを形成する前に透明導電膜を成膜し、パターニングすることで、画素電極７５０１を形成する。そして、ゲート絶縁膜７５０２、第１無機絶縁膜７５０３及び第２無機絶縁膜７５００を、有機樹脂膜７５０４の開口部においてエッチングしてコンタクトホールを形成し、ＴＦＴ７５０５と画素電極７５０１とを電気的に接続する配線７５０６を形成する。
【０１９６】
このように、配線７５０６を形成する前に画素電極７５０１を形成することで、画素電極の表面を研磨する工程を設けることができる。
【０１９７】
図２１（Ｂ）に示す発光装置は、第２無機絶縁膜７５１０を形成した後、ゲート絶縁膜７５１２、第１無機絶縁膜７５１３及び第２無機絶縁膜７５１０を、有機樹脂膜７５１４の開口部においてエッチングしてコンタクトホールを形成し、ＴＦＴ７５１５と電気的に接続する配線７５１６を形成する。
【０１９８】
そして、配線７５１６と、第２無機絶縁膜７５１０を覆って、第２の層間絶縁膜７５１７を形成する。第２の層間絶縁膜７５１７は、ポジ型の感光性有機樹脂膜でも、ネガ型の感光性有機樹脂膜でも良い。図２１（Ｂ）では、ポジ型のアクリルを用いて第２の層間絶縁膜７５１７を形成している。
【０１９９】
そして第２の層間絶縁膜７５１７に、露光により開口部を形成して配線７５１６の一部を露出させる。その後、開口部を覆って、第２の層間絶縁膜７５１７上に第３の層間絶縁膜７５１８を形成し、開口部において第３の層間絶縁膜７５１８を一部除去して配線７５１６を一部露出させる。このとき、開口部において第２の層間絶縁膜７５１７が露出しないようにする。
【０２００】
そして、第３の層間絶縁膜７５１８上に透明導電膜を成膜し、パターニングすることで、配線７５１６に接続された画素電極が形成される。
【０２０１】
図２１（Ｃ）に示す発光装置は、第２無機絶縁膜７５２０上に画素電極７５２１を形成した後、ネガ型のアクリルを用いて第３の層間絶縁膜７５２２を形成した例を示している。ネガ型のアクリルを用いて第３の層間絶縁膜７５２２を形成した場合、第３の層間絶縁膜７５２２を脱色を目的とした露光をする必要がない。
【０２０２】
図２１（Ｄ）では、発光素子の電界発光層の一部に正孔注入層としてポリチオフェン（ＰＥＤＯＴ）を用いた場合に、該ＰＥＤＯＴ膜をパターニングして除去する例について説明する。
【０２０３】
ポリチオフェン（ＰＥＤＯＴ）は一般的にスピン塗布法を用いて成膜されるため、ＰＥＤＯＴを成膜したくない部分にまで成膜される。そのため、画素電極７５３０上にＰＥＤＯＴ膜７５３１を成膜した後、蒸着用のマスクを用いて発光層７５３２及び陰極７５３３を蒸着により成膜する。本実施例では発光層としてパラフェニレンビニレン（ＰＰＶ）膜を用いるが、蒸着法により成膜することができる膜であれば良い。また本実施例では陰極７５３３としてＣａを用いるが、仕事関数の小さい材料で、蒸着法により成膜することができる材料であるならば、用いることができる。
【０２０４】
次に、陰極７５３３をマスクとし、酸素プラズマを用いたアッシングによりＰＥＤＯＴをパターニングする。
【０２０５】
次に、補助電極７５３４を形成する。補助電極は、陰極の抵抗を下げるために設ける電極であり、陰極よりも抵抗の低い金属材料からなる。補助電極７５３４は、陰極よりも抵抗の低い金属材料からなる導電膜を成膜した後パターニングすることで得られる。
【０２０６】
そして、補助電極７５３４と陰極７５３３とを電気的に接続する保護膜７５３５を、蒸着用のマスクを用いて蒸着により成膜する。保護膜７５３５は金属材料からなり、陰極７５３３と同じ材料を用いていても良い。
【０２０７】
なお図２１（Ｄ）では、発光素子の陰極をマスクとして、正孔注入層をパターニングする例を示している。しかし、本実施例はこの構成に限定されない。陰極をマスクとして正孔注入層以外の電界発光層をパターニングしても良い。
【０２０８】
図２２（Ａ）に示す発光装置は、第２無機絶縁膜７６１０を形成した後、陰極よりも抵抗の低い金属材料からなる導電膜を成膜した後、パターニングすることで補助電極７６３４を形成する。そして、ゲート絶縁膜７６１２、第１無機絶縁膜７６１３及び第２無機絶縁膜７６１０を、有機樹脂膜７６１４の開口部においてエッチングしてコンタクトホールを形成し、ＴＦＴ及び補助電極７６３４と電気的に接続する配線７６１６を形成する。
【０２０９】
配線７６１６はその一部が電界発光層７６１５と接しており、陰極として機能している。
【０２１０】
図２２（Ｂ）に示す発光装置は、第２無機絶縁膜７７０１上に陰極７７００を形成した後、電界発光層７７０２とＩＴＯ膜７７０３を形成する。このときＩＴＯ膜７７０３にＬｉを添加することで、仕事関数を小さくすることができる。そして、Ｌｉが添加されたＩＴＯ膜７７０３を覆って、別途新たにＩＴＯ膜７７０４を成膜する。
【０２１１】
本実施例は、実施例２と組み合わせて実施することが可能である。
【０２１２】
（実施例４）
本実施例では、陰極の抵抗を下げるための補助電極と、ＦＰＣの端子に接続される入力端子との、電気的な接続について説明する。
【０２１３】
図２３（Ａ）では、開口部を有する第２の層間絶縁膜６２００上に、第３の層間絶縁膜６２０１が形成された後、該第３の層間絶縁膜６２０１上に補助電極６２０２が形成された時点での、発光装置の断面図を示す。補助電極６２０２は、後に形成される陰極よりも配線抵抗の低い材料で形成する。
【０２１４】
なお、ＴＦＴのゲート電極６２０３と同じ導電膜で形成されたＦＰＣ用電極６２０４は、第２の層間絶縁膜６２００の開口部に形成されている。また、ＦＰＣ用電極６２０４上に、画素電極６２０６と同じ透明導電膜で形成された入力端子６２０５が形成されている。
【０２１５】
図２３（Ａ）の時点では、ＦＰＣ接続部６２０５において入力端子６２０５は、第３の層間絶縁膜６２０１に覆われている。
【０２１６】
次に、図２３（Ｂ）に示すように、第３の層間絶縁膜６２０１を一部エッチングして除去することで、入力端子６２０５と、画素電極６２０６を一部露出させる。このとき、開口部において第２の層間絶縁膜６２００が露出しないようにする。
【０２１７】
そして、画素電極６２０６上に電界発光層６２１０と陰極６２１１を積層した後、入力端子６２０５と、陰極６２１１とに接続された保護電極６２１２を形成する。
【０２１８】
上記構成では、補助電極６２０２をエッチングにより形成するとき、第３の層間絶縁膜６２０１で画素電極６２０６が覆われているため、画素電極の表面がエッチングにより荒れるのを防ぐことができる。
【０２１９】
図２４に、本実施例の発光装置の、発光素子が形成された基板（素子基板）の上面図を示す。基板８３０に、画素部８３１、走査線駆動回路８３２、信号線駆動回路８３３、入力端子６２０５が形成された状態を示している。入力端子６２０５と各駆動回路、画素部に形成されている電源線及び対向電極は、引き回し配線８３５で接続されている。発光素子は、ストライプ状にレイアウトされた補助電極６２０２の間に形成される。
【０２２０】
また、必要に応じてＣＰＵ、メモリーなどを形成したＩＣチップがＣＯＧ（Chip on Glass）法などにより素子基板に実装されていても良い。
【０２２１】
本実施例は、実施例２と自由に組み合わせて実施することが可能である。
【０２２２】
（実施例５）
本実施例では、本発明の半導体表示装置の１つである液晶表示装置の構成について説明する。
【０２２３】
図２５に本実施例の液晶表示装置の断面図を示す。図２５において、絶縁表面上にＴＦＴ９００１が形成されている。ＴＦＴ９００１はトップゲート型であり、半導体膜９００２と、該半導体膜９００２と接しているゲート絶縁膜９００３と、該ゲート絶縁膜に接しているゲート電極９００４とを有している。
【０２２４】
一方、ゲート絶縁膜９００３上に形成されている容量用第１電極９００７は、ゲート電極９００４と同じ導電膜から形成することができる。
【０２２５】
そして、ＴＦＴ９００１及び容量用電極９００７を覆うように、第１無機絶縁膜９００８が形成されている。第１無機絶縁膜９００８は、窒素を含む絶縁膜であり、後に形成される有機樹脂膜よりも水分を透過しにくい性質を有している。
【０２２６】
そして、第１無機絶縁膜上に感光性の有機樹脂を塗布した後、焼成し、開口したい部分を感光して現像することで、開口部を有する有機樹脂膜９００９が形成されている。この時点で、開口部において第１無機絶縁膜９００８の一部が露出している。
【０２２７】
そして、有機樹脂膜９００９と、開口部において露出している第１無機絶縁膜９００８の一部を覆って、第２無機絶縁膜９０１０を形成する。第２無機絶縁膜９０１０は、第１無機絶縁膜９００８と同様に、窒素を含む絶縁膜であり、後に形成される有機樹脂膜よりも水分を透過しにくい性質を有している。
【０２２８】
そして、有機樹脂膜９００９の開口部において、半導体膜９００２の一部を露出させるように、ゲート絶縁膜９００３、第１無機絶縁膜９００８及び第２無機絶縁膜９０１０をドライエッチングして、コンタクトホールを形成する。半導体膜９００２はエッチングストッパーとしての効果を有している。
【０２２９】
このとき、容量用第１電極９００７上に存在する第１無機絶縁膜９００８及び第２無機絶縁膜９０１０は、エッチングされないように、レジストマスクで覆っておく。
【０２３０】
そして、コンタクトホールを覆うように、第２無機絶縁膜９０１０上に導電膜を成膜する。そして、該導電膜をエッチングすることで、半導体膜９００２に接続された配線９０１１と、容量用第２電極９０１２とが形成される。容量用第２電極９０１２は、第１無機絶縁膜９００８及び第２無機絶縁膜９０１０を間に挟んで、容量用第１電極９００７と重なっている。この、容量用第２電極９０１２と、第１無機絶縁膜９００８及び第２無機絶縁膜９０１０と、容量用第１電極９００７とによって、保持容量９０１３が形成されている。
【０２３１】
そして、配線９０１１及び容量用第２電極９０１２を覆うように、第２無機絶縁膜９０１０上に透明導電膜を形成し、パターニングすることで、画素電極９０１５を形成する。画素電極９０１５は配線９０１１の１つと、容量用第２電極９０１２と接続されている。
【０２３２】
そして画素電極９０１５と、配線９０１１及び容量用第２電極９０１２とを覆って、第２無機絶縁膜９０１０上にポジ型のアクリルを塗布し、焼成した後部分的に露光し、現像することで、開口部を有する第３の層間絶縁膜９０１７を形成する。第３の層間絶縁膜９０１７は本実施例ではポジ型のアクリル用いたが、ネガ型のアクリルであってもよい。画素電極９０１５は開口部において露出している。この第３の層間絶縁膜９０１７は基板間の間隔を一定に保つためのスペーサとして用いる。その厚さは液晶の種類によって変わるが、０．７μｍ〜数μｍ程度であることが望ましい。
【０２３３】
そして、配向膜９０１８を形成する。通常液晶表示装置の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。
【０２３４】
対向側の対向基板９０２０には、遮光膜９０２１、対向電極９０２２および配向膜９０２３を形成する。遮光膜９０２１はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成された素子基板と対向基板とをシール材９０２４で貼り合わせる。シール材９０２４にはフィラー（図示せず）が混入されていて、このフィラーと第３の層間絶縁膜９０１７によって、均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶９０２５を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図２５に示すアクティブマトリクス型液晶表示装置が完成する。
【０２３５】
本実施例で示した液晶表示装置は、本発明の液晶表示装置のほんの一例であり、本発明は図２５に示した構成に限定されない。
【０２３６】
なお本実施例は、実施例２と自由に組み合わせることが可能である。
【０２３７】
（実施例６）
本実施例では、本発明の半導体表示装置の１つである、液晶表示装置の駆動回路の構成について説明する。
【０２３８】
図２６（Ａ）は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。５０１は信号線駆動回路、５０３は走査線駆動回路、５０４は画素部である。
【０２３９】
信号線駆動回路５０１は、シフトレジスト回路５０１−１、ラッチ回路Ａ５０１−２、ラッチ回路Ｂ５０１−３、Ｄ／Ａ変換回路５０１−５を有している。その他、バッファやレベルシフト回路（いずれも図示せず）を有している。また、説明の便宜上、ＤＡＣ５０１−５にはレベルシフト回路が含まれている。
【０２４０】
また、５０３は走査線駆動回路であり、シフトレジスト回路、バッファ、レベルシフタ回路を有していても良い。
【０２４１】
画素部５０４は複数の画素を有している。各画素にはスイッチング素子としてのＴＦＴが配置されており、各画素ＴＦＴのソースとドレインは、一方が信号線に、もう一方が画素電極に接続されている。また、ゲートは走査線に電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極へのビデオ信号の供給を制御している。各画素電極にビデオ信号が供給され、各画素電極と対向電極の間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０２４２】
まず、信号線駆動回路５０１の動作を説明する。シフトレジスト回路５０１−１では、入力されたクロック信号及びスタートパルスに基づいて、デジタルビデオ信号がラッチ回路Ａ５０１−２にラッチされるタイミングを制御するタイミング信号を生成する。
【０２４３】
ラッチ回路Ａ（５０１−２）では、生成されたタイミング信号に同期して、デジタルビデオ信号がラッチされる。ラッチ回路Ａ（５０１−２）の全てのステージにおいてデジタルビデオ信号がラッチされると、シフトレジスト回路５０１−１の動作タイミングに合わせて、ラッチ回路Ｂ（５０１−３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路Ａ（５０１−２）にラッチされているデジタルビデオ信号は、ラッチ回路Ｂ（５０１−３）に一斉に送出され、ラッチ回路Ｂ（５０１−３）の全ステージのラッチ回路にラッチされる。
【０２４４】
デジタルビデオ信号をラッチ回路Ｂ（５０１−３）に送出し終えたラッチ回路Ａ（５０１−２）には、シフトレジスト回路５０１−１からのタイミング信号に基づき、再びデジタルビデオ信号のラッチが順次行われる。
【０２４５】
一方、ラッチ回路Ｂ（５０１−３）にラッチされているデジタルビデオ信号が、Ｄ／Ａ変換回路（ＤＡＣ）５０１−５に供給される。ＤＡＣ５０１−５は、デジタルビデオ信号をアナログのビデオ信号（アナログビデオ信号）に変換し、各信号線に順次供給する。
【０２４６】
走査線駆動回路５０３においては、シフトレジスト回路（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応する走査線（走査線）に供給される。走査線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファには電流容量の大きなものが用いられる。
【０２４７】
このように、走査線駆動回路からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、信号線駆動回路からのアナログビデオ信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【０２４８】
本実施例の液晶表示装置において、Ｄ／Ａ変換回路５０１−５が容量分割型の場合、実施の形態で示した構成の容量を有していても良い。
【０２４９】
なお本実施例で示した信号線駆動回路と走査線駆動回路は、液晶表示装置の駆動回路として用いられているが、発光装置やその他の半導体表示装置の駆動回路として用いても良い。
【０２５０】
（実施例７）
本発明の半導体表示装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図２７に示す。
【０２５１】
図２７（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の半導体表示装置を表示部２００３に用いることで、本発明の表示装置が完成する。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２５２】
図２７（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の半導体表示装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
【０２５３】
図２７（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の半導体表示装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２５４】
図２７（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体表示装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
【０２５５】
図２７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生装置が完成する。
【０２５６】
図２７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の半導体表示装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０２５７】
図２７（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体表示装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
【０２５８】
ここで図２７（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体表示装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
【０２５９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例１〜６に示したいずれの構成とも組み合わせて実施することが可能である。
【０２６０】
（実施例８）
図３１（Ａ）に示す写真は、非感光性アクリル膜（膜厚：約１．３μｍ）に対してドライエッチング処理を施してパターン化した状態の断面ＳＥＭ（走査型電子顕微鏡）写真であり、図３１（Ｂ）はその模式図である。従来のように非感光性アクリル膜に対してドライエッチング処理を施した場合、パターン上部に曲面は殆ど形成されず、実質的に曲率半径（Ｒ）のない上端部となる。また、パターンの下部は、テーパー角（接触角）が約６３°となっているが、この下端部においても曲面は観察されない。
【０２６１】
次に、図３２（Ａ）に示す写真は、ポジ型感光性アクリル膜（膜厚：約２．０μｍ）に対して露光及び現像処理を施してパターン化した状態の断面ＳＥＭ写真であり、図３２（Ｂ）はその模式図である。ポジ型感光性アクリル膜の断面形状については、現像液によるエッチング処理後において非常になだらかな曲面を有し、連続的に曲率半径（Ｒ）が変化している。また、接触角も約３２〜３３°と小さな値が得られている。即ち、図１（Ｂ）に示した形状そのままであり、本発明の薄膜トランジスタ及び半導体表示装置を作製するにあたって、非常に有用な形状と言える。勿論、接触角の値はエッチング条件や膜厚等によって変わるが、前掲のように３０°＜θ＜６５°を満たせば良い。
【０２６２】
次に、図３３（Ａ）に示す写真は、ネガ型感光性アクリル膜（膜厚：約１．４μｍ）に対して露光及び現像処理を施してパターン化した状態の断面ＳＥＭ写真であり、図３３（Ｂ）はその模式図である。ネガ型感光性アクリル膜の断面形状については、現像液によるエッチング処理後においてなだらかなＳ字状の曲面を形成し、パターン上端部においてはある曲率半径（Ｒ）をもって湾曲している。また、接触角は約４７°という値が得られている。この場合、図３３（Ｂ）のＷで表すテール（裾）の部分の長さが問題となる。特に、微細加工の必要なコンタクトホール（開口部）においては、このテール部分が長くなってしまうと、コンタクトホール内で下層の電極もしくは配線が露出しない状況が発生する恐れがあり、接触不良による断線が懸念される。ただし、このテール部分の長さ（Ｗ）が１μｍ以下（好ましくは、コンタクトホールの半径未満の長さ）であれば、そのような断線の可能性は低くなる。
【０２６３】
次に、図３４（Ａ）に示す写真は、ポジ型感光性ポリイミド膜（膜厚：約１．５μｍ）に対して露光及び現像処理を施してパターン化した状態の断面ＳＥＭ写真であり、図３４（Ｂ）はその模式図である。ポジ型感光性ポリイミド膜の断面形状については、現像液によるエッチング処理後において若干のテール部分（長さＷで表される。）と湾曲した上端部を有しているが、その曲率半径（Ｒ）は小さい。
【０２６４】
以上の断面形状を観察してみると、次のような考察をすることができる。コンタクトホール（開口部）形成後、電極もしくは配線となる金属膜を成膜する際、スパッタ法、蒸着法もしくはＣＶＤ法等が用いられる。薄膜を構成する材料分子は、被形成面に付着すると安定なサイトを求めて表面を移動するが、コンタクトホールの上端部の如き鋭角をもった形状（凸部となる形状）の部分に集まりやすいことが知られている。この傾向は、特に蒸着法において顕著である。そのため、開口部の断面形状が図３１（Ａ）に示したような形状であると、開口部の縁に材料分子が集中してしまうため、その部分だけ局部的に膜厚が厚くなり、ひさし状の凸部を形成してしまう。これが後に断線（段切れ）等の不良の原因となるため、好ましいものではない。従って、図３１（Ａ）に示した非感光性アクリル膜及び図３４（Ａ）に示したポジ型感光性ポリイミド膜は、被覆率（カバレッジ）の観点から不利な材料と言える。
【０２６５】
また、前掲の図３３（Ａ）、図３４（Ａ）ように、コンタクトホールの下端部においてテール部分が形成されるような形状は、場合によってはテール部分がコンタクトホールの底面を覆ってしまい、接触不良を招く恐れがあるため、接触性の観点から不利な材料と言える。勿論、テール部分の長さが１μｍ以下（好ましくは、コンタクトホールの半径未満の長さ）であれば問題はない。
【０２６６】
（実施例９）
本実施例では、本発明の半導体表示装置の作製方法について説明する。なお本実施例では、ＦＰＣが接続される部分（ＦＰＣ接続部）９２００と、容量用第１電極９２２２と、画素部９２２０と、保護回路９２０１の一部について、各工程における断面構造を示す。
【０２６７】
まず、基板上にＴＦＴ９２０２と、ゲート絶縁膜９２０４上に引き回し配線９２２１とを形成する。ＴＦＴ９２０２は半導体膜９２０３と、該半導体膜９２０３に接しているゲート絶縁膜９２０４と、該ゲート絶縁膜９２０４に接しているゲート電極９２０５とを有している。引き回し配線９２２１及び容量用第１電極９２２２は、ゲート電極９２０５と同じ導電膜から形成されている。
【０２６８】
なお本実施例ではゲート絶縁膜９２０４としてＳｉＯＮを用いる。ゲート絶縁膜の成膜方法及びその膜厚については、実施例１の記載を参照することができる。
【０２６９】
そして、該引き回し配線９２２１、容量用第１電極９２２２及びＴＦＴ９２０２を覆って、第１無機絶縁膜９２０６が成膜されている。本実施例では第１無機絶縁膜９２０６としてＳｉＮを用いる。第１無機絶縁膜９２０６の成膜方法及びその膜厚については、実施例１の記載を参照することができる。
【０２７０】
そして、本実施例では第１無機絶縁膜９２０６を覆って、バリア膜９２０７を成膜する（図３５（Ａ））。バリア膜９２０７は、本実施例ではＳｉＯ2を用いる。本実施例ではバリア膜９２０７をＣＶＤ法を用いて３０ｎｍ〜１２０ｎｍ程度の厚さに成膜する。
【０２７１】
次に、バリア膜９２０７上に有機樹脂を塗布し、部分的に露光した後、現像することで、開口部を有する有機樹脂膜９２０８を形成する（図３５（Ｂ））。なお実施例１で記載したように、部分的に露光した後、現像する前に全体を露光することで、有機樹脂膜９２０８を脱色するようにしても良い。
【０２７２】
次に、有機樹脂膜９２０８をマスクとして、ＳｉＯ2からなるバリア膜９２０７をウエットエッチングする。なお本実施例では、フッ酸系のエッチャントを用いて、２０℃においてウエットエッチングを行い、有機樹脂膜９２０８の開口部においてバリア膜９２０７を除去し、機樹脂膜９２０８の開口部において第１無機絶縁膜９２０６を露出させる（図３５（Ｃ））。
【０２７３】
次に、開口部を覆うように有機樹脂膜９２０８上にＳｉＮからなる第２無機絶縁膜９２０９を成膜する。なお、第２無機絶縁膜９２０９の膜厚及びその成膜方法については、実施例１の記載を参照することができる。
【０２７４】
そして、有機樹脂膜９２０８の開口部において、第１無機絶縁膜９２０６、第２無機絶縁膜９２０９及びゲート絶縁膜９２０４をドライエッチングすることで、コンタクトホールを形成する。該コンタクトホールにおいて、引き回し配線９２２１及び半導体膜９２０３の不純物領域９２２５、９２２６の一部が露出する。このとき、容量用第１電極９２２２が露出しないように、エッチングの際にマスクで覆っておく。
【０２７５】
そして、コンタクトホールを覆って、第２無機絶縁膜９２０９上に導電膜を成膜し、パターニングすることで、引き回し配線９２２１に接する引き出し用配線９２１０と、半導体膜９２０３の不純物領域９２２６に接する配線９２１１と、有機樹脂膜９２０８の開口部において、第１無機絶縁膜９２０６及び第２無機絶縁膜９２０９を間に挟んで容量用第１電極９２２２と重なっている容量用第２電極９２１２が形成される。
【０２７６】
そして、透明導電膜を成膜してパターニングすることで、コンタクトホールにおいて引き回し配線９２２１に接する入力端子９２１３と、配線９２１１に接する画素電極９２１４が形成される。
【０２７７】
ＳｉＯ2で形成されているバリア膜９２０７よりも、ＳｉＮで形成されている第１無機絶縁膜９２０６の方が電気伝導度が高いため、コンタクトホールの形成のためにドライエッチングを行なうことでプラズマ雰囲気化に曝されても、ゲート絶縁膜９２０４にホールがトラップされる所謂チャージングダメージを防ぐことができ、ＴＦＴの閾値がプラス側へばらつくのを防ぐことができる。
【０２７８】
本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０２７９】
（実施例１０）
本実施例では、本発明の半導体表示装置の作製方法において、第１及び第２無機絶縁膜にコンタクトホールを形成した後の、工程順序のバリエーションについて説明する。
【０２８０】
図３７（Ａ）では、ＦＰＣ接続部９１００においてゲート絶縁膜９１０３上に引き回し配線９１０４が形成されている。また画素部９１２０においてＴＦＴ９１０１が形成されている。ＴＦＴ９１０１は半導体膜９１０２と、半導体膜９１０２に接するゲート絶縁膜９１０３と、ゲート絶縁膜９１０３に接するゲート電極９１２１とを有している。そして引き回し配線９１０４及びＴＦＴ９１０１を覆って、第１無機絶縁膜９１０５が形成されており、第１無機絶縁膜９１０５上に開口部を有する有機樹脂膜９１０６が形成されている。さらに開口部を覆って有機樹脂膜９１０６上に第２無機絶縁膜９１０７が形成されている。
【０２８１】
そして、有機樹脂膜９１０６の開口部において、第１無機絶縁膜９１０５及び第２無機絶縁膜９１０７にコンタクトホールが形成されている。コンタクトホールにおいて、引き回し配線９１０４及び半導体膜９１０２が有する不純物領域の一部が露出している。
【０２８２】
次に図３７（Ｂ）に示すように、コンタクトホールを覆って、第２無機絶縁膜９１０７上に透明導電膜９１０８を成膜する。
【０２８３】
そして、図３７（Ｃ）に示すように透明導電膜９１０８をパターニングして、コンタクトホールにおいて引き回し配線９１０４に接する入力端子９１０９と、画素電極９１１０とを形成する。
【０２８４】
次に、導電膜を成膜し、パターニングすることで、コンタクトホールにおいて引き回し配線９１０４に接する引き出し用配線９１１１と、半導体膜９１０２の不純物領域及び画素電極に接する配線９１１２が形成される。
【０２８５】
なお図３７では、透明導電膜９１０８または画素電極９１１０の表面を研磨する工程が設けられる。表面研磨は透明導電膜９１０８を成膜後、パターニングする前、つまり図３７（Ｂ）と図３７（Ｃ）の間に設けることができる。また、表面研磨を、パターニングによる画素電極９１１０の形成後、配線を形成する前、つまり図３７（Ｃ）と図３７（Ｄ）の間に設けることができる。上記表面研磨により、配線が形成される前なので、透明導電膜９１０８または画素電極９１１０の表面のみを研磨することができる。
【０２８６】
また、表面研磨を、配線９１１２形成後、つまり図３７（Ｄ）の後に設けることができる。上記表面研磨により、透明導電膜または画素電極の研磨により生じた微細な粒子がコンタクトホール内に入り込むのを防ぐことができ、コンタクト不良が生じるのを防ぐことができる。
【０２８７】
次に、本発明の半導体表示装置の作製方法において、図３７で示したのとは異なる順序の作製工程について説明する。
【０２８８】
図３８（Ａ）では、ＦＰＣ接続部９０００においてゲート絶縁膜９００３上に引き回し配線９００４が形成されている。また画素部９０２０においてＴＦＴ９００１が形成されている。ＴＦＴ９００１は半導体膜９００２と、半導体膜９００２に接するゲート絶縁膜９００３と、ゲート絶縁膜９００３に接するゲート電極９０２１とを有している。そして引き回し配線９００４及びＴＦＴ９００１を覆って、第１無機絶縁膜９００５が形成されており、第１無機絶縁膜９００５上に開口部を有する有機樹脂膜９００６が形成されている。さらに開口部を覆って有機樹脂膜９００６上に第２無機絶縁膜９００７が形成されている。
【０２８９】
そして、有機樹脂膜９００６の開口部において、第１無機絶縁膜９００５及び第２無機絶縁膜９００７にコンタクトホールが形成されている。コンタクトホールにおいて、引き回し配線９００４及び半導体膜９００２が有する不純物領域の一部が露出している。
【０２９０】
そして、図３８（Ｂ）に示すように、コンタクトホールを覆うように導電膜を成膜した後、パターニングすることで、コンタクトホールにおいて引き回し配線９００４に接する引き出し用配線９０１１と、半導体膜９００２の不純物領域に接する配線９００８が形成される。
【０２９１】
次に、図３８（Ｃ）に示すように、透明導電膜９０１０を成膜する。透明導電膜９０１０はコンタクトホールにおいて引き回し配線９００４に接している。また透明導電膜９０１０は、配線９００８と接している。
【０２９２】
次に図３８（Ｄ）に示すように、透明導電膜９０１０をパターニングして、引き回し配線９００４に接する入力端子９０１２と、配線９００８に接する画素電極９０１３とが形成される。
【０２９３】
なお本実施例では、透明導電膜９０１０または画素電極９０１３の表面を研磨する工程が設けられる。表面研磨は透明導電膜９０１０を成膜後、パターニングする前、つまり図３８（Ｃ）と図３８（Ｄ）の間に設けることができる。また、表面研磨を、パターニングによる画素電極９０１３の形成後、つまり図３８（Ｄ）の後に設けることができる。上記表面研磨により、透明導電膜または画素電極の研磨により生じた微細な粒子がコンタクトホール内に入り込むのを防ぐことができ、コンタクト不良が生じるのを防ぐことができる。
【０２９４】
なお、アクリル樹脂膜上にＩＴＯ膜を成膜した場合、ＩＴＯ膜を研磨するとＩＴＯ膜がアクリル樹脂膜から剥離する場合があった。しかし、間に無機絶縁膜を介してＩＴＯ膜を成膜すると、研磨によるＩＴＯ膜の剥離が抑えられる。
【０２９５】
本実施例は、実施例１〜９と自由に組み合わせて実施することが可能である。
【０２９６】
【発明の効果】
有機樹脂膜を無機絶縁膜で覆うことで、ドライエッチングによる表面の荒れを抑えることができる。よって、後に形成される画素電極等の表面に凹凸が現れたり、画素電極の厚さが不均一になったりするのを防ぐことができるので、表示にむらが生じるのを防ぐことができる。
【０２９７】
また有機樹脂膜を、該有機樹脂と比較して水分を透過させにくい窒素を含む無機絶縁膜で覆うことで、有機樹脂膜からの水分の放出を抑えることができ、また逆に有機樹脂が水分を含んで膨潤するのを防ぐことができる。よって、配線が有機樹脂膜から放出される水分により腐食するのを防ぐことができる。さらに、有機発光素子（ＯＬＥＤ：Organic Light Emitting Diode）に代表される発光素子を用いた発光装置の場合、有機樹脂膜から放出される水分により発光素子の輝度が劣化するのを防ぐことができる。
【０２９８】
さらに、有機樹脂膜が露出しないように無機絶縁膜で全体を覆ってしまうことで、現像の際に用いられるアルカリ性の水溶液中の水分を含んで膨潤するのを防ぐことができ、現像後の水分除去を目的とした加熱処理の処理時間を抑えることができる。さらに、有機樹脂膜中の水分が隣接する膜または電極に放出されるのをより防ぐことができ、長期的なパネルの信頼性を高めることができる。
【０２９９】
また、非感光性の有機樹脂を用いた場合、層間絶縁膜に開口を形成するためには一般的にドライエッチングが用いられる。ドライエッチングは活性なラジカルや反応性ガスのプラズマを用いたエッチング法である。層間絶縁膜はゲート絶縁膜の１０倍程度の厚さを有しているため、開口を目的としたドライエッチングに時間がかかる。ＴＦＴの形成された基板がプラズマに曝されている時間が長いと、ゲート絶縁膜にホールがトラップされる所謂チャージングダメージにより、ＴＦＴの閾値がプラス側へバラツキやすくなる。よって本発明のように感光性の有機樹脂を用いて、ウェットエッチングにより開口を形成することで、ドライエッチングを用いる時間を大幅に削減することができ、ＴＦＴの閾値のバラツキを抑えることができる。
【０３００】
また、静電気の放電による劣化あるいは破壊から半導体素子を保護したり、ノイズによる半導体素子の誤作動を防いだりするための保護回路が有する容量を上記保持容量で形成する。上記構成により、保護回路を画素部と同じ基板上に容易に作りこむことができ、また、静電気により半導体素子が劣化または破壊されたり、ノイズにより誤作動したりするのを防ぐことができる。
【図面の簡単な説明】
【図１】 開口部における感光性アクリル膜の断面図。
【図２】 開口部における感光性ポジ型ポリイミド膜の断面図。
【図３】 コンタクトホールの断面図。
【図４】 コンタクトホールと配線との位置関係を示す図。
【図５】 本発明の半導体表示装置が有するＴＦＴと保持容量の断面図。
【図６】 本発明の半導体表示装置の駆動回路のブロック図。
【図７】 保護回路の回路図。
【図８】 保護回路の動作を示す図。
【図９】 クロック信号のタイミングチャート。
【図１０】 保護回路の回路図。
【図１１】 保護回路のマスク図面。
【図１２】 保護回路が有する保持容量の断面図。
【図１３】 本発明の半導体表示装置の作製方法を示す図。
【図１４】 本発明の半導体表示装置の作製方法を示す図。
【図１５】 本発明の半導体表示装置の作製方法を示す図。
【図１６】 本発明の半導体表示装置の作製方法を示す図。
【図１７】 本発明の半導体表示装置の作製方法を示す図。
【図１８】 本発明の半導体表示装置の構成を示すブロック図と画素部の回路図。
【図１９】 バッファと走査線と保持容量の回路図。
【図２０】 バッファと保持容量のマスク図面と、該保持容量の断面図。
【図２１】 本発明の半導体表示装置の断面図。
【図２２】 本発明の半導体表示装置の断面図。
【図２３】 本発明の半導体表示装置の作製方法を示す図。
【図２４】 本発明の半導体表示装置の上面図。
【図２５】 本発明の半導体表示装置の断面図。
【図２６】 本発明の半導体表示装置の駆動回路のブロック図。
【図２７】 本発明の半導体表示装置を用いた電子機器の図。
【図２８】 本発明の半導体表示装置の断面図。
【図２９】 ＴＦＴのチャネル長と閾値の関係を示す図。
【図３０】 ＴＦＴのＣＶ特性を示す図。
【図３１】 開口部における非感光性アクリル膜の断面図。
【図３２】 開口部におけるポジ型感光性アクリル膜の断面図。
【図３３】 開口部におけるネガ型感光性アクリル膜の断面図。
【図３４】 開口部におけるポジ型感光性ポリイミド膜の断面図。
【図３５】 本発明の半導体表示装置の作製方法を示す図。
【図３６】 本発明の半導体表示装置の作製方法を示す図。
【図３７】 本発明の半導体表示装置の作製方法を示す図。
【図３８】 本発明の半導体表示装置の作製方法を示す図。

Claims (8)

  1. 保護回路を有する半導体表示装置であって、
    前記保護回路はＴＦＴと、容量とを有し、
    前記ＴＦＴは島状の半導体膜と、前記島状の半導体膜に接するゲート絶縁膜と、前記ゲート絶縁膜に接するゲート電極とを有し、
    前記ＴＦＴは第１無機絶縁膜で覆われており、
    前記第１無機絶縁膜に接するように、第１の開口部と第２の開口部を有するポジ型感光性アクリル膜が形成されており、
    前記ポジ型感光性アクリル膜を覆って第２無機絶縁膜が形成されており、
    前記第１及び第２無機絶縁膜は、前記第１の開口部において接しており、
    前記第１の開口部において、前記ゲート絶縁膜と前記第１及び第２無機絶縁膜とに、前記島状の半導体膜が露出するようにコンタクトホールが形成されており、
    前記第２無機絶縁膜上に前記コンタクトホールを介して前記島状の半導体膜に接している配線が形成されており、
    前記容量は前記ゲート電極と同じ導電膜から形成された第１の電極と、前記配線と同じ導電膜から形成された第２の電極と、前記第２の開口部において前記第１の電極及び前記第２の電極と重なっている前記第１及び第２無機絶縁膜の一部を有しており、
    前記ポジ型感光性アクリル膜の表面の曲率半径は、前記第１及び第２の開口部から離れるに従って連続的に長くなっていることを特徴とする半導体表示装置。
  2. 保護回路を有する半導体表示装置であって、
    前記保護回路はＴＦＴと、容量とを有し、
    前記ＴＦＴは島状の半導体膜と、前記島状の半導体膜に接するゲート絶縁膜と、前記ゲート絶縁膜に接するゲート電極とを有し、
    前記ＴＦＴは第１無機絶縁膜で覆われており、
    前記第１無機絶縁膜に接するように、第１の開口部と第２の開口部を有するポジ型感光性アクリル膜が形成されており、
    前記ポジ型感光性アクリル膜を覆って第２無機絶縁膜が形成されており、
    前記第１及び第２無機絶縁膜は、前記第１の開口部において接しており、
    前記第１の開口部において、前記ゲート絶縁膜と前記第１及び第２無機絶縁膜とに、前記島状の半導体膜が露出するようにコンタクトホールが形成されており、
    前記第２無機絶縁膜上に前記コンタクトホールを介して前記島状の半導体膜に接している配線が形成されており、
    前記容量は前記ゲート電極と同じ導電膜から形成された第１の電極と、前記配線と同じ導電膜から形成された第２の電極と、前記第２の開口部において前記第１の電極及び前記第２の電極と重なっている前記第１及び第２無機絶縁膜の一部を有しており、
    前記ポジ型感光性アクリル膜表面の、前記第１及び第２の開口部の端部における断面形状は、基板と平行な面内に主軸を有する放物線を描いていることを特徴とする半導体表示装置。
  3. 画素部と、保護回路とを有する半導体表示装置であって、
    前記画素部と前記保護回路はＴＦＴと、容量とを有し、
    前記ＴＦＴは島状の半導体膜と、前記島状の半導体膜に接するゲート絶縁膜と、前記ゲート絶縁膜に接するゲート電極とを有し、
    前記ＴＦＴは第１無機絶縁膜で覆われており、
    前記第１無機絶縁膜に接するように、第１の開口部と第２の開口部を有するポジ型感光性アクリル膜が形成されており、
    前記ポジ型感光性アクリル膜を覆って第２無機絶縁膜が形成されており、
    前記第１及び第２無機絶縁膜は、前記第１の開口部において接しており、
    前記第１の開口部において、前記ゲート絶縁膜と前記第１及び第２無機絶縁膜とに、前記島状の半導体膜が露出するようにコンタクトホールが形成されており、
    前記第２無機絶縁膜上に前記コンタクトホールを介して前記島状の半導体膜に接している配線が形成されており、
    前記容量は前記ゲート電極と同じ導電膜から形成された第１の電極と、前記配線と同じ導電膜から形成された第２の電極と、前記第２の開口部において前記第１の電極及び前記第２の電極と重なっている前記第１及び第２無機絶縁膜の一部を有しており、
    前記ポジ型感光性アクリル膜の表面の曲率半径は、前記第１及び第２の開口部から離れるに従って連続的に長くなっていることを特徴とする半導体表示装置。
  4. 画素部と、保護回路とを有する半導体表示装置であって、
    前記画素部と前記保護回路はＴＦＴと、容量とを有し、
    前記ＴＦＴは島状の半導体膜と、前記島状の半導体膜に接するゲート絶縁膜と、前記ゲート絶縁膜に接するゲート電極とを有し、
    前記ＴＦＴは第１無機絶縁膜で覆われており、
    前記第１無機絶縁膜に接するように、第１の開口部と第２の開口部を有するポジ型感光性アクリル膜が形成されており、
    前記ポジ型感光性アクリル膜を覆って第２無機絶縁膜が形成されており、
    前記第１及び第２無機絶縁膜は、前記第１の開口部において接しており、
    前記第１の開口部において、前記ゲート絶縁膜と前記第１及び第２無機絶縁膜とに、前記島状の半導体膜が露出するようにコンタクトホールが形成されており、
    前記第２無機絶縁膜上に前記コンタクトホールを介して前記島状の半導体膜に接している配線が形成されており、
    前記容量は前記ゲート電極と同じ導電膜から形成された第１の電極と、前記配線と同じ導電膜から形成された第２の電極と、前記第２の開口部において前記第１の電極及び前記第２の電極と重なっている前記第１及び第２無機絶縁膜の一部を有しており、
    前記ポジ型感光性アクリル膜表面の、前記第１及び第２の開口部の端部における断面形状は、基板と平行な面内に主軸を有する放物線を描いていることを特徴とする半導体表示装置。
  5. 請求項１乃至請求項４のいずれか１項において、前記半導体表示装置に入力される信号は、前記保護回路においてその波形が整形されていることを特徴とする半導体表示装置。
  6. 請求項１乃至請求項５のいずれか１項において、前記保護回路は抵抗を有することを特徴とする半導体表示装置。
  7. 請求項１乃至請求項６のいずれか１項において、前記第１無機絶縁膜は、窒化珪素、酸化窒化珪素、窒化アルミニウム、または酸化窒化アルミニウムであることを特徴とする半導体表示装置。
  8. 請求項１乃至請求項７のいずれか１項において、前記第２無機絶縁膜は、窒化珪素、酸化窒化珪素、窒化アルミニウム、または酸化窒化アルミニウムであることを特徴とする半導体表示装置。
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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI269248B (en) 2002-05-13 2006-12-21 Semiconductor Energy Lab Display device
TWI263339B (en) * 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
KR100917766B1 (ko) 2002-12-31 2009-09-15 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
US7190000B2 (en) * 2003-08-11 2007-03-13 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US7928654B2 (en) 2003-08-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7423373B2 (en) * 2004-03-26 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP4207858B2 (ja) 2004-07-05 2009-01-14 セイコーエプソン株式会社 半導体装置、表示装置及び電子機器
US7211456B2 (en) * 2004-07-09 2007-05-01 Au Optronics Corporation Method for electro-luminescent display fabrication
JP5072202B2 (ja) * 2004-07-30 2012-11-14 株式会社半導体エネルギー研究所 表示装置の作製方法
US8217396B2 (en) 2004-07-30 2012-07-10 Semiconductor Energy Laboratory Co., Ltd. Display device comprising electrode layer contacting wiring in the connection region and extending to pixel region
JP4444042B2 (ja) * 2004-08-26 2010-03-31 三菱電機株式会社 表示装置
KR20060024939A (ko) * 2004-09-15 2006-03-20 엘지.필립스 엘시디 주식회사 액정표시장치용 컬러필터기판 및 그의 제조방법
US8350466B2 (en) 2004-09-17 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7563658B2 (en) * 2004-12-27 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20060138403A1 (en) * 2004-12-29 2006-06-29 Gang Yu Organic electronic devices including pixels
KR20070002518A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 듀얼 게이트 산화막 형성방법
JP4802896B2 (ja) 2005-09-09 2011-10-26 セイコーエプソン株式会社 電気光学装置の製造方法
JP4946003B2 (ja) * 2005-10-26 2012-06-06 セイコーエプソン株式会社 電気光学装置、および電気光学装置の製造方法
US20070102697A1 (en) * 2005-11-10 2007-05-10 Fang-Chung Chen Junction structure of organic semiconductor device, organic thin film transistor and fabricating method thereof
US20070158647A1 (en) * 2005-11-10 2007-07-12 Chunghwa Picture Tubes, Ltd. Junction structure of organic semiconductor device, organic thin film transistor and fabricating method thereof
KR100688792B1 (ko) * 2006-01-27 2007-03-02 삼성에스디아이 주식회사 평판 표시장치 및 그의 제조방법
KR100759666B1 (ko) * 2006-01-27 2007-09-17 삼성에스디아이 주식회사 평판 표시장치 및 그의 제조방법
JP4200458B2 (ja) 2006-05-10 2008-12-24 ソニー株式会社 薄膜トランジスタの製造方法
US20080001937A1 (en) * 2006-06-09 2008-01-03 Samsung Electronics Co., Ltd. Display substrate having colorable organic layer interposed between pixel electrode and tft layer, plus method of manufacturing the same and display device having the same
JP4179393B2 (ja) * 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2008098583A (ja) * 2006-10-16 2008-04-24 Dainippon Printing Co Ltd 有機エレクトロルミネッセンス素子およびその製造方法
TWI442368B (zh) * 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
KR100833768B1 (ko) * 2007-01-15 2008-05-29 삼성에스디아이 주식회사 유기 전계 발광 화소 장치 및 그 제조 방법
KR100788589B1 (ko) * 2007-01-19 2007-12-26 삼성에스디아이 주식회사 유기 전계 발광 표시 장치
JP5512930B2 (ja) 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100899426B1 (ko) * 2007-09-14 2009-05-27 삼성모바일디스플레이주식회사 유기 전계 발광표시장치 제조방법
US20090098680A1 (en) * 2007-10-15 2009-04-16 E.I. Du Pont De Nemours And Company Backplane structures for solution processed electronic devices
EP2225776A4 (en) 2007-12-14 2013-01-16 Du Pont REAR PANEL STRUCTURES FOR ELECTRONIC DEVICES
EP2073255B1 (en) * 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
JP5409024B2 (ja) * 2008-02-15 2014-02-05 株式会社半導体エネルギー研究所 表示装置
KR101533098B1 (ko) * 2008-06-04 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101572084B1 (ko) * 2008-07-16 2015-11-26 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TW201009954A (en) * 2008-08-19 2010-03-01 Chunghwa Picture Tubes Ltd Thin film transistor, pixel structure and fabrication methods thereof
KR101273913B1 (ko) 2008-09-19 2013-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
CN102804388B (zh) * 2009-06-18 2016-08-03 夏普株式会社 半导体装置
CN107195328B (zh) 2009-10-09 2020-11-10 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US8704232B2 (en) 2012-06-12 2014-04-22 Apple Inc. Thin film transistor with increased doping regions
US9065077B2 (en) 2012-06-15 2015-06-23 Apple, Inc. Back channel etch metal-oxide thin film transistor and process
JP5935557B2 (ja) * 2012-07-09 2016-06-15 ソニー株式会社 実装基板および光学装置
US9685557B2 (en) 2012-08-31 2017-06-20 Apple Inc. Different lightly doped drain length control for self-align light drain doping process
US8987027B2 (en) 2012-08-31 2015-03-24 Apple Inc. Two doping regions in lightly doped drain for thin film transistors and associated doping processes
US8748320B2 (en) 2012-09-27 2014-06-10 Apple Inc. Connection to first metal layer in thin film transistor process
US8999771B2 (en) 2012-09-28 2015-04-07 Apple Inc. Protection layer for halftone process of third metal
US9201276B2 (en) 2012-10-17 2015-12-01 Apple Inc. Process architecture for color filter array in active matrix liquid crystal display
TW202430006A (zh) * 2012-11-28 2024-07-16 日商半導體能源研究所股份有限公司 顯示裝置
US9001297B2 (en) 2013-01-29 2015-04-07 Apple Inc. Third metal layer for thin film transistor with reduced defects in liquid crystal display
US9088003B2 (en) 2013-03-06 2015-07-21 Apple Inc. Reducing sheet resistance for common electrode in top emission organic light emitting diode display
JP6198434B2 (ja) 2013-04-11 2017-09-20 株式会社半導体エネルギー研究所 表示装置及び電子機器
KR102662635B1 (ko) 2013-04-15 2024-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
TWI517412B (zh) * 2013-08-23 2016-01-11 業鑫科技顧問股份有限公司 薄膜電晶體及使用該薄膜電晶體之顯示陣列基板
JP6523695B2 (ja) * 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
TWI665778B (zh) * 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
KR102354377B1 (ko) 2014-11-24 2022-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
US10361385B2 (en) 2016-02-12 2019-07-23 Samsung Display Co., Ltd. Display device
KR102505879B1 (ko) * 2016-03-24 2023-03-06 삼성디스플레이 주식회사 디스플레이 장치
KR102322016B1 (ko) * 2016-06-01 2021-11-09 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
WO2018131649A1 (ja) * 2017-01-16 2018-07-19 シャープ株式会社 アクティブマトリクス基板、液晶表示パネルおよび液晶表示パネルの製造方法
CN107093611B (zh) 2017-06-16 2020-07-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN109243305B (zh) * 2018-09-17 2021-10-12 京东方科技集团股份有限公司 显示面板、显示装置和显示面板的制造方法
CN109540344B (zh) * 2018-11-23 2024-02-13 佛山市铂彩光电有限公司 一种不易开裂的oled显示器
CN111370439A (zh) * 2018-12-07 2020-07-03 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置
JP7183061B2 (ja) * 2019-01-31 2022-12-05 株式会社ジャパンディスプレイ 表示装置及びトランジスタ
CN113311623B (zh) * 2020-02-27 2023-11-21 夏普株式会社 显示面板
CN113851598B (zh) * 2020-06-28 2024-06-11 北京小米移动软件有限公司 显示模组及其制作方法、终端设备

Family Cites Families (252)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3597667A (en) 1966-03-01 1971-08-03 Gen Electric Silicon oxide-silicon nitride coatings for semiconductor devices
JPS606040B2 (ja) 1979-06-07 1985-02-15 日本電気株式会社 集積回路
US4313782A (en) 1979-11-14 1982-02-02 Rca Corporation Method of manufacturing submicron channel transistors
JPS56120166A (en) 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4409724A (en) 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
US4342617A (en) 1981-02-23 1982-08-03 Intel Corporation Process for forming opening having tapered sides in a plasma nitride layer
DE3146981A1 (de) 1981-11-26 1983-06-01 Siemens AG, 1000 Berlin und 8000 München Fototransistor in mos-duennschichttechnik, verfahren zu seiner herstellung und verfahren zu seinem betrieb.
US5365079A (en) 1982-04-30 1994-11-15 Seiko Epson Corporation Thin film transistor and display device including same
US4566175A (en) 1982-08-30 1986-01-28 Texas Instruments Incorporated Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations
US4447272A (en) 1982-11-22 1984-05-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating MNOS structures utilizing hydrogen ion implantation
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
FR2585167B1 (fr) 1985-07-19 1993-05-07 Gen Electric Structures conductrices redondantes pour affichages a cristaux liquides commandes par des transistors a effet de champ en couche mince
JPS62130018A (ja) 1985-12-02 1987-06-12 Hitachi Ltd 半導体電子回路
JPH0740711B2 (ja) 1986-06-20 1995-05-01 キヤノン株式会社 光センサの駆動方法及び画像入力装置
KR100212098B1 (ko) 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
JPH0654774B2 (ja) 1987-11-30 1994-07-20 株式会社東芝 半導体装置及びその製造方法
JPH01156725A (ja) 1987-12-15 1989-06-20 Seiko Epson Corp 表示装置
US4851370A (en) 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
NL8801379A (nl) 1988-05-30 1989-12-18 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van een dunne-filmtransistor en een dergelijke dunne-filmtransistor.
JPH0239541A (ja) 1988-07-29 1990-02-08 Ricoh Co Ltd 半導体装置
JPH02234134A (ja) 1989-03-07 1990-09-17 Nec Corp 液晶表示装置用アクティブマトリクス基板
JPH0766946B2 (ja) 1989-03-31 1995-07-19 株式会社東芝 半導体装置及びその製造方法
US5113511A (en) 1989-06-02 1992-05-12 Atari Corporation System for dynamically providing predicted high/slow speed accessing memory to a processing unit based on instructions
US4951100A (en) 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor
JP3009438B2 (ja) 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
US5191373A (en) 1989-08-31 1993-03-02 Asahi Kogaku Kogyo Kabushiki Kaisha Display system of a camera selective display system for a camera
JP2714993B2 (ja) 1989-12-15 1998-02-16 セイコーエプソン株式会社 液晶表示装置
US5063378A (en) 1989-12-22 1991-11-05 David Sarnoff Research Center, Inc. Scanned liquid crystal display with select scanner redundancy
JP2622183B2 (ja) 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
EP0456199B1 (en) 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
US5198685A (en) * 1990-08-01 1993-03-30 Canon Kabushiki Kaisha Photoelectric conversion apparatus with shock-absorbing layer
US5234850A (en) 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
EP0486019B1 (en) 1990-11-15 1997-07-23 Canon Kabushiki Kaisha Method for forming single crystal layer
KR930009549B1 (ko) 1990-11-28 1993-10-06 현대전자산업 주식회사 고저항용 다결정 실리콘의 저항치 유지방법
US5424752A (en) 1990-12-10 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Method of driving an electro-optical device
US5521107A (en) 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5468987A (en) 1991-03-06 1995-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH0824104B2 (ja) * 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
US6562672B2 (en) * 1991-03-18 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor material and method for forming the same and thin film transistor
JP3071851B2 (ja) 1991-03-25 2000-07-31 株式会社半導体エネルギー研究所 電気光学装置
US5680147A (en) 1991-05-20 1997-10-21 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
US5280280A (en) 1991-05-24 1994-01-18 Robert Hotto DC integrating display driver employing pixel status memories
US5414442A (en) 1991-06-14 1995-05-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
US5414278A (en) 1991-07-04 1995-05-09 Mitsushibi Denki Kabushiki Kaisha Active matrix liquid crystal display device
JP2845303B2 (ja) 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US5650338A (en) 1991-08-26 1997-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming thin film transistor
KR960000225B1 (ko) 1991-08-26 1996-01-03 가부시키가이샤 한도오따이 에네루기 겐큐쇼 절연게이트형 반도체장치의 제작방법
US6556257B2 (en) 1991-09-05 2003-04-29 Sony Corporation Liquid crystal display device
JP3116478B2 (ja) 1991-10-29 2000-12-11 ソニー株式会社 半導体メモリ装置
US5576655A (en) 1991-11-29 1996-11-19 Fuji Electric Co., Ltd. High-withstand-voltage integrated circuit for driving a power semiconductor device
JP2564725B2 (ja) 1991-12-24 1996-12-18 株式会社半導体エネルギー研究所 Ｍｏｓ型トランジスタの作製方法
JPH05249478A (ja) 1991-12-25 1993-09-28 Toshiba Corp 液晶表示装置
US5485019A (en) 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5525534A (en) * 1992-03-13 1996-06-11 Fujitsu Limited Method of producing a semiconductor device using a reticle having a polygonal shaped hole
US6078316A (en) 1992-03-16 2000-06-20 Canon Kabushiki Kaisha Display memory cache
TW231343B (ja) 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
GB9206086D0 (en) 1992-03-20 1992-05-06 Philips Electronics Uk Ltd Manufacturing electronic devices comprising,e.g.tfts and mims
TW223178B (en) 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
US6624450B1 (en) 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5343066A (en) 1992-03-30 1994-08-30 Sony Corporation Semiconductor device and method of manufacturing same
US5674771A (en) 1992-04-20 1997-10-07 Nippon Telegraph And Telephone Corporation Capacitor and method of manufacturing the same
JPH05308128A (ja) 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
CN100442532C (zh) * 1992-07-06 2008-12-10 株式会社半导体能源研究所 有源矩阵显示器件
US5808315A (en) 1992-07-21 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having transparent conductive film
JP3013624B2 (ja) 1992-09-01 2000-02-28 日本電気株式会社 半導体集積回路装置
EP0592063A3 (en) 1992-09-14 1994-07-13 Toshiba Kk Active matrix liquid crystal display device
US5292677A (en) 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
JP2924506B2 (ja) 1992-10-27 1999-07-26 日本電気株式会社 アクティブマトリックス型液晶表示装置の画素構造
US5457415A (en) * 1992-10-30 1995-10-10 International Business Machines Corporation Charge metering sampling circuit and use thereof in TFT/LCD
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3158749B2 (ja) * 1992-12-16 2001-04-23 ヤマハ株式会社 半導体装置
DE69332142T2 (de) 1992-12-25 2003-03-06 Sony Corp., Tokio/Tokyo Substrat mit aktiver Matrix
JP3437863B2 (ja) 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
TW435820U (en) 1993-01-18 2001-05-16 Semiconductor Energy Lab MIS semiconductor device
JP2897095B2 (ja) * 1993-02-02 1999-05-31 富士通株式会社 キャパシタの製造方法
JP3355181B2 (ja) 1993-02-10 2002-12-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3941120B2 (ja) 1993-02-10 2007-07-04 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
US6413805B1 (en) 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
US5747355A (en) 1993-03-30 1998-05-05 Semiconductor Energy Laboratory Co., Ltd. Method for producing a transistor using anodic oxidation
US5498562A (en) 1993-04-07 1996-03-12 Micron Technology, Inc. Semiconductor processing methods of forming stacked capacitors
US6150692A (en) * 1993-07-13 2000-11-21 Sony Corporation Thin film semiconductor device for active matrix panel
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH07142743A (ja) 1993-09-22 1995-06-02 Sharp Corp 薄膜トランジスタの製造方法
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5426315A (en) 1993-10-04 1995-06-20 Motorola Inc. Thin-film transistor having an inlaid thin-film channel region
JPH07135323A (ja) 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
US5576231A (en) 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
WO1995013625A1 (en) 1993-11-12 1995-05-18 Seiko Epson Corporation Structure and method for mounting semiconductor device and liquid crystal display device
JP3325992B2 (ja) 1994-01-08 2002-09-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5616935A (en) 1994-02-08 1997-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit having N-channel and P-channel transistors
JPH07273191A (ja) 1994-03-28 1995-10-20 Toyota Motor Corp 半導体装置及びその製造方法
JP3312083B2 (ja) 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JP3059915B2 (ja) 1994-09-29 2000-07-04 三洋電機株式会社 表示装置および表示装置の製造方法
JP3097945B2 (ja) * 1994-10-03 2000-10-10 シャープ株式会社 反射型液晶表示装置の製造方法
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
JP3240858B2 (ja) * 1994-10-19 2001-12-25 ソニー株式会社 カラー表示装置
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
JPH08181214A (ja) * 1994-12-26 1996-07-12 Nkk Corp 半導体装置
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
JP3665095B2 (ja) 1995-01-27 2005-06-29 沖電気工業株式会社 パターン形成方法
EP0731440B1 (en) * 1995-03-06 2002-08-28 THOMSON multimedia Data line drivers with common reference ramp for a display device
JPH08250743A (ja) 1995-03-07 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5706064A (en) * 1995-03-31 1998-01-06 Kabushiki Kaisha Toshiba LCD having an organic-inorganic hybrid glass functional layer
KR100303134B1 (ko) 1995-05-09 2002-11-23 엘지.필립스 엘시디 주식회사 액정표시소자및그제조방법.
US5641974A (en) 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
US5771110A (en) 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP3999824B2 (ja) * 1995-08-21 2007-10-31 東芝電子エンジニアリング株式会社 液晶表示素子
KR0171102B1 (ko) * 1995-08-29 1999-03-20 구자홍 액정표시장치 구조 및 제조방법
US5728608A (en) 1995-10-11 1998-03-17 Applied Komatsu Technology, Inc. Tapered dielectric etch in semiconductor devices
US5917563A (en) * 1995-10-16 1999-06-29 Sharp Kabushiki Kaisha Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line
JPH09134973A (ja) * 1995-11-07 1997-05-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
US5940732A (en) * 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
US6294799B1 (en) 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
TW309633B (ja) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
KR100192370B1 (ko) 1996-01-10 1999-06-15 구자홍 액정표시장치의 제조방법
KR100386203B1 (ko) * 1996-02-29 2003-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전기광학장치및그제조방법
TW334581B (en) 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
US6037712A (en) * 1996-06-10 2000-03-14 Tdk Corporation Organic electroluminescence display device and producing method thereof
JP3126661B2 (ja) * 1996-06-25 2001-01-22 株式会社半導体エネルギー研究所 液晶表示装置
US6288764B1 (en) 1996-06-25 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device or electronic device having liquid crystal display panel
JPH1039334A (ja) 1996-07-24 1998-02-13 Toshiba Corp アレイ基板および液晶表示装置
JP3410296B2 (ja) * 1996-08-02 2003-05-26 シャープ株式会社 液晶表示装置及びその製造方法
JP3284262B2 (ja) 1996-09-05 2002-05-20 セイコーエプソン株式会社 液晶表示装置及びそれを用いた電子機器
KR100225097B1 (ko) * 1996-10-29 1999-10-15 구자홍 액정표시장치 및 그 제조방법
JP3123450B2 (ja) * 1996-11-26 2001-01-09 日本電気株式会社 半導体装置およびその製造方法
JPH10229197A (ja) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法
EP1255240B1 (en) * 1997-02-17 2005-02-16 Seiko Epson Corporation Active matrix electroluminescent display with two TFTs and storage capacitor in each pixel
JPH10307305A (ja) 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
TW477907B (en) 1997-03-07 2002-03-01 Toshiba Corp Array substrate, liquid crystal display device and their manufacturing method
JPH10268360A (ja) * 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
JP2869721B2 (ja) 1997-05-12 1999-03-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6069443A (en) * 1997-06-23 2000-05-30 Fed Corporation Passive matrix OLED display
JPH1068972A (ja) 1997-07-04 1998-03-10 Semiconductor Energy Lab Co Ltd 電気光学装置
US6335770B1 (en) * 1997-07-22 2002-01-01 Lg. Philips Lcd Co., Ltd. In-plane switching mode LCD with specific arrangement of common bus line, data electrode, and common electrode
JP3156765B2 (ja) * 1997-08-29 2001-04-16 日本電気株式会社 半導体装置、および半導体装置の製造方法
TW408246B (en) 1997-09-12 2000-10-11 Sanyo Electric Co Semiconductor device and display device having laser-annealed semiconductor element
US6143640A (en) * 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6274516B1 (en) * 1997-10-27 2001-08-14 Canon Kabushiki Kaisha Process for manufacturing interlayer insulating film and display apparatus using this film and its manufacturing method
JP3024618B2 (ja) * 1997-11-19 2000-03-21 日本電気株式会社 液晶駆動回路
JPH11183929A (ja) * 1997-12-24 1999-07-09 Toshiba Corp 液晶表示素子
JPH11242207A (ja) * 1997-12-26 1999-09-07 Sony Corp 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法
JP3980156B2 (ja) * 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP3941901B2 (ja) 1998-04-28 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6372558B1 (en) * 1998-08-18 2002-04-16 Sony Corporation Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate
US6278502B1 (en) * 1998-09-28 2001-08-21 International Business Machines Corporation Pixel capacitor formed from multiple layers
JP2000111952A (ja) * 1998-10-07 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US7141821B1 (en) 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6521913B1 (en) 1998-11-26 2003-02-18 Seiko Epson Corporation Electro-optical device and electronic equipment
JP3424234B2 (ja) * 1998-11-30 2003-07-07 セイコーエプソン株式会社 電気光学装置及びその製造方法
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
US6306559B1 (en) 1999-01-26 2001-10-23 Mitsubishi Chemical Corporation Organic electroluminescent device comprising a patterned photosensitive composition and a method for producing same
EP2284605A3 (en) 1999-02-23 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and fabrication method thereof
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
JP2000258798A (ja) * 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 表示装置
JP3683463B2 (ja) * 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
US6306694B1 (en) * 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
JP3065077B2 (ja) * 1999-05-19 2000-07-12 セイコーエプソン株式会社 半導体装置の製造方法
TWI232595B (en) * 1999-06-04 2005-05-11 Semiconductor Energy Lab Electroluminescence display device and electronic device
WO2000079586A1 (fr) * 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
JP3844913B2 (ja) * 1999-06-28 2006-11-15 アルプス電気株式会社 アクティブマトリックス型液晶表示装置
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6992698B1 (en) * 1999-08-31 2006-01-31 Micron Technology, Inc. Integrated field emission array sensor, display, and transmitter, and apparatus including same
JP2001119029A (ja) * 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
JP4727029B2 (ja) * 1999-11-29 2011-07-20 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6573162B2 (en) * 1999-12-24 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus and method of fabricating a semiconductor device
JP3806596B2 (ja) 1999-12-27 2006-08-09 三洋電機株式会社 表示装置およびその製造方法
KR100351440B1 (ko) * 1999-12-31 2002-09-09 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
US6809710B2 (en) * 2000-01-21 2004-10-26 Emagin Corporation Gray scale pixel driver for electronic display and method of operation therefor
US20010053559A1 (en) * 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP3365554B2 (ja) 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
KR100690001B1 (ko) * 2000-02-21 2007-03-08 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
TW525305B (en) * 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3734664B2 (ja) * 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
JP4776792B2 (ja) * 2000-02-28 2011-09-21 株式会社半導体エネルギー研究所 発光装置および電気器具
TW521303B (en) 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
WO2001064591A1 (en) * 2000-03-01 2001-09-07 Heraeus Amersil, Inc. Method, apparatus, and article of manufacture for determining an amount of energy needed to bring a quartz workpiece to a fusion weldable condition
JP2001267578A (ja) 2000-03-17 2001-09-28 Sony Corp 薄膜半導体装置及びその製造方法
TW521226B (en) * 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
TWI226205B (en) * 2000-03-27 2005-01-01 Semiconductor Energy Lab Self-light emitting device and method of manufacturing the same
TW493282B (en) 2000-04-17 2002-07-01 Semiconductor Energy Lab Self-luminous device and electric machine using the same
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP4889872B2 (ja) * 2000-04-17 2012-03-07 株式会社半導体エネルギー研究所 発光装置及びそれを用いた電気器具
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW531901B (en) * 2000-04-27 2003-05-11 Semiconductor Energy Lab Light emitting device
TW536836B (en) * 2000-05-22 2003-06-11 Semiconductor Energy Lab Light emitting device and electrical appliance
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
JP4581187B2 (ja) 2000-06-13 2010-11-17 ソニー株式会社 表示装置の製造方法
US6528824B2 (en) * 2000-06-29 2003-03-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
EP1170719B1 (en) * 2000-07-07 2011-09-14 Seiko Epson Corporation Current driven electrooptical device, e.g. organic electroluminescent display, with complementary driving transistors to counteract threshold voltage variations
US6828950B2 (en) * 2000-08-10 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
US6822629B2 (en) * 2000-08-18 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US6605826B2 (en) * 2000-08-18 2003-08-12 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
US6864628B2 (en) * 2000-08-28 2005-03-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device comprising light-emitting layer having triplet compound and light-emitting layer having singlet compound
US6739931B2 (en) 2000-09-18 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating the display device
US6774578B2 (en) * 2000-09-19 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Self light emitting device and method of driving thereof
JP4925528B2 (ja) * 2000-09-29 2012-04-25 三洋電機株式会社 表示装置
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
US6664732B2 (en) * 2000-10-26 2003-12-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP4831874B2 (ja) * 2001-02-26 2011-12-07 株式会社半導体エネルギー研究所 発光装置及び電子機器
US6586842B1 (en) * 2001-02-28 2003-07-01 Advanced Micro Devices, Inc. Dual damascene integration scheme for preventing copper contamination of dielectric layer
SG118117A1 (en) * 2001-02-28 2006-01-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002258810A (ja) 2001-03-05 2002-09-11 Hitachi Ltd 液晶表示装置
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6737653B2 (en) * 2001-03-12 2004-05-18 Lg. Philips Lcd Co., Ltd. X-ray detector and method of fabricating therefore
WO2002075780A2 (en) * 2001-03-21 2002-09-26 Koninklijke Philips Electronics N.V. Electronic device having dielectric material of high dielectric constant
JP3612494B2 (ja) * 2001-03-28 2005-01-19 株式会社日立製作所 表示装置
JP2002297053A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置及びその検査方法
JP3977997B2 (ja) 2001-05-11 2007-09-19 松下電器産業株式会社 半導体装置およびその製造方法
US6562712B2 (en) * 2001-07-03 2003-05-13 Taiwan Semiconductor Manufacturing Co., Ltd Multi-step planarizing method for forming a patterned thermally extrudable material layer
JP2003017273A (ja) 2001-07-05 2003-01-17 Sony Corp 表示装置および表示装置の製造方法
JP4876341B2 (ja) * 2001-07-13 2012-02-15 日本電気株式会社 アクティブマトリクス基板及びその製造方法
KR100924739B1 (ko) * 2001-09-21 2009-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동방법
US6842660B2 (en) 2001-10-31 2005-01-11 Brooks Automation, Inc. Device and method for communicating data in a process control system
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
US6903377B2 (en) * 2001-11-09 2005-06-07 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
US6822264B2 (en) * 2001-11-16 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20050132549A1 (en) * 2001-11-16 2005-06-23 Wong-Cheng Shih Method for making metal capacitors with low leakage currents for mixed-signal devices
US6747639B2 (en) * 2001-12-28 2004-06-08 Osram Opto Semiconductors Gmbh Voltage-source thin film transistor driver for active matrix displays
SG113448A1 (en) * 2002-02-25 2005-08-29 Semiconductor Energy Lab Fabrication system and a fabrication method of a light emitting device
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
KR100480333B1 (ko) * 2002-04-08 2005-04-06 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) * 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI269248B (en) * 2002-05-13 2006-12-21 Semiconductor Energy Lab Display device
TWI263339B (en) * 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US7190000B2 (en) 2003-08-11 2007-03-13 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
JP4574158B2 (ja) * 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
US7494923B2 (en) * 2004-06-14 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of wiring substrate and semiconductor device

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