Nothing Special   »   [go: up one dir, main page]

JP5512930B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5512930B2
JP5512930B2 JP2008060846A JP2008060846A JP5512930B2 JP 5512930 B2 JP5512930 B2 JP 5512930B2 JP 2008060846 A JP2008060846 A JP 2008060846A JP 2008060846 A JP2008060846 A JP 2008060846A JP 5512930 B2 JP5512930 B2 JP 5512930B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
semiconductor
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008060846A
Other languages
English (en)
Other versions
JP2008270758A (ja
JP2008270758A5 (ja
Inventor
慎也 笹川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008060846A priority Critical patent/JP5512930B2/ja
Publication of JP2008270758A publication Critical patent/JP2008270758A/ja
Publication of JP2008270758A5 publication Critical patent/JP2008270758A5/ja
Application granted granted Critical
Publication of JP5512930B2 publication Critical patent/JP5512930B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、半導体装置及びその作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を示す。
近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）を形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。当該薄膜トランジスタは、絶縁表面を有する基板上にＣＶＤ法、フォトリソグラフィ工程等を用いて島状の半導体膜を形成し、当該島状の半導体膜の一部をトランジスタのチャネル形成領域として利用するように設けられている（例えば特許文献１）。
ここで薄膜トランジスタの断面の模式図の一例を図１７に示す。図１７に示すように、薄膜トランジスタは、基板３０上に、下地膜として機能する絶縁層３１が形成され、絶縁層３１上に、チャネル形成領域３２ａ、ソース領域及びドレイン領域として機能する不純物領域３２ｂ、３２ｃを有する半導体層３２が形成され、半導体層３２及び絶縁層３１上にゲート絶縁膜として機能する絶縁層３３が形成され、絶縁層３３上にゲート電極として機能する導電層３４が形成され、導電層３４上に絶縁層２０３が形成され、絶縁層２０３、絶縁層３３に形成されたコンタクトホールを介して不純物領域３２ｂ、３２ｃと電気的に接続する配線２０４が形成されている。尚、図１７および本明細書中の図中では、断面構造を説明するため、半導体層を他の構造に比べて厚く示しているが、実際の膜厚は本明細書中の値となる。
しかしながら、図１７に示す薄膜トランジスタでは、薄膜の半導体層にコンタクトホールを形成する場合には、ソース領域又はドレイン領域の表面をエッチングしないように開口部をエッチングする必要があり、エッチングの制御が困難であった。
また、図１７に示す薄膜トランジスタにおいては、絶縁層２０３に形成されたコンタクトホールの側面において配線２０４の材料の被覆性が悪く、特に半導体層３２表面と絶縁層３３との角付近（領域２００１付近）において配線２０４が形成されず配線２０４の膜厚が部分的に薄くなる、もしくは断線することがあり、素子の信頼性が低下するという問題がある。
そこで、コンタクトホールの側面において配線２０４の材料の被覆性を向上させるために、コンタクトホールの形状をテーパ状に形成する方法が提案されている。しかしながら、テーパ形状を作製する際に開口部の上部が広がってしまい、微細なコンタクトホールの形成が困難であるという問題がある。
そこで、微細なコンタクトホールにおいて配線材料を充填しやすくする方法として、ゲート電極上に形成される絶縁層に段差を有するコンタクトホールを形成し、該コンタクトホールに配線材料を充填する方法が提案されている（例えば、特許文献２）。
特開平０８−０１８０５５号公報 特開平０９−１３５００５号公報
しかしながら、特許文献２において、絶縁層の側面に段差を有するコンタクトホールは、絶縁層を２段階でエッチングすることにより形成されている。従って、マスク数、工程数が増加し、工程が複雑になり作製コストが増加するという問題があった。
また、特許文献２に示す配線形成方法を用いても、依然として従来の薄膜トランジスタの抱える問題点は解消されないままである。つまり、特許文献２に示す配線形成方法を用いても、配線をソース領域又はドレイン領域の表面と電気的に接続させるため、開口部の底部にはソース領域又はドレイン領域となる半導体層を形成する必要が考えられていた。そのため絶縁層に開口部を設ける際のエッチングの制御が困難であった。これは半導体膜を５０ｎｍ以下の薄膜で形成する場合に特に顕著な問題である。
本願発明はこのような課題を解決するための技術であり、ソース電極又はドレイン電極の膜厚のばらつき又は断線を防止した半導体装置を容易に作製する方法を提案する。また、コンタクトホール形成時のエッチングの制御を容易に行うことができる半導体装置及びその作製方法を提案する。
本発明の半導体装置は、側面に段差が形成されたレジストをマスクとして、側面に段差が形成されたコンタクトホールを形成し、コンタクトホール内に導電層を形成することを特徴とする。
本発明の半導体装置は、絶縁基板上に形成された半導体層と、半導体層上に形成された第１の絶縁層と、第１の絶縁層上に形成されたゲート電極と、ゲート電極上に形成された第２の絶縁層と、を有し、第２の絶縁層上に形成され、半導体層に接し、少なくとも第１の絶縁層、及び第２の絶縁層に形成された半導体層に達する開口部の側面を被覆する導電層と、前記開口部において前記第２の絶縁層の側面に形成された段差と、を有する。ここで、第１の絶縁層に形成された開口部の口径は、第２の絶縁層に形成された開口部の口径に比べて小さな径で形成されている。
本発明の半導体装置は、絶縁基板上に形成された第１の絶縁層と、第１の絶縁層上に形成された第２の絶縁層と、第２の絶縁層上に形成された半導体層と、半導体層上に形成された第３の絶縁層と、第３の絶縁層上に形成されたゲート電極と、ゲート電極上に形成された第４の絶縁層と、を有し、第４の絶縁層上に形成され、第１の絶縁層に接し、少なくとも第２の絶縁層、半導体層及び第４の絶縁層に形成された第１の絶縁層に達する開口部の側面を被覆する導電層と、を有し、半導体層に形成された開口部の口径は、第４の絶縁層に形成された開口部の口径に比べて小さな径で形成されており、開口部は、第４の絶縁層上に選択的に形成された、側面に段差を有するレジストをマスクとして、少なくとも第２の絶縁層、半導体層及び前記第４の絶縁層をエッチングすることにより形成されている。
本発明の半導体装置は、絶縁基板上に半導体層を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層上にゲート電極を形成し、ゲート電極上に第２の絶縁層を形成し、第２の絶縁層上に側面に段差が形成されたレジストを形成し、レジストをマスクとしてエッチングすることにより、少なくとも第２の絶縁層に半導体層に達する開口部を形成し、第２の絶縁層の側面に段差を形成し、開口部の側面、及び第２の絶縁層上に半導体層に接する導電層を形成することにより作製することができる。なお、開口部はドライエッチングにより形成することができる。
本発明の半導体装置は、絶縁基板上に第１の絶縁層を形成し、第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に半導体層を形成し、半導体層上に第３の絶縁層を形成し、第３の絶縁層上にゲート電極を形成し、ゲート電極上に第４の絶縁層を形成し、第４の絶縁層上に側面に段差が形成されたレジストを形成し、レジストをマスクとしてエッチングすることにより、少なくとも第２の絶縁層、半導体層及び第４の絶縁層に、第１の絶縁層に達する開口部を形成し、半導体層に形成された開口部の口径は、第４の絶縁層に形成された開口部の口径に比べて小さな径で形成されており、開口部の側面、及び第４の絶縁層上に第１の絶縁層に接する導電層を形成することにより作製することができる。なお、開口部はドライエッチングにより形成することができる。
本発明の半導体装置において、半導体層の側面に絶縁性の側壁を形成してもよい。
本発明において、１回のエッチング工程で側面に段差を有するコンタクトホールを形成することができるため、マスク数及び工程数を削減することができる。従って、コンタクトホールに形成されるソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。
また、本発明において、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１）
本実施の形態では、ソース電極又はドレイン電極の膜厚のばらつき又は断線を防止する半導体装置の構成及び作製方法について説明する。
図１は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１（Ａ）は、特に薄膜トランジスタの上面図を示し、図１（Ｂ）は図１（Ａ）のＡとＢとを結ぶ破線における断面図を示し、図１（Ｃ）は図１（Ａ）のＣとＤとを結ぶ破線における断面図を示している。
本実施の形態に示す半導体装置は、基板３０上に絶縁層３１を介して島状に設けられた半導体層３２と、半導体層３２上に形成されたゲート絶縁層３３と、半導体層３２の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３及び導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極又はドレイン電極として機能する導電層２０４とを有している（図１（Ａ）〜（Ｃ））。なお、半導体層３２は、チャネル形成領域３２ａとソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃとに加えて、半導体層３２の端部、ここでは導電層３４の下方のチャネル形成領域３２ａに接した部分に形成された絶縁層３６とを有している。
本実施の形態に示す半導体装置は、絶縁層２０３、ゲート絶縁層３３をエッチングして、半導体層３２に達するコンタクトホール（開口部ともいう）を形成し、絶縁層２０３上と該コンタクトホール内に導電層２０４を形成している。ここで、絶縁層２０３の側面には段差が形成されており、段差部分を設けることにより、コンタクトホールの側面における導電層２０４の被覆性を向上させることができる。
本実施の形態で示す半導体装置は、側面に段差を有するレジストをマスクとしてコンタクトホールを形成するため、一度のエッチングで絶縁層２０３の側面に段差を有するコンタクトホールを形成することができる。絶縁層２０３に形成されるコンタクトホールの側面に段差が形成されるため、絶縁層２０３の側面における導電層２０４の被覆性が向上し、導電層２０４の膜厚のばらつきや導電層２０４の断線を防止することができ、コンタクト抵抗のばらつきを抑えることが可能となる。従って、特性の良い半導体装置をマスク数又は工程数を増加させることなく容易に作製することができる。
ここで、半導体層の側面に形成された絶縁性の側壁（絶縁層３６）は必ずしも形成する必要はないが、半導体層３２の端部とゲート電極として機能する導電層３４が短絡してリーク電流が流れるのを防止するために設けることが好ましい。従って、絶縁層３６を設ける場合、少なくとも半導体層３２のチャネル形成領域３２ａの側面（露出している部分）に形成されていればよい。ただし、それ以外の部分に形成されていてももちろん構わない。なお、本実施の形態において、絶縁層３６はゲート絶縁層３３の下側（基板側）の領域にゲート絶縁層３３と接して形成されている。
次に、図１に示した半導体装置の作製方法の一例に関して図面を参照して説明する。なお、図１（Ａ）のＡとＢとを結ぶ破線での断面における作製工程を図２〜３を用いて説明する。
まず、基板３０上に絶縁層３１を形成する（図２（Ａ））。本実施の形態では、絶縁層３１は、基板３０上に形成された第１の絶縁層３１ａ及び第１の絶縁層３１ａ上に形成された第２の絶縁層３１ｂの２層構造とする。
続いて、絶縁層３１上に島状の半導体層３２を形成し、半導体層３２の側面と接する絶縁層３６を形成し、半導体層３２及び絶縁層３６上にゲート絶縁層３３を形成し、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成し、導電層３４、ゲート絶縁層３３を覆うように絶縁層２０３を形成する（図２（Ａ））。
次に、絶縁層２０３上に選択的にレジスト２０７を形成する。本実施の形態において、レジスト２０７は膜厚が均一ではなく、側面に段差を有している。つまり、レジスト２０７は、膜厚が薄い部分と厚い部分とがあり、膜厚が薄い部分と厚い部分とで段差が形成されている。レジスト２０７としては、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。なお、レジストの側面に形成される段差の形状及び段数は後に形成されるコンタクトホールの形状にあわせて適宜選択することができる。
続いて、レジスト２０７をマスクとして、絶縁層２０３、ゲート絶縁層３３をドライエッチングして、半導体層３２に達するコンタクトホールを形成する。つまり、エッチングすることにより半導体層３２の表面の一部が露出される。なお、ドライエッチングのときのエッチングガスとしては、半導体層がエッチングされないように絶縁層２０３、ゲート絶縁層３３との選択比がとれるものであれば特に限定されないが、例えばＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系のガス、又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＨＦ３とＨｅとの混合ガス、ＣＦ４とＨ２との混合ガス、又はＣＨＦ３とＨｅとＨ２との混合ガスを用いるとよい。
ここで、レジスト２０７をマスクとして、絶縁層２０３、ゲート絶縁層３３をドライエッチングすると、レジスト２０７も少しずつエッチングされる。本実施の形態では、レジスト２０７のレジストには側面に段差が形成されているため、レジストが薄い部分はレジストが厚い部分より早くエッチングされて除去され、レジストが薄い部分の下方に対応する絶縁層２０３のエッチングが進行する（図２（Ｂ））。結果として、レジスト２０７が形成されていない部分にコンタクトホールが形成されるのみではなく、レジストの膜厚が薄い部分の下方にもコンタクトホールが形成される。つまり、レジスト２０７の膜厚が薄い部分の下方の絶縁層２０３の途中までエッチングが進行し、絶縁層２０３の側面に段差が形成される。
次に、絶縁層２０３上と、絶縁層２０３、ゲート絶縁層３３に形成されたコンタクトホール内に導電性材料を形成して、半導体層３２の不純物領域３２ｂ、３２ｃの表面で電気的に接続する導電層２０４を形成する（図３）。
以上の工程により、図１に示す半導体装置を作製することができる。
本実施の形態に示す半導体装置は、側面に段差を有するレジストをマスクとしてコンタクトホールを形成するため、一度のエッチングで絶縁層２０３の側面に段差を有するコンタクトホールを形成することができる。絶縁層２０３に形成されるコンタクトホールの側面に段差が形成されるため、絶縁層２０３の側面における導電層２０４の被覆性が向上し、導電層２０４の膜厚のばらつきや導電層２０４の断線を防止することができ、コンタクト抵抗のばらつきを抑えることが可能となる。従って、特性の良い半導体装置をマスク数又は工程数を増加させることなく容易に作製することができる。
なお、本発明に係る半導体装置は図１に示すものに限られず、例えば図５に示すような構成であってもよい。
図５に示す半導体装置は、絶縁層２０３、ゲート絶縁層３３，半導体層３２の不純物領域３２ｂ、３２ｃ、絶縁層３１ｂをエッチングして、絶縁層３１ａに達するコンタクトホール（開口部ともいう）を形成し、絶縁層２０３上と該コンタクトホール内に導電層２０４を形成している。ここで、半導体層３２に形成された開口部の口径は、絶縁層２０３に形成された開口部の口径に比べて小さな径で形成されている。つまり、本実施の形態において、導電層２０４と不純物領域３２ｂ、３２ｃとは、不純物領域３２ｂ、３２ｃの表面の一部と不純物領域３２ｂ、３２ｃに形成されたコンタクトホールの側面とにおいて電気的に接続されている。
以下に、図５に示す半導体装置の作製工程を説明する。
まず、図２（Ａ）と同様に絶縁層２０３上に選択的にレジスト２０７を形成する（図４（Ａ））。ここで、レジスト２０７は図２で説明したものと同様のものを用いることができる。
続いて、レジスト２０７をマスクとして、絶縁層２０３、ゲート絶縁層３３、半導体層３２、絶縁層３１ｂをドライエッチングして、絶縁層３１ａに達するコンタクトホールを形成する。つまり、エッチングすることにより絶縁層３１ａの表面の一部が露出される。なお、ドライエッチングのときのエッチングガスとしては、特に限定されるものではないが、例えばＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系のガス、又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ４とＯ２との混合ガス、ＳＦ６とＯ２との混合ガス、ＣＨＦ３とＨｅとの混合ガス、ＣＨＦ３とＨｅとＨ２との混合ガス、ＣＦ４とＨ２との混合ガスを用いるとよい。
ここで、レジスト２０７をマスクとして、絶縁層２０３、ゲート絶縁層３３、半導体層３２、絶縁層３１ｂをドライエッチングすると、レジスト２０７も少しずつエッチングされる。本実施の形態では、レジスト２０７のレジストには側面に段差が形成されているため、レジストが薄い部分はレジストが厚い部分より早くエッチングされて除去され、レジストが薄い部分の下方に対応する絶縁層２０３、ゲート絶縁層３３のエッチングが進行する（図４（Ｂ））。結果として、レジスト２０７が形成されていない部分にコンタクトホールが形成されるのみではなく、レジストの膜厚が薄い部分の下方にもコンタクトホールが形成される。つまり、本実施の形態では、半導体層３２に形成されたコンタクトホールは、絶縁層２０３、ゲート絶縁層３３に形成された開口に比べて小さな径で形成されており、ゲート絶縁層３３の側面と半導体層３２の表面とで段差が形成されている。
次に、絶縁層２０３上と、絶縁層２０３、ゲート絶縁層３３、半導体層３２、絶縁層３１ｂに形成されたコンタクトホール内に導電性材料を形成して、半導体層３２の不純物領域３２ｂ、３２ｃと電気的に接続する導電層２０４を形成する（図５）。
図５に示す半導体装置は、側面に段差を有するレジストをマスクとしてコンタクトホールを形成するため、一度のエッチングで絶縁層２０３と半導体層３２とに径の異なるコンタクトホールを形成することができる。絶縁層２０３、ゲート絶縁層３３と半導体層３２とによって段差が形成されるため、コンタクトホールの側面における導電層２０４の被覆性が向上し、導電層２０４の膜厚のばらつきや導電層２０４の断線を防止することができ、コンタクト抵抗のばらつきを抑えることが可能となる。従って、特性の良い半導体装置をマスク数又は工程数を増加させることなく容易に作製することができる。
また、図５に示す半導体装置において、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
なお、本実施の形態では、絶縁層３１ａ又は半導体層３２の表面の一部が露出するようにコンタクトホールを形成しているが、必ずしもこれに限られるものではない。例えば、絶縁層３１ｂや基板３０の表面が部分的に露出するように形成してもよい。また、コンタクトホールの側面に形成される段差の形成箇所も本実施の形態のものに限られることはなく、実施者が適宜選択することができる。例えば、絶縁層２０３の側面とゲート絶縁層３３の表面とで段差が形成されていてもよいし、ゲート絶縁層３３の側面と半導体層３２の表面とで段差が形成されていてもよいし、半導体層３２の側面と絶縁層３１ｂとの表面で段差が形成されていてもよいし、半導体層３２、絶縁層３１ａ、３１ｂ、又はゲート絶縁層３３の側面に段差が形成されていてもよい。
（実施の形態２）
本実施の形態では、図１又は図５に示す半導体装置の具体的な作製工程について説明する。なお、本実施の形態において、図１（Ａ）のＡとＢとを結ぶ破線での断面における作製工程を図６（Ａ）〜（Ｄ）、図７（Ａ）〜（Ｃ）を用いて、図１（Ａ）のＣとＤとを結ぶ破線での断面における作製工程を図６（Ｅ）〜（Ｈ）、図７（Ｄ）〜（Ｆ）を用いて説明する。
まず、基板３０上に絶縁層３１を形成する（図６（Ａ）、（Ｅ））。本実施の形態では、絶縁層３１は、基板３０上に形成された第１の絶縁層３１ａ及び第１の絶縁層３１ａ上に形成された第２の絶縁層３２ｂの２層構造とする。
基板３０は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
絶縁層３１は、例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成することができる。例えば、第１の絶縁層３１ａとして窒化酸化シリコン膜を形成し、第２の絶縁膜３１ｂとして酸化窒化シリコン膜を形成するとよい。また、第１の絶縁膜３１ａとして窒化シリコン膜を形成し、第２の絶縁膜３１ｂとして酸化シリコン膜を形成してもよい。絶縁層３１を設けることにより基板３０からアルカリ金属などの不純物が拡散して、上に形成される素子の汚染を防ぐことができる。
続いて、絶縁層３１上に半導体膜２０１を形成する。半導体膜２０１は、非晶質半導体膜又は結晶性半導体膜で形成することができる。結晶性半導体膜としては、絶縁層３１上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたものなどを用いることができる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体等を用いることもできる。
半導体膜２０１は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜３０ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体膜を形成する場合、５０ｎｍ以上の膜厚で半導体膜を形成した後で、半導体膜の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系のガス、又はフッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体膜表面を希フッ酸処理して半導体膜表面に形成される自然酸化膜を除去し、その後半導体表面をオゾン水などで処理して半導体膜表面に酸化膜を形成しておいてもよい。
半導体膜２０１を５０ｎｍ以下程度の薄膜で形成することにより、半導体膜表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体膜を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を制御するためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体膜を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧が制御されたＴＦＴを作製することができる。
また、非晶質半導体膜をレーザー光の照射によって結晶化若しくは再結晶化した膜を半導体膜２０１として用いる場合、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
次に、半導体膜２０１上にレジスト２０２を選択的に形成する（図６（Ａ）、（Ｅ））。そして、レジスト２０２をマスクとして半導体膜２０１をドライエッチングして、島状の半導体層３２を形成する（図６（Ｂ）、（Ｆ））。なお、レジスト２０２は、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。
なお、ドライエッチングのときのエッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、等のフッ素系のガス、又は該フッ素系ガスにＯ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ４とＯ２との混合ガス、ＳＦ６とＯ２との混合ガスを用いるとよい。なお、これらに限られずＣｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＨＢｒ等の臭素系のガスを用いてもよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、半導体膜２０１に対してＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｎｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うことにより島状の半導体層３２を形成することができる。なお、エッチング液としてＴＭＡＨ等を用いた場合、半導体膜２０１のみが選択的にエッチングされるため、下地の絶縁層３１にダメージを与えずにエッチングすることができる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離をすることができる。
また、半導体層３２は、端部が垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。半導体層３２の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。好ましくは、半導体層３２の端部をテーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満となるように形成するとよい。半導体層３２の端部を垂直に近い形状とすることで寄生チャネルを低減することができる。
続いて、半導体層３２上に形成されたレジスト２０２を除去する。
次に、半導体層３２を覆うように絶縁層１０７（以下、第３の絶縁層１０７ともいう）を形成する（図６（Ｃ）、（Ｇ））。第３の絶縁層１０７は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成することができる。
また、第３の絶縁層１０７は、半導体層３２の端部を十分に被覆できる膜厚で形成する。第３の絶縁層１０７の膜厚は、下層に形成される半導体層３２の膜厚の１．５倍乃至３倍の範囲の厚さで形成するのが好ましい。
次に、第３の絶縁層１０７を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、半導体層３２の側面と接する絶縁層３６（以下、第４の絶縁層３６ともいう）を形成する（図６（Ｄ）、（Ｈ））。
第３の絶縁層１０７を、垂直方向を主体として異方性のエッチングを行っていくと、半導体層３２の一表面上および絶縁層３１ｂ上に形成されている第３の絶縁層１０７から徐々にエッチングされていく。なお、半導体層３２の一表面上及び絶縁層３１ｂ上には、ほぼ同じ膜厚の第３の絶縁層１０７が形成されている。よって、半導体層３２の一表面が露出したところでエッチングを停止させることにより、半導体層３２の側面と接する領域及びその付近のみに第３の絶縁層１０７を残すことができる。残存する第３の絶縁層１０７は、第４の絶縁層３６に相当する。なお、半導体層３２の端部を垂直形状に近い形状としておくことで、半導体層３２の側面と接する領域及びその付近のみに第３の絶縁層１０７を残すことが容易になる。つまり、第４の絶縁層３６を容易に形成することができる。
第３の絶縁層１０７のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を利用することができる。また、反応性イオンエッチングは、プラズマ発生法により、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、ＩＣＰ方式などに分類される。このとき用いるエッチングガスは、第３の絶縁層１０７と、それ以外の層（半導体層３２）とでエッチング選択比が取れるものを選択すればよい。絶縁膜を選択的にエッチングする際には、例えば、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６、ＮＦ３等のフッ素系のガスを用いることができる。その他、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）などの不活性ガス、又はＯ２ガス、Ｈ２ガスを適宜加えてもよい。
第４の絶縁層３６の形状は、薄膜を形成する材料、エッチング条件等を適宜選択することにより変更することができる。本実施の形態では、第４の絶縁層３６は、底面（絶縁層３１ｂと接する面）からの垂直方向の高さが半導体層３２と略一致するように形成している。また、第４の絶縁層３６は、半導体層の側面と接しない面を湾曲状に形成している。具体的には、任意の曲率を有し、接する半導体層３２の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、第４の絶縁層３６は丸みを帯びた形状でなく、角を有する形状としてもよい。好ましくは、第４の絶縁層３６のコーナー部を緩やかな形状とすると、上層に積層される層（ここでは、絶縁層３３）の被覆性を良好にすることができる。なお、エッチング条件は、エッチングガスの種類、各ガスの流量比の他、基板を載置した電極に印加される電力量、基板が載置した電極の電極温度、チャンバー内圧力等を示す。
次に、半導体層３２及び第４の絶縁層３６上に絶縁層３３（以下、第５の絶縁層３３ともいう）を形成する（図７（Ａ）、（Ｄ））。第５の絶縁層３３は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第５の絶縁層３３は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。第５の絶縁層３３は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは膜厚１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。
なお、絶縁層３６の形成方法は本実施の形態に示すものに限られるものではなく、半導体層３２の端部をウェット酸化又は酸素を含む雰囲気下でプラズマ処理することにより形成してもよい。その場合、半導体層３２上に絶縁層３３を形成した後、半導体層３２の端部を覆う絶縁層３３を除去し、半導体層３２の露出した部分にプラズマ処理又はウェット酸化することにより絶縁層３６を形成することが好ましい。
なお、ウェット酸化の場合、オゾンを含む水溶液、過酸化水素を含む水溶液、硫酸を含む水溶液、ヨウ素酸を含む水溶液、又は硝酸を含む水溶液を用いて半導体層３２の表面を処理することにより、半導体層３２の露出している部分に形成された酸化膜を絶縁層３６として用いることができる。前記オゾンを含む水溶液、前記過酸化水素を含む水溶液、前記硫酸を含む水溶液、前記ヨウ素酸を含む水溶液、又は前記硝酸を含む水溶液は、酢酸又はしゅう酸を含んでいてもよい。
また、プラズマ処理は、酸素を含む雰囲気下として例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ２）と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを用いることができる。その場合、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとすれば良い。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
また、プラズマ処理は、窒素を含む雰囲気下として例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガスとの混合ガス雰囲気下で行うことができる。
なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いて行う。より詳しくいうと、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマで行う。上記プラズマはプラズマの電子密度が高密度であり、基板３０上に形成された被処理物（ここでは、半導体層３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化又は窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
次に、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する（図７（Ｂ）、（Ｅ））。ここでは、導電層３４は単層で形成した例を示しているが、もちろん導電性材料を２層又は３層以上の積層で設けた構造としてもよい。なお、ここでは図示しないが、導電層３４は、ゲート絶縁層３３上を覆って形成された導電層を選択的にエッチングすることにより形成することができる。
また、導電層３４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層３４を第１の導電膜と第２の導電膜との積層構造とする場合、第１の導電膜として窒化タンタルを用い、第２の導電膜としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層３４を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。
続いて、導電層３４をマスクとして半導体層３２に不純物元素１２１を導入することによって、半導体層３２に不純物領域３２ｂ、３２ｃ及び不純物元素１２１が導入されないチャネル形成領域３２ａを形成する（図７（Ｂ）、（Ｅ））。なお、ここでは、導電層３４を島状の半導体層３２を横断するように形成した後に不純物元素を導入するため、導電層３４に覆われていない半導体層３２の領域に不純物が導入されて不純物領域３２ｂ、３２ｃが形成され、導電層３４に覆われた半導体層３２の領域には不純物元素１２１が導入されないチャネル形成領域３２ａが形成される。
ここで、不純物元素１２１としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素１２１として、リン（Ｐ）を１×１０１８〜１×１０２１／ｃｍ３の濃度で含まれるように半導体層３２に導入し、ｎ型を示す不純物領域３２ｂ、３２ｃを形成すればよい。なお、チャネル形成領域３２ａとソース領域又はドレイン領域である不純物領域３２ｂ、３２ｃとの間に、ソース領域又はドレイン領域である不純物領域３２ｂ、３２ｃより低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。低濃度不純物領域を設けることにより、チャネル領域と不純物領域３２ｂまたは３２ｃ間の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
また、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型を有する不純物元素（例えばｎ型ＴＦＴに対してはボロン）を添加してもよい。チャネル形成領域３２ａ中に逆導電型の不純物を添加することにより、ＴＦＴのしきい値電圧を制御することができる。なお、この不純物元素はゲート電極を介してドープすることによって添加してもよいし、ゲート電極形成前に予め添加しておいてもよい。
次に、導電層３４、ゲート絶縁層３３を覆うように絶縁層２０３を形成する（図７（Ｃ）、（Ｆ））。ここで、絶縁層２０３は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ／ＤＴＡ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ Ｔｈｅｒｍａｌ Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層２０３として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
以降の工程は実施の形態１に示すように行うことによって、図１又は図５に示す半導体装置を作製することができる。
なお、導電層２０４は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。
本実施の形態において、１回のエッチング工程で側面に段差を有するコンタクトホールを形成することができるため、マスク数及び工程数を削減することができる。従って、コンタクトホールに形成されるソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。
また、本実施の形態において、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けてもよい。そうすることで、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態３）
本発明に係る半導体装置は、実施の形態１〜２に示した構成に限らず様々な形状をとることができる。本実施の形態では、半導体層を部分的にシリサイド化させた薄膜トランジスタの構成及び作製方法について説明する。図８に本実施の形態の半導体装置の構成を示す。図８（Ａ）は上面図であり、図８（Ｂ）は図８（Ａ）の破線ＡＢでの断面図を示し、図８（Ｃ）は図８（Ａ）の破線ＣＤでの断面図を示す。
本実施の形態の半導体装置は、図８に示すように図１に示す構成に加えて半導体層３２の表面の一部にシリサイド領域１１０２が形成されている。また、ゲート電極として機能する導電層３４は、第１の導電層３４ａと第２の導電層３４ｂとの積層構造で形成されており、導電層３４の側壁に絶縁層（サイドウォール絶縁層ともいう）１１０１が形成されている。さらに、ソース領域又はドレイン領域として機能する不純物領域（高濃度不純物領域ともいう）３２ｂ、３２ｃとチャネル形成領域３２ａとの間に、不純物領域３２ｂ、３２ｃよりも低濃度に不純物が添加された領域（低濃度不純物領域ともいう）３２ｄ、３２ｅが形成されている。
次に、図８に示す半導体装置の作製方法を説明する。
まず、実施の形態２と同様に、基板３０上に絶縁層３１ａ、３１ｂを形成し、絶縁層３１ｂ上に半導体層３２、絶縁層３６及びゲート絶縁層３３を形成し、ゲート絶縁層３３上にゲート電極として機能する第１の導電層３４ａ、第２の導電層３４ｂを形成する（図９（Ａ））。次に、導電層３４ｂをマスクとした第１の濃度の一導電型を付与する不純物元素を添加した後、導電層３４ａ及び導電層３４ｂをマスクとした第２の濃度の不純物元素の添加を行って、自己整合的に一対の高濃度不純物領域３２ｂ、３２ｃと、一対の低濃度不純物領域３２ｄ、３２ｅと、チャネル形成領域３２ａを形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素であるボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素であるリン（Ｐ）、ヒ素（Ａｓ）等を添加することができる。
なお、チャネル形成領域３２ａにトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域３２ａに対する不純物元素の添加は、ゲート電極３４を形成する前に行うことができる。また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
次に、導電層３４ａ及び導電層３４ｂの側面と接するサイドウォール絶縁層１１０１を形成する（図９（Ｂ））。
サイドウォール絶縁層１１０１は、導電層３４ａ及び導電層３４ｂ上に絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングすることにより形成することができる。例えば、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を選択的にエッチングして形成することができる。サイドウォール絶縁層１１０１は、後にシリサイド領域を形成する際のシリサイド用マスクとして用いる。また、ここでは、サイドウォール絶縁層１１０１は、導電層３４ａ、３４ｂの側面と接しない面を湾曲状に形成している。なお、サイドウォール絶縁層１１０１は、ゲート電極を形成する導電層３４ａ及び導電層３４ｂの側面を完全に覆うように形成されている。
また、本実施の形態において、サイドウォール絶縁層１１０１を形成する際のエッチングにより下層の絶縁層３３もエッチングして、半導体層３２の一部を選択的に露出させている。具体的にはサイドウォール絶縁層１１０１と重ならない領域の高濃度不純物領域３２ｂ、３２ｃを露出させる。なお、エッチング条件によっては高濃度不純物領域３２ｂ、３２ｃの上層もエッチングされて膜厚が減少する（膜減りといわれる）ことがある。
次に、半導体層３２の露出した面上に金属層１１０３を形成する（図９（Ｃ））。
金属層１１０３は、少なくとも露出させた半導体層３２上に形成すればよい。つまり、半導体層３２においてサイドウォール絶縁層１１０１と重ならない領域に形成する。本実施の形態では、金属層１１０３は半導体層３２の露出した面のみではなくサイドウォール絶縁層１１０１や導電層３４も覆うように形成する。金属層１１０３は、半導体層と反応してシリサイドを形成する材料を用いて形成する。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）等の金属元素、又は当該金属元素を含む合金材料を用いることができる。金属層１１０３は、これらの材料を用いてスパッタリング法、蒸着法、めっき法等により形成する。なお、金属層１１０３の膜厚は、形成したいシリサイド領域の膜厚により適宜選択する必要がある。本実施の形態では、金属層１１０３として、膜厚１０ｎｍのニッケル層を形成する。なお、金属層１１０３を形成する際に、露出させた半導体層３２上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層１１０３を形成するとよい。
次に、半導体層３２の一部にシリサイド領域１１０２を形成する（図９（Ｄ））。
シリサイド領域１１０２は、熱処理を行うことにより、半導体層３２及び金属層１１０３が接する領域が反応して形成される。また、シリサイド領域１１０２は、金属層１１０３が接する領域の半導体層３２の一部がシリサイド化して形成される。このとき、半導体層３２に形成された高濃度不純物領域３２ｂ、３２ｃは、その一部がシリサイド化されて領域が減少する。なお、高濃度不純物領域の一部にシリサイド領域が形成されるともいえる。例えば、金属層１１０３としてニッケルを形成した場合はシリサイド領域１１０２としてニッケルシリサイドが形成される。同様に、金属層１１０３としてチタン、コバルト、又は白金を形成した場合は、それぞれシリサイド領域１１０２としてチタンシリサイド、コバルトシリサイド、白金シリサイドが形成される。
熱処理は、ＲＴＡ又はファーネスアニール炉を用いて行うことができる。具体的には、３００℃乃至７００℃の温度範囲で、１０秒乃至１時間、好ましくは２０秒乃至３０分の範囲で行うとよい。本実施の形態では、５５０℃３０秒の熱処理を行って、ニッケルシリサイドでなるシリサイド領域１１０２を形成する。
図９（Ｄ）では、シリサイド領域１１０２を、半導体層３２においてチャネル形成領域３２ａが形成されている領域の膜厚未満となるように形成する。つまり、サイドウォール絶縁層１１０１と重ならない領域の半導体層３２において、該領域における半導体層３２の絶縁層３１ｂと接する側に高濃度不純物３２ｂ、３２ｃが形成され、高濃度不純物３２ｂ、３２ｃの上層に接してシリサイド領域１１０２が形成される。
なお、シリサイド領域１１０２の形状、膜厚等は、反応させる金属層１１０３の膜厚、熱処理の温度、熱処理の時間等を適宜制御することにより、選択することができる。例えば、図１０（Ｂ）に示すように、サイドウォール絶縁層１１０１と重ならない領域の半導体層３２において、該領域における半導体層３２の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域１１０２を形成してもよい。ここで上面とは半導体層３２においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層３１ｂと接する面側である。なお、上面から下面までの全体をシリサイド化する場合、サイドウォール絶縁層１１０１の下には高濃度不純物領域が形成されるようにする。なお、本発明は特に限定されず、シリサイド領域の一部が、サイドウォール絶縁層１１０１下の半導体層３２（但し、チャネル形成領域３２ａは除く）まで形成されていてもよい。
なお、半導体層３２と金属層１１０３とを反応させた後に未反応の金属層が残存する場合は未反応の金属層を除去する。ここでは、図示しないが絶縁層３６、サイドウォール絶縁層１１０１、導電層３４ｂ及び絶縁層３１ｂ上に形成された金属層１１０３を除去する。また、形成されたシリサイド領域１１０２上に未反応の金属層が残存する場合は、その残存する金属層も除去する。未反応の金属層除去は、ウェットエッチングやドライエッチングを用いることができる。このとき、エッチングガス又はエッチング溶液としては、未反応の金属層と他の層（例えば、絶縁層３６、サイドウォール絶縁層１１０１、導電層３４ｂ、絶縁層３１ｂ及びシリサイド領域１１０２）とのエッチング選択比が十分にとれるものを用いる。つまり、金属層に対するエッチングレートが高く、他の層に対するエッチングレートが低いものを用いればよい。例えば、金属層１１０３としてニッケルを用いて形成した場合、塩酸（ＨＣｌ）、硝酸（ＨＮＯ３）及び純水（Ｈ２Ｏ）の混合溶液を用いたウェットエッチングにより除去することができる。例えば、溶液の混合比は、ＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１とすることができる。
なお、本実施の形態において、半導体層３２端部の側面と接して絶縁層３６が形成されているため、未反応の金属層をエッチング除去する際に、半導体層３２の側面がエッチングされるのを防ぐことができる。
なお、シリサイド領域を形成する場合には、シリサイド領域及びゲート電極を形成する導電層とが接しないようにする必要がある。これは、シリサイド領域及びゲート電極が接してしまうと、ゲート電極と、ソース領域又はドレイン領域がショートしてスイッチング特性（オンオフ比）が取れなくなり、半導体装置として動作することができなくなるからである。したがって、本実施の形態では、ゲート電極を形成する導電層３４ａ、３４ｂの幅をゲート絶縁層として機能する絶縁層３３よりも狭くし、サイドウォール絶縁層１１０１の端部を絶縁層３３の端部と略一致するようにする。
次に、基板３０上に設けられた絶縁層や導電層等を覆うように絶縁層２０３を形成する（図１０（Ａ））。
以降の工程は、実施の形態１と同様に絶縁層２０３に、半導体層３２に達するコンタクトホールを形成し、絶縁層２０３上とコンタクトホール内に導電層２０４を形成することにより、図８又は図１０に示す半導体装置を作製することができる。
本実施の形態の半導体装置は、図８〜図１０に示すものに限られず、図１１に示すような形状としてもよい。
図１１（Ａ）に示す半導体装置は、図１０（Ａ）に示す構成と導電層２０４が形成されるコンタクトホールの形状が異なっている。つまり、図１１（Ａ）に示す半導体装置において、導電層２０４が形成されるコンタクトホールは、絶縁層２０３、半導体層３２の不純物領域３２ｂ、３２ｃ、絶縁層３１ｂをエッチングして絶縁層３１ａに達するように形成されている。ここで、半導体層３２に形成された開口部の口径は、絶縁層２０３に形成された開口部の口径に比べて小さな径で形成されている。つまり、図１１（Ａ）において、導電層２０４と不純物領域３２ｂ、３２ｃとは、不純物領域３２ｂ、３２ｃの表面の一部と不純物領域３２ｂ、３２ｃに形成されたコンタクトホールの側面とにおいて電気的に接続されている。図１１（Ａ）に示すコンタクトホールは、図４〜５の工程と同様に行うことにより形成することができる。なお、図１１（Ａ）に示すものに限られず、図１１（Ｂ）に示すように半導体層３２の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域１１０２を形成してもよい。
本実施の形態において、１回のエッチング工程で側面に段差を有するコンタクトホールを形成することができるため、マスク数及び工程数を削減することができる。従って、コンタクトホールに形成されるソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。
また、本実施の形態において、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
（実施の形態４）
実施の形態１〜３で説明した半導体装置は、単結晶シリコン基板中に酸化シリコンでなる酸化膜を形成し、酸化膜上の単結晶半導体薄膜を活性層として用いることができる。本実施の形態では、ＳＩＭＯＸと呼ばれるＳＯＩ技術を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板６０１を用意する（図１２（Ａ））。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
続いて、単結晶シリコン基板６０１に対して酸素イオンを添加し、所定の深さに酸素含有層６０２を形成する（図１２（Ｂ））。酸素イオンは、例えば１×１０１８ａｔｏｍｓ／ｃｍ２程度のドーズ量で添加すれば良い。なお、酸素含有層６０２が形成される深さ（単結晶シリコン基板６０１の主表面と酸素含有層６０２との間の距離）は、後に形成されるＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。
次に、８００〜１２００℃の温度で熱処理を行い、酸素含有層６０２を埋め込み絶縁層６０３に変化させる。酸素含有層６０２の深さ方向の幅はイオン添加時の酸素イオンの分布で決まっている。酸素イオンの濃度が単結晶シリコン基板６０１から酸素含有層６０２に向かって減少していくため、単結晶シリコン基板６０１と埋め込み絶縁層６０３との界面は不明確であるが、この熱処理工程により単結晶シリコン基板６０１と埋め込み絶縁層６０３との界面は明確なものとなる（図１２（Ｂ）、（Ｃ））。
この埋め込み絶縁層６０３の膜厚は１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とする。本実施の形態では、単結晶シリコン基板６０１と埋め込み絶縁層６０３の界面が安定に接合されているため、２０〜５０ｎｍといった薄い埋め込み絶縁層を形成することができる。
こうして埋め込み絶縁層６０３が形成されると、埋め込み絶縁層６０３の上には部分的に単結晶シリコン基板の一部が残存し、単結晶シリコン層６０４が形成される。なお、単結晶シリコン層６０４の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）となる様に、酸素含有層６０２が形成される深さを調節すればよい。
次に、単結晶シリコン層６０４上に選択的にレジストを形成して、単結晶シリコン層６０４を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層６０５を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい。（図１２（Ｄ））
以降の工程は、実施の形態１〜３と同様に行うことにより、本発明に係る半導体装置を作製することができる。
本実施の形態において、１回のエッチング工程で側面に段差を有するコンタクトホールを形成することができるため、マスク数及び工程数を削減することができる。従って、コンタクトホールに形成されるソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。
また、本実施の形態において、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
また、本実施の形態に係る半導体装置は、活性層として単結晶半導体層を用いるため、更に特性を向上させることができる。
（実施の形態５）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜を活性層として用いる半導体装置について説明する。本実施の形態では、Ｓｍａｒｔ−Ｃｕｔ法を用いて形成されるＳＯＩ基板を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板８０１を用意する。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
次いで熱酸化処理を行い、その主表面（素子形成面に相当する）に酸化シリコン膜８０２を形成する。膜厚は実施者が適宜決定すれば良いが、１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とすれば良い。この酸化シリコン膜８０２は後にＳＯＩ基板の埋め込み絶縁層の一部として機能する（図１３（Ａ））。
次に、単結晶シリコン基板８０１の主表面側から酸化シリコン膜８０２を通して水素を添加して水素含有層８０３を形成する（図１３（Ｂ））。なお、水素含有層８０３が形成される深さ（単結晶シリコン基板８０１の主表面と水素含有層８０３との間の距離）は、後にＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。例えば、単結晶シリコン基板８０１の主表面と水素含有層８０３との間に５０ｎｍ厚の単結晶シリコン層が残る様に、イオンインプランテーション法を用いて水素イオンを１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ２のドーズ量で添加することができる。
次に、単結晶シリコン基板８０１と支持基板とを貼り合わせる。本実施例では支持基板として単結晶シリコン基板８０４を用い、その表面には貼り合わせ用の酸化シリコン膜８０５を設けておく（図１３（Ｃ））。なお、単結晶シリコン基板８０４のかわりに、ＦＺ法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。
この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士である。
次に、４００〜６００℃（例えば５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素含有層８０３では微小空孔の体積変化が起こり、水素含有層８０３に沿って破断面が発生する。これにより単結晶シリコン基板８０１は分断され、支持基板の上には酸化シリコン膜８０２と単結晶シリコン層８０６が残される（図１３（Ｄ））。
次に、第２熱処理工程として１０５０〜１１５０℃（例えば１１００℃）の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Ｓｉ−Ｏ−Ｓｉ結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン層８０６を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化することで埋め込み絶縁層８０７が形成される（図１３（Ｅ））。なお、本実施の形態では、水素含有層８０３を形成し、水素含有層８０３に沿って破断面を発生させて薄膜の単結晶シリコン層８０６を形成しているが、これに限られるものではなく、水素含有層８０３を設けずに単結晶シリコン基板８０１を研磨することにより薄膜の単結晶シリコン層８０６を形成してもよい。
次に、単結晶シリコン層８０６の表面を平坦化する処理を行ってもよい。平坦化にはＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程や還元雰囲気中で高温（９００〜１２００℃程度）のファーネスアニール処理を行えば良い。
最終的な単結晶シリコン層８０６の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）とすれば良い。
次に、単結晶シリコン層８０６上に選択的にレジストを形成して、単結晶シリコン層８０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層８０８を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層が形成されていてもよい。（図１３（Ｆ））
以降の工程は、実施の形態１〜３と同様に行うことにより、本発明に係る半導体装置を作製することができる。
本実施の形態において、１回のエッチング工程で側面に段差を有するコンタクトホールを形成することができるため、マスク数及び工程数を削減することができる。従って、コンタクトホールに形成されるソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。
また、本実施の形態において、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。
また、本実施の形態に係る半導体装置は、活性層として単結晶半導体層を用いるため、更に特性を向上させることができる。
（実施の形態６）
本実施の形態では、実施の形態１で説明した半導体装置を用い、エレクトロルミネッセンス素子（以下、「ＥＬ素子」ともいう。）を有する表示装置（ＥＬ表示装置）を作製する方法について説明する。なお、本実施の形態において用いることが可能な半導体装置は実施の形態１に示すものに限られず、実施の形態２〜５で説明した半導体装置を用いてもよい。
本実施の形態では、エレクトロルミネッセンス素子からの光を第１の電極１１０側から取り出す構造にするため、透光性を有する膜を用いて第１の電極１１０を形成する。本実施の形態では、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）を第１の電極１１０として用いる。
まず、図１４に示すように、実施の形態１と同様にＴＦＴ１７０１〜１７０３と、ＴＦＴ１７０１〜１７０３を覆う絶縁層１７１０と、ＴＦＴ１７０１〜１７０３のソース領域又はドレイン領域と電気的に接続する配線１７０４〜１７０９を形成する。次に、配線１７０４〜１７０９を覆うように絶縁層１０９を形成し、絶縁層１０９上に配線１７０９と電気的に接続する第１の電極１１０を形成する。次に、第１の電極１１０の端部及び絶縁層１０９を覆うように絶縁膜１１１（バンク、隔壁、障壁、土手などとも呼ばれる。）を形成する。
絶縁膜１１１としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又は珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素に結合されている水素がメチルやフェニルのような有機基に置換された有機シロキサン系の絶縁性材料を用いることができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。本実施の形態では、感光性ポリイミドを用いて、平坦な領域で膜厚が１．５μｍとなるように絶縁膜１１１を形成する。
また、絶縁膜１１１は曲率半径が連続的に変化する形状が好ましく、絶縁膜１１１上に形成される電界発光層１１２（有機化合物を含む層）、第２の電極１１３の被覆性を向上させることができる。
また、信頼性をさらに向上させるために、電界発光層１１２を形成する前に第１の電極１１０及び絶縁膜１１１に対して、高密度プラズマ装置を用いて窒化処理又は酸化処理を行うとよい。第１の電極１１０を高密度プラズマ装置を用いて窒化又は酸化することで、電極の表面改質の際のプラズマダメージが少なく、より欠陥の少ない表面を得ることができるため、本実施の形態の発光素子による表示は高精細で表示ムラが少ない。さらに、絶縁膜１１１を窒化した場合、絶縁膜１１１の表面が改質され、絶縁膜内部への水分の吸収を抑えることができる。また、絶縁膜１１１を酸化した場合、膜が強固になり、有機ガスの放出を抑えることができる。本実施の形態では、高密度プラズマ装置を用いることでプラズマダメージの少ない処理を行うことが可能である。ここで、絶縁膜１１１表面に対して、酸化処理を行うか、窒化処理を行うかは絶縁膜の材料及び効果を考えて適宜選択すればよい。
次に、第１の電極１１０上に電界発光層１１２を形成する。なお、図１４では１画素しか図示していないが、本実施の形態では赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色に対応した電界発光層を作り分けている。本実施の形態では電界発光層１１２として、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の発光を示す材料を、蒸着マスクを用いた蒸着法によって、それぞれ選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料は、蒸着マスクを用いた蒸着法によってそれぞれ選択的に形成する方法や、液滴吐出法により形成することができる。液滴吐出法の場合、マスクを用いずにＲＧＢの塗り分けを行うことができるという利点がある。本実施の形態では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の発光を示す材料を蒸着法によってそれぞれ形成する。
なお、電界発光層の蒸着前に、不活性ガスを主成分とし、酸素の濃度が５％以下且つ水の濃度が１％以下とする雰囲気で加熱処理を行い、水分などを除去することが好ましい。本実施の形態では、３００℃で１時間加熱処理を行う。
次に、電界発光層１１２の上に導電膜からなる第２の電極１１３を形成する。第２の電極１１３としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａＮ）を用いればよい。こうして第１の電極１１０、電界発光層１１２及び第２の電極１１３からなる発光素子が形成される。
図１４に示す表示装置において、発光素子から発した光は、基板１０１と第１の電極１１０の間に形成された膜を透過して第１の電極１１０側から矢印の方向に射出される。
また、第２の電極１１３を覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、窒化珪素、酸化珪素、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層を用いることができる。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されるシロキサンを用いてもよい。シロキサンは、置換基として少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基としてフルオロ基、又は少なくとも水素を含む有機基とフルオロ基とを用いてもよい。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層１１２の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、電界発光層１１２の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層１１２が酸化するといった問題を防止することができる。
次に、発光素子が形成された基板１０１と、封止基板とをシール材によって固着し、発光素子を封止する。断面からの水分の侵入がシール材によって遮断されるので、発光素子の劣化が防止でき、表示装置の信頼性が向上する。なお、シール材で囲まれた領域には充填材を充填してもよく、窒素雰囲気下で封止することによって、窒素等を封入してもよい。また充填材は、液状の状態で滴下し、表示装置内に充填することもできる。本実施の形態は、下面射出型のため、透光性を有する充填材を使用する必要はないが、充填材を透過して光を取り出す構造の場合は、透光性を有す材料を用いて充填材を形成する必要がある。充填材の一例としては、可視光硬化、紫外線硬化または熱硬化のエポキシ樹脂が挙げられる。以上の工程において、発光素子を有する表示装置が完成する。
また、素子の水分による劣化を防ぐためにＥＬ表示パネル内に乾燥剤を設置することが好ましい。本実施の形態では、画素領域を取り囲むように封止基板に形成された凹部に乾燥剤を設置し、薄型化を妨げない構成とする。また、ゲート配線層に対応する領域にも乾燥剤を設置することにより吸水面積を広く取ることができ、吸水効果が高い。また、直接発光しないゲート配線層上に乾燥剤を形成しているので、光取り出し効率を低下させることもない。
なお、発光素子を封止する処理とは、発光素子を水分から保護するための処理であり、カバー材で機械的に封入する方法、熱硬化性樹脂又は紫外光硬化性樹脂で封入する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法のいずれかを用いる。封止基板又はカバー材としては、ガラス、セラミックス、プラスチックもしくは金属を用いることができるが、カバー材側に光を放射させる場合は透光性でなければならない。また、カバー材と上記発光素子が形成された基板とは熱硬化性樹脂又は紫外光硬化性樹脂等のシール材を用いて貼り合わせられ、熱処理又は紫外光照射処理によって樹脂を硬化させて密閉空間を形成する。この密閉空間の中に酸化バリウムに代表される吸湿材を設けることも有効である。この吸湿材は、シール材の上に接して設けても良いし、発光素子よりの光を妨げないような、隔壁の上や周辺部に設けても良い。さらに、カバー材と発光素子の形成された基板との空間を熱硬化性樹脂若しくは紫外光硬化性樹脂で充填することも可能である。この場合、熱硬化性樹脂若しくは紫外光硬化性樹脂の中に酸化バリウムに代表される吸湿材を添加しておくことは有効である。
本実施の形態で示すＴＦＴ１７０１〜１７０３は実施の形態１〜５のいずれかの方法で作製されており、ソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。また、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。従って、特性のよいＥＬ表示装置を容易に作製することができる。
（実施の形態７）
本実施の形態では、実施の形態１で作製した半導体装置を用いて、透過型液晶表示装置を作製する方法について説明する。もちろん、実施の形態２〜５で作製した半導体装置を用いることもできる。
まず、実施の形態１と同様にＴＦＴ１７０１〜１７０３と、ＴＦＴ１７０１〜１７０３を覆う絶縁層１７１０と、ＴＦＴ１７０１〜１７０３のソース領域又はドレイン領域と電気的に接続する配線１７０４〜１７０９を形成する（図１５）。次に、配線１７０４〜１７０９を覆うように絶縁層１０９を形成し、絶縁層１０９上に配線１７０９と電気的に接続する第１の電極１１０を形成する。本実施の形態では、第１の電極１１０の材料として、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）を用いる。次に、図１５に示すように、絶縁層１０９及び第１の電極１１０上に配向膜１８０１を形成する。本実施の形態では、配向膜１８０１にポリイミドを用いた。次に対向基板１８０２を用意する。対向基板１８０２は、ガラス基板１８０３、透明導電膜からなる対向電極１８０４、配向膜１８０５とで構成される。
次に、上記工程により得たＴＦＴ基板１８０６と対向基板１８０２とをシール材を介して貼り合わせる。ここで、両基板の間隔を一定に保つために、配向膜１８０１と配向膜１８０５との間にスペーサを設けても良い。その後、両基板の間に液晶１８０７を注入し、封止材によって封止することで図１５に示すような透過型液晶表示装置が完成する。
なお、本実施の形態においては透過型の液晶表示装置について説明したが、本発明の液晶表示装置はこれに限定されない。第１の電極１１０として反射性を有する電極を用いたり、第１の電極１１０の上面又は下面に反射膜を設けることで、反射型液晶表示装置に用いることができる。また、半透過型液晶表示装置に用いてもよい。
本実施の形態で示すＴＦＴ１７０１〜１７０３は実施の形態１〜５のいずれかの方法で作製されており、ソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。また、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。従って、特性のよい液晶表示装置を容易に作製することができる。
（実施の形態８）
本実施の形態では、実施の形態１〜５のいずれかで説明した薄膜トランジスタ、記憶素子およびアンテナを含む無線通信可能な半導体装置の作製方法について、図面を参照して説明する。
本実施の形態で示す半導体装置を図１６に示す。なお、図１６（Ａ）は本実施の形態で示す半導体装置の上面構造の一例を示し、図１６（Ａ）の断面構造の一部を図１６（Ｂ）に示している。
本実施の形態において、半導体装置７００は集積回路部７０１、メモリ部７０２、アンテナ７０３を有している（図１６（Ａ））。なお、図１６（Ｂ）において、領域７０４は図１６（Ａ）の集積回路部７０１の断面構造の一部に対応し、領域７０５は図１６（Ａ）のメモリ部７０２の断面構造の一部に対応し、領域７０６は図１６（Ａ）のアンテナ７０３の断面構造の一部に対応している。
本実施の形態の半導体装置は、図１６（Ｂ）に示すように第１の基体７７５上に絶縁層７０３を介して設けられた薄膜トランジスタ（ＴＦＴ）７４４〜７４８と、薄膜トランジスタ７４４〜７４８上に設けられた絶縁膜７５０と、当該絶縁膜７５０上に設けられたソース電極又はドレイン電極として機能する導電膜７５２〜７６１とを有する。また、絶縁膜７５０及び導電膜７５２〜７６１上に設けられた絶縁膜７６２と、絶縁膜７６２上に設けられた導電膜７６３〜７６５と、絶縁膜７６２及び導電膜７６３、７６４の一部を覆うように設けられた絶縁膜７６６と、絶縁膜７６２上に設けられた記憶素子部７８９、７９０と、導電膜７６５上に設けられたアンテナとして機能する導電層７８６と、絶縁膜７６６、導電膜７７１及びアンテナとして機能する導電層７８６を覆うように設けられた絶縁膜７７２と、絶縁層７７２上に設けられた第２の基体７７６を有している。なお、第１の基体７７５及び第２の基体７７６とによって、半導体装置の集積回路部７０１、メモリ部７０２、アンテナ７０３は封止されている。
本実施の形態で示すＴＦＴ７４４〜７４８は実施の形態１〜５のいずれかの方法で作製されており、ソース電極又はドレイン電極の膜厚のばらつきや断線が防止された特性の良い半導体装置を容易に作製することができる。また、ソース領域又はドレイン領域に形成されたコンタクトホールの側面においてソース電極又はドレイン電極と接触させた場合、半導体膜の表面でエッチングを止める必要がないため、コンタクトホール形成時のエッチングの制御を容易に行うことができる。従って、特性の劣化が抑えられた半導体装置を容易に作製することができる。従って、特性のよい無線通信可能な半導体装置を容易に作製することができる。
本発明の半導体装置の構成を説明する上面図及び断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の構成を説明する上面図及び断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の構成を説明する断面図。 本発明の半導体装置の構成を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の作製工程を説明する断面図。 本発明の半導体装置の構成を説明する断面図。 本発明の半導体装置の構成を説明する断面図。 本発明の半導体装置の構成を説明する上面図及び断面図。 従来の半導体装置の構成を説明する断面図。
符号の説明
３０ 基板
３１ 絶縁層
３２ 半導体層
３３ ゲート絶縁層
３４ 導電層
３６ 絶縁層
２０３ 絶縁層
２０４ 導電層
２０５ 薄膜トランジスタ
３２ａ チャネル形成領域
３２ｂ 不純物領域
３２ｃ 不純物領域

Claims (5)

  1. 絶縁表面上に半導体層を形成し、
    前記半導体層上に第１の絶縁層を形成し、
    前記第１の絶縁層上にゲート電極を形成し、
    前記半導体層にシリサイド領域を形成し、
    前記ゲート電極上に第２の絶縁層を形成し、
    前記第２の絶縁層上に段差を有するレジストを形成し、
    前記レジストをマスクとして、前記第２の絶縁層をエッチングして、段差を有する開口部を形成し、
    前記第２の絶縁層上に、前記開口部を介して、前記シリサイド領域と接し、かつ、前記半導体層と電気的に接続される導電層を形成することを特徴とする半導体装置の作製方法。
  2. 絶縁表面上に第１の絶縁層を形成し、
    前記第１の絶縁層上に半導体層を形成し、
    前記半導体層上に第２の絶縁層を形成し、
    前記第２の絶縁層上にゲート電極を形成し、
    前記半導体層にシリサイド領域を形成し、
    前記ゲート電極上に第３の絶縁層を形成し、
    前記第３の絶縁層上に段差を有するレジストを形成し、
    前記レジストをマスクとして、前記第１の絶縁層、前記半導体層及び前記第３の絶縁層をエッチングして、段差を有する開口部を形成し、
    前記第３の絶縁層上に、前記開口部を介して、前記シリサイド領域と接し、かつ、前記半導体層と電気的に接続される導電層を形成することを特徴とする半導体装置の作製方法。
  3. 請求項１又は２において、
    前記開口部を、ドライエッチングを行うことにより形成することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一項において、
    前記半導体層の端部に絶縁物を形成することを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一項において、
    前記シリサイド領域は、前記半導体層の上面から下面までをシリサイド化することにより形成することを特徴とする半導体装置の作製方法。
JP2008060846A 2007-03-26 2008-03-11 半導体装置の作製方法 Expired - Fee Related JP5512930B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008060846A JP5512930B2 (ja) 2007-03-26 2008-03-11 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007079609 2007-03-26
JP2007079609 2007-03-26
JP2008060846A JP5512930B2 (ja) 2007-03-26 2008-03-11 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014065149A Division JP5779266B2 (ja) 2007-03-26 2014-03-27 半導体装置

Publications (3)

Publication Number Publication Date
JP2008270758A JP2008270758A (ja) 2008-11-06
JP2008270758A5 JP2008270758A5 (ja) 2011-04-21
JP5512930B2 true JP5512930B2 (ja) 2014-06-04

Family

ID=39792846

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008060846A Expired - Fee Related JP5512930B2 (ja) 2007-03-26 2008-03-11 半導体装置の作製方法
JP2014065149A Active JP5779266B2 (ja) 2007-03-26 2014-03-27 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014065149A Active JP5779266B2 (ja) 2007-03-26 2014-03-27 半導体装置

Country Status (3)

Country Link
US (3) US7709368B2 (ja)
JP (2) JP5512930B2 (ja)
KR (3) KR101471823B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8178927B2 (en) * 2008-05-14 2012-05-15 Qimonda Ag Integrated circuits having a contact structure having an elongate structure and methods for manufacturing the same
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013042696A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US9385856B2 (en) 2012-05-10 2016-07-05 Samsung Electronics Co., Ltd Method and apparatus for transmitting and receiving frame configuration information in TDD wireless communication system
KR102188065B1 (ko) * 2014-05-23 2020-12-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US10515849B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, interconnection structure and method for forming the same
CN109755260A (zh) * 2018-12-24 2019-05-14 惠科股份有限公司 一种显示面板、显示面板的制造方法和显示装置
CN115322094A (zh) 2021-01-27 2022-11-11 Ａｇｃ株式会社 他氟前列素的纯化方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121186A (en) 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
JPH0237707A (ja) * 1988-07-27 1990-02-07 Nec Corp 半導体装置の製造方法
JPH0276264A (ja) 1988-09-12 1990-03-15 Sony Corp Ｓｏｉ型半導体装置
JPH02268416A (ja) * 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JP2940880B2 (ja) 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP3277548B2 (ja) 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JPH0513762A (ja) 1991-07-05 1993-01-22 Sharp Corp 薄膜トランジスタにおけるコンタクトホールの形成方法
JP2776149B2 (ja) * 1992-06-15 1998-07-16 日本電気株式会社 半導体集積回路
TW232751B (en) 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5338702A (en) 1993-01-27 1994-08-16 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS
JP3452981B2 (ja) 1994-04-29 2003-10-06 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
US6337232B1 (en) 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
KR0168355B1 (ko) 1995-11-02 1999-02-01 김광호 반도체장치의 배선 형성방법
US6284591B1 (en) 1995-11-02 2001-09-04 Samsung Electromics Co., Ltd. Formation method of interconnection in semiconductor device
US6294799B1 (en) 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
US5940732A (en) 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
US6043164A (en) * 1996-06-10 2000-03-28 Sharp Laboratories Of America, Inc. Method for transferring a multi-level photoresist pattern
JPH10135475A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH1197704A (ja) * 1997-09-20 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW362258B (en) 1998-03-20 1999-06-21 United Microelectronics Corp Silicon trench contact structure on the insulation layer
US6235628B1 (en) 1999-01-05 2001-05-22 Advanced Micro Devices, Inc. Method of forming dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide middle etch stop layer
US6187663B1 (en) 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
FR2798512B1 (fr) 1999-09-14 2001-10-19 Commissariat Energie Atomique Procede de realisation d'une connexion en cuivre au travers d'une couche de materiau dielectrique d'un circuit integre
JP2001308330A (ja) 2000-04-19 2001-11-02 Oki Electric Ind Co Ltd 半導体集積回路装置
JP2001358212A (ja) * 2000-06-13 2001-12-26 Seiko Epson Corp 電極基板の製造方法、並びにこの製造方法により製造された電極基板、これを用いた液晶装置
JP3415602B2 (ja) 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
JP3586647B2 (ja) 2000-12-26 2004-11-10 Ｈｏｙａ株式会社 グレートーンマスク及びその製造方法
JP2002328396A (ja) 2001-04-26 2002-11-15 Nec Corp 液晶表示装置及びその製造方法
US7238557B2 (en) 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4369109B2 (ja) 2001-11-14 2009-11-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
JP4463493B2 (ja) 2002-04-15 2010-05-19 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7242021B2 (en) 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI263339B (en) 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
JP4565799B2 (ja) 2002-07-01 2010-10-20 大林精工株式会社 横電界方式液晶表示装置、その製造方法、走査露光装置およびミックス走査露光装置
JP2005109346A (ja) 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005109347A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN100499035C (zh) * 2003-10-03 2009-06-10 株式会社半导体能源研究所 半导体器件的制造方法
JP2005236202A (ja) * 2004-02-23 2005-09-02 Seiko Epson Corp 半導体装置およびその製造方法
JP4211674B2 (ja) 2004-05-12 2009-01-21 セイコーエプソン株式会社 半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器
US7297629B2 (en) 2004-09-15 2007-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra-thick metal-copper dual damascene process
JP2006228921A (ja) * 2005-02-17 2006-08-31 Seiko Epson Corp 電気光学装置及びその製造方法、並びに電子機器
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
JP5154000B2 (ja) 2005-05-13 2013-02-27 ラピスセミコンダクタ株式会社 半導体装置
JP2007013091A (ja) * 2005-05-31 2007-01-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7863188B2 (en) * 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9034729B2 (en) 2006-08-25 2015-05-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacturing the same
JP5512931B2 (ja) 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US20100176461A1 (en) 2010-07-15
KR101471823B1 (ko) 2014-12-11
KR20140093921A (ko) 2014-07-29
US7709368B2 (en) 2010-05-04
US8581413B2 (en) 2013-11-12
KR101425850B1 (ko) 2014-08-01
KR101522860B1 (ko) 2015-05-26
KR20080087684A (ko) 2008-10-01
JP2008270758A (ja) 2008-11-06
JP2014160837A (ja) 2014-09-04
KR20140051882A (ko) 2014-05-02
US20080237876A1 (en) 2008-10-02
US7969012B2 (en) 2011-06-28
JP5779266B2 (ja) 2015-09-16
US20110248345A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
JP7263470B2 (ja) 半導体装置
JP5512930B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110303

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140327

R150 Certificate of patent or registration of utility model

Ref document number: 5512930

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees