JP2808620B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、第１
導電型のMISトランジスタと第２導電型のMISトランジス
タとを有する半導体装置の製造方法に関するものであ
る。
導電型のMISトランジスタと第２導電型のMISトランジス
タとを有する半導体装置の製造方法に関するものであ
る。
本発明は、第１導電型のMISトランジスタと第２導電
型のMISトランジスタとを有する半導体装置の製造方法
において、上記第１導電型のMISトランジスタのチャネ
ル領域の下部に空乏層の広がりを抑えるための第２導電
型の不純物導入部を形成すると同時に、上記第２導電型
のMISトランジスタのソース領域及びドレイン領域の少
なくとも一部に接するソース領域及びドレイン領域より
も低不純物濃度の第２導電型の不純物導入部を形成して
いる。これによって、第２導電型のMISトランジスタの
ソース領域及びドレイン領域の接合容量の低減を図るこ
とができ、しかも工程の増加もない。
型のMISトランジスタとを有する半導体装置の製造方法
において、上記第１導電型のMISトランジスタのチャネ
ル領域の下部に空乏層の広がりを抑えるための第２導電
型の不純物導入部を形成すると同時に、上記第２導電型
のMISトランジスタのソース領域及びドレイン領域の少
なくとも一部に接するソース領域及びドレイン領域より
も低不純物濃度の第２導電型の不純物導入部を形成して
いる。これによって、第２導電型のMISトランジスタの
ソース領域及びドレイン領域の接合容量の低減を図るこ
とができ、しかも工程の増加もない。
〔従来の技術〕 近年、MOSLSIにおいては、MOSトランジスタの微細化
に伴う短チャネル効果を防止するために、不純物を導入
することによりチャネル領域の下部の不純物濃度を高く
して、特にドレイン領域側からの空乏層の広がりを抑え
る技術が用いられている。
に伴う短チャネル効果を防止するために、不純物を導入
することによりチャネル領域の下部の不純物濃度を高く
して、特にドレイン領域側からの空乏層の広がりを抑え
る技術が用いられている。
第３図Ａ〜第３図Ｃはこの技術を用いた従来のCMOSLS
Iの製造方法を示す。この方法によれば、第３図Ａに示
すように、まずｐ型シリコン（Si）基板101中にｎウエ
ル102を形成した後、このｐ型Si基板101の表面を選択的
に熱酸化することによりSiO2膜のようなフィールド絶縁
膜103を形成して素子間分離を行う。次に、このフィー
ルド絶縁膜103で囲まれた活性領域の表面に熱酸化によ
りSiO2膜のようなゲート絶縁膜104を形成する。次に、
空乏層の広がりを抑えるための不純物導入部（以下単に
「高不純物濃度部」ともいう。）の形成予定領域に対応
する部分が開口したレジストパターン105を形成した
後、このレジストパターン105をマスクとしてｎウエル1
02中に例えばリン（Ｐ）のようなｎ型不純物を高エネル
ギーで選択的にイオン注入する。この後、レジストパタ
ーン105を除去する。
Iの製造方法を示す。この方法によれば、第３図Ａに示
すように、まずｐ型シリコン（Si）基板101中にｎウエ
ル102を形成した後、このｐ型Si基板101の表面を選択的
に熱酸化することによりSiO2膜のようなフィールド絶縁
膜103を形成して素子間分離を行う。次に、このフィー
ルド絶縁膜103で囲まれた活性領域の表面に熱酸化によ
りSiO2膜のようなゲート絶縁膜104を形成する。次に、
空乏層の広がりを抑えるための不純物導入部（以下単に
「高不純物濃度部」ともいう。）の形成予定領域に対応
する部分が開口したレジストパターン105を形成した
後、このレジストパターン105をマスクとしてｎウエル1
02中に例えばリン（Ｐ）のようなｎ型不純物を高エネル
ギーで選択的にイオン注入する。この後、レジストパタ
ーン105を除去する。
次に第３図Ｂに示すように、ゲート絶縁膜104上にゲ
ート電極106,107を形成する。
ート電極106,107を形成する。
次に、まず例えばｎチャネルMOSFET形成部の表面をレ
ジスト等により覆った状態で例えばホウ素（Ｂ）のよう
なｐ型不純物をｐチャネルMOSFET形成部のｎウエル102
中に高濃度にイオン注入した後、同様な方法でｎチャネ
ルMOSFET形成部のｐ型Si基板101中に例えばヒ素（As）
のようなｎ型不純物を高濃度にイオン注入する。この
後、熱処理を行うことによりこれらの注入不純物を電気
的に活性化させる。これによって、第３図Ｃに示すよう
に、ゲート電極106に対して自己整合的に例えばp+型の
ソース領域108及びドレイン領域109が形成されるととも
に、ゲート電極107に対して自己整合的に例えばn+型の
ソース領域110及びドレイン領域111が形成される。これ
と同時に、ｐチャネルMOSFETのチャネル領域の下部にｎ
ウエル102よりも不純物濃度の高いｎ型の高不純物濃度
部112が形成される。この高不純物濃度部112により、空
乏層の広がりが抑えられ、短チャネル効果が防止され
る。これらのゲート電極106、ソース領域108及びドレイ
ン領域109によりｐチャネルMOSFETT1が構成され、ゲー
ト電極107、ソース領域110及びドレイン領域111により
ｎチャネルMOSFETT2が構成される。
ジスト等により覆った状態で例えばホウ素（Ｂ）のよう
なｐ型不純物をｐチャネルMOSFET形成部のｎウエル102
中に高濃度にイオン注入した後、同様な方法でｎチャネ
ルMOSFET形成部のｐ型Si基板101中に例えばヒ素（As）
のようなｎ型不純物を高濃度にイオン注入する。この
後、熱処理を行うことによりこれらの注入不純物を電気
的に活性化させる。これによって、第３図Ｃに示すよう
に、ゲート電極106に対して自己整合的に例えばp+型の
ソース領域108及びドレイン領域109が形成されるととも
に、ゲート電極107に対して自己整合的に例えばn+型の
ソース領域110及びドレイン領域111が形成される。これ
と同時に、ｐチャネルMOSFETのチャネル領域の下部にｎ
ウエル102よりも不純物濃度の高いｎ型の高不純物濃度
部112が形成される。この高不純物濃度部112により、空
乏層の広がりが抑えられ、短チャネル効果が防止され
る。これらのゲート電極106、ソース領域108及びドレイ
ン領域109によりｐチャネルMOSFETT1が構成され、ゲー
ト電極107、ソース領域110及びドレイン領域111により
ｎチャネルMOSFETT2が構成される。
上述の従来の製造方法により製造されたCMOSLSIで
は、ｎチャネルMOSFETT2のソース領域110及びドレイン
領域111の接合容量が大きく、これがこのｎチャネルMOS
FETT2の動作速度を低下させる一つの要因となってい
た。これらのソース領域110及びドレイン領域111の接合
容量の低減のためには、これらのソース領域110及びド
レイン領域111にこれらのソース領域110及びドレイン領
域111よりも低不純物濃度の不純物導入部（以下単に
「低不純物濃度部」ともいう。）を形成して接合部の空
乏層の幅を大きくすることが考えられるが、この低不純
物濃度部を形成するための工程が新たに必要となるの
で、工程の増加を招いてしまう。
は、ｎチャネルMOSFETT2のソース領域110及びドレイン
領域111の接合容量が大きく、これがこのｎチャネルMOS
FETT2の動作速度を低下させる一つの要因となってい
た。これらのソース領域110及びドレイン領域111の接合
容量の低減のためには、これらのソース領域110及びド
レイン領域111にこれらのソース領域110及びドレイン領
域111よりも低不純物濃度の不純物導入部（以下単に
「低不純物濃度部」ともいう。）を形成して接合部の空
乏層の幅を大きくすることが考えられるが、この低不純
物濃度部を形成するための工程が新たに必要となるの
で、工程の増加を招いてしまう。
従って本発明の目的は、第１導電型のMISトランジス
タのチャネル領域の下部に空乏層の広がりを抑えるため
の不純物導入部を形成する場合に、第２導電型のMISト
ランジスタのソース領域及びドレイン領域の接合容量の
低減を図ることができ、しかも工程の増加もない半導体
装置の製造方法を提供することにある。
タのチャネル領域の下部に空乏層の広がりを抑えるため
の不純物導入部を形成する場合に、第２導電型のMISト
ランジスタのソース領域及びドレイン領域の接合容量の
低減を図ることができ、しかも工程の増加もない半導体
装置の製造方法を提供することにある。
上記課題を解決するため、本発明は、第１導電型のMI
Sトランジスタ（Q1）と第２導電型のMISトランジスタ
（Q2）とを有する半導体装置の製造方法において、第１
導電型のMISトランジスタ（Q1）のチャネル領域の下部
に空乏層の広がりを抑えるための第２導電型の不純物導
入部（12）を形成すると同時に、第２導電型のMISトラ
ンジスタ（Q2）のソース領域（10）及びドレイン領域
（11）の少なくとも一部に接するソース領域（10）及び
ドレイン領域（11）よりも低不純物濃度の第２導電型の
不純物導入部（10a,11a）を形成している。
Sトランジスタ（Q1）と第２導電型のMISトランジスタ
（Q2）とを有する半導体装置の製造方法において、第１
導電型のMISトランジスタ（Q1）のチャネル領域の下部
に空乏層の広がりを抑えるための第２導電型の不純物導
入部（12）を形成すると同時に、第２導電型のMISトラ
ンジスタ（Q2）のソース領域（10）及びドレイン領域
（11）の少なくとも一部に接するソース領域（10）及び
ドレイン領域（11）よりも低不純物濃度の第２導電型の
不純物導入部（10a,11a）を形成している。
上記した手段によれば、第２導電型のMISトランジス
タ（Q2）のソース領域（10）及びドレイン領域（11）の
少なくとも一部に接するソース領域（10）及びドレイン
領域（11）よりも低不純物濃度の第２導電型の不純物導
入部（10a,11a）を形成しているので、これらの不純物
導入部（10a,11a）の接合の空乏層の幅は大きくなり、
従ってこの分だけこれらのソース領域（10）及びドレイ
ン領域（11）の接合容量の低減を図ることができる。し
かも、これらの不純物導入部（10a,11a）は、空乏層の
広がりを抑えるための第２導電型の不純物導入部（12）
と同時に形成しているので、工程の増加もない。
タ（Q2）のソース領域（10）及びドレイン領域（11）の
少なくとも一部に接するソース領域（10）及びドレイン
領域（11）よりも低不純物濃度の第２導電型の不純物導
入部（10a,11a）を形成しているので、これらの不純物
導入部（10a,11a）の接合の空乏層の幅は大きくなり、
従ってこの分だけこれらのソース領域（10）及びドレイ
ン領域（11）の接合容量の低減を図ることができる。し
かも、これらの不純物導入部（10a,11a）は、空乏層の
広がりを抑えるための第２導電型の不純物導入部（12）
と同時に形成しているので、工程の増加もない。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、本発明をCMOSLSIの製造に適
用した実施例である。
説明する。この実施例は、本発明をCMOSLSIの製造に適
用した実施例である。
本実施例においては、第１図Ａに示すように、まず例
えばｐ型Si基板のような半導体基板１中に例えばＰのよ
うなｎ型不純物を選択的にイオン注入することによりｎ
ウエル２を形成した後、この半導体基板１の表面を選択
的に熱酸化することにより例えばSiO2膜のようなフィー
ルド絶縁膜３を形成して素子間分離を行う。なお、半導
体基板１の不純物濃度は例えば1015〜1016cm-3程度であ
り、ｎウエル２の不純物濃度もこれと同程度である。次
に、このフィールド絶縁膜３で囲まれた活性領域の表面
に熱酸化により例えばSiO2膜のようなゲート絶縁膜４を
形成する。次に、後述の空乏層の広がりを抑えるための
高不純物濃度部の形成予定領域に対応する部分及び後述
のｎチャネルMOSFETのソース領域及びドレイン領域の形
成予定領域に対応する部分が開口したレジストパターン
５を形成した後、このレジストパターン５をマスクとし
てｎウエル２中に例えばＰのようなｎ型不純物を選択的
にイオン注入する。このイオン注入は、例えばエネルギ
ー300keV、ドーズ量２×1012cm-2程度の条件で行う。こ
の後、レジストパターン５を除去する。
えばｐ型Si基板のような半導体基板１中に例えばＰのよ
うなｎ型不純物を選択的にイオン注入することによりｎ
ウエル２を形成した後、この半導体基板１の表面を選択
的に熱酸化することにより例えばSiO2膜のようなフィー
ルド絶縁膜３を形成して素子間分離を行う。なお、半導
体基板１の不純物濃度は例えば1015〜1016cm-3程度であ
り、ｎウエル２の不純物濃度もこれと同程度である。次
に、このフィールド絶縁膜３で囲まれた活性領域の表面
に熱酸化により例えばSiO2膜のようなゲート絶縁膜４を
形成する。次に、後述の空乏層の広がりを抑えるための
高不純物濃度部の形成予定領域に対応する部分及び後述
のｎチャネルMOSFETのソース領域及びドレイン領域の形
成予定領域に対応する部分が開口したレジストパターン
５を形成した後、このレジストパターン５をマスクとし
てｎウエル２中に例えばＰのようなｎ型不純物を選択的
にイオン注入する。このイオン注入は、例えばエネルギ
ー300keV、ドーズ量２×1012cm-2程度の条件で行う。こ
の後、レジストパターン５を除去する。
次に第１図Ｂに示すように、例えば不純物をドープし
た多結晶Si膜を全面に形成した後、この多結晶Si膜をエ
ッチングにより所定形状にパターンニングして多結晶Si
膜から成るゲート電極6,7を形成する。なお、これらの
ゲート電極6,7は、多結晶Si膜の上に高融点金属シリサ
イド膜を重ねたポリサイド膜により構成することも可能
である。
た多結晶Si膜を全面に形成した後、この多結晶Si膜をエ
ッチングにより所定形状にパターンニングして多結晶Si
膜から成るゲート電極6,7を形成する。なお、これらの
ゲート電極6,7は、多結晶Si膜の上に高融点金属シリサ
イド膜を重ねたポリサイド膜により構成することも可能
である。
次に、まず例えばｎチャネルMOSFET形成部の表面をレ
ジスト等により覆った状態で例えばＢのようなｐ型不純
物をｐチャネルMOSFET形成部のｎウエル２中に高濃度に
イオン注入した後、同様な方法でｎチャネルMOSFET形成
部の半導体基板１中に例えばAsのようなｎ型不純物を高
濃度にイオン注入する。この後、熱処理を行うことによ
りこれらの注入不純物を電気的に活性化させる。これに
よって、第３図Ｃに示すように、ゲート電極６に対して
自己整合的に例えばp+型のソース領域８及びドレイン領
域９が形成されるとともに、ゲート電極７に対して自己
整合的に例えばn+型のソース領域10及びドレイン領域11
が形成される。これと同時に、ｐチャネルMOSFETのチャ
ネル領域の下部にｎウエル２よりも不純物濃度の高いｎ
型の高不純物濃度部12が形成される。この高不純物濃度
部12により、空乏層の広がりが抑えられ、短チャネル効
果が防止される。この高不純物濃度部12の不純物濃度は
例えば1017cm-3程度である。本実施例においては、この
高不純物濃度部12が形成されると同時に、ｎチャネルMO
SFETのソース領域10及びドレイン領域11の下部のほぼ全
体に接する例えばn-型の低不純物濃度部10a,11aが形成
される。この場合、高不純物濃度のソース領域10及びド
レイン領域11とこれらの低不純物濃度部10a,11aとの全
体がソース領域及びドレイン領域として働く。
ジスト等により覆った状態で例えばＢのようなｐ型不純
物をｐチャネルMOSFET形成部のｎウエル２中に高濃度に
イオン注入した後、同様な方法でｎチャネルMOSFET形成
部の半導体基板１中に例えばAsのようなｎ型不純物を高
濃度にイオン注入する。この後、熱処理を行うことによ
りこれらの注入不純物を電気的に活性化させる。これに
よって、第３図Ｃに示すように、ゲート電極６に対して
自己整合的に例えばp+型のソース領域８及びドレイン領
域９が形成されるとともに、ゲート電極７に対して自己
整合的に例えばn+型のソース領域10及びドレイン領域11
が形成される。これと同時に、ｐチャネルMOSFETのチャ
ネル領域の下部にｎウエル２よりも不純物濃度の高いｎ
型の高不純物濃度部12が形成される。この高不純物濃度
部12により、空乏層の広がりが抑えられ、短チャネル効
果が防止される。この高不純物濃度部12の不純物濃度は
例えば1017cm-3程度である。本実施例においては、この
高不純物濃度部12が形成されると同時に、ｎチャネルMO
SFETのソース領域10及びドレイン領域11の下部のほぼ全
体に接する例えばn-型の低不純物濃度部10a,11aが形成
される。この場合、高不純物濃度のソース領域10及びド
レイン領域11とこれらの低不純物濃度部10a,11aとの全
体がソース領域及びドレイン領域として働く。
また、ゲート電極６、ソース領域８及びドレイン領域
９によりｐチャネルMOSFETQ1が構成され、ゲート電極
７、ソース領域10及びドレイン領域11によりｎチャネル
MOSFETQ2が構成される。
９によりｐチャネルMOSFETQ1が構成され、ゲート電極
７、ソース領域10及びドレイン領域11によりｎチャネル
MOSFETQ2が構成される。
第２図は、上述のｎチャネルMOSFETQ2の低不純物濃度
部10a,11aを含めたソース領域10またはドレイン領域11
の深さ方向の不純物濃度分布の一例を示す。第２図に示
すように、低不純物濃度部10a,11aが形成されているこ
とにより、ソース領域10またはドレイン領域11の不純物
濃度分布は二段階になっており、半導体基板１との接合
部では不純物濃度部10a,11aを形成しない場合に比べて
不純物濃度がかなり低くなっているのがわかる。
部10a,11aを含めたソース領域10またはドレイン領域11
の深さ方向の不純物濃度分布の一例を示す。第２図に示
すように、低不純物濃度部10a,11aが形成されているこ
とにより、ソース領域10またはドレイン領域11の不純物
濃度分布は二段階になっており、半導体基板１との接合
部では不純物濃度部10a,11aを形成しない場合に比べて
不純物濃度がかなり低くなっているのがわかる。
以上のように、本実施例によれば、ｐチャネルMOSFET
Q1において空乏層の広がりを抑えるためのｎ型の高不純
物濃度部12を形成すると同時に、ｎチャネルMOSFETQ2の
ソース領域10及びドレイン領域11の低不純物濃度部10a,
11aを形成しているので、これらの低不純物濃度部10a,1
1aの接合の空乏層の幅は大きくなり、従ってこの分だけ
これらのソース領域10及びドレイン領域11の接合容量の
低減を図ることができる。しかも、これらの低不純物濃
度部10a,11aは、一回のイオン注入により高不純物濃度
部10a,11aと同時に形成しているので、工程の増加はな
い。
Q1において空乏層の広がりを抑えるためのｎ型の高不純
物濃度部12を形成すると同時に、ｎチャネルMOSFETQ2の
ソース領域10及びドレイン領域11の低不純物濃度部10a,
11aを形成しているので、これらの低不純物濃度部10a,1
1aの接合の空乏層の幅は大きくなり、従ってこの分だけ
これらのソース領域10及びドレイン領域11の接合容量の
低減を図ることができる。しかも、これらの低不純物濃
度部10a,11aは、一回のイオン注入により高不純物濃度
部10a,11aと同時に形成しているので、工程の増加はな
い。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ｐチャネルMOSFET
Q1のチャネル領域の下部に空乏層の広がりを抑えるため
の高不純物濃度部12を形成する場合について説明した
が、ｎチャネルMOSFETのチャネル領域の下部に空乏層の
広がりを抑えるためのｐ型の高不純物濃度部を形成する
場合にも本発明を適用することが可能である。この場合
には、このｐ型の高不純物濃度部を形成すると同時に、
ｐチャネルMOSFETのソース領域８及びドレイン領域９に
低不純物濃度部を形成する。また、上述の実施例におい
ては、本発明をCMOSLSIの製造に適用した場合について
説明したが、本発明は、バイポーラ−CMOSLSIは勿論、
一般に第１及び第２導電型のMISトランジスタを有する
各種の半導体装置の製造に適用することが可能である。
Q1のチャネル領域の下部に空乏層の広がりを抑えるため
の高不純物濃度部12を形成する場合について説明した
が、ｎチャネルMOSFETのチャネル領域の下部に空乏層の
広がりを抑えるためのｐ型の高不純物濃度部を形成する
場合にも本発明を適用することが可能である。この場合
には、このｐ型の高不純物濃度部を形成すると同時に、
ｐチャネルMOSFETのソース領域８及びドレイン領域９に
低不純物濃度部を形成する。また、上述の実施例におい
ては、本発明をCMOSLSIの製造に適用した場合について
説明したが、本発明は、バイポーラ−CMOSLSIは勿論、
一般に第１及び第２導電型のMISトランジスタを有する
各種の半導体装置の製造に適用することが可能である。
以上説明したように、本発明によれば、第１導電型の
MISトランジスタのチャネル領域の下部に空乏層の広が
りを抑えるための第２導電型の不純物導入部を形成する
と同時に、第２導電型のMISトランジスタのソース領域
及びドレイン領域の少なくとも一部に接するソース領域
及びドレイン領域よりも低不純物濃度の第２導電型の不
純物導入部を形成しているので、第２導電型のMISトラ
ンジスタのソース領域及びドレイン領域の接合容量の低
減を図ることができ、しかも製造工程の増加もない。
MISトランジスタのチャネル領域の下部に空乏層の広が
りを抑えるための第２導電型の不純物導入部を形成する
と同時に、第２導電型のMISトランジスタのソース領域
及びドレイン領域の少なくとも一部に接するソース領域
及びドレイン領域よりも低不純物濃度の第２導電型の不
純物導入部を形成しているので、第２導電型のMISトラ
ンジスタのソース領域及びドレイン領域の接合容量の低
減を図ることができ、しかも製造工程の増加もない。
第１図Ａ〜第１図Ｃは本発明の一実施例によるCMOSLSI
の製造方法を工程順に説明するための断面図、第２図は
第１図Ａ〜第１図Ｃに示す製造方法により製造されたCM
OSLSIにおけるｎチャネルMOSFETのソース領域またはド
レイン領域の深さ方向の不純物濃度分布の一例を示すグ
ラフ、第３図Ａ〜第３図Ｃは従来のCMOSLSIの製造方法
を工程順に説明するための断面図である。 図面における主要な符号の説明 1:半導体装置、2:nウエル、3:フィールド絶縁膜、5:レ
ジストパターン、6,7:ゲート電極、8,10:ソース領域、
9,11:ドレイン領域、10a,11a:低不純物濃度部、Q1:pチ
ャネルMOSFET、Q2:nチャネルMOSFET。
の製造方法を工程順に説明するための断面図、第２図は
第１図Ａ〜第１図Ｃに示す製造方法により製造されたCM
OSLSIにおけるｎチャネルMOSFETのソース領域またはド
レイン領域の深さ方向の不純物濃度分布の一例を示すグ
ラフ、第３図Ａ〜第３図Ｃは従来のCMOSLSIの製造方法
を工程順に説明するための断面図である。 図面における主要な符号の説明 1:半導体装置、2:nウエル、3:フィールド絶縁膜、5:レ
ジストパターン、6,7:ゲート電極、8,10:ソース領域、
9,11:ドレイン領域、10a,11a:低不純物濃度部、Q1:pチ
ャネルMOSFET、Q2:nチャネルMOSFET。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】第１導電型のMISトランジスタと第２導電
型のMISトランジスタとを有する半導体装置の製造方法
において、 上記第１導電型のMISトランジスタのチャネル領域の下
部に空乏層の広がりを抑えるための第２導電型の不純物
導入部を形成すると同時に、上記第２導電型のMISトラ
ンジスタのソース領域及びドレイン領域の少なくとも一
部に接する上記ソース領域及び上記ドレイン領域よりも
低不純物濃度の第２導電型の不純物導入部を形成するよ
うにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289386A JP2808620B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289386A JP2808620B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134865A JPH02134865A (ja) | 1990-05-23 |
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Family Applications (1)
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1988
- 1988-11-16 JP JP63289386A patent/JP2808620B2/ja not_active Expired - Fee Related
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| JPH02134865A (ja) | 1990-05-23 |
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