JP2852901B2 - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴに係
り、特に短チャネル特性の改善に適したＦＥＴの製造方
法に関する。
り、特に短チャネル特性の改善に適したＦＥＴの製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路の製造技術がサブミクロ
ンの水準に発展するに伴って素子の大きさが減少し、こ
れによりトランジスタのソースとドレインとの間隔が近
くなると、所望しない素子の特性変化が生ずる。その代
表的なものが短チャネル効果である。
ンの水準に発展するに伴って素子の大きさが減少し、こ
れによりトランジスタのソースとドレインとの間隔が近
くなると、所望しない素子の特性変化が生ずる。その代
表的なものが短チャネル効果である。
【０００３】以下、従来のＦＥＴの製造方法を添付図面
に基づいて説明する。図１（ａ）−（ｄ）は従来のＦＥ
Ｔの製造方法を示す工程断面図である。図１（ａ）に示
すように、Ｎ導電形の半導体基板１上に窒化膜（図示し
ない）を蒸着する。そして、窒化膜の上部に感光膜（図
示しない）を塗布した後、フォトリソグラフィ工程によ
って窒化膜を選択的に除去してフィールド領域と活性領
域を定める。次に、Ｎ形半導体基板１のフィールド領域
にフィールドイオン注入を施して選択酸化法（ＬＯＣＯ
Ｓ）によりフィールド酸化膜２を形成する。次に、活性
領域にしきい値電圧ＶT 調節用イオン注入を施す。
に基づいて説明する。図１（ａ）−（ｄ）は従来のＦＥ
Ｔの製造方法を示す工程断面図である。図１（ａ）に示
すように、Ｎ導電形の半導体基板１上に窒化膜（図示し
ない）を蒸着する。そして、窒化膜の上部に感光膜（図
示しない）を塗布した後、フォトリソグラフィ工程によ
って窒化膜を選択的に除去してフィールド領域と活性領
域を定める。次に、Ｎ形半導体基板１のフィールド領域
にフィールドイオン注入を施して選択酸化法（ＬＯＣＯ
Ｓ）によりフィールド酸化膜２を形成する。次に、活性
領域にしきい値電圧ＶT 調節用イオン注入を施す。
【０００４】図１（ｂ）に示すように、半導体基板１上
の活性領域にゲート酸化膜３を成長させた後、ゲート酸
化膜３の上に不純物をドープしていない多結晶シリコン
４を蒸着する。多結晶シリコン４の上部に感光膜（図示
しない）を塗布しフォトリソグラフィ及びエッチング工
程によって不要な多結晶シリコン４を選択的に除去して
ゲート電極４ａを形成する。この多結晶シリコン４の除
去に際して、活性領域の半導体基板１が露出しないよう
に所定の深さだけエッチングする。
の活性領域にゲート酸化膜３を成長させた後、ゲート酸
化膜３の上に不純物をドープしていない多結晶シリコン
４を蒸着する。多結晶シリコン４の上部に感光膜（図示
しない）を塗布しフォトリソグラフィ及びエッチング工
程によって不要な多結晶シリコン４を選択的に除去して
ゲート電極４ａを形成する。この多結晶シリコン４の除
去に際して、活性領域の半導体基板１が露出しないよう
に所定の深さだけエッチングする。
【０００５】次に、図１（ｃ）に示すように、前記ゲー
ト電極４ａを含んだ全面にＬＤＤ領域の形成のための低
濃度Ｐ- 導電形の不純物をイオン注入して低濃度Ｐ導電
形の不純物拡散領域５を形成する。そして、ゲート電極
４ａを含んだ全面にＣＶＤ法によって酸化膜（図示しな
い）を蒸着する。
ト電極４ａを含んだ全面にＬＤＤ領域の形成のための低
濃度Ｐ- 導電形の不純物をイオン注入して低濃度Ｐ導電
形の不純物拡散領域５を形成する。そして、ゲート電極
４ａを含んだ全面にＣＶＤ法によって酸化膜（図示しな
い）を蒸着する。
【０００６】次に、図１（ｄ）に示すように、酸化膜を
エッチバックしてゲート電極４ａの側面にゲート側壁６
を形成する。その後、ゲート側壁６をマスクとして、ゲ
ート側壁６の両側に残っている多結晶シリコン４をエッ
チングして基板１を露出させる。次に、高濃度Ｐ+ 導電
形の不純物イオンを注入して前記ゲート電極４ａの両側
のＮ導電形の半導体基板１に高濃度Ｐ+ 導電形のソース
／ドレイン不純物領域７を形成する。
エッチバックしてゲート電極４ａの側面にゲート側壁６
を形成する。その後、ゲート側壁６をマスクとして、ゲ
ート側壁６の両側に残っている多結晶シリコン４をエッ
チングして基板１を露出させる。次に、高濃度Ｐ+ 導電
形の不純物イオンを注入して前記ゲート電極４ａの両側
のＮ導電形の半導体基板１に高濃度Ｐ+ 導電形のソース
／ドレイン不純物領域７を形成する。
【０００７】
【発明が解決しようとする課題】しかし、前記した従来
のＦＥＴの製造方法は、小さい原子のボロンをイオン注
入する場合、多結晶シリコンの結晶粒界に沿って前記ボ
ロンがゲート酸化膜や基板にまで浸透してしきい値電圧
ＶT を変化させ、かつゲート酸化膜の信頼性を低下させ
るという問題点があった。
のＦＥＴの製造方法は、小さい原子のボロンをイオン注
入する場合、多結晶シリコンの結晶粒界に沿って前記ボ
ロンがゲート酸化膜や基板にまで浸透してしきい値電圧
ＶT を変化させ、かつゲート酸化膜の信頼性を低下させ
るという問題点があった。
【０００８】前記問題点を解決するために、本発明の目
的は、Ｐ+ 導電形の不純物イオンの浸透を防止して短チ
ャネル特性を改善し、ゲート酸化膜の信頼性を向上させ
るに適したＦＥＴの製造方法を提供することである。
的は、Ｐ+ 導電形の不純物イオンの浸透を防止して短チ
ャネル特性を改善し、ゲート酸化膜の信頼性を向上させ
るに適したＦＥＴの製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明のＦＥＴの製造方法は、第１導電形の基板上に導電層
と半導体層を順次形成し、その半導体層をパターニング
してゲート電極を形成し、そのゲート電極をマスクとし
て基板に第２導電形の不純物イオンを低濃度に注入して
低濃度不純物領域を形成した後、前記ゲート電極の両側
壁に絶縁側壁スペーサを形成し、前記ゲート電極と絶縁
側壁スペーサをエッチングマスクとして基板に第２導電
形のＦＥＴイオンを高濃度に注入して高濃度不純物領域
を形成することを特徴とする。すなわち、基板とゲート
電極との間に導電層が残るようにする。
明のＦＥＴの製造方法は、第１導電形の基板上に導電層
と半導体層を順次形成し、その半導体層をパターニング
してゲート電極を形成し、そのゲート電極をマスクとし
て基板に第２導電形の不純物イオンを低濃度に注入して
低濃度不純物領域を形成した後、前記ゲート電極の両側
壁に絶縁側壁スペーサを形成し、前記ゲート電極と絶縁
側壁スペーサをエッチングマスクとして基板に第２導電
形のＦＥＴイオンを高濃度に注入して高濃度不純物領域
を形成することを特徴とする。すなわち、基板とゲート
電極との間に導電層が残るようにする。
【００１０】
【発明の実施の形態】以下、本発明のＦＥＴの製造方法
を添付図面に基づいて説明する。図２（ａ）−（ｄ）は
本発明の１実施形態によるＦＥＴの製造方法を示す工程
断面図である。まず、図２（ａ）に示すように、Ｎ導電
形の半導体基板１１上に通常のＬＯＣＯＳ形成工程によ
ってフィールド酸化膜１２を形成する。即ち、Ｎ形半導
体基板１１上に窒化膜（図示しない）を蒸着し、窒化膜
上に感光膜（図示しない）を塗布する。次に、感光膜を
パターニングして、素子の形成される活性領域と、素子
間の分離領域であるフィールド領域を定める。そして、
フォトリソグラフィ及びエッチング工程によってフィー
ルド領域の窒化膜を選択的に除去する。窒化膜をマスク
としてフィールドイオン注入を施した後、熱処理し、窒
化膜を除去すると、ＬＯＣＯＳ形成工程によるフィール
ド酸化膜１２が形成される。次に、Ｎ形半導体基板１１
の活性領域にしきい値電圧ＶT 調節用イオン注入を施
す。
を添付図面に基づいて説明する。図２（ａ）−（ｄ）は
本発明の１実施形態によるＦＥＴの製造方法を示す工程
断面図である。まず、図２（ａ）に示すように、Ｎ導電
形の半導体基板１１上に通常のＬＯＣＯＳ形成工程によ
ってフィールド酸化膜１２を形成する。即ち、Ｎ形半導
体基板１１上に窒化膜（図示しない）を蒸着し、窒化膜
上に感光膜（図示しない）を塗布する。次に、感光膜を
パターニングして、素子の形成される活性領域と、素子
間の分離領域であるフィールド領域を定める。そして、
フォトリソグラフィ及びエッチング工程によってフィー
ルド領域の窒化膜を選択的に除去する。窒化膜をマスク
としてフィールドイオン注入を施した後、熱処理し、窒
化膜を除去すると、ＬＯＣＯＳ形成工程によるフィール
ド酸化膜１２が形成される。次に、Ｎ形半導体基板１１
の活性領域にしきい値電圧ＶT 調節用イオン注入を施
す。
【００１１】図２（ｂ）に示すように、活性領域のＮ導
電形の半導体基板１１上にゲート酸化膜１３を形成し、
フィールド酸化膜１２を含んだゲート酸化膜１３の全面
に導電層としてのバッファ層１４を形成する。このバッ
ファ層１４は高融点金属であるＴｉＮもしくはＴｉＷを
使用することが望ましく、その他後工程で高濃度Ｐ+導
電形の不純物がゲート酸化膜１３とチャネル領域に浸透
することを防止できるものなら何でもよい。そのバッフ
ァ層１４の上に不純物をドープしていない多結晶シリコ
ン層を形成する。次に、多結晶シリコン層の上に感光膜
（図示しない）を塗布し、フォトリソグラフィ及びエッ
チング工程によって不要な多結晶シリコン層を選択的に
除去してゲート電極１５を形成する。
電形の半導体基板１１上にゲート酸化膜１３を形成し、
フィールド酸化膜１２を含んだゲート酸化膜１３の全面
に導電層としてのバッファ層１４を形成する。このバッ
ファ層１４は高融点金属であるＴｉＮもしくはＴｉＷを
使用することが望ましく、その他後工程で高濃度Ｐ+導
電形の不純物がゲート酸化膜１３とチャネル領域に浸透
することを防止できるものなら何でもよい。そのバッフ
ァ層１４の上に不純物をドープしていない多結晶シリコ
ン層を形成する。次に、多結晶シリコン層の上に感光膜
（図示しない）を塗布し、フォトリソグラフィ及びエッ
チング工程によって不要な多結晶シリコン層を選択的に
除去してゲート電極１５を形成する。
【００１２】図２（ｃ）に示すように、前記ゲート電極
１５をマスクとしてＬＤＤ領域の形成のための低濃度Ｐ
- 導電形の不純物をイオン注入して低濃度Ｐ- 導電形の
不純物拡散領域１６を形成する。ここで、符号「−」は
低濃度を示し、「＋」は高濃度を示す。
１５をマスクとしてＬＤＤ領域の形成のための低濃度Ｐ
- 導電形の不純物をイオン注入して低濃度Ｐ- 導電形の
不純物拡散領域１６を形成する。ここで、符号「−」は
低濃度を示し、「＋」は高濃度を示す。
【００１３】図２（ｄ）に示すように、前記ゲート電極
１５を含んだバッファ層１４の全面に酸化膜（図示しな
い）を蒸着する。この際、酸化膜はＣＶＤ法によって蒸
着する。そして、エッチバック工程によって不要な酸化
膜を除去してゲート電極１５の両側壁にゲート側壁スペ
ーサ１７を形成する。ゲート側壁スペーサ１７は窒化膜
で形成することができる。次に、ゲート側壁スペーサ１
７をマスクとして用いたエッチング工程によって不要な
バッファ層１４を除去する。そして、Ｐ+ 導電形の高濃
度不純物イオンを注入する。Ｐ導電形の不純物イオンと
してはボロンイオンを使用する。従って、ゲート電極１
５の両側のＮ導電形の半導体基板１１にＰ+ 導電形のソ
ース／ドレイン不純物拡散領域１８が形成される。同時
に、不純物をドープしていなかったゲート電極１５にも
Ｐ導電形の不純物イオンが注入される。従って、多結晶
シリコンは導電層になり、ゲート電極としての役割を果
たす。
１５を含んだバッファ層１４の全面に酸化膜（図示しな
い）を蒸着する。この際、酸化膜はＣＶＤ法によって蒸
着する。そして、エッチバック工程によって不要な酸化
膜を除去してゲート電極１５の両側壁にゲート側壁スペ
ーサ１７を形成する。ゲート側壁スペーサ１７は窒化膜
で形成することができる。次に、ゲート側壁スペーサ１
７をマスクとして用いたエッチング工程によって不要な
バッファ層１４を除去する。そして、Ｐ+ 導電形の高濃
度不純物イオンを注入する。Ｐ導電形の不純物イオンと
してはボロンイオンを使用する。従って、ゲート電極１
５の両側のＮ導電形の半導体基板１１にＰ+ 導電形のソ
ース／ドレイン不純物拡散領域１８が形成される。同時
に、不純物をドープしていなかったゲート電極１５にも
Ｐ導電形の不純物イオンが注入される。従って、多結晶
シリコンは導電層になり、ゲート電極としての役割を果
たす。
【００１４】図２に示す実施形態はＰＭＯＳＦＥＴを例
示したものであるが、本発明による方法はＮＭＯＳＦＥ
Ｔにも適用することができる。この場合、基板はＰ導電
形でなければならなく、ソース／ドレイン領域はＮ導電
形でなければならない。
示したものであるが、本発明による方法はＮＭＯＳＦＥ
Ｔにも適用することができる。この場合、基板はＰ導電
形でなければならなく、ソース／ドレイン領域はＮ導電
形でなければならない。
【００１５】
【発明の効果】以上説明したように、本発明によるＦＥ
Ｔの製造方法は、ゲート電極を形成する前にその下層と
してバッファ層を形成させているで、結局ゲート電極と
基板との間にそのバッファ層が残り、そのバッファ層に
よって高濃度イオン注入時に不純物がゲート酸化膜とチ
ャネル領域へ浸透し得ないので、ゲート酸化膜の信頼性
が向上する。したがって、しきい値電圧の変化を防止
し、かつ短チャネル特性をも改善する。
Ｔの製造方法は、ゲート電極を形成する前にその下層と
してバッファ層を形成させているで、結局ゲート電極と
基板との間にそのバッファ層が残り、そのバッファ層に
よって高濃度イオン注入時に不純物がゲート酸化膜とチ
ャネル領域へ浸透し得ないので、ゲート酸化膜の信頼性
が向上する。したがって、しきい値電圧の変化を防止
し、かつ短チャネル特性をも改善する。
【図１】 従来によるＦＥＴの製造方法を示す工程断面
図である。
図である。
【図２】 本発明によるＦＥＴの製造方法を示す工程断
面図である。
面図である。
１１ Ｎ導電形基板、 １２ フィールド酸化膜、 １
３ ゲート酸化膜 １４ バッファ層、 １５ ゲート電極、 １６ 低濃
度Ｐ- 導電形の不純物拡散領域、 １７ ゲート側壁ス
ペーサ、 １８ 高濃度Ｐ+ 導電形の不純物拡散領域。
３ ゲート酸化膜 １４ バッファ層、 １５ ゲート電極、 １６ 低濃
度Ｐ- 導電形の不純物拡散領域、 １７ ゲート側壁ス
ペーサ、 １８ 高濃度Ｐ+ 導電形の不純物拡散領域。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 Ｎ型の基板上にゲート絶縁膜を形成する
ステップと、 前記ゲート絶縁膜上に、Ｐ型不純物がゲート絶縁膜とチ
ャネル領域に浸透するのを防ぐことができる導電層を形
成するステップと、 前記導電層の上にゲート電極を形成するステップと、 前記ゲート電極をマスクとして低濃度のＰ型不純物を注
入するステップと、 全表面に絶縁膜を形成し、パターニングして前記ゲート
電極の両側壁に側壁スペーサを形成するステップと、 前記ゲート電極と側壁スペーサをマスクとして前記導電
層をエッチングするステップと、 前記ゲート電極、側壁スペーサをマスクとして高濃度の
Ｐ型不純物を注入するステップとを有することを特徴と
するＰ−ＭＯＳＦＥＴの製造方法。 - 【請求項２】 前記導電層が高融点金属である請求項１
記載のＰ−ＭＯＳＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR49773/1995 | 1995-12-14 | ||
| KR1019950049773A KR0156156B1 (ko) | 1995-12-14 | 1995-12-14 | 반도체 장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181313A JPH09181313A (ja) | 1997-07-11 |
| JP2852901B2 true JP2852901B2 (ja) | 1999-02-03 |
Family
ID=19440001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170688A Expired - Lifetime JP2852901B2 (ja) | 1995-12-14 | 1996-06-11 | Ｍｏｓｆｅｔの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5759900A (ja) |
| JP (1) | JP2852901B2 (ja) |
| KR (1) | KR0156156B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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