JP3049492B2 - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴに関
するもので、特に電流駆動力の向上を図ることができ、
かつ短チャンネル効果を改善したＭＯＳＦＥＴ及びその
製造方法に関するものである。
するもので、特に電流駆動力の向上を図ることができ、
かつ短チャンネル効果を改善したＭＯＳＦＥＴ及びその
製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ技術は、１９５８年、フェアチャ
イルド社により発明された。この技術は、シリコン半導
体の表面を良質の絶縁の特性を有するシリコン酸化膜で
処理するものであり、トランジスタの特性及び製造方法
に革新的な改良をもたらした技術である。このＭＯＳ技
術の発明により、半導体表面デバイスの実用化に拍車を
かけ、１９６２年、テキサスインスツルメント社で最初
の電界効果トランジスタ（ＦＥＴ）が発表された。この
ようなＭＯＳＦＥＴ素子としては、ｐＭＯＳ、ｎＭＯ
Ｓ、そしてＣＭＯＳがある。ＭＯＳ素子は、初期には消
費電力及び集積回路の製造時のプロセスコントロールが
比較的に容易であるｐＭＯＳ素子を主に使用したが、素
子の動作速度を重要視するようになり、キャリアとして
移動度が正孔の移動度より約２．５倍程度速い電子を利
用するｎＭＯＳ素子を使用されるようになった。また、
ＣＭＯＳ素子は、集積密度と製造プロセスが複雑である
という点においてはｐＭＯＳやｎＭＯＳ素子より劣る
が、消費電力がすこぶる少ないという特徴がある。今
は、素子のメモリ部はｎＭＯＳを使用し、周辺回路部で
はＣＭＯＳを使用する方式に変わっている。
イルド社により発明された。この技術は、シリコン半導
体の表面を良質の絶縁の特性を有するシリコン酸化膜で
処理するものであり、トランジスタの特性及び製造方法
に革新的な改良をもたらした技術である。このＭＯＳ技
術の発明により、半導体表面デバイスの実用化に拍車を
かけ、１９６２年、テキサスインスツルメント社で最初
の電界効果トランジスタ（ＦＥＴ）が発表された。この
ようなＭＯＳＦＥＴ素子としては、ｐＭＯＳ、ｎＭＯ
Ｓ、そしてＣＭＯＳがある。ＭＯＳ素子は、初期には消
費電力及び集積回路の製造時のプロセスコントロールが
比較的に容易であるｐＭＯＳ素子を主に使用したが、素
子の動作速度を重要視するようになり、キャリアとして
移動度が正孔の移動度より約２．５倍程度速い電子を利
用するｎＭＯＳ素子を使用されるようになった。また、
ＣＭＯＳ素子は、集積密度と製造プロセスが複雑である
という点においてはｐＭＯＳやｎＭＯＳ素子より劣る
が、消費電力がすこぶる少ないという特徴がある。今
は、素子のメモリ部はｎＭＯＳを使用し、周辺回路部で
はＣＭＯＳを使用する方式に変わっている。
【０００３】このようなＭＯＳ素子は、高集積化及び高
速化のために、素子のサイズ、その中でもセルのチャン
ネルの長さを短くして製造するようになった。その結
果、チャンネルの長さの縮小によるドレイン空乏領域の
増加によりチャンネル接合と相互作用して電位障壁を低
くするドレイン誘起障壁減少（ＤＩＢＬ：Drain Induce
d Barrier Lowering）の問題が発生した。又、ソースと
ドレインの空乏領域の浸透が激しくなって２つの空乏領
域が出会うパンチスルー効果が発生して漏洩電流が増加
する等の問題も発生した。又、ソースとドレイン領域と
の間隙が減少することにより、ソースから注入された電
子がドレイン接合の縁部の空乏層内の高電界によって急
に加速されて発生するホットキャリヤに弱い構造となっ
ている。発生したホットキャリヤは、ゲート絶縁膜に注
入され、再び基板の方に流れて大きな基板電流を発生す
るようになる。ホットキャリヤに弱いＭＯＳトランジス
タを改善したものとしてＬＤＤ構造のＭＯＳトランジス
タが提案された。ＬＤＤ構造の特徴は、自己整列された
低濃度不純物領域がチャンネル領域と高濃度不純物領域
（ソース／ドレイン領域）との間に形成された構造であ
る。このような低濃度不純物領域がドレイン接合の近傍
で電界が高くなるのを防いで、ソースから印加されたキ
ャリヤが急に加速されないようにしてホットキャリヤに
よる電流の不安定性を解決したものである。
速化のために、素子のサイズ、その中でもセルのチャン
ネルの長さを短くして製造するようになった。その結
果、チャンネルの長さの縮小によるドレイン空乏領域の
増加によりチャンネル接合と相互作用して電位障壁を低
くするドレイン誘起障壁減少（ＤＩＢＬ：Drain Induce
d Barrier Lowering）の問題が発生した。又、ソースと
ドレインの空乏領域の浸透が激しくなって２つの空乏領
域が出会うパンチスルー効果が発生して漏洩電流が増加
する等の問題も発生した。又、ソースとドレイン領域と
の間隙が減少することにより、ソースから注入された電
子がドレイン接合の縁部の空乏層内の高電界によって急
に加速されて発生するホットキャリヤに弱い構造となっ
ている。発生したホットキャリヤは、ゲート絶縁膜に注
入され、再び基板の方に流れて大きな基板電流を発生す
るようになる。ホットキャリヤに弱いＭＯＳトランジス
タを改善したものとしてＬＤＤ構造のＭＯＳトランジス
タが提案された。ＬＤＤ構造の特徴は、自己整列された
低濃度不純物領域がチャンネル領域と高濃度不純物領域
（ソース／ドレイン領域）との間に形成された構造であ
る。このような低濃度不純物領域がドレイン接合の近傍
で電界が高くなるのを防いで、ソースから印加されたキ
ャリヤが急に加速されないようにしてホットキャリヤに
よる電流の不安定性を解決したものである。
【０００４】このような従来のＭＯＳＦＥＴの製造方法
を図１に基づいて説明する。まず、半導体基板１の隔離
領域に選択的にフィールド酸化工程を実施してフィール
ド酸化膜２を形成する。その後、活性領域にゲート酸化
膜３、ポリシリコン４、及び感光膜ＰＲ1 を順次に形成
する（ａ）。露光及び現像工程でゲート電極形成領域に
のみ残るように感光膜ＰＲ1 をパターニングした後、そ
のパターニングされた感光膜ＰＲ1 をマスクにエッチン
グを施し、ポリシリコン４及びゲート酸化膜３を順次に
エッチングしてゲート電極４ａを形成する。その後、ゲ
ート電極４ａをマスクにゲート電極４ａの両側に低濃度
不純物イオンを注入してＬＤＤ領域５を形成する
（ｂ）。
を図１に基づいて説明する。まず、半導体基板１の隔離
領域に選択的にフィールド酸化工程を実施してフィール
ド酸化膜２を形成する。その後、活性領域にゲート酸化
膜３、ポリシリコン４、及び感光膜ＰＲ1 を順次に形成
する（ａ）。露光及び現像工程でゲート電極形成領域に
のみ残るように感光膜ＰＲ1 をパターニングした後、そ
のパターニングされた感光膜ＰＲ1 をマスクにエッチン
グを施し、ポリシリコン４及びゲート酸化膜３を順次に
エッチングしてゲート電極４ａを形成する。その後、ゲ
ート電極４ａをマスクにゲート電極４ａの両側に低濃度
不純物イオンを注入してＬＤＤ領域５を形成する
（ｂ）。
【０００５】低濃度不純物イオン注入の後、感光膜ＰＲ
1 を除去し、ゲート電極４ａを含んだ基板の全面に酸化
膜を形成し、その後、エッチバックしてゲート電極４ａ
の側面に側壁スペーサ６を形成する。この側壁スペーサ
５をマスクに半導体基板１に高濃度不純物イオンを注入
し、活性化させて高濃度不純物拡散領域のソース／ドレ
イン領域７を形成する。
1 を除去し、ゲート電極４ａを含んだ基板の全面に酸化
膜を形成し、その後、エッチバックしてゲート電極４ａ
の側面に側壁スペーサ６を形成する。この側壁スペーサ
５をマスクに半導体基板１に高濃度不純物イオンを注入
し、活性化させて高濃度不純物拡散領域のソース／ドレ
イン領域７を形成する。
【０００６】
【発明が解決しようとする課題】従来のようなＭＯＳＦ
ＥＴにおいては、高濃度不純物拡散領域とゲート電極と
の間に低濃度不純物拡散領域を形成してドレインの近傍
での電界が高くならないようにしてホットキャリヤ効果
を防止したが、ゲート電極の下部のゲート酸化膜の厚さ
が薄いため、基板とゲート酸化膜との界面のドレイン領
域で電界が発生してキャリヤトラッピングが発生するこ
とを完全に防止することはできないという問題があっ
た。特に、下部のエッチング対象層の形成時に一般的に
生ずる現象のネガティブスロープ現象によりゲート酸化
膜がオーバーエッチングされることもキャリヤトラッピ
ングの一原因と言える。結局、素子の寿命が短縮される
問題点が発生するようになる。また、ゲート電極とＬＤ
Ｄ領域の間のオーバーラップにより寄生キャパシタンス
が発生し、寄生キャパシタンスにより素子の動作速度を
低下させる。このように電流駆動力が悪化するので高速
の動作を要求するＭＯＳ素子の実現が難しいという問題
が発生する。
ＥＴにおいては、高濃度不純物拡散領域とゲート電極と
の間に低濃度不純物拡散領域を形成してドレインの近傍
での電界が高くならないようにしてホットキャリヤ効果
を防止したが、ゲート電極の下部のゲート酸化膜の厚さ
が薄いため、基板とゲート酸化膜との界面のドレイン領
域で電界が発生してキャリヤトラッピングが発生するこ
とを完全に防止することはできないという問題があっ
た。特に、下部のエッチング対象層の形成時に一般的に
生ずる現象のネガティブスロープ現象によりゲート酸化
膜がオーバーエッチングされることもキャリヤトラッピ
ングの一原因と言える。結局、素子の寿命が短縮される
問題点が発生するようになる。また、ゲート電極とＬＤ
Ｄ領域の間のオーバーラップにより寄生キャパシタンス
が発生し、寄生キャパシタンスにより素子の動作速度を
低下させる。このように電流駆動力が悪化するので高速
の動作を要求するＭＯＳ素子の実現が難しいという問題
が発生する。
【０００７】本発明は、上述した従来のＭＯＳＦＥＴの
問題点を解決しようとするもので、その目的は、ホット
キャリヤによる短チャンネル効果を防止し、高速の動作
の可能なＭＯＳＦＥＴ及びその製造方法を提供すること
にある。
問題点を解決しようとするもので、その目的は、ホット
キャリヤによる短チャンネル効果を防止し、高速の動作
の可能なＭＯＳＦＥＴ及びその製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明のＭＯＳＦＥＴ
は、隔離領域と活性領域が定められた第１導電型半導体
基板と、活性領域のゲート電極形成領域に形成され、両
側のエッジ部分が中央部分より厚くしたゲート絶縁膜
と、ゲート絶縁膜上に形成されるゲート電極と、ゲート
電極及びゲート絶縁膜の側面に形成される側壁スペーサ
と、ゲート絶縁膜の両側のエッジ部分の下部の半導体基
板に形成される第２導電型高濃度不純物拡散領域と、半
導体基板のゲート絶縁膜の両側に形成される第２導電型
ノーマル不純物拡散領域と、半導体基板のゲート電極形
成領域以外の側壁スペーサの側面に形成される第２導電
型低濃度不純物拡散領域と、側壁スペーサの下部の第２
導電型ノーマル不純物拡散領域の下部に形成される第１
導電型不純物拡散領域とを備えている。
は、隔離領域と活性領域が定められた第１導電型半導体
基板と、活性領域のゲート電極形成領域に形成され、両
側のエッジ部分が中央部分より厚くしたゲート絶縁膜
と、ゲート絶縁膜上に形成されるゲート電極と、ゲート
電極及びゲート絶縁膜の側面に形成される側壁スペーサ
と、ゲート絶縁膜の両側のエッジ部分の下部の半導体基
板に形成される第２導電型高濃度不純物拡散領域と、半
導体基板のゲート絶縁膜の両側に形成される第２導電型
ノーマル不純物拡散領域と、半導体基板のゲート電極形
成領域以外の側壁スペーサの側面に形成される第２導電
型低濃度不純物拡散領域と、側壁スペーサの下部の第２
導電型ノーマル不純物拡散領域の下部に形成される第１
導電型不純物拡散領域とを備えている。
【０００９】又、上記した本発明のＭＯＳＦＥＴの製造
方法は、第１導電型の半導体基板に選択的に隔離絶縁膜
を形成し、隔離絶縁膜を含んだ基板の全面に第１絶縁膜
及び第２絶縁膜を順次に形成した後、ゲート電極形成領
域の第２絶縁膜を選択的に除去して第１絶縁膜が露出さ
れるトレンチを形成する。トレンチによって露出された
第１絶縁膜を両側のエッジ部分と中央部分とを決め、そ
のエッジ部分の第２絶縁膜の側面に第１側壁スペーサを
形成する。その第１側壁スペーサを形成させた第１絶縁
膜上にゲート電極を形成するして、そのゲート電極をマ
スクに用いた傾斜イオン注入工程で第１絶縁膜の中央部
分Ｍの側面の半導体基板に第２導電型高濃度不純物拡散
領域を形成する。さらに、ゲート電極をマスクに用いた
イオン注入工程でゲート電極の側面の半導体基板に第２
導電型ノーマル不純物拡散領域も形成。ゲート電極及び
第１側壁スペーサの側面に第２側壁スペーサを形成し
て、その第２側壁スペーサとゲート電極をマスクに用い
たイオン注入工程で半導体基板の第２側壁スペーサの側
面に第２導電型低濃度不純物拡散領域を形成する。さら
に、第２側壁スペーサとゲート電極をマスクに用いて傾
斜イオン注入を行って第２側壁スペーサの下部の第２導
電型ノーマル不純物拡散領域の下部に第１導電型不純物
拡散領域を形成する。
方法は、第１導電型の半導体基板に選択的に隔離絶縁膜
を形成し、隔離絶縁膜を含んだ基板の全面に第１絶縁膜
及び第２絶縁膜を順次に形成した後、ゲート電極形成領
域の第２絶縁膜を選択的に除去して第１絶縁膜が露出さ
れるトレンチを形成する。トレンチによって露出された
第１絶縁膜を両側のエッジ部分と中央部分とを決め、そ
のエッジ部分の第２絶縁膜の側面に第１側壁スペーサを
形成する。その第１側壁スペーサを形成させた第１絶縁
膜上にゲート電極を形成するして、そのゲート電極をマ
スクに用いた傾斜イオン注入工程で第１絶縁膜の中央部
分Ｍの側面の半導体基板に第２導電型高濃度不純物拡散
領域を形成する。さらに、ゲート電極をマスクに用いた
イオン注入工程でゲート電極の側面の半導体基板に第２
導電型ノーマル不純物拡散領域も形成。ゲート電極及び
第１側壁スペーサの側面に第２側壁スペーサを形成し
て、その第２側壁スペーサとゲート電極をマスクに用い
たイオン注入工程で半導体基板の第２側壁スペーサの側
面に第２導電型低濃度不純物拡散領域を形成する。さら
に、第２側壁スペーサとゲート電極をマスクに用いて傾
斜イオン注入を行って第２側壁スペーサの下部の第２導
電型ノーマル不純物拡散領域の下部に第１導電型不純物
拡散領域を形成する。
【００１０】
【発明の実施の形態】上記のような本発明のＭＯＳＦＥ
Ｔ及びその製造方法を添付図面に基づき説明する。図２
は、本発明の第１実施形態のＭＯＳＦＥＴの構造断面図
である。本実施形態のＭＯＳＦＥＴは、第１導電型半導
体基板１０の隔離領域に隔離絶縁膜１１が形成され、そ
の隔離絶縁膜１１で区画された活性領域の所定の位置に
ゲート電極１６ａが形成されている。基板とゲート電極
１６ａの間にはゲート絶縁膜１５が形成されているが、
本実施形態では、このゲート絶縁膜１５はデート電極の
中央部分では従来同様薄い平坦な膜状に形成されるが、
その両端部では厚く形成されている。その両端部の形状
は、この実施形態においては１／４円の形状で、その曲
線部分がゲート電極１６ａの内部の下側に入り込むよう
に形成させている。したがって、ゲート絶縁膜１５の両
端は基板からほぼ垂直に立ち上がる形状とされている。
このゲート絶縁膜１５とゲート電極１６ａの側面には側
壁スペーサ１９が形成されている。
Ｔ及びその製造方法を添付図面に基づき説明する。図２
は、本発明の第１実施形態のＭＯＳＦＥＴの構造断面図
である。本実施形態のＭＯＳＦＥＴは、第１導電型半導
体基板１０の隔離領域に隔離絶縁膜１１が形成され、そ
の隔離絶縁膜１１で区画された活性領域の所定の位置に
ゲート電極１６ａが形成されている。基板とゲート電極
１６ａの間にはゲート絶縁膜１５が形成されているが、
本実施形態では、このゲート絶縁膜１５はデート電極の
中央部分では従来同様薄い平坦な膜状に形成されるが、
その両端部では厚く形成されている。その両端部の形状
は、この実施形態においては１／４円の形状で、その曲
線部分がゲート電極１６ａの内部の下側に入り込むよう
に形成させている。したがって、ゲート絶縁膜１５の両
端は基板からほぼ垂直に立ち上がる形状とされている。
このゲート絶縁膜１５とゲート電極１６ａの側面には側
壁スペーサ１９が形成されている。
【００１１】半導体基板内には、第２導電型高濃度不純
物拡散領域１７と、その下側に第２導電型ノーマル不純
物拡散領域１８と、さらにその下側に第２導電型低濃度
不純物拡散領域２０とが形成され、さらに第２導電型高
濃度不純物拡散領域１７から第２導電型低濃度不純物拡
散領域２０にかけて第１導電型不純物拡散領域２１が形
成されている。上記中、高濃度、ノーマル、低濃度とは
ほぼ、高濃度がＥ１７以上で、ノーマルはＥ１４〜１５
で、低濃度はＥ１３以下である。また、第１導電型不純
物拡散領域１７はノーマル不純物拡散領域である。第２
導電型高濃度不純物拡散領域１７はゲート絶縁膜１５の
厚く形成されている部分から隔離領域に延びるように形
成されており、ノーマル不純物拡散領域１８は高濃度不
純物領域１７の下で側壁スペーサ１９の部分から隔離領
域まで延びている。また、低濃度不純物拡散領域２０は
ノーマル不純物拡散領域１８の下で側壁スペーサ１９が
終わった当たりから隔離領域まで延びている。そして、
第１導電型不純物拡散領域２１は、ほぼ側壁スペーサ１
９の下側に形成され、第２導電型高濃度不純物拡散領域
１７の下側端部からノーマル不純物拡散領域１８の露出
している部分を被い、低濃度不純物拡散領域２０のゲー
ト電極側の先端部分までにわたって形成されている。
物拡散領域１７と、その下側に第２導電型ノーマル不純
物拡散領域１８と、さらにその下側に第２導電型低濃度
不純物拡散領域２０とが形成され、さらに第２導電型高
濃度不純物拡散領域１７から第２導電型低濃度不純物拡
散領域２０にかけて第１導電型不純物拡散領域２１が形
成されている。上記中、高濃度、ノーマル、低濃度とは
ほぼ、高濃度がＥ１７以上で、ノーマルはＥ１４〜１５
で、低濃度はＥ１３以下である。また、第１導電型不純
物拡散領域１７はノーマル不純物拡散領域である。第２
導電型高濃度不純物拡散領域１７はゲート絶縁膜１５の
厚く形成されている部分から隔離領域に延びるように形
成されており、ノーマル不純物拡散領域１８は高濃度不
純物領域１７の下で側壁スペーサ１９の部分から隔離領
域まで延びている。また、低濃度不純物拡散領域２０は
ノーマル不純物拡散領域１８の下で側壁スペーサ１９が
終わった当たりから隔離領域まで延びている。そして、
第１導電型不純物拡散領域２１は、ほぼ側壁スペーサ１
９の下側に形成され、第２導電型高濃度不純物拡散領域
１７の下側端部からノーマル不純物拡散領域１８の露出
している部分を被い、低濃度不純物拡散領域２０のゲー
ト電極側の先端部分までにわたって形成されている。
【００１２】以下、図３〜５によって本実施形態のＭＯ
ＳＦＥＴの製造方法を説明する。まず、図３（ａ）に示
すように、隔離領域Ｆの位置と活性領域Ａの位置とを定
めた第１導電型の半導体基板１０に隔離絶縁膜１１を形
成した後、活性領域Ａ上に第１絶縁膜１２を形成し、隔
離絶縁膜１１を含んだ第１絶縁膜１２の全面に第２絶縁
膜１３を形成する。本実施形態においては、第１絶縁膜
１２はシリコン窒化酸化膜を使用して形成する。シリコ
ン窒化酸化膜は、半導体基板１０を酸化した後、Ｎ2Ｏ
ガスで窒化させ、再酸化工程を順次行って５〜１０ｎｍ
の厚さに形成する。そして、第２絶縁膜１３は、ＣＶＤ
を使用して窒化物と酸化物とのうちのいずれか１つを使
用して形成する。
ＳＦＥＴの製造方法を説明する。まず、図３（ａ）に示
すように、隔離領域Ｆの位置と活性領域Ａの位置とを定
めた第１導電型の半導体基板１０に隔離絶縁膜１１を形
成した後、活性領域Ａ上に第１絶縁膜１２を形成し、隔
離絶縁膜１１を含んだ第１絶縁膜１２の全面に第２絶縁
膜１３を形成する。本実施形態においては、第１絶縁膜
１２はシリコン窒化酸化膜を使用して形成する。シリコ
ン窒化酸化膜は、半導体基板１０を酸化した後、Ｎ2Ｏ
ガスで窒化させ、再酸化工程を順次行って５〜１０ｎｍ
の厚さに形成する。そして、第２絶縁膜１３は、ＣＶＤ
を使用して窒化物と酸化物とのうちのいずれか１つを使
用して形成する。
【００１３】図３（ｂ）に示すように、第２絶縁膜１３
の全面に感光膜ＰＲ10を形成して露光及び現像工程でゲ
ート電極形成領域の感光膜ＰＲ10をパターニングする。
そのパターニングされた感光膜ＰＲ10をマスクに用いて
エッチングし、ゲート電極を形成する領域の第２絶縁膜
１３を選択的に除去する。すなわち、第１絶縁膜１２の
表面を露出させる。このゲート電極形成領域内に両側の
エッジ部分Ｅ1、Ｅ2と中央部分Ｍとの位置を定める。感
光膜ＰＲ10を除去した後、図３（ｃ）に示すように、露
出された第１絶縁膜１２を含んだ第２絶縁膜１３の全面
に側壁形成用絶縁膜を形成し、それをエッチバックして
第２絶縁膜１３の両側面に第１側壁スペーサ１４を形成
する。この側壁スペーサは内側向きに、ゲート電極形成
領域の両側のエッジ部Ｅ1、Ｅ2のそれぞれの範囲内に形
成される。この第１側壁スペーサ１４は、酸化物と窒化
物とのうちいずれか１つを使用して形成する。また、こ
の第１側壁スペーサ１４は、第１絶縁膜１２とともに、
第２絶縁膜１３の間で両側のエッジ部分Ｅ1、Ｅ2と中央
部分Ｍとを有するゲート絶縁膜１５として形成される。
そして、図示はしなかったが、前記第１側壁スペーサ１
４の形成後、パンチスルーを防止するためのイオン注入
工程及びしきい電圧の調節のためのイオン注入工程を行
う。
の全面に感光膜ＰＲ10を形成して露光及び現像工程でゲ
ート電極形成領域の感光膜ＰＲ10をパターニングする。
そのパターニングされた感光膜ＰＲ10をマスクに用いて
エッチングし、ゲート電極を形成する領域の第２絶縁膜
１３を選択的に除去する。すなわち、第１絶縁膜１２の
表面を露出させる。このゲート電極形成領域内に両側の
エッジ部分Ｅ1、Ｅ2と中央部分Ｍとの位置を定める。感
光膜ＰＲ10を除去した後、図３（ｃ）に示すように、露
出された第１絶縁膜１２を含んだ第２絶縁膜１３の全面
に側壁形成用絶縁膜を形成し、それをエッチバックして
第２絶縁膜１３の両側面に第１側壁スペーサ１４を形成
する。この側壁スペーサは内側向きに、ゲート電極形成
領域の両側のエッジ部Ｅ1、Ｅ2のそれぞれの範囲内に形
成される。この第１側壁スペーサ１４は、酸化物と窒化
物とのうちいずれか１つを使用して形成する。また、こ
の第１側壁スペーサ１４は、第１絶縁膜１２とともに、
第２絶縁膜１３の間で両側のエッジ部分Ｅ1、Ｅ2と中央
部分Ｍとを有するゲート絶縁膜１５として形成される。
そして、図示はしなかったが、前記第１側壁スペーサ１
４の形成後、パンチスルーを防止するためのイオン注入
工程及びしきい電圧の調節のためのイオン注入工程を行
う。
【００１４】図４（ｄ）に示すように、ゲート絶縁膜１
５を含んだ第２絶縁膜１３の全面に導電層１６を形成す
る。この導電層１６は、ポリシリコン層とシリサイドと
高融点金属とのうちのいずれか１つを使用して形成す
る。シリサイドで形成する場合はタングステンＷとチタ
ンＴｉとのいずれか１つを使用して形成する。導電層１
６を形成させた後、図４（ｅ）に示すように、その導電
層１６の全面に感光膜ＰＲ11を形成し、露光及び現像工
程でゲート電極形成領域にだけ残すように感光膜ＰＲ11
をパターニングする。そのパターニングされた感光膜Ｐ
Ｒ11をマスクに用いたエッチング工程で導電層１６とゲ
ート絶縁膜１５の両側の第２及び第１絶縁膜１３、１２
を除去してゲート絶縁膜１５の上層の導電層１６だけを
残してゲート電極１６ａを形成する。
５を含んだ第２絶縁膜１３の全面に導電層１６を形成す
る。この導電層１６は、ポリシリコン層とシリサイドと
高融点金属とのうちのいずれか１つを使用して形成す
る。シリサイドで形成する場合はタングステンＷとチタ
ンＴｉとのいずれか１つを使用して形成する。導電層１
６を形成させた後、図４（ｅ）に示すように、その導電
層１６の全面に感光膜ＰＲ11を形成し、露光及び現像工
程でゲート電極形成領域にだけ残すように感光膜ＰＲ11
をパターニングする。そのパターニングされた感光膜Ｐ
Ｒ11をマスクに用いたエッチング工程で導電層１６とゲ
ート絶縁膜１５の両側の第２及び第１絶縁膜１３、１２
を除去してゲート絶縁膜１５の上層の導電層１６だけを
残してゲート電極１６ａを形成する。
【００１５】図４（ｆ）に示すように感光膜ＰＲ11を除
去する。その後、ゲート電極１６ａをマスクに傾斜イオ
ン注入を施して半導体基板１０に第２導電型高濃度不純
物拡散領域１７を形成する。この傾斜イオン注入の角度
を３０〜７０゜の角度として、第２導電型高濃度不純物
拡散領域１７を第１絶縁膜１２のエッジ部Ｅ1、Ｅ2の部
分にまで入り込むようにする。ただし、中央部分Ｍの位
置にはイオンが注入されないようにする。その後、図５
（ｇ）に示すように、ゲート電極１６ａをマスクに用い
たノーマルイオン注入工程でゲート電極１６ａの側面の
半導体基板１０に第２導電型ノーマル不純物拡散領域１
８を形成する。このイオン注入は垂直角度で実施する。
去する。その後、ゲート電極１６ａをマスクに傾斜イオ
ン注入を施して半導体基板１０に第２導電型高濃度不純
物拡散領域１７を形成する。この傾斜イオン注入の角度
を３０〜７０゜の角度として、第２導電型高濃度不純物
拡散領域１７を第１絶縁膜１２のエッジ部Ｅ1、Ｅ2の部
分にまで入り込むようにする。ただし、中央部分Ｍの位
置にはイオンが注入されないようにする。その後、図５
（ｇ）に示すように、ゲート電極１６ａをマスクに用い
たノーマルイオン注入工程でゲート電極１６ａの側面の
半導体基板１０に第２導電型ノーマル不純物拡散領域１
８を形成する。このイオン注入は垂直角度で実施する。
【００１６】ゲート電極１６ａを含んだ半導体基板１０
の全面に側壁形成用絶縁膜を形成した後にエッチバック
してゲート電極１６ａ及び第１側壁スペーサ１４の側面
に、図５（ｈ）に示すように、第２側壁スペーサ１９を
形成する。この第２側壁スペーサ１９は酸化物と窒化物
とのうちのいずれか１つを使用して形成する。その後、
第２側壁スペーサ１９及びゲート電極１６ａをマスクに
低濃度イオン注入工程で半導体基板１０の第２側壁スペ
ーサの終端域から隔離酸化膜へかけて第２導電型低濃度
不純物拡散領域２０を形成する。このときのイオン注入
も垂直角度で注入する。最後に、図３（ｉ）に示すよう
に、第２側壁スペーサ１９及びゲート電極１６ａをマス
クに用いた傾斜イオン注入工程で第２側壁スペーサ１９
の下部の第２導電型ノーマル不純物拡散領域１８の下部
に第１導電型不純物拡散領域２１を形成して本発明の第
１実施形態のＭＯＳＦＥＴを完成する。
の全面に側壁形成用絶縁膜を形成した後にエッチバック
してゲート電極１６ａ及び第１側壁スペーサ１４の側面
に、図５（ｈ）に示すように、第２側壁スペーサ１９を
形成する。この第２側壁スペーサ１９は酸化物と窒化物
とのうちのいずれか１つを使用して形成する。その後、
第２側壁スペーサ１９及びゲート電極１６ａをマスクに
低濃度イオン注入工程で半導体基板１０の第２側壁スペ
ーサの終端域から隔離酸化膜へかけて第２導電型低濃度
不純物拡散領域２０を形成する。このときのイオン注入
も垂直角度で注入する。最後に、図３（ｉ）に示すよう
に、第２側壁スペーサ１９及びゲート電極１６ａをマス
クに用いた傾斜イオン注入工程で第２側壁スペーサ１９
の下部の第２導電型ノーマル不純物拡散領域１８の下部
に第１導電型不純物拡散領域２１を形成して本発明の第
１実施形態のＭＯＳＦＥＴを完成する。
【００１７】次に、本発明の第２実施形態のＭＯＳＦＥ
Ｔ及びその製造方法を図６〜図８に基づいて説明する。
本発明の第２実施形態のＭＯＳＦＥＴは、ゲート電極３
５ａ及びゲート絶縁膜３４の形状が異なるだけで、他は
第１実施形態と特に異なるところはない。図示のように
第２実施形態のゲート絶縁膜３４は薄い膜状の部分３２
と、その両側の厚い部分３３とから構成されているが、
厚い部分は、第１実施形態の形状とは異なり、正方形に
近い矩形に形成されている。不純物拡散領域は第１実施
形態と同じであり、第２導電型高濃度不純物拡散領域３
６と、第２導電型ノーマル不純物拡散領域３７と、第２
導電型低濃度不純物拡散領域３９と、第１導電型不純物
拡散領域４０とからなる。
Ｔ及びその製造方法を図６〜図８に基づいて説明する。
本発明の第２実施形態のＭＯＳＦＥＴは、ゲート電極３
５ａ及びゲート絶縁膜３４の形状が異なるだけで、他は
第１実施形態と特に異なるところはない。図示のように
第２実施形態のゲート絶縁膜３４は薄い膜状の部分３２
と、その両側の厚い部分３３とから構成されているが、
厚い部分は、第１実施形態の形状とは異なり、正方形に
近い矩形に形成されている。不純物拡散領域は第１実施
形態と同じであり、第２導電型高濃度不純物拡散領域３
６と、第２導電型ノーマル不純物拡散領域３７と、第２
導電型低濃度不純物拡散領域３９と、第１導電型不純物
拡散領域４０とからなる。
【００１８】以下で、図７、８に基づき本発明の第２実
施形態のＭＯＳＦＥＴの製造方法を説明する。まず、図
７（ａ）に示すように、第１導電型の半導体基板３０の
隔離領域Ｆに通常の工程で隔離絶縁膜３１を形成した
後、活性領域Ａ上に第１絶縁膜３２を形成する。その隔
離絶縁膜３１を含んだ第１絶縁膜の全面に第２絶縁膜３
３を形成する。
施形態のＭＯＳＦＥＴの製造方法を説明する。まず、図
７（ａ）に示すように、第１導電型の半導体基板３０の
隔離領域Ｆに通常の工程で隔離絶縁膜３１を形成した
後、活性領域Ａ上に第１絶縁膜３２を形成する。その隔
離絶縁膜３１を含んだ第１絶縁膜の全面に第２絶縁膜３
３を形成する。
【００１９】第２絶縁膜３３の全面に感光膜ＰＲ30を形
成し、両側のエッジ部分Ｅ1、Ｅ2と中央部分Ｍとに分け
られたゲート絶縁膜形成領域を決め、露光及び現像工程
でゲート絶縁膜形成領域の両側のエッジ部分Ｅ1、Ｅ2の
感光膜ＰＲ30以外の感光膜ＰＲ30をパターニングして除
去する。その後、パターニングされた感光膜ＰＲ30をマ
スクに用いたエッチング工程で第２絶縁膜３３を選択的
に除去してゲート絶縁膜形成領域の両側のエッジ部分Ｅ
1、Ｅ2に四角形状の第２絶縁膜パターン３３ａを形成す
る（図７ｂ）。この両側のエッジ部分Ｅ1、Ｅ2と中央部
分Ｍとに分けられたゲート絶縁膜形成領域の第１絶縁膜
３２及び第２絶縁膜パターン３３ａはゲート絶縁膜３４
として使用する。そして、図示はしなかったが、前記ゲ
ート絶縁膜３４の形成後、パンチスルーを防止するため
のイオン注入工程及びしきい電圧の調節のためのイオン
注入工程を実施する。
成し、両側のエッジ部分Ｅ1、Ｅ2と中央部分Ｍとに分け
られたゲート絶縁膜形成領域を決め、露光及び現像工程
でゲート絶縁膜形成領域の両側のエッジ部分Ｅ1、Ｅ2の
感光膜ＰＲ30以外の感光膜ＰＲ30をパターニングして除
去する。その後、パターニングされた感光膜ＰＲ30をマ
スクに用いたエッチング工程で第２絶縁膜３３を選択的
に除去してゲート絶縁膜形成領域の両側のエッジ部分Ｅ
1、Ｅ2に四角形状の第２絶縁膜パターン３３ａを形成す
る（図７ｂ）。この両側のエッジ部分Ｅ1、Ｅ2と中央部
分Ｍとに分けられたゲート絶縁膜形成領域の第１絶縁膜
３２及び第２絶縁膜パターン３３ａはゲート絶縁膜３４
として使用する。そして、図示はしなかったが、前記ゲ
ート絶縁膜３４の形成後、パンチスルーを防止するため
のイオン注入工程及びしきい電圧の調節のためのイオン
注入工程を実施する。
【００２０】図７（ｃ）に示すように、感光膜ＰＲ30を
除去した後、ゲート絶縁膜３４を含んだ第１絶縁膜３２
の全面に導電層３５を形成する。この際、前記導電層３
５はポリシリコン層とシリサイドと高融点金属とのうち
のいずれか１つを使用して形成する。そして、シリサイ
ドで形成する場合には、タングステンＷとチタンＴｉと
のうちのいずれか１つを使用して形成する。図７（ｄ）
に示すように、導電層３５の全面に感光膜ＰＲ31を形成
した後、露光及び現像工程でゲート電極形成領域を定め
て感光膜ＰＲ31をパターニングする。そのパターニング
された感光膜ＰＲ31をマスクにしたエッチング工程で導
電層３５を選択的に除去してゲート絶縁膜３４の上層の
導電層３５だけを残してゲート電極３５ａを形成する。
除去した後、ゲート絶縁膜３４を含んだ第１絶縁膜３２
の全面に導電層３５を形成する。この際、前記導電層３
５はポリシリコン層とシリサイドと高融点金属とのうち
のいずれか１つを使用して形成する。そして、シリサイ
ドで形成する場合には、タングステンＷとチタンＴｉと
のうちのいずれか１つを使用して形成する。図７（ｄ）
に示すように、導電層３５の全面に感光膜ＰＲ31を形成
した後、露光及び現像工程でゲート電極形成領域を定め
て感光膜ＰＲ31をパターニングする。そのパターニング
された感光膜ＰＲ31をマスクにしたエッチング工程で導
電層３５を選択的に除去してゲート絶縁膜３４の上層の
導電層３５だけを残してゲート電極３５ａを形成する。
【００２１】図８（ｅ）に示すように感光膜ＰＲ31を除
去する。その後、ゲート電極３５ａをマスクに傾斜イオ
ン注入を施して半導体基板３０に第２導電型高濃度不純
物拡散領域３６を形成する。この傾斜イオン注入の角度
を３０〜７０゜の角度として、第２導電型高濃度不純物
拡散領域３６を第１絶縁膜３２のエッジ部Ｅ1、Ｅ2の部
分にまで入り込むようにする。ただし、中央部分Ｍの位
置にはイオンが注入されないようにする。その後、図８
（ｆ）に示すように、ゲート電極３５ａをマスクに用い
たノーマルイオン注入工程でゲート電極３５ａの側面の
半導体基板３０に第２導電型ノーマル不純物拡散領域３
７を形成する。このイオン注入は垂直角度で実施する。
去する。その後、ゲート電極３５ａをマスクに傾斜イオ
ン注入を施して半導体基板３０に第２導電型高濃度不純
物拡散領域３６を形成する。この傾斜イオン注入の角度
を３０〜７０゜の角度として、第２導電型高濃度不純物
拡散領域３６を第１絶縁膜３２のエッジ部Ｅ1、Ｅ2の部
分にまで入り込むようにする。ただし、中央部分Ｍの位
置にはイオンが注入されないようにする。その後、図８
（ｆ）に示すように、ゲート電極３５ａをマスクに用い
たノーマルイオン注入工程でゲート電極３５ａの側面の
半導体基板３０に第２導電型ノーマル不純物拡散領域３
７を形成する。このイオン注入は垂直角度で実施する。
【００２２】ゲート電極３５ａを含んだ半導体基板３０
の全面に側壁形成用絶縁膜を形成した後にエッチバック
してゲート電極３５ａ及び第２絶縁膜パターン３３ａの
側面に、図８（ｇ）に示すように、第２側壁スペーサ３
８を形成する。この第２側壁スペーサ３８は酸化物と窒
化物とのうちのいずれか１つを使用して形成する。その
後、第２側壁スペーサ３８及びゲート電極３５ａをマス
クに低濃度イオン注入工程で半導体基板３０の第２側壁
スペーサの終端域から隔離酸化膜へかけて第２導電型低
濃度不純物拡散領域３９を形成する。このときのイオン
注入も垂直角度で注入する。最後に、図３（ｈ）に示す
ように、第２側壁スペーサ３８及びゲート電極３５ａを
マスクに用いた傾斜イオン注入工程で第２側壁スペーサ
３８の下部の第２導電型ノーマル不純物拡散領域３７の
下部に第１導電型不純物拡散領域４０を形成して本発明
の第２実施形態のＭＯＳＦＥＴを完成する。
の全面に側壁形成用絶縁膜を形成した後にエッチバック
してゲート電極３５ａ及び第２絶縁膜パターン３３ａの
側面に、図８（ｇ）に示すように、第２側壁スペーサ３
８を形成する。この第２側壁スペーサ３８は酸化物と窒
化物とのうちのいずれか１つを使用して形成する。その
後、第２側壁スペーサ３８及びゲート電極３５ａをマス
クに低濃度イオン注入工程で半導体基板３０の第２側壁
スペーサの終端域から隔離酸化膜へかけて第２導電型低
濃度不純物拡散領域３９を形成する。このときのイオン
注入も垂直角度で注入する。最後に、図３（ｈ）に示す
ように、第２側壁スペーサ３８及びゲート電極３５ａを
マスクに用いた傾斜イオン注入工程で第２側壁スペーサ
３８の下部の第２導電型ノーマル不純物拡散領域３７の
下部に第１導電型不純物拡散領域４０を形成して本発明
の第２実施形態のＭＯＳＦＥＴを完成する。
【００２３】
【発明の効果】本発明のＭＯＳＦＥＴにおいては、次の
ような効果がある。第１に、ゲート絶縁膜をその両端部
を厚く形成したので、ドレインの近傍でゲート絶縁膜へ
のキャリヤトラッピングが発生するのを防止することが
でき、ホットキャリヤ効果を防止できる。したがって、
素子の信頼度及び寿命を向上させる効果がある。第２
に、ゲート電極の下側のチャンネル領域の両側の厚いゲ
ート酸化膜の下部に高濃度不純物拡散領域を形成したの
で、既存の薄いゲート酸化膜の下部にＬＤＤ領域を形成
した場合に発生した寄生キャパシタンスの発生の問題を
解決した。のみならず、ゲート電極の下部のチャンネル
領域の両側面にキャリヤの数が相対的に多い高濃度のソ
ース／ドレイン領域が形成されているので、高速の動作
が可能なＭＯＳＦＥＴを提供できる。第３に、第２導電
型ノーマル不純物拡散領域の下部に第１導電型不純物拡
散領域、すなわち基板と同じ導電型の不純物領域を形成
してあるので、ソースとドレインのエッジにかかる電界
を減少させることができ、パンチスルー現象を効果よく
防止することができる。
ような効果がある。第１に、ゲート絶縁膜をその両端部
を厚く形成したので、ドレインの近傍でゲート絶縁膜へ
のキャリヤトラッピングが発生するのを防止することが
でき、ホットキャリヤ効果を防止できる。したがって、
素子の信頼度及び寿命を向上させる効果がある。第２
に、ゲート電極の下側のチャンネル領域の両側の厚いゲ
ート酸化膜の下部に高濃度不純物拡散領域を形成したの
で、既存の薄いゲート酸化膜の下部にＬＤＤ領域を形成
した場合に発生した寄生キャパシタンスの発生の問題を
解決した。のみならず、ゲート電極の下部のチャンネル
領域の両側面にキャリヤの数が相対的に多い高濃度のソ
ース／ドレイン領域が形成されているので、高速の動作
が可能なＭＯＳＦＥＴを提供できる。第３に、第２導電
型ノーマル不純物拡散領域の下部に第１導電型不純物拡
散領域、すなわち基板と同じ導電型の不純物領域を形成
してあるので、ソースとドレインのエッジにかかる電界
を減少させることができ、パンチスルー現象を効果よく
防止することができる。
【図１】従来のＭＯＳＦＥＴの製造工程を示す断面図で
ある。
ある。
【図２】本発明の第１実施形態のＭＯＳＦＥＴの構造断
面図である。
面図である。
【図３】本発明の第１実施形態のＭＯＳＦＥＴの製造工
程を示す断面図である。
程を示す断面図である。
【図４】本発明の第１実施形態のＭＯＳＦＥＴの製造工
程を示す断面図である。
程を示す断面図である。
【図５】本発明の第１実施形態のＭＯＳＦＥＴの製造工
程を示す断面図である。
程を示す断面図である。
【図６】本発明の第２実施形態のＭＯＳＦＥＴの構造断
面図である。
面図である。
【図７】本発明の第２実施形態のＭＯＳＦＥＴの製造工
程を示す断面図である。
程を示す断面図である。
【図８】本発明の第２実施形態のＭＯＳＦＥＴの製造工
程を示す断面図である。
程を示す断面図である。
１０、３０ 半導体基板 １１、３１ 隔離絶縁膜 １２、３２ 第１絶縁膜 １３、３３ 第２絶縁膜 １４ 第１側壁スペーサ １５、３４ ゲート絶縁膜 １６ａ、３５ａ ゲート電極 １７、３６ 第２導電型高濃度不純物拡散領域 １８、３７ 第２導電型ノーマル不純物拡散領域 １９ 第２側壁スペーサ ３８ 側壁スペーサ ２０、３９ 第２導電型低濃度不純物拡散領域 ２１、４０ 第１導電型不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8236 H01L 27/092
Claims (4)
- 【請求項１】 隔離領域と活性領域と備える第１導電
型半導体基板と、 前記活性領域上のゲート電極形成領域に形成され、両側
のエッジ部分が中央部分より厚くしたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ゲート電極及びゲート絶縁膜の側面に形成される側
壁スペーサと、 半導体基板の前記ゲート絶縁膜の両側のエッジ部分の下
から隔離領域にかけて形成される第２導電型高濃度不純
物拡散領域と、 半導体基板の前記ゲート絶縁膜の両側の下から隔離領域
にかけて形成される第２導電型ノーマル不純物拡散領域
と、 半導体基板の側壁スペーサの側面の下から隔離領域にか
けて形成される第２導電型低濃度不純物拡散領域と、 前記側壁スペーサの下側で第２導電型ノーマル不純物拡
散領域の端部を覆うように形成される第１導電型不純物
拡散領域と、 を備え、 前記第２導電型ノーマル不純物拡散領域は、その濃度が
前記第２導電型高濃度不純物拡散領域と前記第２導電型
低濃度不純物拡散領域との中間の濃度である ことを特徴
とするＭＯＳＦＥＴ。 - 【請求項２】 前記ゲート絶縁膜のエッジ部分は、四
角形状、又は１／４円形状に形成されることを特徴とす
る請求項１に記載のＭＯＳＦＥＴ。 - 【請求項３】 第１導電型の半導体基板に選択的に隔
離絶縁膜を形成する段階と、 前記隔離絶縁膜を含んだ基板の全面に第１絶縁膜及び第
２絶縁膜を順次に形成した後、ゲート電極形成領域の第
２絶縁膜を選択的に除去してゲート電極を形成する領域
の第１絶縁膜を露出させる段階と、 前記露出された第１絶縁膜を両側のエッジ部分と中央部
分とに区画する段階と、 エッジ部分の第２絶縁膜の側面に第１側壁スペーサを形
成する段階と、 前記第１側壁スペーサを形成させた第１絶縁膜上にゲー
ト電極を形成する段階と、 前記ゲート電極をマスクに用いて高濃度不純物傾斜イオ
ン注入工程で第１絶縁膜のエッジ部分から隔離絶縁膜に
かけて第２導電型高濃度不純物拡散領域を形成する段階
と、 前記ゲート電極をマスクに用いた垂直イオン注入工程で
ゲート電極の側面から隔離絶縁膜にかけて第２導電型ノ
ーマル不純物拡散領域を形成する段階と、 前記ゲート電極及び第１側壁スペーサの側面に第２側壁
スペーサを形成する段階と、 前記第２側壁スペーサ及びゲート電極をマスクに用いて
低濃度不純物イオン注入工程で第２側壁スペーサの側面
から隔離絶縁膜にかけて第２導電型低濃度不純物拡散領
域を形成する段階と、 前記第２側壁スペーサ及びゲート電極をマスクに用いた
傾斜イオン注入工程で第２側壁スペーサの下側で第２導
電型ノーマル不純物拡散領域の下部に第１導電型不純物
拡散領域を形成する段階と、 を備え、 前記第２導電型ノーマル不純物拡散領域は、その濃度が
前記第２導電型高濃度不純物拡散領域と前記第２導電型
低濃度不純物拡散領域との中間の濃度である ことを特徴
とするＭＯＳＦＥＴの製造方法。 - 【請求項４】 第１導電型の半導体基板に選択的に隔
離絶縁膜を形成する段階と、 前記隔離絶縁膜を含んだ基板の全面に第１絶縁膜を形成
する段階と、 前記第１絶縁膜上に第２絶縁膜を形成した後、第２絶縁
膜にゲート電極形成領域を定め、その領域を両側のエッ
ジ部分と中央部分とに区画し、ゲート電極形成領域の両
側のエッジ部分の第２絶縁膜だけが残るように前記第２
絶縁膜をパターニングして第２絶縁膜パターンを形成す
る段階と、 前記第２絶縁膜パターンの上側と第２絶縁膜パターンの
間の第１絶縁膜上にゲート電極を形成する段階と、 前記ゲート電極をマスクに用いた傾斜イオン注入工程で
除去された第２絶縁膜の下側から隔離絶縁膜にかけて第
２導電型高濃度不純物拡散領域を形成する段階と、 前記ゲート電極をマスクに用いた垂直イオン注入工程で
ゲート電極の側面から隔離絶縁膜にかけて第２導電型ノ
ーマル不純物拡散領域を形成する段階と、 前記ゲート電極及び第２絶縁膜パターンの側面に側壁ス
ペーサを形成する段階と、 前記側壁スペーサ及びゲート電極をマスクに用いてイオ
ン注入工程を行って側壁スペーサから隔離絶縁膜にかけ
て第２導電型低濃度不純物拡散領域を形成する段階と、 前記側壁スペーサ及びゲート電極をマスクに用いた傾斜
イオン注入工程で側壁スペーサの下側で第２導電型ノー
マル不純物拡散領域の下部に第１導電型不純物拡散領域
を形成する段階と、 を備え、 前記第２導電型ノーマル不純物拡散領域は、その濃度が
前記第２導電型高濃度不純物拡散領域と前記第２導電型
低濃度不純物拡散領域との中間の濃度である ことを特徴
とするＭＯＳＦＥＴの製造方法。
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|---|---|---|---|
| KR1019960048258A KR100205320B1 (ko) | 1996-10-25 | 1996-10-25 | 모스펫 및 그 제조방법 |
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| Publication Number | Publication Date |
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| US6187639B1 (en) * | 1997-04-21 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Method to prevent gate oxide damage by post poly definition implantation |
| US5913124A (en) * | 1997-05-24 | 1999-06-15 | United Microelectronics Corporation | Method of making a self-aligned silicide |
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- 1997-05-16 US US08/857,267 patent/US5811340A/en not_active Expired - Fee Related
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