JP2004111611A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title description 47
- 239000012535 impurity Substances 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 55
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 55
- 125000006850 spacer group Chemical group 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 abstract description 28
- 230000003647 oxidation Effects 0.000 abstract description 26
- 238000000034 method Methods 0.000 description 23
- 238000001312 dry etching Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
【課題】ＭＯＳトランジスタの駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減できるＭＯＳトランジスタを提供する。
【解決手段】ゲート電極２２を、その側面が上部に向かって広がるように湾曲した構造にするとともに、再酸化によりゲート酸化膜２１の端縁部を厚くすることで、ダブル角度スマイル酸化構造を得る。そして、ダブル角度スマイル酸化構造下（Ｂ点周囲）のソース・ドレイン層の不純物濃度を、４×１０１８ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【選択図】 図２０
【解決手段】ゲート電極２２を、その側面が上部に向かって広がるように湾曲した構造にするとともに、再酸化によりゲート酸化膜２１の端縁部を厚くすることで、ダブル角度スマイル酸化構造を得る。そして、ダブル角度スマイル酸化構造下（Ｂ点周囲）のソース・ドレイン層の不純物濃度を、４×１０１８ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【選択図】 図２０
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にゲートオーバーラップキャパシタンスを低減した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度の向上に伴って、ＭＯＳトランジスタのチャネル長が短くなるにつれ、ゲート長に比例してゲートオーバーラップ長を短くすることができなくなりつつある。その結果、真性ゲートキャパシタンスに対して、ゲートオーバーラップキャパシタンスの比率が大きく増加する。
【０００３】
寄生容量、特にゲートオーバーラップキャパシタンスの低減は、低電源電圧でトランジスタの高速化を達成する鍵となる。
【０００４】
ここで、ゲートオーバーラップキャパシタンスを低減するための手法として、既に形成したゲート酸化膜をさらに酸化することで、ゲート酸化膜の端縁部の厚さを厚くする手法（以後、スマイル酸化と呼称）がある（例えば特許文献１参照）。
【０００５】
上記特許文献１では、ゲート酸化膜上にゲート電極を形成した状態で、水蒸気および水素を含まないドライ酸素雰囲気中での熱酸化を行うことで、ゲート酸化膜の両端部を急峻に厚くして、ゲートオーバーラップキャパシタンスを低減する技術が開示されている。
【０００６】
また、ゲートオーバーラップキャパシタンスの低減についての言及はないものの、ゲート酸化膜上に多結晶シリコン（ポリシリコン）のゲート電極を形成した状態で熱酸化を行うことで、ゲート電極の表面に熱酸化膜を形成すると同時に、ゲート酸化膜の両端部を厚くする技術も存在する（特許文献２、特許文献３、特許文献４参照）。
【０００７】
しかし、スマイル酸化によりゲート酸化膜の端縁部を厚くするだけでは、ゲートオーバーラップキャパシタンスの低減は達成できず、却って駆動電流が減少するなどの問題が生じる場合もある。
【０００８】
【特許文献１】特開平８−７８６８４号公報（第２２欄、図９）
【特許文献２】特開平７−３３５８７５号公報（第１６欄、図９）
【特許文献３】特開平５−１２９５９５号公報（第４欄、図２）
【特許文献４】特開２０００−１３８１８３号公報（第４、第５欄、図１Ｄ）
【発明が解決しようとする課題】
本発明は上記のような問題点を解消するためになされたもので、ＭＯＳトランジスタの駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減できるＭＯＳトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板上に選択的に配設されるゲート絶縁膜と、前記ゲート絶縁膜上に選択的に配設されるゲート電極と、前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、前記第２の部分は前記第１の部分との係合部から上下方向に厚さが増すように広がった輪郭形状を有し、前記スペーサ絶縁膜と前記ゲート絶縁膜の前記第２の部分とが係合した状態での輪郭形状は、少なくとも前記ゲート電極の側面下部側の傾斜角度に相当する第１の角度を有する傾斜と、前記ゲート絶縁膜の前記第２の部分の上部側の前記半導体基板に対して第２の角度を有する傾斜とが連続する形状であって、前記第１の角度が前記第２の角度よりも大きい。
【００１０】
本発明に係る請求項５記載の半導体装置は、半導体基板と、前記半導体基板上に選択的に配設されるゲート絶縁膜と、前記ゲート絶縁膜上に選択的に配設されるゲート電極と、前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、前記第２の部分は前記第１の部分との係合部から上側に向けて厚さが増すように広がるとともに、外側に突出する方向に湾曲した輪郭形状を有している。
【００１１】
本発明に係る請求項１０記載の半導体装置の製造方法は、半導体基板上に絶縁膜および導体膜を順次形成する工程（ａ）と、前記導体膜をパターニングして、前記絶縁膜上にゲート電極を選択的に形成する工程（ｂ）と、前記半導体基板全面を熱酸化して、前記ゲート電極直下の前記絶縁膜をゲート絶縁膜とし、前記半導体基板上に前記ゲート絶縁膜および前記ゲート電極が積層されたゲート電極構造を形成するとともに、前記ゲート電極構造の周囲に前記ゲート絶縁膜に係合し前記ゲート絶縁膜よりも厚い第１のシリコン酸化膜を形成する工程（ｃ）と、前記ゲート電極構造および前記第１のシリコン酸化膜上を覆うように第２のシリコン酸化膜を形成した後、異方性エッチングにより、前記ゲート電極上および前記第１のシリコン酸化膜上の前記第２のシリコン酸化膜を除去して、前記ゲート電極の側面にスペーサ絶縁膜を形成するとともに、前記ゲート電極および前記スペーサ絶縁膜に覆われない前記第１のシリコン酸化膜を除去することで、前記ゲート絶縁膜の端縁部に、前記第１のシリコン酸化膜の一部が係合した状態で残った構造を形成する工程（ｄ）とを備えている。
【００１２】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１のＭＯＳトランジスタ１００について、まず、製造工程を順に示す断面図である図１〜図７を用いて製造方法を説明する。なお、ＭＯＳトランジスタ１００の構成は最終工程を示す図７において示される。
【００１３】
まず、図１に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのシリコン酸化膜ＯＸ１を形成する。シリコン酸化膜ＯＸ１は後に、ゲート酸化膜（ゲート絶縁膜）として使用される。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００１４】
その後、シリコン酸化膜ＯＸ１上に厚さ５０〜２００ｎｍの導電膜ＣＬ１を形成する。導電膜ＣＬ１は、例えばポリシリコン膜で形成され、後にゲート電極として使用される。
【００１５】
さらに、導電膜ＣＬ１上に、レジストマスクＲＭ１をパターニングし、導電膜ＣＬ１およびシリコン酸化膜ＯＸ１を残す領域を規定する。
【００１６】
その後、レジストマスクＲＭ１で覆われない導電膜ＣＬ１を異方性エッチングにより除去することで、図２に示すように、シリコン酸化膜ＯＸ１上にゲート電極３が選択的に形成された構成を得る。
【００１７】
次に、図３に示す工程において、７００〜１１００℃の温度条件下で酸化を行うことで、ゲート電極３で覆われないＳＯＩ層ＳＯの表面およびゲート電極３の表面に再酸化膜ＲＸ１（第１のシリコン酸化膜）を形成する。この工程により、ゲート電極３下のシリコン酸化膜ＯＸ１はゲート酸化膜２となり、ゲート酸化膜２上にゲート電極３が積層されたゲート電極構造が得られる。なお、ＳＯＩ層ＳＯ上にはゲート酸化膜２よりも厚い再酸化膜ＲＸ１が形成される。このとき、再酸化膜ＲＸ１は、ゲート電極３の下のゲート酸化膜３の端縁部にもバーズビーク状に侵入して係合し、結果的に、ゲート酸化膜２の端縁部が厚くなる。このような構造を、スマイル酸化構造（あるいゲートエッジ再酸化構造は）と呼称する。
【００１８】
ここで、スマイル酸化構造を採用する場合、ＭＯＳトランジスタの高速動作を達成するためには、ＭＯＳトランジスタのソース・ドレイン層の不純物濃度を最適化することが望ましい。すなわち、ＭＯＳトランジスタの高速動作を達成するためには、駆動電流は減少させず、ゲートオーバーラップキャパシタンスは低減させなければならないが、そのための条件として、スマイル酸化構造下、すなわち図５に示すＡ点周囲の領域のソース・ドレイン層の不純物濃度は、１×１０１９ｃｍ−３±４０％の範囲（６×１０１８ｃｍ−３〜１．４×１０１９ｃｍ−３）にあることが望ましいという事実に発明者達は到達した。
【００１９】
次に、図４に示す工程において、高温ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＳｉＨ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍの高温酸化膜（ＨＴＯ膜）ＯＸ２（第２のシリコン酸化膜）をＳＯＩ基板１の全面に堆積する。
【００２０】
次に、図５に示す工程において、異方性ドライエッチングにより、ゲート電極３上面のＨＴＯ膜ＯＸ２および再酸化膜ＲＸ１を除去するとともに、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ１を除去することで、ゲート電極３の側面にオフセットスペーサ４を形成する。なお、再酸化膜ＲＸ１のうち、ゲート酸化膜２（ゲート絶縁膜の第１の部分）の端縁部に係合する部分は、ゲート電極３およびオフセットスペーサ４に覆われて除去されずに残り、スマイル酸化膜５（ゲート絶縁膜の第２の部分）を構成する。
【００２１】
なお、オフセットスペーサ４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層８を形成する。このとき、先に説明したように、図５におけるＡ点（スマイル酸化膜５の先端部直下の部分）の周囲のソース・ドレインエクステンション層８の不純物濃度は１×１０１９ｃｍ−３±４０％の範囲に設定される。
【００２２】
ソース・ドレインエクステンション層８は、後に形成されるソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能する。
【００２３】
次に、図６に示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜ＯＸ３を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ１を堆積する。
【００２４】
次に、図７に示す工程において、異方性ドライエッチングにより、ゲート電極３上面のＴＥＯＳ酸化膜ＯＸ３およびシリコン窒化膜ＳＮ１を除去することで、オフセットスペーサ４の外側に第１ゲートサイドウォール６、第１ゲートサイドウォール６の外側に第２ゲートサイドウォール７を有した構成が得られる。
【００２５】
その後、ゲート電極３、再酸化膜ＲＸ１、オフセットスペーサ４、第１ゲートサイドウォール６および第２ゲートサイドウォール７をマスクとして不純物のイオン注入を行い、ソース・ドレイン層９を形成する。
【００２６】
その後、ソース・ドレイン層９およびゲート電極３の上面に、ＣｏＳｉ２あるいはＴｉＳｉ２等のシリサイド膜１１および１２を形成することでＭＯＳトランジスタ１００が完成する。なお、シリサイド膜１１および１２は必須の構成要素ではない。
【００２７】
ここで、図７においては、スマイル酸化膜５の周辺の領域Ｚの拡大図を合わせて示し、スマイル酸化膜５の長さをＬｓｍｉｌｅとして示している。すなわち、スマイル酸化膜５の長さＬｓｍｉｌｅは、オフセットスペーサ４の内側側面からゲート酸化膜２に係合する部分までの長さで規定されている。
【００２８】
次に、図８を用いて、スマイル酸化膜の長さの最適値について説明する。図８は、図７を用いて説明した、スマイル酸化膜５の長さＬｓｍｉｌｅを横軸とし、縦軸にＭＯＳトランジスタの駆動電流Ｉｄ（μＡ／μｍ）およびゲートオーバーラップキャパシタンスＣｏｖ（ｆＦ／μｍ）を示す。
【００２９】
図８において、Ｌｓｍｉｌｅを変化させた場合の駆動電流の変化を丸（○）で示し、Ｌｓｍｉｌｅを変化させた場合のゲートオーバーラップキャパシタンスの変化を四角（□）で示す。
【００３０】
図８から判るように、スマイル酸化膜５の長さＬｓｍｉｌｅが長くなるにつれてゲートオーバーラップキャパシタンスＣｏｖが減少するが、同時に駆動電流Ｉｄも低下する。そして、駆動電流Ｉｄの低下はＬｓｍｉｌｅが１２ｎｍを越える長さから始まっているので、スマイル酸化膜５の長さＬｓｍｉｌｅは、最大でも１２ｎｍ程度とすることが望ましい。
【００３１】
なお、図８のデータは、スマイル酸化構造下のソース・ドレイン層、すなわちソース・ドレインエクステンション層８の不純物濃度が１×１０１９ｃｍ−３である場合のデータである。
【００３２】
＜Ａ−２．作用効果＞
以上説明したように、実施の形態１のＭＯＳトランジスタ１００においては、スマイル酸化によりゲート酸化膜２の端縁部を厚くしたスマイル酸化構造を採用しているが、スマイル酸化構造下のソース・ドレイン層、すなわち図５におけるＡ点周囲の領域の不純物濃度を、１×１０１９ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００３３】
また、スマイル酸化膜５の長さＬｓｍｉｌｅを、最大でも１２ｎｍ程度とすることで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減させることができる。
【００３４】
また、本実施の形態に係る製造方法によれば、図３に示す工程において再酸化膜ＲＸ１を形成した後、図４に示す工程において、ゲート電極３を覆うように高温ＣＶＤ法を用いて高温酸化膜ＯＸ２を形成し、図５に示す工程において高温酸化膜ＯＸ２をゲート電極３の側面にのみ残してオフセットスペーサ４を形成するので、スマイル酸化膜５の長さとオフセットスペーサ４の幅を別個に設定することができる。従って、スマイル酸化膜５の長さおよびオフセットスペーサ４の幅の設定の自由度が増し、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減した構造を得るために有利となる。また、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００３５】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ１００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００３６】
＜Ｂ．実施の形態２＞
以上説明した実施の形態１においては、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減させるために、スマイル酸化構造下のソース・ドレイン層の不純物濃度を最適化することで対応する例を示したが、スマイル酸化膜の形状が２段テーパ形状となったダブルダブル角度スマイル酸化構造を採用することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスをさらに低減できる。
【００３７】
以下、本発明に係る実施の形態２として、ダブル角度スマイル酸化構造を有するＭＯＳトランジスタ２００の製造方法および構造について説明する。
【００３８】
＜Ｂ−１．製造方法＞
製造工程を順に示す断面図である図８〜図２０を用いてＭＯＳトランジスタ２００の製造方法を説明する。なお、ＭＯＳトランジスタ２００の構成は最終工程を示す図２０において示される。
【００３９】
まず、図９に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に厚さ５０〜３００ｎｍのシリコン酸化膜ＯＸ２１を形成する。
【００４０】
次に、図１０に示す工程において、シリコン酸化膜ＯＸ２１上にレジストマスクＲＭ２１をパターニングする。その後、当該レジストマスクＲＭ２１をエッチングマスクとして、シリコン酸化膜ＯＸ２１を異方性ドライエッチングにより除去して、ＳＯＩ層ＳＯに到達する開口部ＯＰ１を形成する。
【００４１】
次に、レジストマスクＲＭ２１を除去した後、図１１に示す工程において、シリコン酸化膜ＯＸ２１上にレジストマスクＲＭ２２をパターニングする。このとき、レジストマスクＲＭ２２の開口部ＯＰ３が、シリコン酸化膜ＯＸ２１に設けた開口部ＯＰ１に重なるようにパターニングされ、また、開口部ＯＰ３が開口部ＯＰ１よりも大きくなるようにパターニングされる。
【００４２】
そして、レジストマスクＲＭ２２をエッチングマスクとして、レジストマスクＲＭ２２で覆われていない、開口部ＯＰ１の周囲のシリコン酸化膜ＯＸ２１を異方性ドライエッチングにより除去することで、ＳＯＩ層ＳＯから垂直方向に離れるにつれて開口面積が広くなるように内壁が湾曲した開口部ＯＰ２を形成する。
【００４３】
ここで、開口部ＯＰ２を形成するためのドライエッチングのエッチングレートが、開口部ＯＰ１を形成する場合のドライエッチングのエッチングレートよりも小さくなるようにエッチング条件を設定し、内壁の上部が、下部よりも多く除去され、図１１に示すように湾曲した内壁が得られた時点でエッチングを止めることで、開口部ＯＰ２を得ることができる。
【００４４】
なお、レジストマスクＲＭ２１を用いて開口部ＯＰ１を形成した後、レジストマスクＲＭ２１の開口部をアッシング処理により広げることで、レジストマスクＲＭ２２の開口部ＯＰ３に相当する開口部を設け、当該アッシング後のレジストマスクＲＭ２１をレジストマスクＲＭ２２の代わりに用いて開口部ＯＰ２を形成しても良い。この場合、アッシング後のレジストマスクＲＭ２１を自己整合的に形成できるという効果がある。
【００４５】
次に、レジストマスクＲＭ２２を除去した後、図１２に示す工程において、開口部ＯＰ２の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのゲート酸化膜２１を形成する。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００４６】
続いて、開口部ＯＰ２内に、例えばポリシリコン膜等の導電膜を充填してゲート電極２２を形成する。
【００４７】
次に、図１３に示す工程において、シリコン酸化膜ＯＸ２１を除去することで、ＳＯＩ基板１上に、ゲート酸化膜２１およびゲート電極２２が積層されたゲート構造を得る。ここで、ゲート電極２２の側面は、ゲート電極の下主面よりも上主面が広くなるように上部に向かって広がるように湾曲しており、そのうちの、下部側の傾斜の角度をラージ角度θ１（第１の角度）と呼称する。
【００４８】
次に、図１４に示す工程において、７００〜１１００℃の温度条件下で酸化を行うことで、ＳＯＩ層ＳＯの露出表面およびゲート電極２２の表面に再酸化膜ＲＸ２１を形成する。なお、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ２１は、ゲート酸化膜２１よりも厚く形成される。このとき、再酸化膜ＲＸ２１は、ゲート電極２２の下のゲート酸化膜２１の端縁部にもバーズビーク状に侵入して係合し、結果的に、ゲート酸化膜２１の端縁部が厚くなり、スマイル酸化構造となる。
【００４９】
次に、図１５に示す工程において、高温ＣＶＤ法を用いて、ＳｉＮ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍのＨＴＯ膜ＯＸ２２をゲート電極２２の側面および上面に堆積する。なお、ＨＴＯ膜ＯＸ２２は再酸化膜ＲＸ１上にも形成される。
【００５０】
次に、図１６に示す工程において、異方性ドライエッチングにより、ゲート電極２２上面のＨＴＯ膜ＯＸ２２および再酸化膜ＲＸ２１を除去するとともに、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ２１を除去することで、ゲート電極２２の側面にオフセットスペーサ２４を形成する。なお、再酸化膜ＲＸ２１のうち、ゲート電極２２の下に侵入した部分は、ゲート電極２２およびオフセットスペーサ２４に覆われて除去されずに残り、ゲート絶縁膜２１との係合部から上下方向に厚さが増すように広がった輪郭形状を有するスマイル酸化膜２３（ゲート絶縁膜の第２の部分）を構成する。
【００５１】
ここで、ゲート酸化膜２１（ゲート絶縁膜の第１の部分）の端縁部近傍の詳細図を図１７に示す。図１７おいてはスマイル酸化膜２３およびオフセットスペーサ２４の輪郭だけを記載しており、スマイル酸化膜２３とゲート酸化膜２１との係合部近傍におけるスマイル酸化膜２３の上部側の傾斜の角度をスモール角度θ２（第２の角度）として示している。
【００５２】
ここで、湾曲したゲート電極２２の側面の下部側の傾斜角度がラージ角度θ１（図１３）として規定されおり、オフセットスペーサ２４とスマイル酸化膜２３とが係合した状態では、スマイル酸化膜２３が、ラージ角度θ１およびスモール角度θ２の２種類のテーパが連続した２段テーパ形状となっているとみなすことができる。これが、ダブル角度スマイル酸化構造である。以後、スマイル酸化膜２３をダブル角度スマイル酸化膜２３と呼称する。
【００５３】
また、図１７には、ダブル角度スマイル酸化膜２３の長さをＬｇｅとして示している。すなわち、ダブル角度スマイル酸化膜２３の長さＬｇｅは、ゲート電極２２の側面最上部先端を垂直に射影した位置からゲート酸化膜２１に係合する部分までの長さで規定されている。
【００５４】
なお、オフセットスペーサ４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層２７を形成する。このとき、先に説明した実施の形態１のＭＯＳトランジスタでは、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減する条件として、図５に示すＡ点周囲のソース・ドレインエクステンション層８の不純物濃度を１×１０１９ｃｍ−３±４０％の範囲に設定することが望ましいとしたが、ダブル角度スマイル酸化膜２３を有するＭＯＳトランジスタ２００においては、図２０に示すＢ点（スマイル酸化膜２３の先端部直下の部分）周囲のソース・ドレインエクステンション層２７の不純物濃度を４×１０１８ｃｍ−３±４０％の範囲（２．４×１０１８ｃｍ−３〜５．６×１０１８ｃｍ−３）に設定することが望ましいという事実に発明者らは到達した。
【００５５】
また、ラージ角度θ１の最適な範囲は８６°±５％であり、スモール角度θ２の最適な範囲は１０°±７０％（３°〜１７°）である事実にも到達した。
【００５６】
次に、図１８示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ酸化膜ＯＸ２３を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ２１を堆積する。
【００５７】
次に、図１９に示す工程において、異方性ドライエッチングにより、ゲート電極２２上面のＴＥＯＳ酸化膜ＯＸ２３およびシリコン窒化膜ＳＮ２１を除去することで、オフセットスペーサ２４の外側に第１ゲートサイドウォール２５、第１ゲートサイドウォール２５の外側に第２ゲートサイドウォール２６を有した構成が得られる。
【００５８】
その後、ゲート電極２２、オフセットスペーサ２４、第１ゲートサイドウォール２５および第２ゲートサイドウォール２６をマスクとして不純物のイオン注入を行い、ソース・ドレイン層２８を形成する。
【００５９】
最後に、図２０に示す工程においてソース・ドレイン層２８およびゲート電極２２の上面に、ＣｏＳｉ２あるいはＴｉＳｉ２等のシリサイド膜３１および３２を形成することでＭＯＳトランジスタ２００が完成する。なお、シリサイド膜３１および３２は必須の構成要素ではない。
【００６０】
ここで、ダブル角度スマイル酸化膜の長さの最適値について、図８を用いて説明する。図８は、図７を用いて説明した、スマイル酸化膜５の長さを変化させた場合の特性だけでなく、ダブル角度スマイル酸化膜２３の長さＬｇｅを変化させた場合のＭＯＳトランジスタの駆動電流ＩｄおよびゲートオーバーラップキャパシタンスＣｏｖの特性も併せて示している。
【００６１】
すなわち、図８において、Ｌｇｅを変化させた場合の駆動電流の変化を黒丸（●）で示し、Ｌｇｅを変化させた場合のゲートオーバーラップキャパシタンスの変化を三角（△）で示す。
【００６２】
図８から判るように、ダブル角度スマイル酸化膜２３の長さＬｇｅが長くなるにつれてゲートオーバーラップキャパシタンスＣｏｖが減少するが、スモール角度θ２が小さいので、ゲート電界により、図２０に示すＢ点近傍の領域にキャリアが多く発生するアキュムレート効果により駆動電流Ｉｄは殆ど低下しない。これは、スマイル酸化膜５の長さを変化させた場合の特性と比較すれば明確である。
【００６３】
従って、ダブル角度スマイル酸化膜２３の長さＬｇｅが長くすればするほど、ゲートオーバーラップキャパシタンスＣｏｖを減少でき、ゲートオーバーラップキャパシタンスの低減には、ダブル角度スマイル酸化構造が、より適していることが判る。
【００６４】
なお、ダブル角度スマイル酸化構造についての図８のデータは、ダブル角度スマイル酸化構造下のソース・ドレイン層、すなわち図２０に示すＢ点周囲のソース・ドレインエクステンション層２７の不純物濃度が４×１０１８ｃｍ−３である場合のデータである。
【００６５】
＜Ｂ−２．作用効果＞
以上説明したように、実施の形態２のＭＯＳトランジスタ２００においては、ゲート電極２２を、その側面が上部に向かって広がるように湾曲した構造にするとともに、スマイル酸化によりゲート酸化膜２１の端縁部を厚くすることで、ダブル角度スマイル酸化構造を有しているが、ダブル角度スマイル酸化構造下、すなわち図２０に示すＢ点周囲のソース・ドレイン層の不純物濃度を、４×１０１８ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００６６】
また、ダブル角度スマイル酸化膜２３の長さＬｇｅに対する制限は緩やかであり、長さＬｇｅを長くすればするほど、ゲートオーバーラップキャパシタンスを低減できる。
【００６７】
また、ゲート電極２２の側面が上部に向かって広がるように湾曲した構造であるので、ゲート電極２２の上面の面積が下面よりも大きくなり、ゲート抵抗を低減できる効果も有している。
【００６８】
また、本実施の形態に係る製造方法によれば、その側面が上部に向かって広がるように湾曲したゲート電極２２を形成した後、図１４に示す工程において再酸化膜ＲＸ２１を形成し、図１５に示す工程において、ゲート電極２２を覆うように高温酸化膜ＯＸ２２を形成し、その後、図１６に示す工程において高温酸化膜ＯＸ２２をゲート電極２２の側面にのみ残してオフセットスペーサ２４を形成する。従って、ダブル角度スマイル酸化膜２３の２段テーパを、それぞれ独立して形成することができるので、ダブル角度スマイル酸化膜２３の２段テーパの角度の設定の自由度が増し、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易である。
【００６９】
また、オフセットスペーサ２４を設けることで実効チャネル長が長くなるので、寄生バイポーラ効果が低減でき、ＳＯＩ層の電位を固定するボディ固定の場合にはボディ抵抗を下げることができる。
【００７０】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ１００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００７１】
＜Ｃ．実施の形態３＞
実施の形態１においては、ゲート電極をポリシリコンで形成する場合のスマイル酸化構造について説明したが、ゲート電極を金属で形成する場合にも、スマイル酸化構造を採用することができる。
【００７２】
以下、本発明に係る実施の形態３として、金属ゲート電極を有し、かつスマイル酸化構造を採用するＭＯＳトランジスタ３００の製造方法および構造について説明する。
【００７３】
＜Ｃ−１．製造方法＞
製造工程を順に示す断面図である図２１〜図３０を用いてＭＯＳトランジスタ３００の製造方法を説明する。なお、ＭＯＳトランジスタ３００の構成は、最終工程を示す図３０において示される。
【００７４】
まず、図２１に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に厚さ５０〜３００ｎｍのシリコン酸化膜ＯＸ３１を形成する。
【００７５】
次に、シリコン酸化膜ＯＸ３１上にレジストマスクＲＭ３１をパターニングする。その後、当該レジストマスクＲＭ３１をエッチングマスクとして、シリコン酸化膜ＯＸ３１を異方性ドライエッチングにより除去して、ＳＯＩ層ＳＯに到達する開口部ＯＰ１１を形成する。
【００７６】
次に、レジストマスクＲＭ３１を除去した後、図２２に示す工程において、開口部ＯＰ１１の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法により厚さ５〜３０ｎｍのシリコン酸化膜ＯＸ３２を形成する。
【００７７】
次に、図２３に示す工程において、シリコン酸化膜ＯＸ３２の端縁部のみを覆うようにレジストマスクＲＭ３２をパターニングする。その後、当該レジストマスクＲＭ３２をエッチングマスクとして、シリコン酸化膜ＯＸ３２を異方性ドライエッチングにより選択的に除去して、ＳＯＩ層ＳＯに達する開口部ＯＰ１２を形成する。
【００７８】
レジストマスクＲＭ３２を除去した後、図２４に示す工程において、シリコン酸化膜ＯＸ３１の上主面のみを覆うようにレジストマスクＲＭ３３を形成し、開口部ＯＰ１１を通して異方性ドライエッチングを行うことで、シリコン酸化膜ＯＸ３２の開口部ＯＰ１２を、ＳＯＩ層ＳＯから垂直方向に離れるにつれて開口面積が広くなるように内壁が湾曲した開口部ＯＰ１３に変更する。この結果、シリコン酸化膜ＯＸ３２は、外側に突出する方向に湾曲した輪郭を有するスマイル酸化膜３３（ゲート絶縁膜の第２の部分）となる。なお、スマイル酸化膜３３は、その曲率が円形に近い形状となる場合もあるので円形スマイル酸化膜と呼称することもできる。
【００７９】
なお、スマイル酸化膜３３の幅Ｘと高さＹとの関係は、スマイル酸化構造下のソース・ドレイン層の不純物濃度によって規定される。すなわち、実施の形態１において説明したように、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減するためには、スマイル酸化構造下、すなわち図３０に示すＣ点周囲のソース・ドレイン層の不純物濃度は、１×１０１９ｃｍ−３±４０％の範囲とすることが望ましい。
【００８０】
ここで、開口部ＯＰ１３を形成するためのドライエッチングのエッチングレートが、開口部ＯＰ１２を形成する場合のドライエッチングのエッチングレートよりも小さくなるようにエッチング条件を設定し、開口部ＯＰ１２の内壁の上部が、下部よりも多く除去され、図２４に示すように湾曲した内壁が得られた時点でエッチングを止めることで、開口部ＯＰ１３を得ることができる。
【００８１】
次に、図２５に示す工程において、開口部ＯＰ１３の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのゲート酸化膜３１（ゲート絶縁膜の第１の部分）を形成することで、ゲート酸化膜３１とスマイル酸化膜３３とが係合することになる。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００８２】
その後、開口部ＯＰ１１およびＯＰ１３内に、例えばアルミニウム等の金属膜を充填して金属ゲート電極３２を形成する。ここで、開口部ＯＰ１１の外にはみ出した金属膜およびシリコン酸化膜ＯＸ３１の上部に堆積された金属膜は、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により研磨することで除去する。
【００８３】
次に、図２６に示す工程において、シリコン酸化膜ＯＸ３１を除去することで、ＳＯＩ基板１上に、ゲート酸化膜３１および金属ゲート電極３２が積層されたゲート構造を得る。ここで、ゲート酸化膜３１の端縁部にはスマイル酸化膜３３が係合し、上記ゲート構造はスマイル酸化構造を採っていると言うことができる。
【００８４】
次に、図２７に示す工程において、高温ＣＶＤ法を用いて、ＳｉＨ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍのＨＴＯ膜ＯＸ３３をゲート電極３２の側面および上面に堆積する。なお、ＨＴＯ膜ＯＸ３３はＳＯＩ層ＳＯの主面上にも形成される。
【００８５】
次に、図２８に示す工程において、異方性ドライエッチングにより、ゲート電極３２上面およびＳＯＩ層ＳＯの主面上のＨＴＯ膜ＯＸ３３を除去することで、ゲート電極３２の側面にオフセットスペーサ３４を形成する。
【００８６】
なお、オフセットスペーサ３４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層３７を形成する。このとき、先に説明したように、ソース・ドレインエクステンション層３７の図３０に示すＣ点周囲の不純物濃度は１×１０１９ｃｍ−３±４０％の範囲に設定される。
【００８７】
次に、図２９に示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ酸化膜ＯＸ３４を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ３１を堆積する。
【００８８】
次に、図３０に示す工程において、異方性ドライエッチングにより、ゲート電極３２上面のＴＥＯＳ酸化膜ＯＸ３４およびシリコン窒化膜ＳＮ３１を除去することで、オフセットスペーサ３４の外側に第１ゲートサイドウォール３５、第１ゲートサイドウォール３５の外側に第２ゲートサイドウォール３６を有した構成が得られる。
【００８９】
その後、ゲート電極３２、オフセットスペーサ３４、第１ゲートサイドウォール３５および第２ゲートサイドウォール３６をマスクとして不純物のイオン注入を行い、ソース・ドレイン層３８を形成することでＭＯＳトランジスタ３００が完成する。なお、図３０においてはＭＯＳトランジスタ３００はＮチャネルＭＯＳトランジスタとして示している。
【００９０】
ここで、図３１にＭＯＳトランジスタ３００の寄生容量の等価回路を示す。図３１に示すように、ＭＯＳトランジスタ３００には、接合キャパシタンスとして、ソース−基板間容量ＣＳＢ、ドレイン−基板間容量ＣＤＢが存在し、ゲートオーバーラップキャパシタンスとして、ゲート−ソース間容量ＣＧＳ、ゲート−ドレイン間容量ＣＧＤが存在する。
【００９１】
ＭＯＳトランジスタをＳＯＩ基板上に形成したＳＯＩデバイスの場合、バルクシリコン基板にＭＯＳトランジスタを形成したバルクデバイスに比べて、接合容量に対するゲートオーバーラップキャパシタンスの比率が比較的高くなるため、トランジスタの動作速度を改善するにはゲートオーバーラップキャパシタンスの低減が非常に重要な課題となる。
【００９２】
このような課題を考慮した場合、スマイル酸化構造およびダブル角度スマイル酸化構造はＳＯＩデバイスにとって極めて有利な構造であると言える。
【００９３】
＜Ｃ−２．作用効果＞
以上説明したように、実施の形態３のＭＯＳトランジスタ３００においては、金属ゲート電極においてスマイル酸化構造を採用した例を示したが、この場合も、スマイル酸化構造下、図３０に示すＣ点（スマイル酸化膜３３の先端部直下の部分）周囲のソース・ドレイン層の不純物濃度を、１×１０１９ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００９４】
また、本実施の形態に係る製造方法によれば、スマイル酸化膜３３の長さＸおよび高さＹを任意に設定することができるので、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減した構造を得るために有利となる。また、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００９５】
また、図２４に示す工程においてスマイル酸化膜３３を形成した後、図２５に示すように開口部ＯＰ１１を金属膜で埋め込むことで金属ゲート電極３２を形成するので、金属膜をエッチングで成形して金属ゲート電極を形成する方法に比べてゲート電極材料の選択の自由度が高く、多種多様な金属ゲート電極に対応することができる。なお、金属膜の代わりにポリシリコン膜を用いても良いことは言うまでもない。
【００９６】
また、金属ゲート電極の場合には、ゲート電極内で空乏化が発生しないので、ゲートエッジ下の不純物のアキュムレート効果が高くなる。また、ゲート抵抗が低くなるので、ゲートオーバーラップ容量を下げたときには、最大発振周波数（ｆｍａｘ）を効果的に高めることができる。
【００９７】
また、スマイル酸化膜３３を形成した後、図２８に示す工程においてオフセットスペーサ３４を独立して形成するので、スマイル酸化膜３３の長さとオフセットスペーサ３４の幅を別個に設定することができる。従って、スマイル酸化膜の長さおよびオフセットスペーサ４の幅の設定の自由度が高く、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００９８】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ３００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００９９】
＜Ｃ−３．変形例１＞
以上説明したＭＯＳトランジスタ３００は、外側に突出する方向に湾曲した輪郭を有するスマイル酸化膜３３を備えていたが、本実施の形態に係る製造方法を使用すれば、図３２に示すように、内側に凹む方向に湾曲した輪郭を有するスマイル酸化膜を備えたＭＯＳトランジスタ３００Ａを得ることも可能である。
【０１００】
すなわち、図３２に示すように、ＭＯＳトランジスタ３００Ａは、ゲート酸化膜３１１の端縁部に、ゲート酸化膜３１１よりも厚く、内側に凹む方向に湾曲した輪郭を有するスマイル酸化膜３３１が係合したスマイル酸化構造を有している。
【０１０１】
なお、図３０に示したＭＯＳトランジスタ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０２】
このような構造を得るためには、図２１に示す工程を経て、シリコン酸化膜ＯＸ３１に開口部を設けた後、図２２に示す工程に代えて、図３３に示す工程において、開口部ＯＰ１１の底部に露出するＳＯＩ層ＳＯ上に、ＣＶＤ法により厚さ１〜１０ｎｍのシリコン酸化膜ＯＸ４１を形成する。このとき、開口部の端縁部においては厚さが厚くなる。
【０１０３】
この後、開口部ＯＰ１１内に、例えばアルミニウム等の金属膜を充填して金属ゲート電極３２を形成する。以下、図２６〜図２９に示す工程と同様の工程を経て、ＭＯＳトランジスタ３００Ａを得る。
【０１０４】
なお、図３３においては、開口部ＯＰ１１の底部にのみシリコン酸化膜ＯＸ４１が形成される例を示したが、ＣＶＤの条件によっては図３４に示すように、開口部ＯＰ１１の側壁にもシリコン酸化膜が形成され、開口部ＯＰ１１の底部および側壁を覆うようにシリコン酸化膜ＯＸ４２が形成される場合もある。
【０１０５】
この場合、側壁のシリコン酸化膜をオフセットスペーサとして使用することで、オフセットスペーサを形成する工程が不要になるという利点がある。
【０１０６】
なお、実施の形態２においては２段テーパとなったダブル角度スマイル酸化膜２３について説明したが、スマイル酸化膜はダブル角度に限定されるものではなく、トリプル角度でも、さらに多くの角度を有する形状であっても良い。このようにダブル角度よりも多くのテーパを有するスマイル酸化膜を、多角（ｍｕｌｔｉｐｌｅ）スマイル酸化膜と呼称する。ここで、円形スマイル酸化膜は、極端に多角化したスマイル酸化膜であると言うこともできる。
【０１０７】
＜Ｃ−４．変形例２＞
スマイル酸化構造およびダブル角度スマイル酸化構造が、ＳＯＩデバイスにとって極めて有利な構造であることは先に説明したが、ＳＯＩ層が特に薄くなった超薄型ＳＯＩデバイスにおいては、寄生ソース／ドレイン直列抵抗を低減するためにせり上げ（ｅｌｅｖａｔｅｄ）ソース・ドレイン構造が用いられる場合がある。
【０１０８】
図３５に、せり上げソース・ドレインＥＳＤを有するＭＯＳトランジスタ４００の断面構成を示す。なお、図３０に示したＭＯＳトランジスタ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０９】
図３５に示すようにせり上げソース・ドレインＥＳＤは、ソース・ドレイン層３８上にエピタキシャルシリコン膜を成長させて形成し、エピタキシャルシリコン膜が隆起した形状となっている。せり上げソース・ドレインＥＳＤには、ソース・ドレイン層と同じ不純物を含んでいる。
【０１１０】
せり上げソース・ドレイン構造を採用した場合、ゲート−せり上げソース・ドレイン間キャパシタンスＣｆｒｉが著しく増加するが、ＭＯＳトランジスタにスマイル酸化構造およびダブル角度スマイル酸化構造を採用することで、ゲート−せり上げソース・ドレイン間の距離を広げることで、ゲート−せり上げソース・ドレイン間キャパシタンスＣｆｒｉの増加を抑制できるという効果がある。
【０１１１】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ゲート絶縁膜の第２の部分が、第１の部分との係合部から上下方向に厚さが増すように広がった輪郭形状を有する構造を採用することで、第２の部分の長さを長くすればするほど、ゲートオーバーラップキャパシタンスを低減することができる。また、ゲート電極の下主面よりも上主面が広くなるのでゲート抵抗を低減できる。
【０１１２】
本発明に係る請求項５記載の半導体装置によれば、ゲート絶縁膜の第２の部分が、第１の部分との係合部から上側に向けて厚さが増すように広がった構成を有するので、ゲートオーバーラップキャパシタンスを低減することができる。
【０１１３】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、ゲート絶縁膜の端縁部に、ゲート絶縁膜よりも厚い第１のシリコン酸化膜の一部が係合した状態で残った構造を得ることができるので、ゲートオーバーラップキャパシタンスを低減したＭＯＳトランジスタを得ることができる。また、工程（ｄ）において、異方性エッチングにより、ゲート電極上および第１のシリコン酸化膜上の第２のシリコン酸化膜を除去して、ゲート電極の側面にスペーサ絶縁膜を形成するので、ゲート絶縁膜に係合して残る第１のシリコン酸化膜の長さと、オフセットスペーサとして使用するスペーサ絶縁膜の幅とを別個に設定することができる。従って、ゲートオーバーラップキャパシタンスの低減に寄与する第１のシリコン酸化膜の長さ、およびオフセットスペーサの幅の設定の自由度が増し、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】スマイル酸化膜の長さの最適値を説明する特性図である。
【図９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２３】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２４】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２５】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２６】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２７】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２８】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２９】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３０】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３１】ＭＯＳトランジスタの寄生容量を説明する図である。
【図３２】本発明に係る実施の形態３の半導体装置の変形例の構成を説明する断面図である。
【図３３】本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３４】本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３５】本発明に係る実施の形態３の半導体装置の変形例の構成を説明する断面図である。
【符号の説明】
２，２１，３１ ゲート絶縁膜、３，２２，３２ ゲート電極、４，２４，３４ オフセットスペーサ、５，３３ スマイル酸化膜、２３ ダブル角度スマイル酸化膜、ＲＸ１，ＲＸ２１ 再酸化膜、ＥＳＤ せり上げソース・ドレイン電極。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にゲートオーバーラップキャパシタンスを低減した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度の向上に伴って、ＭＯＳトランジスタのチャネル長が短くなるにつれ、ゲート長に比例してゲートオーバーラップ長を短くすることができなくなりつつある。その結果、真性ゲートキャパシタンスに対して、ゲートオーバーラップキャパシタンスの比率が大きく増加する。
【０００３】
寄生容量、特にゲートオーバーラップキャパシタンスの低減は、低電源電圧でトランジスタの高速化を達成する鍵となる。
【０００４】
ここで、ゲートオーバーラップキャパシタンスを低減するための手法として、既に形成したゲート酸化膜をさらに酸化することで、ゲート酸化膜の端縁部の厚さを厚くする手法（以後、スマイル酸化と呼称）がある（例えば特許文献１参照）。
【０００５】
上記特許文献１では、ゲート酸化膜上にゲート電極を形成した状態で、水蒸気および水素を含まないドライ酸素雰囲気中での熱酸化を行うことで、ゲート酸化膜の両端部を急峻に厚くして、ゲートオーバーラップキャパシタンスを低減する技術が開示されている。
【０００６】
また、ゲートオーバーラップキャパシタンスの低減についての言及はないものの、ゲート酸化膜上に多結晶シリコン（ポリシリコン）のゲート電極を形成した状態で熱酸化を行うことで、ゲート電極の表面に熱酸化膜を形成すると同時に、ゲート酸化膜の両端部を厚くする技術も存在する（特許文献２、特許文献３、特許文献４参照）。
【０００７】
しかし、スマイル酸化によりゲート酸化膜の端縁部を厚くするだけでは、ゲートオーバーラップキャパシタンスの低減は達成できず、却って駆動電流が減少するなどの問題が生じる場合もある。
【０００８】
【特許文献１】特開平８−７８６８４号公報（第２２欄、図９）
【特許文献２】特開平７−３３５８７５号公報（第１６欄、図９）
【特許文献３】特開平５−１２９５９５号公報（第４欄、図２）
【特許文献４】特開２０００−１３８１８３号公報（第４、第５欄、図１Ｄ）
【発明が解決しようとする課題】
本発明は上記のような問題点を解消するためになされたもので、ＭＯＳトランジスタの駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減できるＭＯＳトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板上に選択的に配設されるゲート絶縁膜と、前記ゲート絶縁膜上に選択的に配設されるゲート電極と、前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、前記第２の部分は前記第１の部分との係合部から上下方向に厚さが増すように広がった輪郭形状を有し、前記スペーサ絶縁膜と前記ゲート絶縁膜の前記第２の部分とが係合した状態での輪郭形状は、少なくとも前記ゲート電極の側面下部側の傾斜角度に相当する第１の角度を有する傾斜と、前記ゲート絶縁膜の前記第２の部分の上部側の前記半導体基板に対して第２の角度を有する傾斜とが連続する形状であって、前記第１の角度が前記第２の角度よりも大きい。
【００１０】
本発明に係る請求項５記載の半導体装置は、半導体基板と、前記半導体基板上に選択的に配設されるゲート絶縁膜と、前記ゲート絶縁膜上に選択的に配設されるゲート電極と、前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、前記第２の部分は前記第１の部分との係合部から上側に向けて厚さが増すように広がるとともに、外側に突出する方向に湾曲した輪郭形状を有している。
【００１１】
本発明に係る請求項１０記載の半導体装置の製造方法は、半導体基板上に絶縁膜および導体膜を順次形成する工程（ａ）と、前記導体膜をパターニングして、前記絶縁膜上にゲート電極を選択的に形成する工程（ｂ）と、前記半導体基板全面を熱酸化して、前記ゲート電極直下の前記絶縁膜をゲート絶縁膜とし、前記半導体基板上に前記ゲート絶縁膜および前記ゲート電極が積層されたゲート電極構造を形成するとともに、前記ゲート電極構造の周囲に前記ゲート絶縁膜に係合し前記ゲート絶縁膜よりも厚い第１のシリコン酸化膜を形成する工程（ｃ）と、前記ゲート電極構造および前記第１のシリコン酸化膜上を覆うように第２のシリコン酸化膜を形成した後、異方性エッチングにより、前記ゲート電極上および前記第１のシリコン酸化膜上の前記第２のシリコン酸化膜を除去して、前記ゲート電極の側面にスペーサ絶縁膜を形成するとともに、前記ゲート電極および前記スペーサ絶縁膜に覆われない前記第１のシリコン酸化膜を除去することで、前記ゲート絶縁膜の端縁部に、前記第１のシリコン酸化膜の一部が係合した状態で残った構造を形成する工程（ｄ）とを備えている。
【００１２】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１のＭＯＳトランジスタ１００について、まず、製造工程を順に示す断面図である図１〜図７を用いて製造方法を説明する。なお、ＭＯＳトランジスタ１００の構成は最終工程を示す図７において示される。
【００１３】
まず、図１に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのシリコン酸化膜ＯＸ１を形成する。シリコン酸化膜ＯＸ１は後に、ゲート酸化膜（ゲート絶縁膜）として使用される。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００１４】
その後、シリコン酸化膜ＯＸ１上に厚さ５０〜２００ｎｍの導電膜ＣＬ１を形成する。導電膜ＣＬ１は、例えばポリシリコン膜で形成され、後にゲート電極として使用される。
【００１５】
さらに、導電膜ＣＬ１上に、レジストマスクＲＭ１をパターニングし、導電膜ＣＬ１およびシリコン酸化膜ＯＸ１を残す領域を規定する。
【００１６】
その後、レジストマスクＲＭ１で覆われない導電膜ＣＬ１を異方性エッチングにより除去することで、図２に示すように、シリコン酸化膜ＯＸ１上にゲート電極３が選択的に形成された構成を得る。
【００１７】
次に、図３に示す工程において、７００〜１１００℃の温度条件下で酸化を行うことで、ゲート電極３で覆われないＳＯＩ層ＳＯの表面およびゲート電極３の表面に再酸化膜ＲＸ１（第１のシリコン酸化膜）を形成する。この工程により、ゲート電極３下のシリコン酸化膜ＯＸ１はゲート酸化膜２となり、ゲート酸化膜２上にゲート電極３が積層されたゲート電極構造が得られる。なお、ＳＯＩ層ＳＯ上にはゲート酸化膜２よりも厚い再酸化膜ＲＸ１が形成される。このとき、再酸化膜ＲＸ１は、ゲート電極３の下のゲート酸化膜３の端縁部にもバーズビーク状に侵入して係合し、結果的に、ゲート酸化膜２の端縁部が厚くなる。このような構造を、スマイル酸化構造（あるいゲートエッジ再酸化構造は）と呼称する。
【００１８】
ここで、スマイル酸化構造を採用する場合、ＭＯＳトランジスタの高速動作を達成するためには、ＭＯＳトランジスタのソース・ドレイン層の不純物濃度を最適化することが望ましい。すなわち、ＭＯＳトランジスタの高速動作を達成するためには、駆動電流は減少させず、ゲートオーバーラップキャパシタンスは低減させなければならないが、そのための条件として、スマイル酸化構造下、すなわち図５に示すＡ点周囲の領域のソース・ドレイン層の不純物濃度は、１×１０１９ｃｍ−３±４０％の範囲（６×１０１８ｃｍ−３〜１．４×１０１９ｃｍ−３）にあることが望ましいという事実に発明者達は到達した。
【００１９】
次に、図４に示す工程において、高温ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＳｉＨ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍの高温酸化膜（ＨＴＯ膜）ＯＸ２（第２のシリコン酸化膜）をＳＯＩ基板１の全面に堆積する。
【００２０】
次に、図５に示す工程において、異方性ドライエッチングにより、ゲート電極３上面のＨＴＯ膜ＯＸ２および再酸化膜ＲＸ１を除去するとともに、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ１を除去することで、ゲート電極３の側面にオフセットスペーサ４を形成する。なお、再酸化膜ＲＸ１のうち、ゲート酸化膜２（ゲート絶縁膜の第１の部分）の端縁部に係合する部分は、ゲート電極３およびオフセットスペーサ４に覆われて除去されずに残り、スマイル酸化膜５（ゲート絶縁膜の第２の部分）を構成する。
【００２１】
なお、オフセットスペーサ４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層８を形成する。このとき、先に説明したように、図５におけるＡ点（スマイル酸化膜５の先端部直下の部分）の周囲のソース・ドレインエクステンション層８の不純物濃度は１×１０１９ｃｍ−３±４０％の範囲に設定される。
【００２２】
ソース・ドレインエクステンション層８は、後に形成されるソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能する。
【００２３】
次に、図６に示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜ＯＸ３を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ１を堆積する。
【００２４】
次に、図７に示す工程において、異方性ドライエッチングにより、ゲート電極３上面のＴＥＯＳ酸化膜ＯＸ３およびシリコン窒化膜ＳＮ１を除去することで、オフセットスペーサ４の外側に第１ゲートサイドウォール６、第１ゲートサイドウォール６の外側に第２ゲートサイドウォール７を有した構成が得られる。
【００２５】
その後、ゲート電極３、再酸化膜ＲＸ１、オフセットスペーサ４、第１ゲートサイドウォール６および第２ゲートサイドウォール７をマスクとして不純物のイオン注入を行い、ソース・ドレイン層９を形成する。
【００２６】
その後、ソース・ドレイン層９およびゲート電極３の上面に、ＣｏＳｉ２あるいはＴｉＳｉ２等のシリサイド膜１１および１２を形成することでＭＯＳトランジスタ１００が完成する。なお、シリサイド膜１１および１２は必須の構成要素ではない。
【００２７】
ここで、図７においては、スマイル酸化膜５の周辺の領域Ｚの拡大図を合わせて示し、スマイル酸化膜５の長さをＬｓｍｉｌｅとして示している。すなわち、スマイル酸化膜５の長さＬｓｍｉｌｅは、オフセットスペーサ４の内側側面からゲート酸化膜２に係合する部分までの長さで規定されている。
【００２８】
次に、図８を用いて、スマイル酸化膜の長さの最適値について説明する。図８は、図７を用いて説明した、スマイル酸化膜５の長さＬｓｍｉｌｅを横軸とし、縦軸にＭＯＳトランジスタの駆動電流Ｉｄ（μＡ／μｍ）およびゲートオーバーラップキャパシタンスＣｏｖ（ｆＦ／μｍ）を示す。
【００２９】
図８において、Ｌｓｍｉｌｅを変化させた場合の駆動電流の変化を丸（○）で示し、Ｌｓｍｉｌｅを変化させた場合のゲートオーバーラップキャパシタンスの変化を四角（□）で示す。
【００３０】
図８から判るように、スマイル酸化膜５の長さＬｓｍｉｌｅが長くなるにつれてゲートオーバーラップキャパシタンスＣｏｖが減少するが、同時に駆動電流Ｉｄも低下する。そして、駆動電流Ｉｄの低下はＬｓｍｉｌｅが１２ｎｍを越える長さから始まっているので、スマイル酸化膜５の長さＬｓｍｉｌｅは、最大でも１２ｎｍ程度とすることが望ましい。
【００３１】
なお、図８のデータは、スマイル酸化構造下のソース・ドレイン層、すなわちソース・ドレインエクステンション層８の不純物濃度が１×１０１９ｃｍ−３である場合のデータである。
【００３２】
＜Ａ−２．作用効果＞
以上説明したように、実施の形態１のＭＯＳトランジスタ１００においては、スマイル酸化によりゲート酸化膜２の端縁部を厚くしたスマイル酸化構造を採用しているが、スマイル酸化構造下のソース・ドレイン層、すなわち図５におけるＡ点周囲の領域の不純物濃度を、１×１０１９ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００３３】
また、スマイル酸化膜５の長さＬｓｍｉｌｅを、最大でも１２ｎｍ程度とすることで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減させることができる。
【００３４】
また、本実施の形態に係る製造方法によれば、図３に示す工程において再酸化膜ＲＸ１を形成した後、図４に示す工程において、ゲート電極３を覆うように高温ＣＶＤ法を用いて高温酸化膜ＯＸ２を形成し、図５に示す工程において高温酸化膜ＯＸ２をゲート電極３の側面にのみ残してオフセットスペーサ４を形成するので、スマイル酸化膜５の長さとオフセットスペーサ４の幅を別個に設定することができる。従って、スマイル酸化膜５の長さおよびオフセットスペーサ４の幅の設定の自由度が増し、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減した構造を得るために有利となる。また、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００３５】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ１００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００３６】
＜Ｂ．実施の形態２＞
以上説明した実施の形態１においては、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減させるために、スマイル酸化構造下のソース・ドレイン層の不純物濃度を最適化することで対応する例を示したが、スマイル酸化膜の形状が２段テーパ形状となったダブルダブル角度スマイル酸化構造を採用することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスをさらに低減できる。
【００３７】
以下、本発明に係る実施の形態２として、ダブル角度スマイル酸化構造を有するＭＯＳトランジスタ２００の製造方法および構造について説明する。
【００３８】
＜Ｂ−１．製造方法＞
製造工程を順に示す断面図である図８〜図２０を用いてＭＯＳトランジスタ２００の製造方法を説明する。なお、ＭＯＳトランジスタ２００の構成は最終工程を示す図２０において示される。
【００３９】
まず、図９に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に厚さ５０〜３００ｎｍのシリコン酸化膜ＯＸ２１を形成する。
【００４０】
次に、図１０に示す工程において、シリコン酸化膜ＯＸ２１上にレジストマスクＲＭ２１をパターニングする。その後、当該レジストマスクＲＭ２１をエッチングマスクとして、シリコン酸化膜ＯＸ２１を異方性ドライエッチングにより除去して、ＳＯＩ層ＳＯに到達する開口部ＯＰ１を形成する。
【００４１】
次に、レジストマスクＲＭ２１を除去した後、図１１に示す工程において、シリコン酸化膜ＯＸ２１上にレジストマスクＲＭ２２をパターニングする。このとき、レジストマスクＲＭ２２の開口部ＯＰ３が、シリコン酸化膜ＯＸ２１に設けた開口部ＯＰ１に重なるようにパターニングされ、また、開口部ＯＰ３が開口部ＯＰ１よりも大きくなるようにパターニングされる。
【００４２】
そして、レジストマスクＲＭ２２をエッチングマスクとして、レジストマスクＲＭ２２で覆われていない、開口部ＯＰ１の周囲のシリコン酸化膜ＯＸ２１を異方性ドライエッチングにより除去することで、ＳＯＩ層ＳＯから垂直方向に離れるにつれて開口面積が広くなるように内壁が湾曲した開口部ＯＰ２を形成する。
【００４３】
ここで、開口部ＯＰ２を形成するためのドライエッチングのエッチングレートが、開口部ＯＰ１を形成する場合のドライエッチングのエッチングレートよりも小さくなるようにエッチング条件を設定し、内壁の上部が、下部よりも多く除去され、図１１に示すように湾曲した内壁が得られた時点でエッチングを止めることで、開口部ＯＰ２を得ることができる。
【００４４】
なお、レジストマスクＲＭ２１を用いて開口部ＯＰ１を形成した後、レジストマスクＲＭ２１の開口部をアッシング処理により広げることで、レジストマスクＲＭ２２の開口部ＯＰ３に相当する開口部を設け、当該アッシング後のレジストマスクＲＭ２１をレジストマスクＲＭ２２の代わりに用いて開口部ＯＰ２を形成しても良い。この場合、アッシング後のレジストマスクＲＭ２１を自己整合的に形成できるという効果がある。
【００４５】
次に、レジストマスクＲＭ２２を除去した後、図１２に示す工程において、開口部ＯＰ２の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのゲート酸化膜２１を形成する。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００４６】
続いて、開口部ＯＰ２内に、例えばポリシリコン膜等の導電膜を充填してゲート電極２２を形成する。
【００４７】
次に、図１３に示す工程において、シリコン酸化膜ＯＸ２１を除去することで、ＳＯＩ基板１上に、ゲート酸化膜２１およびゲート電極２２が積層されたゲート構造を得る。ここで、ゲート電極２２の側面は、ゲート電極の下主面よりも上主面が広くなるように上部に向かって広がるように湾曲しており、そのうちの、下部側の傾斜の角度をラージ角度θ１（第１の角度）と呼称する。
【００４８】
次に、図１４に示す工程において、７００〜１１００℃の温度条件下で酸化を行うことで、ＳＯＩ層ＳＯの露出表面およびゲート電極２２の表面に再酸化膜ＲＸ２１を形成する。なお、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ２１は、ゲート酸化膜２１よりも厚く形成される。このとき、再酸化膜ＲＸ２１は、ゲート電極２２の下のゲート酸化膜２１の端縁部にもバーズビーク状に侵入して係合し、結果的に、ゲート酸化膜２１の端縁部が厚くなり、スマイル酸化構造となる。
【００４９】
次に、図１５に示す工程において、高温ＣＶＤ法を用いて、ＳｉＮ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍのＨＴＯ膜ＯＸ２２をゲート電極２２の側面および上面に堆積する。なお、ＨＴＯ膜ＯＸ２２は再酸化膜ＲＸ１上にも形成される。
【００５０】
次に、図１６に示す工程において、異方性ドライエッチングにより、ゲート電極２２上面のＨＴＯ膜ＯＸ２２および再酸化膜ＲＸ２１を除去するとともに、ＳＯＩ層ＳＯ上の再酸化膜ＲＸ２１を除去することで、ゲート電極２２の側面にオフセットスペーサ２４を形成する。なお、再酸化膜ＲＸ２１のうち、ゲート電極２２の下に侵入した部分は、ゲート電極２２およびオフセットスペーサ２４に覆われて除去されずに残り、ゲート絶縁膜２１との係合部から上下方向に厚さが増すように広がった輪郭形状を有するスマイル酸化膜２３（ゲート絶縁膜の第２の部分）を構成する。
【００５１】
ここで、ゲート酸化膜２１（ゲート絶縁膜の第１の部分）の端縁部近傍の詳細図を図１７に示す。図１７おいてはスマイル酸化膜２３およびオフセットスペーサ２４の輪郭だけを記載しており、スマイル酸化膜２３とゲート酸化膜２１との係合部近傍におけるスマイル酸化膜２３の上部側の傾斜の角度をスモール角度θ２（第２の角度）として示している。
【００５２】
ここで、湾曲したゲート電極２２の側面の下部側の傾斜角度がラージ角度θ１（図１３）として規定されおり、オフセットスペーサ２４とスマイル酸化膜２３とが係合した状態では、スマイル酸化膜２３が、ラージ角度θ１およびスモール角度θ２の２種類のテーパが連続した２段テーパ形状となっているとみなすことができる。これが、ダブル角度スマイル酸化構造である。以後、スマイル酸化膜２３をダブル角度スマイル酸化膜２３と呼称する。
【００５３】
また、図１７には、ダブル角度スマイル酸化膜２３の長さをＬｇｅとして示している。すなわち、ダブル角度スマイル酸化膜２３の長さＬｇｅは、ゲート電極２２の側面最上部先端を垂直に射影した位置からゲート酸化膜２１に係合する部分までの長さで規定されている。
【００５４】
なお、オフセットスペーサ４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層２７を形成する。このとき、先に説明した実施の形態１のＭＯＳトランジスタでは、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減する条件として、図５に示すＡ点周囲のソース・ドレインエクステンション層８の不純物濃度を１×１０１９ｃｍ−３±４０％の範囲に設定することが望ましいとしたが、ダブル角度スマイル酸化膜２３を有するＭＯＳトランジスタ２００においては、図２０に示すＢ点（スマイル酸化膜２３の先端部直下の部分）周囲のソース・ドレインエクステンション層２７の不純物濃度を４×１０１８ｃｍ−３±４０％の範囲（２．４×１０１８ｃｍ−３〜５．６×１０１８ｃｍ−３）に設定することが望ましいという事実に発明者らは到達した。
【００５５】
また、ラージ角度θ１の最適な範囲は８６°±５％であり、スモール角度θ２の最適な範囲は１０°±７０％（３°〜１７°）である事実にも到達した。
【００５６】
次に、図１８示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ酸化膜ＯＸ２３を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ２１を堆積する。
【００５７】
次に、図１９に示す工程において、異方性ドライエッチングにより、ゲート電極２２上面のＴＥＯＳ酸化膜ＯＸ２３およびシリコン窒化膜ＳＮ２１を除去することで、オフセットスペーサ２４の外側に第１ゲートサイドウォール２５、第１ゲートサイドウォール２５の外側に第２ゲートサイドウォール２６を有した構成が得られる。
【００５８】
その後、ゲート電極２２、オフセットスペーサ２４、第１ゲートサイドウォール２５および第２ゲートサイドウォール２６をマスクとして不純物のイオン注入を行い、ソース・ドレイン層２８を形成する。
【００５９】
最後に、図２０に示す工程においてソース・ドレイン層２８およびゲート電極２２の上面に、ＣｏＳｉ２あるいはＴｉＳｉ２等のシリサイド膜３１および３２を形成することでＭＯＳトランジスタ２００が完成する。なお、シリサイド膜３１および３２は必須の構成要素ではない。
【００６０】
ここで、ダブル角度スマイル酸化膜の長さの最適値について、図８を用いて説明する。図８は、図７を用いて説明した、スマイル酸化膜５の長さを変化させた場合の特性だけでなく、ダブル角度スマイル酸化膜２３の長さＬｇｅを変化させた場合のＭＯＳトランジスタの駆動電流ＩｄおよびゲートオーバーラップキャパシタンスＣｏｖの特性も併せて示している。
【００６１】
すなわち、図８において、Ｌｇｅを変化させた場合の駆動電流の変化を黒丸（●）で示し、Ｌｇｅを変化させた場合のゲートオーバーラップキャパシタンスの変化を三角（△）で示す。
【００６２】
図８から判るように、ダブル角度スマイル酸化膜２３の長さＬｇｅが長くなるにつれてゲートオーバーラップキャパシタンスＣｏｖが減少するが、スモール角度θ２が小さいので、ゲート電界により、図２０に示すＢ点近傍の領域にキャリアが多く発生するアキュムレート効果により駆動電流Ｉｄは殆ど低下しない。これは、スマイル酸化膜５の長さを変化させた場合の特性と比較すれば明確である。
【００６３】
従って、ダブル角度スマイル酸化膜２３の長さＬｇｅが長くすればするほど、ゲートオーバーラップキャパシタンスＣｏｖを減少でき、ゲートオーバーラップキャパシタンスの低減には、ダブル角度スマイル酸化構造が、より適していることが判る。
【００６４】
なお、ダブル角度スマイル酸化構造についての図８のデータは、ダブル角度スマイル酸化構造下のソース・ドレイン層、すなわち図２０に示すＢ点周囲のソース・ドレインエクステンション層２７の不純物濃度が４×１０１８ｃｍ−３である場合のデータである。
【００６５】
＜Ｂ−２．作用効果＞
以上説明したように、実施の形態２のＭＯＳトランジスタ２００においては、ゲート電極２２を、その側面が上部に向かって広がるように湾曲した構造にするとともに、スマイル酸化によりゲート酸化膜２１の端縁部を厚くすることで、ダブル角度スマイル酸化構造を有しているが、ダブル角度スマイル酸化構造下、すなわち図２０に示すＢ点周囲のソース・ドレイン層の不純物濃度を、４×１０１８ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００６６】
また、ダブル角度スマイル酸化膜２３の長さＬｇｅに対する制限は緩やかであり、長さＬｇｅを長くすればするほど、ゲートオーバーラップキャパシタンスを低減できる。
【００６７】
また、ゲート電極２２の側面が上部に向かって広がるように湾曲した構造であるので、ゲート電極２２の上面の面積が下面よりも大きくなり、ゲート抵抗を低減できる効果も有している。
【００６８】
また、本実施の形態に係る製造方法によれば、その側面が上部に向かって広がるように湾曲したゲート電極２２を形成した後、図１４に示す工程において再酸化膜ＲＸ２１を形成し、図１５に示す工程において、ゲート電極２２を覆うように高温酸化膜ＯＸ２２を形成し、その後、図１６に示す工程において高温酸化膜ＯＸ２２をゲート電極２２の側面にのみ残してオフセットスペーサ２４を形成する。従って、ダブル角度スマイル酸化膜２３の２段テーパを、それぞれ独立して形成することができるので、ダブル角度スマイル酸化膜２３の２段テーパの角度の設定の自由度が増し、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易である。
【００６９】
また、オフセットスペーサ２４を設けることで実効チャネル長が長くなるので、寄生バイポーラ効果が低減でき、ＳＯＩ層の電位を固定するボディ固定の場合にはボディ抵抗を下げることができる。
【００７０】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ１００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００７１】
＜Ｃ．実施の形態３＞
実施の形態１においては、ゲート電極をポリシリコンで形成する場合のスマイル酸化構造について説明したが、ゲート電極を金属で形成する場合にも、スマイル酸化構造を採用することができる。
【００７２】
以下、本発明に係る実施の形態３として、金属ゲート電極を有し、かつスマイル酸化構造を採用するＭＯＳトランジスタ３００の製造方法および構造について説明する。
【００７３】
＜Ｃ−１．製造方法＞
製造工程を順に示す断面図である図２１〜図３０を用いてＭＯＳトランジスタ３００の製造方法を説明する。なお、ＭＯＳトランジスタ３００の構成は、最終工程を示す図３０において示される。
【００７４】
まず、図２１に示すようにシリコン基板ＳＢ、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＯで構成されるＳＯＩ基板１を準備し、ＳＯＩ層ＳＯの主面上全面に厚さ５０〜３００ｎｍのシリコン酸化膜ＯＸ３１を形成する。
【００７５】
次に、シリコン酸化膜ＯＸ３１上にレジストマスクＲＭ３１をパターニングする。その後、当該レジストマスクＲＭ３１をエッチングマスクとして、シリコン酸化膜ＯＸ３１を異方性ドライエッチングにより除去して、ＳＯＩ層ＳＯに到達する開口部ＯＰ１１を形成する。
【００７６】
次に、レジストマスクＲＭ３１を除去した後、図２２に示す工程において、開口部ＯＰ１１の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法により厚さ５〜３０ｎｍのシリコン酸化膜ＯＸ３２を形成する。
【００７７】
次に、図２３に示す工程において、シリコン酸化膜ＯＸ３２の端縁部のみを覆うようにレジストマスクＲＭ３２をパターニングする。その後、当該レジストマスクＲＭ３２をエッチングマスクとして、シリコン酸化膜ＯＸ３２を異方性ドライエッチングにより選択的に除去して、ＳＯＩ層ＳＯに達する開口部ＯＰ１２を形成する。
【００７８】
レジストマスクＲＭ３２を除去した後、図２４に示す工程において、シリコン酸化膜ＯＸ３１の上主面のみを覆うようにレジストマスクＲＭ３３を形成し、開口部ＯＰ１１を通して異方性ドライエッチングを行うことで、シリコン酸化膜ＯＸ３２の開口部ＯＰ１２を、ＳＯＩ層ＳＯから垂直方向に離れるにつれて開口面積が広くなるように内壁が湾曲した開口部ＯＰ１３に変更する。この結果、シリコン酸化膜ＯＸ３２は、外側に突出する方向に湾曲した輪郭を有するスマイル酸化膜３３（ゲート絶縁膜の第２の部分）となる。なお、スマイル酸化膜３３は、その曲率が円形に近い形状となる場合もあるので円形スマイル酸化膜と呼称することもできる。
【００７９】
なお、スマイル酸化膜３３の幅Ｘと高さＹとの関係は、スマイル酸化構造下のソース・ドレイン層の不純物濃度によって規定される。すなわち、実施の形態１において説明したように、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減するためには、スマイル酸化構造下、すなわち図３０に示すＣ点周囲のソース・ドレイン層の不純物濃度は、１×１０１９ｃｍ−３±４０％の範囲とすることが望ましい。
【００８０】
ここで、開口部ＯＰ１３を形成するためのドライエッチングのエッチングレートが、開口部ＯＰ１２を形成する場合のドライエッチングのエッチングレートよりも小さくなるようにエッチング条件を設定し、開口部ＯＰ１２の内壁の上部が、下部よりも多く除去され、図２４に示すように湾曲した内壁が得られた時点でエッチングを止めることで、開口部ＯＰ１３を得ることができる。
【００８１】
次に、図２５に示す工程において、開口部ＯＰ１３の底部に露出するＳＯＩ層ＳＯ上に、例えば熱酸化法、ラジカル酸化法、ラジカル窒化法あるいはこれらを組み合わせることにより厚さ１〜４ｎｍのゲート酸化膜３１（ゲート絶縁膜の第１の部分）を形成することで、ゲート酸化膜３１とスマイル酸化膜３３とが係合することになる。なお、シリコン酸化膜の代わりにシリコン窒化膜を使用してゲート絶縁膜を形成しても良い。
【００８２】
その後、開口部ＯＰ１１およびＯＰ１３内に、例えばアルミニウム等の金属膜を充填して金属ゲート電極３２を形成する。ここで、開口部ＯＰ１１の外にはみ出した金属膜およびシリコン酸化膜ＯＸ３１の上部に堆積された金属膜は、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により研磨することで除去する。
【００８３】
次に、図２６に示す工程において、シリコン酸化膜ＯＸ３１を除去することで、ＳＯＩ基板１上に、ゲート酸化膜３１および金属ゲート電極３２が積層されたゲート構造を得る。ここで、ゲート酸化膜３１の端縁部にはスマイル酸化膜３３が係合し、上記ゲート構造はスマイル酸化構造を採っていると言うことができる。
【００８４】
次に、図２７に示す工程において、高温ＣＶＤ法を用いて、ＳｉＨ４とＮ２ＯガスまたはＮＯガス雰囲気中で、７００〜９００℃の温度条件下で、厚さ５〜２５ｎｍのＨＴＯ膜ＯＸ３３をゲート電極３２の側面および上面に堆積する。なお、ＨＴＯ膜ＯＸ３３はＳＯＩ層ＳＯの主面上にも形成される。
【００８５】
次に、図２８に示す工程において、異方性ドライエッチングにより、ゲート電極３２上面およびＳＯＩ層ＳＯの主面上のＨＴＯ膜ＯＸ３３を除去することで、ゲート電極３２の側面にオフセットスペーサ３４を形成する。
【００８６】
なお、オフセットスペーサ３４を形成した後、不純物のイオン注入を行い、ソース・ドレインエクステンション層３７を形成する。このとき、先に説明したように、ソース・ドレインエクステンション層３７の図３０に示すＣ点周囲の不純物濃度は１×１０１９ｃｍ−３±４０％の範囲に設定される。
【００８７】
次に、図２９に示す工程において、ＳＯＩ基板１の全面に、プラズマＣＶＤ法により厚さ５〜２５ｎｍのＴＥＯＳ酸化膜ＯＸ３４を堆積した後、その上に、低圧ＣＶＤ法あるいはプラズマＣＶＤ法により厚さ２０〜７０ｎｍのシリコン窒化膜ＳＮ３１を堆積する。
【００８８】
次に、図３０に示す工程において、異方性ドライエッチングにより、ゲート電極３２上面のＴＥＯＳ酸化膜ＯＸ３４およびシリコン窒化膜ＳＮ３１を除去することで、オフセットスペーサ３４の外側に第１ゲートサイドウォール３５、第１ゲートサイドウォール３５の外側に第２ゲートサイドウォール３６を有した構成が得られる。
【００８９】
その後、ゲート電極３２、オフセットスペーサ３４、第１ゲートサイドウォール３５および第２ゲートサイドウォール３６をマスクとして不純物のイオン注入を行い、ソース・ドレイン層３８を形成することでＭＯＳトランジスタ３００が完成する。なお、図３０においてはＭＯＳトランジスタ３００はＮチャネルＭＯＳトランジスタとして示している。
【００９０】
ここで、図３１にＭＯＳトランジスタ３００の寄生容量の等価回路を示す。図３１に示すように、ＭＯＳトランジスタ３００には、接合キャパシタンスとして、ソース−基板間容量ＣＳＢ、ドレイン−基板間容量ＣＤＢが存在し、ゲートオーバーラップキャパシタンスとして、ゲート−ソース間容量ＣＧＳ、ゲート−ドレイン間容量ＣＧＤが存在する。
【００９１】
ＭＯＳトランジスタをＳＯＩ基板上に形成したＳＯＩデバイスの場合、バルクシリコン基板にＭＯＳトランジスタを形成したバルクデバイスに比べて、接合容量に対するゲートオーバーラップキャパシタンスの比率が比較的高くなるため、トランジスタの動作速度を改善するにはゲートオーバーラップキャパシタンスの低減が非常に重要な課題となる。
【００９２】
このような課題を考慮した場合、スマイル酸化構造およびダブル角度スマイル酸化構造はＳＯＩデバイスにとって極めて有利な構造であると言える。
【００９３】
＜Ｃ−２．作用効果＞
以上説明したように、実施の形態３のＭＯＳトランジスタ３００においては、金属ゲート電極においてスマイル酸化構造を採用した例を示したが、この場合も、スマイル酸化構造下、図３０に示すＣ点（スマイル酸化膜３３の先端部直下の部分）周囲のソース・ドレイン層の不純物濃度を、１×１０１９ｃｍ−３±４０％の範囲に設定することで、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減することができる。
【００９４】
また、本実施の形態に係る製造方法によれば、スマイル酸化膜３３の長さＸおよび高さＹを任意に設定することができるので、駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減した構造を得るために有利となる。また、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００９５】
また、図２４に示す工程においてスマイル酸化膜３３を形成した後、図２５に示すように開口部ＯＰ１１を金属膜で埋め込むことで金属ゲート電極３２を形成するので、金属膜をエッチングで成形して金属ゲート電極を形成する方法に比べてゲート電極材料の選択の自由度が高く、多種多様な金属ゲート電極に対応することができる。なお、金属膜の代わりにポリシリコン膜を用いても良いことは言うまでもない。
【００９６】
また、金属ゲート電極の場合には、ゲート電極内で空乏化が発生しないので、ゲートエッジ下の不純物のアキュムレート効果が高くなる。また、ゲート抵抗が低くなるので、ゲートオーバーラップ容量を下げたときには、最大発振周波数（ｆｍａｘ）を効果的に高めることができる。
【００９７】
また、スマイル酸化膜３３を形成した後、図２８に示す工程においてオフセットスペーサ３４を独立して形成するので、スマイル酸化膜３３の長さとオフセットスペーサ３４の幅を別個に設定することができる。従って、スマイル酸化膜の長さおよびオフセットスペーサ４の幅の設定の自由度が高く、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【００９８】
なお、以上の説明では、ＳＯＩ基板上にＭＯＳトランジスタ３００を形成する例を示したが、バルクシリコン基板上に形成しても良いことは言うまでもない。
【００９９】
＜Ｃ−３．変形例１＞
以上説明したＭＯＳトランジスタ３００は、外側に突出する方向に湾曲した輪郭を有するスマイル酸化膜３３を備えていたが、本実施の形態に係る製造方法を使用すれば、図３２に示すように、内側に凹む方向に湾曲した輪郭を有するスマイル酸化膜を備えたＭＯＳトランジスタ３００Ａを得ることも可能である。
【０１００】
すなわち、図３２に示すように、ＭＯＳトランジスタ３００Ａは、ゲート酸化膜３１１の端縁部に、ゲート酸化膜３１１よりも厚く、内側に凹む方向に湾曲した輪郭を有するスマイル酸化膜３３１が係合したスマイル酸化構造を有している。
【０１０１】
なお、図３０に示したＭＯＳトランジスタ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０２】
このような構造を得るためには、図２１に示す工程を経て、シリコン酸化膜ＯＸ３１に開口部を設けた後、図２２に示す工程に代えて、図３３に示す工程において、開口部ＯＰ１１の底部に露出するＳＯＩ層ＳＯ上に、ＣＶＤ法により厚さ１〜１０ｎｍのシリコン酸化膜ＯＸ４１を形成する。このとき、開口部の端縁部においては厚さが厚くなる。
【０１０３】
この後、開口部ＯＰ１１内に、例えばアルミニウム等の金属膜を充填して金属ゲート電極３２を形成する。以下、図２６〜図２９に示す工程と同様の工程を経て、ＭＯＳトランジスタ３００Ａを得る。
【０１０４】
なお、図３３においては、開口部ＯＰ１１の底部にのみシリコン酸化膜ＯＸ４１が形成される例を示したが、ＣＶＤの条件によっては図３４に示すように、開口部ＯＰ１１の側壁にもシリコン酸化膜が形成され、開口部ＯＰ１１の底部および側壁を覆うようにシリコン酸化膜ＯＸ４２が形成される場合もある。
【０１０５】
この場合、側壁のシリコン酸化膜をオフセットスペーサとして使用することで、オフセットスペーサを形成する工程が不要になるという利点がある。
【０１０６】
なお、実施の形態２においては２段テーパとなったダブル角度スマイル酸化膜２３について説明したが、スマイル酸化膜はダブル角度に限定されるものではなく、トリプル角度でも、さらに多くの角度を有する形状であっても良い。このようにダブル角度よりも多くのテーパを有するスマイル酸化膜を、多角（ｍｕｌｔｉｐｌｅ）スマイル酸化膜と呼称する。ここで、円形スマイル酸化膜は、極端に多角化したスマイル酸化膜であると言うこともできる。
【０１０７】
＜Ｃ−４．変形例２＞
スマイル酸化構造およびダブル角度スマイル酸化構造が、ＳＯＩデバイスにとって極めて有利な構造であることは先に説明したが、ＳＯＩ層が特に薄くなった超薄型ＳＯＩデバイスにおいては、寄生ソース／ドレイン直列抵抗を低減するためにせり上げ（ｅｌｅｖａｔｅｄ）ソース・ドレイン構造が用いられる場合がある。
【０１０８】
図３５に、せり上げソース・ドレインＥＳＤを有するＭＯＳトランジスタ４００の断面構成を示す。なお、図３０に示したＭＯＳトランジスタ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０９】
図３５に示すようにせり上げソース・ドレインＥＳＤは、ソース・ドレイン層３８上にエピタキシャルシリコン膜を成長させて形成し、エピタキシャルシリコン膜が隆起した形状となっている。せり上げソース・ドレインＥＳＤには、ソース・ドレイン層と同じ不純物を含んでいる。
【０１１０】
せり上げソース・ドレイン構造を採用した場合、ゲート−せり上げソース・ドレイン間キャパシタンスＣｆｒｉが著しく増加するが、ＭＯＳトランジスタにスマイル酸化構造およびダブル角度スマイル酸化構造を採用することで、ゲート−せり上げソース・ドレイン間の距離を広げることで、ゲート−せり上げソース・ドレイン間キャパシタンスＣｆｒｉの増加を抑制できるという効果がある。
【０１１１】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ゲート絶縁膜の第２の部分が、第１の部分との係合部から上下方向に厚さが増すように広がった輪郭形状を有する構造を採用することで、第２の部分の長さを長くすればするほど、ゲートオーバーラップキャパシタンスを低減することができる。また、ゲート電極の下主面よりも上主面が広くなるのでゲート抵抗を低減できる。
【０１１２】
本発明に係る請求項５記載の半導体装置によれば、ゲート絶縁膜の第２の部分が、第１の部分との係合部から上側に向けて厚さが増すように広がった構成を有するので、ゲートオーバーラップキャパシタンスを低減することができる。
【０１１３】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、ゲート絶縁膜の端縁部に、ゲート絶縁膜よりも厚い第１のシリコン酸化膜の一部が係合した状態で残った構造を得ることができるので、ゲートオーバーラップキャパシタンスを低減したＭＯＳトランジスタを得ることができる。また、工程（ｄ）において、異方性エッチングにより、ゲート電極上および第１のシリコン酸化膜上の第２のシリコン酸化膜を除去して、ゲート電極の側面にスペーサ絶縁膜を形成するので、ゲート絶縁膜に係合して残る第１のシリコン酸化膜の長さと、オフセットスペーサとして使用するスペーサ絶縁膜の幅とを別個に設定することができる。従って、ゲートオーバーラップキャパシタンスの低減に寄与する第１のシリコン酸化膜の長さ、およびオフセットスペーサの幅の設定の自由度が増し、ユーザーの要求に応じたＭＯＳトランジスタを形成することが容易となる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】スマイル酸化膜の長さの最適値を説明する特性図である。
【図９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２３】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２４】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２５】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２６】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２７】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２８】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２９】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３０】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３１】ＭＯＳトランジスタの寄生容量を説明する図である。
【図３２】本発明に係る実施の形態３の半導体装置の変形例の構成を説明する断面図である。
【図３３】本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３４】本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３５】本発明に係る実施の形態３の半導体装置の変形例の構成を説明する断面図である。
【符号の説明】
２，２１，３１ ゲート絶縁膜、３，２２，３２ ゲート電極、４，２４，３４ オフセットスペーサ、５，３３ スマイル酸化膜、２３ ダブル角度スマイル酸化膜、ＲＸ１，ＲＸ２１ 再酸化膜、ＥＳＤ せり上げソース・ドレイン電極。
Claims (10)
- 半導体基板と、
前記半導体基板上に選択的に配設されるゲート絶縁膜と、
前記ゲート絶縁膜上に選択的に配設されるゲート電極と、
前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、
前記第２の部分は前記第１の部分との係合部から上下方向に厚さが増すように広がった輪郭形状を有し、
前記スペーサ絶縁膜と前記ゲート絶縁膜の前記第２の部分とが係合した状態での輪郭形状は、少なくとも前記ゲート電極の側面下部側の傾斜角度に相当する第１の角度を有する傾斜と、前記ゲート絶縁膜の前記第２の部分の上部側の前記半導体基板に対して第２の角度を有する傾斜とが連続する形状であって、
前記第１の角度が前記第２の角度よりも大きいことを特徴とする、半導体装置。 - 前記ゲート電極の側面は、前記ゲート電極の下主面よりも上主面が広くなるように湾曲した輪郭形状を有する、請求項１記載の半導体装置。
- 前記第１の角度は８６°±５％の範囲に含まれ、
前記第２の角度は１０°±７０％の範囲に含まれる、請求項１記載の半導体装置。 - 前記ＭＯＳトランジスタは、前記ゲート絶縁膜の前記第２の部分の下方にまで延在するソース・ドレイン層を有し、
前記ソース・ドレイン層の不純物濃度は、４×１０１８ｃｍ−３±４０％の範囲に含まれる、請求項１記載の半導体装置。 - 半導体基板と、
前記半導体基板上に選択的に配設されるゲート絶縁膜と、
前記ゲート絶縁膜上に選択的に配設されるゲート電極と、
前記ゲート電極の側面に配設されるスペーサ絶縁膜と、を有するＭＯＳトランジスタを含む半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極下部の中央部に対応する第１の部分と、前記ゲート電極下部の端縁部に対応する第２の部分とを含み、
前記第２の部分は前記第１の部分との係合部から上側に向けて厚さが増すように広がるとともに、外側に突出する方向に湾曲した輪郭形状を有することを特徴とする、半導体装置。 - 前記ゲート絶縁膜の前記第２の部分の曲率は円形に近い曲率を含む、請求項５記載の半導体装置。
- 前記ＭＯＳトランジスタは、前記ゲート絶縁膜の前記第２の部分の下方にまで延在するソース・ドレイン層を有し、
前記ソース・ドレイン層の不純物濃度は、１×１０１９ｃｍ−３±４０％の範囲に含まれる、請求項５記載の半導体装置。 - 前記ゲート電極は金属ゲートである、請求項５記載の半導体装置。
- 前記ＭＯＳトランジスタは、前記ソース・ドレイン層のうち、前記ゲート電極の側面外方の前記半導体基板の主面内に延在する部分の上部に配設されたせり上げソース・ドレイン電極をさらに備える、請求項４または請求項７記載の半導体装置。
- （ａ）半導体基板に絶縁膜および導体膜を順次形成する工程と、
（ｂ）前記導体膜をパターニングして、前記絶縁膜上にゲート電極を選択的に形成する工程と、
（ｃ）前記半導体基板全面を熱酸化して、前記ゲート電極直下の前記絶縁膜をゲート絶縁膜とし、前記半導体基板上に前記ゲート絶縁膜および前記ゲート電極が積層されたゲート電極構造を形成するとともに、前記ゲート電極構造の周囲に前記ゲート絶縁膜に係合し前記ゲート絶縁膜よりも厚い第１のシリコン酸化膜を形成する工程と、
（ｄ）前記ゲート電極構造および前記第１のシリコン酸化膜上を覆うように第２のシリコン酸化膜を形成した後、異方性エッチングにより、前記ゲート電極上および前記第１のシリコン酸化膜上の前記第２のシリコン酸化膜を除去して、前記ゲート電極の側面にスペーサ絶縁膜を形成するとともに、前記ゲート電極および前記スペーサ絶縁膜に覆われない前記第１のシリコン酸化膜を除去することで、前記ゲート絶縁膜の端縁部に、前記第１のシリコン酸化膜の一部が係合した状態で残った構造を形成する工程と、を備える、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271389A JP2004111611A (ja) | 2002-09-18 | 2002-09-18 | 半導体装置およびその製造方法 |
| US10/456,548 US7045867B2 (en) | 2002-09-18 | 2003-06-09 | Semiconductor device of reduced gate overlap capacitance and method of manufacturing the semiconductor device |
| TW092116515A TWI296854B (en) | 2002-09-18 | 2003-06-18 | Semiconductor device and method of manufacturing the semiconductor device |
| DE10327928A DE10327928A1 (de) | 2002-09-18 | 2003-06-20 | Halbleiterbauelement mit reduzierter Gateüberlappungskapazitanz und Verfahren zur Herstellung des Halbleiterbauelements |
| KR10-2003-0040347A KR100538194B1 (ko) | 2002-09-18 | 2003-06-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271389A JP2004111611A (ja) | 2002-09-18 | 2002-09-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111611A true JP2004111611A (ja) | 2004-04-08 |
| JP2004111611A5 JP2004111611A5 (ja) | 2005-11-04 |
Family
ID=31973204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002271389A Pending JP2004111611A (ja) | 2002-09-18 | 2002-09-18 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7045867B2 (ja) |
| JP (1) | JP2004111611A (ja) |
| KR (1) | KR100538194B1 (ja) |
| DE (1) | DE10327928A1 (ja) |
| TW (1) | TWI296854B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101093148B1 (ko) | 2009-12-29 | 2011-12-12 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| JP2022141892A (ja) * | 2015-01-26 | 2022-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050130432A1 (en) * | 2003-12-11 | 2005-06-16 | Machala Charles F.Iii | Method for improving transistor leakage current uniformity |
| KR100628642B1 (ko) * | 2004-12-31 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법 |
| KR100670925B1 (ko) * | 2005-08-01 | 2007-01-19 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102167625B1 (ko) * | 2013-10-24 | 2020-10-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| TWI639227B (zh) * | 2015-01-07 | 2018-10-21 | 聯華電子股份有限公司 | 一種記憶體元件及其製作方法 |
| US9893060B2 (en) * | 2015-12-17 | 2018-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10446662B2 (en) * | 2016-10-07 | 2019-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode |
| CN109935630B (zh) * | 2017-12-15 | 2021-04-23 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3113011B2 (ja) | 1991-11-05 | 2000-11-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP2639865B2 (ja) * | 1991-11-26 | 1997-08-13 | 日本プレシジョン・サーキッツ株式会社 | Ｍｏｓトランジスタの製造方法 |
| JP3424326B2 (ja) | 1994-06-09 | 2003-07-07 | 松下電器産業株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| JP2823819B2 (ja) | 1994-06-27 | 1998-11-11 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US5858844A (en) * | 1995-06-07 | 1999-01-12 | Advanced Micro Devices, Inc. | Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process |
| KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
| KR100268409B1 (ko) * | 1998-05-20 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
| US6143593A (en) | 1998-09-29 | 2000-11-07 | Conexant Systems, Inc. | Elevated channel MOSFET |
| US6248638B1 (en) * | 1998-12-18 | 2001-06-19 | Texas Instruments Incorporated | Enhancements to polysilicon gate |
| JP2000332242A (ja) | 1999-05-21 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| JP2002164537A (ja) | 2000-11-29 | 2002-06-07 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| US6506649B2 (en) * | 2001-03-19 | 2003-01-14 | International Business Machines Corporation | Method for forming notch gate having self-aligned raised source/drain structure |
-
2002
- 2002-09-18 JP JP2002271389A patent/JP2004111611A/ja active Pending
-
2003
- 2003-06-09 US US10/456,548 patent/US7045867B2/en not_active Expired - Fee Related
- 2003-06-18 TW TW092116515A patent/TWI296854B/zh not_active IP Right Cessation
- 2003-06-20 DE DE10327928A patent/DE10327928A1/de not_active Withdrawn
- 2003-06-20 KR KR10-2003-0040347A patent/KR100538194B1/ko not_active IP Right Cessation
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| JP7471349B2 (ja) | 2015-01-26 | 2024-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US12074224B2 (en) | 2015-01-26 | 2024-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10327928A1 (de) | 2004-04-01 |
| TW200405570A (en) | 2004-04-01 |
| KR20040025539A (ko) | 2004-03-24 |
| US7045867B2 (en) | 2006-05-16 |
| KR100538194B1 (ko) | 2005-12-22 |
| TWI296854B (en) | 2008-05-11 |
| US20040051151A1 (en) | 2004-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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|
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