KR100598051B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
고유전막과 반응하지 않고 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 기판 상에 고유전막 및 도전막을 형성하는 단계와, 도전막의 일부를 건식 식각하는 단계와, 도전막 중 미식각된 영역에 플라즈마 처리 또는 이온 주입을 하는 단계와, 플라즈마 처리 또는 이온 주입된 미식각된 영역을 습식 식각하여 고유전막을 노출시키는 도전막 패턴을 완성하는 단계를 포함한다.
고유전막, 전극, 패터닝, 비정질
Description
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다.
도 2은 각 테스트 샘플들의 누설 전류를 측정한 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 고유전막
115: 도전막 115': 도전막 패턴
120: 배리어 도전막 125: 배리어 도전막 패턴
130: 게이트 전극용 도전막 135: 게이트 전극
140: 마스크 패턴 150: 플라즈마 처리 또는 이온 주입
160: 저농도 불순물 영역 170: 스페이서
180: 고농도 불순물 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 도전막과 고유전막이 적층된 반도체 소자의 제조 방법에 관한 것이다.
최근의 반도체 소자들은 대부분 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 모스 전계효과 트랜지스터(MOSFET) 유형이다. 특히, 고속의 동작 속도 및 낮은 소비 전력의 요구를 만족시키기 위해, MOS형 고집적 반도체 소자들은 대부분 NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 CMOS형이다. 이러한 CMOS형 반도체 소자는 공정 단순화 등의 목적을 위해, NMOS 및 PMOS 트랜지스터의 게이트 전극으로 한 종류의 도전성 물질을 사용한다. 이러한 게이트 전극으로 사용되는 도전성 물질은 일반적으로 다결정 실리콘이다. 또한, 게이트 절연막으로는 실리콘 산화막이 현재 가장 폭넓게 사용된다.
한편, 이러한 반도체 소자의 고속화에 따라, 게이트 절연막의 두께 역시 감소되는 추세이다. 하지만, 게이트 절연막의 두께가 임계 두께 이하로 감소할 경우, 반도체 소자의 특성을 악화시키는 누설전류의 문제가 발생한다. 현재 반도체 소자에서 게이트 절연막으로 널리 사용되는 실리콘 산화막의 두께는 이미 임계 두께에 근접하고 있다. 이에 따라, 실리콘 산화막을 게이트 절연막으로 사용하는 방법은 이제 그 기술적 한계에 이르렀다. 그 결과, 최근 게이트 절연막으로 고유전막(high-k 물질)을 사용하려는 연구가 활발하게 진행 중이다.
고유전막은 그 유효 산화막 두께(effective oxide thickness, EOT)를 실리콘 산화막의 임계 두께 이하로 형성할지라도, 여전히 우수한 누설전류 차단 특성을 가질 수 있다. 여기서, 고유전막의 유효 산화막 두께(EOT)는 고유전막과 동일한 커패시턴스를 갖는 실리콘 산화막의 두께를 의미한다. 따라서, 게이트 절연막으로 고유전막을 사용하는 방법은, 실리콘 산화막보다 더 두꺼운 물리적 두께를 갖되 전기적 으로는 더 얇은 게이트 절연막을 사용하는 것과 동등한 효과를 갖는다. 또한, 상대적으로 두꺼운 고유전막을 사용함으로써 게이트 절연막의 누설전류를 현저히 줄일 수 있다.
그런데, 게이트 절연막으로 고유전막을 사용할 경우, 게이트 전극으로 사용되는 다결정 실리콘은 고유전막과 반응하여 실리콘 산화막을 형성한다. 이에 따라 형성된 실리콘 산화막은 전체적인 게이트 절연막의 유효 산화막 두께(EOT)를 증가시킨다. 또한, 고유전막의 물질 특성상 고유전막 내부에 포함된 고정 전하(fixed charge)에 의해, 게이트 전극 하부의 채널 영역에서 캐리어(carrier)의 이동성(mobility)를 저하시키는 문제가 있다.
따라서, 게이트 절연막으로 고유전막이 사용될 경우, 게이트 전극은 고유전막과 반응을 하지 않고 고유전막과 식각 선택비가 높아서, 게이트 전극을 패터닝(patterning)할 때 기판에 손상(damage)을 주지 않아야 한다.
본 발명이 이루고자 하는 기술적 과제는, 고유전막과 반응하지 않고, 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 고유전막 및 도전막을 형성하는 단계와, 상기 도전막의 일부를 건식 식각하는 단계와, 상기 도전막 중 미식각된 영역에 플라즈마 처리 또는 이온 주입을 하는 단계와, 상기 플라즈마 처리 또는 이온 주입된 상기 미식각된 영역을 습식 식각하여 상기 고유전막을 노출시키는 도전막 패턴을 완성하는 단계를 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 고유전막, 배리어 도전막, 전극용 도전막을 순차적으로 형성하는 단계와, 상기 전극용 도전막을 건식 식각하여 전극을 형성하는 단계와, 상기 전극에 의해 노출된 상기 배리어 도전막에 플라즈마 처리 또는 이온 주입을 하는 단계와, 상기 전극에 의해 노출된 상기 배리어 도전막을 습식 식각하여 배리어 도전막 패턴을 형성하는 단계를 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 고유전막, 금속 질화막, 다결정 실리콘막을 순차적으로 형성하는 단계와, 상기 다결정 실리콘막을 건식 식각하여 전극을 형성하는 단계와, 상기 전극에 의해 노출된 상기 금속 질화막에 플라즈마 처리 또는 이온 주입을 하는 단계와, 상기 전극에 의해 노출된 상기 금속 질화막을 습식 식각하여 금속 질화막 패턴을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다. 본 실시예에서는 모스 트랜지스터(MOS transistor)를 이용하여 설명하고자 한다.
도 1a를 참조하면, 기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(미도시)을 형성한다. 여기서, 반도체 소자의 고집적화를 위해, 소자분리막은 통상적인 트렌치 소자 분리(shallow trench isolation, STI) 기술을 사용하여 형성하는 것이 바람직하다. 이때, 상기 소자분리막과 기판(100) 사이에는 열산화막(미도시) 및 실리콘 질화막 라이너(미도시)가 형성될 수도 있다. 기판(100)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다.
그리고, 기판(100) 상에 고유전막(110), 도전막(115) 및 마스크 패턴(mask pattern)(140)을 순차적으로 형성한다.
고유전막(110)은 본 발명에 따른 모스 트랜지스터에서 게이트 절연막(gate insulator)의 역할을 하는 물질막이다. 앞서 종래기술에서 설명한 바와 같이, 반도체 장치의 고집적화를 위해, 상기 고유전막은 고유전 상수를 갖는 절연막인 것이 바람직하다. 이러한 고유전막(110)이 갖는 고유전(high k) 특성은 강한 이온 분극(the strong ionic polarization)의 결과이다.
이를 위해, 고유전막(110)은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO
3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들이 질화물로 이루어진 그룹에서 선택된 적어도 하나의 물질인 것이 바람직하다. 즉, 고유전막(110)은 라미네이트 구조(laminate structure), 즉 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
고유전막(110)은 화학기상증착(Chemical Vapor Deposition, CVD) 기술을 사용하여 형성하는 것이 바람직하다. 고유전막(110) 형성을 위한 화학기상증착 기술은 원자층 증착(Atomic Layer Deposition, ALD) 기술 및 금속유기 화학기상증착(Metal-Organic Chemical Vapor Deposition, MOCVD) 기술을 포함한다. 고유전막(110)은 이러한 증착기술을 이용하여 약 10 ~ 100 Å의 두께로 형성할 수 있다.
도전막(115)은 게이트 전극을 구성하기 위해 형성하는 것으로 고유전막(110)과의 반응에 의해 등가 산화막 두께()가 증가하는 것을 방지하기 위한 배리어(barrier) 도전막(120)과, 게이트 전극용 도전막(130)의 적층막으로 형성될 수 있다.
배리어 도전막(120)은 고유전막(110)과 반응하지 않는 특성을 갖는 도전막으로 형성할 수 있다. 특히, 등가 산화막 두께(equivalent oxide thickness, EOT)의 증가를 유발하는 산화 반응의 방지를 위해, 상기 배리어 도전막(120)은 우수한 내산화성(oxidation resistance)을 갖는 도전막으로 형성할 수 있다. 따라서, 배리어 도전막(120)은 금속 또는 금속 질화물로 형성할 수 있다. 예를 들어, 배리어 도전막(120)은 W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN 및 TaSiN으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 형성할 수 있다.
배리어 도전막(120)은 화학기상증착 기술 또는 물리기상증착(Physical Vapor Deposition, PVD)을 사용하여 형성하는 것이 바람직하다. 배리어 도전막(120) 형성을 위한 화학기상증착 기술은 원자층 증착(ALD) 기술, 플라즈마 강화 원자층 증착 기술(Plasma Enhanced ALD, PEALD), 금속유기 화학기상증착(MOCVD), 플라즈마 강화 화학기상증착(Plasma Enhanced CVD, PECVD) 기술을 포함한다. 배리어 도전막(120)은 이러한 증착 기술을 이용하여 약 300 Å 이하의 두께로 형성할 수 있다. 반전 커패시턴스를 감소시키는 폴리 실리콘 게이트 전극의 공핍 효과(poly gate depletion effect)를 방지하고, 후술하는 플라즈마 처리 또는 이온 주입을 수행한 후 습식 식각으로 제거될 수 있기 위해서, 배리어 도전막(120)은 약 300 Å 이하의 두께로 형성하는 것이 바람직하다.
그리고, 게이트 전극용 도전막(130)으로는 다결정 실리콘을 사용할 수 있다. 게이트 전극용 도전막(130)을 화학기상증착 기술을 사용하여 형성할 수 있다. 게이트 전극용 도전막(130) 형성을 위한 화학기상증착 기술은 원자층 증착(ALD) 기술, 플라즈마 강화 원자층 증착 기술(Plasma Enhanced ALD, PEALD), 금속유기 화학기상증착(MOCVD), 플라즈마 강화 화학기상증착(Plasma Enhanced CVD, PECVD) 기술을 포함한다. 게이트 전극용 도전막(130)은 이러한 증착 기술을 이용하여 약 1000 ~ 2000 Å의 두께로 형성할 수 있다.
그리고, 마스크 패턴(140)은 게이트 전극용 도전막(130)을 패터닝하기 위한 식각마스크로서, SiO2, SiON, 포토 레지스트(photo resist) 등을 이용하여 300 ~ 1000 Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 마스크 패턴(140)을 식각 마스크로 이용하여 게이트 전극용 도전막(130)을 식각하여 게이트 전극(135)을 형성한다. 이때, 게이트 전극용 도전막(130)과 배리어 도전막(120)은 식각 선택비가 높기 때문에 게이트 전극(135)은 배리어 도전막(120)을 노출시킨다. 게이트 전극(135) 형성을 위한 식각 공정은 마스크 패턴(140)을 식각 마스크로 이용하는 이방성 건식 식각의 방법이 바람직하다.
이러한 건식 식각 공정에서 게이트 전극용 도전막(130)만을 식각하고 배리어 도전막(120)과 고유전막(110)을 남겨둠으로써 하부에 위치하는 기판(100)에 식각 손상이 발생하는 것을 최소화할 수 있다.
도 1c를 참조하면, 게이트 전극(135)에 의해 노출된 배리어 도전막(120)에 플라즈마 처리 또는 이온 주입(150)을 수행한다. 배리어 도전막(120)에 플라즈마 처리 또는 이온 주입(150)을 하면 배리어 도전막(120)의 습식 식각율이 증가될 수 있다. 이는 배리어 도전막(120)의 상(phase)이 비정질(amorphous)로 일부 또는 전 부 변하기 때문으로 추측되나, 그 이유가 이에 한정되는 것은 아니다. 플라즈마 처리 또는 이온 주입(150)으로는 예를 들어, O2 플라즈마, NH3 플라즈마 또는 N2
플라즈마를 이용하거나, He, Ne, Ar, Si, Ge, F, Cl, Br 또는 In의 이온 주입을 이용할 수 있다. 이러한 플라즈마 처리 또는 이온 주입(150)의 목적은 배리어 도전막(120)과 화학 반응을 일으켜 배리어 도전막(120)을 식각하는 것이 아니라, 배리어 도전막(120)에 물리적인 충격을 가하여 배리어 도전막(120)의 습식 식각율이 플라즈마 처리 또는 이온 주입 전에 비해 증가하도록 하는데 있다. 예를 들어, 플라즈마 처리의 경우, 플라즈마 상태에 존재하는 이온 등의 충격(bombardment)에 의해 배리어 도전막(120)이 손상(damage)를 받게되어 배리어 도전막(120)의 결정 구조가 깨져서 비정질로 전환될 수 있다. 또한, 이온 주입의 경우에도, 주입되는 이온들의 충격에 의해 배리어 도전막(120)이 손상(damage)를 받게되어 배리어 도전막(120)의 결정 구조가 깨져서 비정질로 전환될 수 있다. 물론, 이러한 플라즈마 처리 또는 이온 주입(150)에 수반되는 물리적 충격에 의해, 소량의 원자 또는 분자들이 배리어 도전막(120)으로부터 떨어져 나올 수 있음은 당업자에게 자명한 사실이다.
그리고, 도 1d를 참조하면, 게이트 전극(135) 상에 남겨진 마스크 패턴(140)과, 마스크 패턴(140)에 의해 노출된 배리어 도전막(120)을 제거하여 배리어 도전막 패턴(125)을 형성한다. 여기서, 배리어 도전막 패턴(125)과 게이트 전극(135)의 적층막으로 된 구조를 도전막 패턴(115')이라 한다. 이때, 배리어 도전막(120) 하부에 위치하는 기판(100)에 식각 손상이 발생하는 것을 최소화하기 위해 습식 식각 을 이용하는 것이 바람직하다. 이러한 습식 식각은 게이트 전극(135)에 대하여 식각 선택비를 갖는 식각액 예컨대, HF 용액 또는 NAE(New ARL Etchant) 용액 등을 사용할 수 있다. 여기서, NAE(New ARL Etchant) 용액은 HF와 H2O2와 탈이온수 등이 조합된 식각액을 말한다.
일반적으로 배리어 도전막(120)은 습식 식각에 의해 용이하게 제거되지 않는 경향이 있고, 건식 식각을 이용하여 배리어 도전막(120)을 제거할 경우에도 배리어 도전막(120)과 고유전막(110) 사이에는 식각 선택비가 높지 않아서 배리어 도전막(120)을 건식 식각으로 제거하는 경우 기판(100)에 식각 손상을 줄 우려가 있다. 하지만, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 의하면, 앞서 설명한 플라즈마 처리 또는 이온 주입(150)에 의해 마스크 패턴(140)에 의해 노출된 배리어 도전막(120)은 원자간의 결합력이 상대적으로 낮은 비정질(amorphous) 구조를 가지기 때문에, 이러한 습식 식각에 의해서도 배리어 도전막(120)은 용이하게 제거될 수 있다. 따라서, 기판(100) 및 고유전막(110)에 식각 손상을 주지 않고 배리어 도전막(120)을 제거할 수 있다.
도 1c 및 도 1d에서 설명한 바와 같이, 본 발명의 일 실시예에 있어서 플라즈마 처리 또는 이온 주입(150) 및 습식 식각을 이용하여 배리어 도전막(120)을 제거할 수 있으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 마스크 패턴(140)에 의해 노출된 배리어 도전막(120)을 플라즈마 처리 또는 이온 주입(150)하기 전에, 마스크 패턴(140)을 식각 마스크로 사용하여 배리어 도전막(120)을 소정의 두께만 큼 건식 식각한 후, 남겨진 배리어 도전막(120)에 대하여 플라즈마 처리 또는 이온 주입(150)과 습식 식각을 수행하여 배리어 도전막(120)을 완전히 제거할 수 있다. 이 경우에도, 기판(100) 및 고유전막(110)에 건식 식각에 의한 식각 손상을 주지 않으면서 배리어 도전막(120)을 용이하게 제거할 수 있다.
도 1d의 습식 식각에 의해 배리어 도전막(120)을 제거하는 공정에서, 게이트 전극(135)에 의해 노출된 고유전막(110)이 제거될 수도 있다. 만약, 고유전막(110)이 남아있는 경우에는, 후속하는 추가 건식 식각 공정을 이용하여 게이트 전극(135)에 의해 노출된 고유전막(110)을 제거할 수 있다.
도 1e를 참조하면, 게이트 전극(135)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정을 실시하여, 게이트 전극(135) 주변의 기판(100)에 저농도 불순물 영역(160)을 형성한다.
도 1f를 참조하면, 게이트 전극(135)의 측벽에 스페이서(170)를 형성한다. 스페이서(170)를 마스크로 사용한 고농도 이온 주입 공정을 실시하여, 스페이서(170) 주변의 기판(100)에 고농도 불순물 영역(180)을 형성한다.
스페이서(170)를 형성하는 단계는 저농도 불순물 영역(160)을 포함하는 기판(100)의 전면에 스페이서 절연막(미도시)을 형성한 후, 이를 이방성 식각하는 단계를 포함한다.
고농도 이온 주입 공정을 실시한 후, 주입된 불순물의 활성화를 위한 열처리 공정을 더 실시하는 것이 바람직하다. 이러한 열처리 공정은 급속 열처리 공정(Rapid Thermal Process, RTP)을 사용할 수 있다.
이상, 모스 트랜지스터를 이용하여 고유전막과 반응하지 않고 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법에 대하여 설명하였다. 이와 동일한 방법이 커패시터의 제조 방법에도 적용된다.
이하, 도 2을 참조하여 비정질화 처리 및 습식 식각에 의해 배리어 도전막이 제거되는 정도를 설명한다. TEOS(TetraEthyl OrthoSilicate)를 이용하여 Si 기판 상에 약 1000 Å의 SiO2 박막을 증착한 후, 물리기상증착을 이용하여 약 40 Å의 TaN 박막을 증착하였다. 이때, 1500 W의 O2 플라즈마를 이용하여 0, 1, 3, 5 분 동안 TaN 박막을 비정질화 처리한 4개의 테스트 샘플들(각각 테스트 샘플①, 테스트 샘플②, 테스트 샘플③, 테스트 샘플④)을 준비하였다. 그 후, 이들 테스트 샘플들을 HF 용액(물 : HF = 200 : 1)에 약 2분 동안 담근 후에 TaN 박막의 표면을 통하여 흐르는 누설 전류를 측정하였다.
도 2은 각 테스트 샘플들의 누설 전류를 측정한 그래프이다.
도 2에서, 테스트 샘플①은 O2 플라즈마 처리를 하지 않은 TaN 박막을, 테스트 샘플②는 1분 동안 O2 플라즈마 처리를 한 TaN 박막을, 테스트 샘플③은 3분 동안 O2 플라즈마 처리를 한 TaN 박막을, 테스트 샘플④는 5분 동안 O2 플라즈마 처리를 한 TaN 박막을 나타낸다. 그리고, 기준 샘플(reference sample)로서 테스트 샘플⑤는 SiO2 박막 상에 TaN 박막을 증착하지 않은 샘플이다.
도 2을 참조하면, 테스트 샘플①의 경우, 약 10-7 A 정도의 누설 전류가 관 찰된다. 그러나, 테스트 샘플②의 경우 약 10-11 A 정도의 누설 전류가, 테스트 샘플③의 경우 약 10-13 A 정도의 누설 전류가, 테스트 샘플④의 경우 약 10-14 A 정도의 누설 전류가 관찰된다.
기준 샘플인 테스트 샘플⑤의 누설 전류가 약 10-13 A 정도임을 감안할 때, TaN 박막을 O2 플라즈마 처리하지 않은 경우(테스트 샘플①) HF 용액에 의해 TaN 박막이 식각되지 않고 SiO2 박막 상에 남아있음을 알 수 있다.
그러나, TaN 박막에 O2 플라즈마 처리를 하는 경우(테스트 샘플②, ③, ④) 테스트 샘플①과 비교하여 누설 전류가 상당히 줄어들었으며, TaN 박막이 없는 테스트 샘플⑤와 동일 또는 유사한 범위의 누설 전류가 관찰되었다.
따라서, 배리어 도전막(예를 들어, TaN 박막)에 비정질화 처리(예를 들어, O2 플라즈마 처리)를 하여 배리어 도전막을 비정질화시킨 후, 습식 식각(예를 들어, HF 용액을 사용함)에 의해 배리어 도전막을 제거할 수 있다. 이와 같이 습식 식각을 이용하여 배리어 도전막을 제거하는 경우, 배리어 도전막의 하부에 위치하는 고유전막 또는 기판의 식각 손상을 방지할 수 있다.
이상 본 발명의 실시예에 대한 설명에서 배리어 도전막과 전극용 도전막의 2층 구조로 이루어진 도전막에 대하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 배리어 도전막과 전극용 도전막이 하나의 물질로 이루어진 도전막에서도 그 적용이 가능하다. 즉, 도전막의 일부를 건식 식각 한 후, 도전막 중 남겨진 미 식각된 영역에 플라즈마 처리 또는 이온 주입을 수행한 다음 미식각된 영역을 습식 식각으로 제거하여 도전막 패턴을 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 고유전막과 반응하지 않고, 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법을 제공할 수 있다.
Claims (22)
- 기판 상에 고유전막 및 도전막을 형성하는 단계;상기 도전막의 일부를 건식 식각하는 단계;상기 도전막 중 미식각된 영역에 플라즈마 처리 또는 이온 주입을 하는 단계; 및상기 플라즈마 처리 또는 이온 주입된 상기 미식각된 영역을 습식 식각하여 상기 고유전막을 노출시키는 도전막 패턴을 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 플라즈마 처리는 O2 플라즈마, NH3 플라즈마 또는 N2 플라즈마를 이용하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 이온주입은 He, Ne, Ar, Si, Ge, F, Cl, Br 또는 In의 이온 주입을 이용하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 습식식각은 HF 용액, 또는 HF와 H2O2와 탈이온수가 조합된 식각액을 이용하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 고유전막은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5 , TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3 , (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들이 질화물로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어진 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 도전막은 배리어 도전막과 전극용 도전막의 적층막으로 이루어지고, 상기 도전막의 일부를 건식 식각하는 단계는 상기 전극용 도전막을 식각하는 단계인 반도체 소자의 제조 방법.
- 제6 항에 있어서,상기 배리어 도전막은 금속 또는 금속 질화물로 이루어진 반도체 소자의 제조 방법.
- 제7 항에 있어서,상기 배리어 도전막은 약 300 Å 이하의 두께로 이루어진 반도체 소자의 제조 방법.
- 제6 항에 있어서,상기 전극용 도전막은 다결정 실리콘으로 이루어진 반도체 소자의 제조 방법.
- 제6 항에 있어서,상기 도전막 패턴을 완성한 후, 노출된 상기 고유전막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,상기 도전막을 형성한 후, 상기 도전막 상에 상기 도전막 패턴을 정의하는 마스크 패턴을 형성하는 단계를 더 포함하고,상기 습식 식각하여 상기 도전막 패턴을 완성하는 단계는 상기 미식각된 영역과 상기 마스크 패턴을 동시에 습식 식각하는 단계인 반도체 소자의 제조 방법.
- 기판 상에 고유전막, 배리어 도전막, 전극용 도전막을 순차적으로 형성하는 단계;상기 전극용 도전막을 건식 식각하여 전극을 형성하는 단계;상기 전극에 의해 노출된 상기 배리어 도전막에 플라즈마 처리 또는 이온 주입을 하는 단계; 및상기 전극에 의해 노출된 상기 배리어 도전막을 습식 식각하여 배리어 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 플라즈마 처리는 O2 플라즈마, NH3 플라즈마 또는 N2 플라즈마를 이용하는 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 이온주입은 He, Ne, Ar, Si, Ge, F, Cl, Br 또는 In의 이온 주입을 이용하는 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 습식식각은 HF 용액, 또는 HF와 H2O2와 탈이온수가 조합된 식각액을 이용하는 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 고유전막은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5 , TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3 , (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들이 질화물로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어진 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 배리어 도전막은 금속 또는 금속 질화물로 이루어진 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 배리어 도전막은 약 300 Å 이하의 두께로 이루어진 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 전극용 도전막은 다결정 실리콘으로 이루어진 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 배리어 도전막을 습식 식각한 후, 노출된 상기 고유전막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제12 항에 있어서,상기 전극용 도전막을 형성한 후, 상기 전극용 도전막 상에 상기 전극을 정의하는 마스크 패턴을 형성하는 단계를 더 포함하고,상기 습식 식각하여 상기 배리어 도전막 패턴을 형성하는 단계는 상기 배리어 도전막과 상기 마스크 패턴을 동시에 습식 식각하는 단계인 반도체 소자의 제조 방법.
- 기판 상에 고유전막, 금속 질화막, 다결정 실리콘막을 순차적으로 형성하는 단계;상기 다결정 실리콘막을 건식 식각하여 전극을 형성하는 단계;상기 전극에 의해 노출된 상기 금속 질화막에 플라즈마 처리 또는 이온 주입을 하는 단계; 및상기 전극에 의해 노출된 상기 금속 질화막을 습식 식각하여 금속 질화막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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