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JP2636695B2 - パイプライン処理回路 - Google Patents

パイプライン処理回路

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JP2636695B2
JP2636695B2 JP5210932A JP21093293A JP2636695B2 JP 2636695 B2 JP2636695 B2 JP 2636695B2 JP 5210932 A JP5210932 A JP 5210932A JP 21093293 A JP21093293 A JP 21093293A JP 2636695 B2 JP2636695 B2 JP 2636695B2
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Japan
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flip
signal
processing circuit
flop
stages
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貴司 中山
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフリップフロップを含む
ステージを複数縦続接続されたパイプライン処理回路に
関する。
【０００２】
【従来の技術】マイクロプロセッサたとえばパイプライ
ン処理回路では、消費電力の半分近くをフリップフロッ
プで消費しており、また、その半分はフリップフロップ
のクロック信号を駆動するクロック駆動回路で消費さ
れ、残りはフリップフロップ自身及びその出力信号で消
費される。
【０００３】一般に、ＣＭＯＳ ＬＳＩの消費電力は負
荷容量の充放電によるダイナミックな消費電力によって
占められ、下式で表わせる（参照：ネイル Ｈ、Ｅ、ウ
ェステ他”ＣＭＯＳ ＶＬＳＩ設計の原理”、丸善、１
９８５、ｐｐ１２３〜１２７）。 Ｐ＝ＣLＶDD 2ｆｐ （１） ただし、ＣL は負荷容量 ＶDDは電源電圧 ｆｐは信号の周波数 ｆｐはクロック信号の場合にはその周波数ｆｃである
が、フリップフロップの出力信号の場合には、その信号
のハイ／ローに変化する確率を乗算して１／４ｆｃ程度
となる。しかし、さらに、フリップフロップの出力信号
が０から１あるいは１から０へ変化する確率はそれほど
高くない。常に動作している回路でも信号周波数はクロ
ック周波数の１／４程度（ｆｐ＝１／４ｆｃ）であり、
回路全体の平均は１／１０程度（ｆｐ＝１／１０ｆｃ）
である。つまり、平均して１０回に１回しかフリップフ
ロップの出力信号が変化しないのに、クロック信号は常
に動作している。クロックドライバの消費電力の９０％
は無駄とも言える。
【０００４】次に、具体的なパイプライン処理回路につ
いて説明する。図６は従来のパイプライン処理回路を示
す。図６において、パイプライン処理回路は縦続接続さ
れた複数のステージよりなる。初段のステージは、デー
タＤＡ1、ＤＡ2、…を受けるフリップフロップ（本願実
施例では、立上りエッジで動作するＤフリップフロッ
プ）ＦＦ11、ＦＦ12、…、及びフリップフロップＦ
Ｆ11、ＦＦ12、…の出力データＤＢ1、ＤＢ2、…を受け
る組合せ論理回路Ｃ1よりなる。なお、組合せ論理回路
Ｃ1はアンド回路、ナンド回路、オア回路、ノア回路等
の論理ゲートによって構成され、フリップフロップ、ラ
ッチ回路等を含んでいない。また、初段のステージに
は、データＤＡ1、ＤＡ2、…はセレクタＳＥＬ1、ＳＥ
Ｌ2、…を介して供給されており、また、これらセレク
タＳＥＬ1、ＳＥＬ2、…はパイプライン処理回路の動作
を停止するストール信号ＳＴＬによって制御されてい
る。つまり、ストール信号ＳＴＬがオフ（０）のときに
は、データＤＡ1、ＤＡ2、…がフリップフロップＦ
Ｆ11、ＦＦ12、…に供給されてフリップフロップＦ
Ｆ11、ＦＦ12、…の値が変化する。他方、ストール信号
ＳＴＬがオン（＝１）のときには、フリップフロップＦ
Ｆ11、ＦＦ12、…の各出力値がフリップフロップＦ
Ｆ11、ＦＦ12、…に帰還されてフリップフロップＦ
Ｆ11、ＦＦ12、…の値は変化しない。
【０００５】また、第２段のステージは、組合せ論理回
路Ｃ1の各出力データを受けるフリップフロップＦ
Ｆ21、ＦＦ22、…、及びフリップフロップＦＦ21、ＦＦ
22、…の出力データＤＣ1、ＤＣ2、…を受ける組合せ論
理回路Ｃ2よりなる。第３段目以降の各ステージも同様
の構成である。
【０００６】さらに、クロック信号ＣＬＫはすべてのフ
リップフロップＦＦ11、ＦＦ12、…、ＦＦ21、ＦＦ22、
…、ＦＦ31、ＦＦ32、…に供給されており、従って、フ
リップフロップＦＦ11、ＦＦ12、…、ＦＦ21、ＦＦ22、
…、ＦＦ31、ＦＦ32、…は同時に動作する。
【０００７】図７のタイミング図を参照して図６のパイ
プライン処理回路の動作を説明する。図７の（Ａ）、
（Ｂ）に示すように、クロック信号ＣＬＫ及びデータＤ
Ａ（ＤＡ1、ＤＡ2、…の総称）は常に供給されている。
この状態で、図７の（Ｃ）に示すごとく、ストール信号
ＳＴＬは、クロック信号ＣＬＫの立上り時点ｔ0、ｔ1、
ｔ4、ｔ5では０であり、従って、セレクタＳＥＬ1、Ｓ
ＥＬ2、…はデータＤＡを選択し、この結果、フリップ
フロップＦＦ11、ＦＦ12、…の出力データＤＢ（Ｄ
Ｂ1、ＤＢ2、…の総称）は図７の（Ｄ）に示すごとく１
クロック分遅延したデータＤＡとなる。他方、図７の
（Ｃ）に示すごとく、ストール信号ＳＴＬは、クロック
信号ＣＬＫの立上り時点ｔ2、ｔ3、ｔ6では１であり、
従って、セレクタＳＥＬ1、ＳＥＬ2、…はフリップフロ
ップＦＦ11、ＦＦ12、…の出力を選択し、この結果、フ
リップフロップＦＦ11、ＦＦ12、…の出力データＤＢは
図７の（Ｄ）に示すごとく変化しない。また、２段目以
降のステージのフリップフロップには、常に、クロック
信号ＣＬＫが供給されているので、図７の（Ｅ）、
（Ｆ）に示すごとく、２段目以降のステージのフリップ
フロップには各前段のステージのフリップフロップの出
力に基づいて組合せ論理回路Ｃ1、Ｃ2、…の演算結果が
書込まれる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来のパイプライン処理回路においては、ストール信号
ＳＴＬのためにフリップフロップの値が変化しない期間
においても、フリップフロップはクロック信号の供給を
受け動作する（図７の（Ｄ）のｔ2、ｔ3、（Ｅ）の
ｔ3、ｔ4、（Ｆ）のｔ4、ｔ5）。この結果、消費電力が
増大するという課題がある。
【０００９】たとえば、図６のフリップフロップが図８
の（Ａ）に示すスタティック形である場合の消費電力に
ついて考察する。ここで、 フリップフロップのクロック信号ＣＬＫの入力容量＝
０．０６ｐＦ／１ビット フリップフロップの内部の負荷容量＝０．０７ｐＦ／１
ビット セレクタＳＥＬ1、ＳＥＬ2、…のストール信号ＳＴＬの
入力容量＝０．０４ｐＦ／１ビット セレクタＳＥＬ1、ＳＥＬ2、…の内部の負荷容量＝０．
０５ｐＦ／１ビット フリップフロップＦＦ11、ＦＦ12、…の数＝４０ビット フリップフロップＦＦ21、ＦＦ22、…の数＝２０ビット フリップフロップＦＦ31、ＦＦ32、…の数＝３０ビット 組合せ論理回路Ｃ1の内部の負荷容量＝２０ｐＦ 組合せ論理回路Ｃ2の内部の負荷容量＝１０ｐＦ ＶDD＝５Ｖ クロック信号ＣＬＫの周波数ｆｃ＝５０ＭＨｚ ストール信号ＳＴＬの１である確率＝２／５ つまり、ストール信号ＳＴＬの周波数ｆｓ＝２／５・５
０ＭＨｚ その他の論理信号の周波数＝ｆｓ／４（フリップフロッ
プの出力信号が変化すると期待できる時点（ストールし
ない時点）に実際にフリップフロップフロップの出力信
号が変化するのは１／２の確率、つまり、ストール信号
ＳＴＬの１／４の周波数であるため）、とすると、式
（１）から Ｐ＝（４０＋２０＋３０）・０．０６・１０-12×５2×５０・１０6 ＋（４０＋２０＋３０）・０．０７・１０-12×５2×１／４・２／５・ ５０・１０6 ＋４０・０．０４・１０-12×５2×２／５・５０・１０6 ＋４０・０．０５・１０-12×５2×１／４・２／５・５０・１０6 ＋（２０＋１０）・１０-12×５2×１／４・２／５・５０・１０6 （２） となる。なお、式（２）において、第１項はクロック信
号ＣＬＫで消費される電力、第２項はフリップフロップ
の内部で消費される電力、第３項はストール信号ＳＴＬ
で消費される電力、第４項はセレクタＳＥＬ1、ＳＥ
Ｌ2、…で消費される電力、第５項は論理組合せ回路
Ｃ1、Ｃ2で消費される電力、である。従って、 Ｐ＝（６．７５＋０．７９＋０．８０＋０．２５＋３．７５）・１０-3 ＝１２．３４ｍＷ （３） このように、全消費電力（１２．３４ｍＷ）の５５％が
クロック信号ＣＬＫ（６．７５ｍＷ）で消費されてい
る。このうち、２／５（全体の２２％）がパイプライン
がストール中に消費される。また、パイプラインのスト
ール（停止）を実現するためのセレクタＳＥＬ1、ＳＥ
Ｌ2、…でも、９％（０．８０＋０．２５ｍＷ）の電力
が消費されている。これらの消費電力（全体の３１％）
は、パイプラインを動作させないために電力を消費して
いるのであり、無駄な電力消費と言える。
【００１０】 また、図６のフリップフロップが図８の
（Ｂ）に示すダイナミック形である場合には、図８の
（Ａ）に示すスタティック形に比較してトランジスタ数
が減少するので、フリップフロップのクロック信号ＣＬ
Ｋの入力容量もフリップフロップの内部の負荷容量も減
少する。たとえば、 フリップフロップのクロック信号ＣＬＫの入力容量＝０．０３ｐＦ／１ビット フリップフロップの内部の負荷容量＝０．０４ｐＦ／１ビット である。この場合、式（２）における第１項、第２項
は、 （４０＋２０＋３０）・０．０３・１０-12×５2×５０・１０6 （４０＋２０＋３０）・０．０４・１０-12×５2×１／４・２／５×５０・ １０6 となる。従って、 Ｐ＝（３．３８＋０．４５＋０．８０＋０．２５＋３．７５）・１０-3 ＝８．６３ｍＷ （４） このように、全消費電力（８．６３ｍＷ）の３９％がク
ロック信号ＣＬＫ（３．３８ｍＷ）で消費されている。
このうち、２／５（全体の１６％）がパイプラインがス
トール中に消費される。また、パイプラインのストール
（停止）を実現するためのセレクタＳＥＬ1、ＳＥＬ2、
…でも、１２％（０．８０＋０．２５ｍＷ）の電力が消
費されている。これらの消費電力（全体の２８％）はパ
イプラインを動作させないために電力を消費しているの
であり、無駄な電力消費と言える。
【００１１】従って、本発明の目的は、消費電力を低減
したパイプライン処理回路を提供することにある。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、縦続接続された複数のステージを含むパ
イプライン処理回路において、各ステージ毎に該ステー
ジを駆動させるクロック信号を供給する複数のクロック
信号手段と、パイプライン処理回路の動作を停止させる
ストール信号を受けて各クロック信号手段を停止させる
手段を設ける。
【作用】上述の手段によれば、パイプラインの各ステー
ジ毎にクロックの供給／停止を行うので、無駄な信号の
遷移が減少する。
【００１３】
【実施例】 図１は本発明に係るパイプライン処理回路
の第１の実施例を示す回路図であって、スタティック形
フリップフロップを用いた場合を示す。図１において
は、図６の構成要素に対して、ストール信号ＳＴＬ１
（図６のＳＴＬ）、ＳＴＬ２，…を１クロック分だけ遅
延させるフリップフロップＦＦ10、ＦＦ20、…及びスト
ール信号ＳＴＬ１、ＳＴＬ２，…に応じてクロック信号
ＣＬＫをオン、オフするオア回路Ｇ1、Ｇ2、Ｇ3、…を
付加してあり、逆に、図６のセレクタＳＥＬ1、ＳＥ
Ｌ2、…は削除してある。これにより、各１クロック分
だけ遅延したストール信号ＳＴＬ１、ＳＴＬ２、ＳＴＬ
３、…が発生し、フリップフロップＦＦ11、ＦＦ12、…
はクロック信号ＣＬＫとストール信号ＳＴＬ１との論理
和によって発生したクロック信号ＣＬＫ１によって動作
し、フリップフロップＦＦ21、ＦＦ22、…はクロック信
号ＣＬＫとストール信号ＳＴＬ２との論理和によって発
生したクロック信号ＣＬＫ２によって動作し、フリップ
フロップＦＦ31、ＦＦ32、…はクロック信号ＣＬＫとス
トール信号ＳＴＬ３との論理和によって発生したクロッ
ク信号ＣＬＫ３によって動作する。
【００１４】図２のタイミング図を参照して図１のパイ
プライン処理回路の動作を説明する。図２の（Ａ）、
（Ｂ）に示すように、クロック信号ＣＬＫ及びデータＤ
Ａ（ＤＡ1、ＤＡ2、…の総称）は常に供給されている。
この状態で、ストール信号ＳＴＬ１は、図２の（Ｃ）に
示すごとく、クロック信号ＣＬＫの立上り時点ｔ0、
ｔ1、ｔ4、ｔ5では０であり、クロック信号ＣＬＫの立
上り時点ｔ2、ｔ3、ｔ6では１である。この結果、フリ
ップフロップＦＦ11、ＦＦ12、…用クロック信号ＣＬＫ
１は、図２の（Ｄ）に示すごとく、時点ｔ0、ｔ1、
ｔ4、ｔ5においてのみ立上る。従って、フリップフロッ
プＦＦ11、ＦＦ12、…のデータＤＢ（ＤＢ1、ＤＢ2、…
の総称）は、図２の（Ｅ）に示すごとく、この時点
ｔ0、ｔ1、ｔ4、ｔ5においてのみ変化し、データＤＡの
１クロック分遅れの処理データとなる。
【００１５】また、ストール信号ＳＴＬ２は、図２の
（Ｆ）に示すごとく、ストール信号ＳＴＬ１に比較して
１クロック分遅延する。従って、ストール信号ＳＴＬ２
は、図２の（Ｆ）に示すごとく、クロック信号ＣＬＫの
立上り時点ｔ0、ｔ1、ｔ2、ｔ5、ｔ6では０であり、ク
ロック信号ＣＬＫの立上り時点ｔ3、ｔ4では１である。
この結果、フリップフロップＦＦ21、ＦＦ22、…用クロ
ック信号ＣＬＫ２は、図２の（Ｇ）に示すごとく、時点
ｔ0、ｔ1、ｔ2、ｔ5、ｔ6においてのみ立上る。従っ
て、フリップフロップＦＦ21、ＦＦ22、…のデータＤＣ
（ＤＣ1、ＤＣ2、…の総称）は、図２の（Ｈ）に示すご
とく、この時点ｔ0、ｔ1、ｔ2、ｔ5、ｔ6においてのみ
変化し、データＤＢの１クロック分遅れの処理データと
なる。
【００１６】また、ストール信号ＳＴＬ３は、図２の
（Ｉ）に示すごとく、ストール信号ＳＴＬ２に比較して
１クロック分遅延する。従って、ストール信号ＳＴＬ３
は、図２の（Ｉ）に示すごとく、クロック信号ＣＬＫの
立上り時点ｔ0、ｔ1、ｔ2、ｔ3、ｔ6では０であり、ク
ロック信号ＣＬＫの立上り時点ｔ4、ｔ5では１である。
この結果、フリップフロップＦＦ31、ＦＦ32、…用クロ
ック信号ＣＬＫ３は、図２の（Ｊ）に示すごとく、時点
ｔ0、ｔ1、ｔ2、ｔ3、ｔ6においてのみ立上る。従っ
て、フリップフロップＦＦ31、ＦＦ32、…のデータＤＤ
（ＤＤ1、ＤＤ2、…の総称）は、図２の（Ｋ）に示すご
とく、この時点ｔ0、ｔ1、ｔ2、ｔ3、ｔ6においてのみ
変化し、データＤＣの１クロック分遅れの処理データと
なる。
【００１７】このように、上述の第１の実施例によれ
ば、フリップフロップＦＦ11、ＦＦ12、…、ＦＦ21、Ｆ
Ｆ22、…、ＦＦ31、ＦＦ32の値の変化が要求されないス
トール期間においては、これらのプリップフロップにク
ロック信号の供給が停止されるので、消費電力を低減で
きる。実際に、図６の従来のパイプライン処理回路と比
較するために、図１のパイプライン処理回路の消費電力
について考察すると、その条件を、 フリップフロップのクロック信号ＣＬＫの入力容量＝
０．０６ｐＦ／１ビット フリップフロップの内部の負荷容量＝０．０７ｐＦ／１
ビット オア回路Ｇ1、Ｇ2…の入力容量＝０．１０ｐＦ／１ビッ
ト オア回路Ｇ1、Ｇ2…の内部の負荷容量＝０．５０ｐＦ／
１ビット フリップフロップＦＦ11、ＦＦ12、…の数＝４０ビット フリップフロップＦＦ21、ＦＦ22、…の数＝２０ビット フリップフロップＦＦ31、ＦＦ32、…の数＝３０ビット 組合せ論理回路Ｃ1の内部の負荷容量＝２０ｐＦ 組合せ論理回路Ｃ2の内部の負荷容量＝１０ｐＦ ＶDD＝５Ｖ クロック信号ＣＬＫの周波数ｆｃ＝５０ＭＨｚ ストール信号ＳＴＬ１の１である確率＝２／５ つまり、 ストール信号ＳＴＬの周波数ｆｓ＝２／５・５０ＭＨｚ その他の論理信号の周波数＝ｆｓ／４ とすると、式（１）から Ｐ＝（２・０．０６＋３・０．１０）・１０-12×５2×５０・１０6 ＋（３・０．５０＋（４０＋２０＋３０）・０．０６）・１０-12×５2 ×２／５・５０・１０6 ＋（４０＋２０＋３０）・０．０７・１０-12×５2×１／４・２／５・ ５０・１０6 ＋（２・０．０７＋３・０．１０）・１０-12×５2×２／５・５０・１ ０6 ＋（２０＋１０）・１０-12×５2×１／４・２／５・５０・１０6 （５） となる。なお、式（５）において、第１項はクロック信
号ＣＬＫで消費される電力、第２項はオア回路Ｇ1、
Ｇ2、Ｇ3及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ
３で消費される電力、第３項はフリップフロップＦ
Ｆ11、ＦＦ12、…、ＦＦ21、ＦＦ22、…、ＦＦ31、ＦＦ
32、…、の内部で消費される電力、第４項はストール信
号ＳＴＬで消費される電力、第５項は論理組合せ回路Ｃ
1、Ｃ2で消費される電力、である。従って、 Ｐ＝（０．５３＋３．４５＋０．７９＋０．２５＋３．７５）・１０-3 ＝８．７４ｍＷ （６）
【００１８】このように、クロック信号ＣＬＫ１、ＣＬ
Ｋ２、ＣＬＫ３の立上りエッジをすべて有効に用いるこ
とにより、第１の実施例における全消費電力（８．７４
ｍＷ）は図６の従来例回路の全消費電力（１２．３４ｍ
Ｗ）の７１％で済む。これは、従来回路よりもクロック
信号の電力消費が５８％になっているためである。な
お、セレクタをなくなったための電力削減は、ストール
信号を遅延させるための消費電力増加で相殺されてい
る。
【００１９】図３は本発明に係るパイプライン処理回路
の第２の実施例を示す回路図であって、ダイミック形フ
リップフロップを用いた場合を示す。図３においては、
図１の構成要素に対して、インバータＧ11、アンド回路
Ｇ12、セレクタＳＥＬ1'、ＳＥＬ2'、…を付加してリフ
レッシュ動作を可能にしたものである。このリフレッシ
ュ動作を与えるリフレッシュ信号ＲＥＦは一定時間たと
えば数μｓ毎に１となるクロックパルスである。
【００２０】図４を参照して図３のパイプライン処理回
路の動作を説明する。リフレッシュ信号ＲＥＦが０の場
合には図３のパイプライン処理回路の動作は図１のパイ
プライン処理回路の動作と同一となる（参照：図４の左
側）。つまり、インバータＧ11の出力は１となり、この
結果、アンド回路Ｇ12はストール信号ＳＴＬを通過させ
る。つまり、ＳＴＬ１＝ＳＴＬとなる。また、同時に、
セレクタＳＥＬ1'、ＳＥＬ2'、…はデータＤＡ1、Ｄ
Ａ2、…を選択するからである。
【００２１】 ストール信号ＳＴＬ１（＝ＳＴＬ）が１
であり、従って、ストール信号ＳＴＬ２、ＳＴＬ３も１
である状態で、図４の（Ｄ）に示すごとく、リフレッシ
ュ信号ＲＥＦが１となると、セレクタＳＥＬ1'、ＳＥＬ
2'、…はフリップフロップＦＦ11、ＦＦ12、…の出力Ｄ
Ｂを選択する。また、リフレッシュ信号ＲＥＦ（＝１）
がインバータＧ11によって反転され、従って、ストール
信号ＳＴＬの値に関係なく、アンド回路Ｇ12の出力を０
とし、つまり、ＳＴＬ１＝０となる。なお、ＳＴＬ１＝
ＳＴＬ・ＸＲＥＦ（ＸＲＥＦはＲＥＦの反転信号）なる
関係がある。この結果、リフレッシュ信号ＲＥＦの１な
る期間だけ、クロック信号ＣＬＫは、図４の（Ｆ）に示
すごとく、クロック信号ＣＬＫ１としてオア回路Ｇ1を
通過する。従って、フリップフロップＦＦ11、ＦＦ12、
…にはこれらの出力が再び書込まれ、いわゆるリフレッ
シュされることになる。
【００２２】また、リフレッシュ信号ＲＥＦの反転信号
（＝０）はフリップフロップＦＦ10によってラッチさ
れ、従って、図４の（Ｇ）に示すごとく、ストール信号
ＳＴＬ２は１クロック期間だけ０となる。従って、クロ
ック信号ＣＬＫは、図４の（Ｈ）に示すごとく、クロッ
ク信号ＣＬＫ２としてオア回路Ｇ2を通過する。この結
果、フリップフロップＦＦ21、ＦＦ22、…には同一値を
保持しているこれらの入力が再び書込まれ、いわゆるリ
フレッシュされることになる。
【００２３】また、同様に、ストール信号ＳＴＬ２はフ
リップフロップＦＦ20によってラッチされ、従って、図
４の（Ｊ）に示すごとく、ストール信号ＳＴＬ３は１ク
ロック期間だけ０となる。従って、クロック信号ＣＬＫ
は、図４の（Ｋ）に示すごとく、クロック信号ＣＬＫ３
としてオア回路Ｇ3を通過する。この結果、フリップフ
ロップＦＦ31、ＦＦ32、…には同一値を保持しているこ
れらの入力が再び書込まれ、いわゆるリフレッシュされ
ることになる。なお、フリップフロップＦＦ11、Ｆ
Ｆ12、…の前段にセレクタＳＥＬ1'、ＳＥＬ2'、…が存
在するのは、リフレッシュ時に、データＤＡが変化して
いる可能性があるからであり、フリップフロップＦ
Ｆ21、ＦＦ22、…、ＦＦ31、ＦＦ32、…の前段にセレク
タが存在しないのは、ストール期間であれば、フリップ
ＦＦ21、ＦＦ22、…、ＦＦ31、ＦＦ32、…の入力値は変
化しないからである。
【００２４】このように、上述の第２の実施例において
も、フリップフロップＦＦ11、ＦＦ12、…、ＦＦ21、Ｆ
Ｆ22、…、ＦＦ31、ＦＦ32の値の変化が要求されないス
トール期間においては、これらのフリップフロップにク
ロック信号の供給が停止されるので、消費電力を低減で
きる。実際に、図６の従来のパイプライン処理回路と比
較するために、図３のパイプライン処理回路の消費電力
について考察すると、その条件を、 フリップフロップのクロック信号ＣＬＫの入力容量＝０．０３ｐＦ／１ビット フリップフロップの内部の負荷容量＝０．０４ｐＦ／１ビット セレクタＳＥＬ1'、ＳＥＬ2'…のリフレッシュ信号の入力容量＝０．０５ｐＦ ／１ビット セレクタＳＥＬ1'、ＳＥＬ2'の内部の負荷容量＝０．０５ｐＦ／１ビット オア回路Ｇ1、Ｇ2…の入力容量＝０．１０ｐＦ／１ビット オア回路Ｇ1、Ｇ2…の内部の負荷容量＝０．５０ｐＦ／１ビット フリップフロップＦＦ11、ＦＦ12、…の数＝４０ビット フリップフロップＦＦ21、ＦＦ22、…の数＝２０ビット フリップフロップＦＦ31、ＦＦ32、…の数＝３０ビット 組合せ論理回路Ｃ1の内部の負荷容量＝２０ｐＦ 組合せ論理回路Ｃ2の内部の負荷容量＝１０ｐＦ ＶDD＝５Ｖ クロック信号ＣＬＫの周波数ｆｃ＝５０ＭＨｚ ストール信号ＳＴＬの１である確率＝２／５ つまり、 ストール信号ＳＴＬの周波数ｆｓ＝２／５・５０ＭＨｚ その他の論理信号の周波数＝ｆｓ／４ リフレッシュ信号ＲＥＦの１である確率＝１／２００ ストール信号ＳＴＬ１、ＳＴＬ２、ＳＴＬ３の１である確率＝２／５＋１／２ ００ とすると、式（１）から Ｐ＝（２・０．０３＋３・０．１０）・１０-12×５2×５０・１０6 ＋（３・０．５０＋（４０＋２０＋３０）・０．０３）・１０-12×５2 ×（２／５＋１／２００）・５０・１０6 ＋（４０＋２０＋３０）・０．０４・１０-12×５2×１／４・２／５・ ５０・１０6 ＋（２・０．０４＋３・０．１０）・１０-12×５2×（２／５＋１／２ ００）・５０・１０6 ＋（２０＋１０）・１０-12×５2×１／４・２／５・５０・１０6 ＋４０・０．０４・１０-12×５2×１／２００・５０・１０6 ＋４０・０．０５・１０-12×５2×１／４・（２／５＋１／２００）・ ５０・１０6 （７） となる。なお、式（７）において、第１項はクロック信
号ＣＬＫで消費される電力第２項はオア回路Ｇ1、Ｇ2、
Ｇ3及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３で
消費される電力、第３項はフリップフロップＦＦ11、Ｆ
Ｆ12、…、ＦＦ21、ＦＦ22、…、ＦＦ31、ＦＦ32、…、
の内部で消費される電力、第４項はストール信号ＳＴＬ
で消費される電力、第５項は論理組合せ回路Ｃ1、Ｃ2で
消費される電力、第６項はセレクタＳＥＬ1'、ＳＥ
Ｌ2'、…で消費される電力、である。従って、 Ｐ＝（０．４５＋１．４４＋０．４５＋０．１９＋３．７５＋０．０１＋０． ２５）・１０-3 ＝６．５４ｍＷ （８）
【００２５】このように、クロック信号ＣＬＫ１、ＣＬ
Ｋ２、ＣＬＫ３の立上りエッジをすべて有効に用いるこ
とにより、第２の実施例における全消費電力（６．５４
ｍＷ）は図６の従来例回路の全消費電力（８．６３ｍ
Ｗ）の７６％で済む。これは、従来回路よりもクロック
信号の電力消費が５８％になっているためである。
【００２６】なお、上述の第２の実施例においては、組
合せ論理回路にダイナミック論理回路を用いた場合に
も、消費電力を削減できる。たとえば、組合せ論理回路
Ｃ1、Ｃ2がダイナミック論理回路とすれば、図３に示す
ごとく、そのクロック信号としてクロック信号ＣＬＫ
２、ＣＬＫ３が入力するものとする。このとき、組合せ
論理回路Ｃ1、Ｃ2は、クロック信号ＣＬＫ２、ＣＬＫ３
がハイレベルのときプリチャージし、ロウレベルのとき
演算を行う。つまり、従来のダイナミック組合せ論理回
路では、クロック信号ＣＬＫをそのままクロック信号と
していたのに対し、本発明の第２の実施例ではストール
信号ＳＴＬ２、ＳＴＬ３でマスクされたクロック信号Ｃ
ＬＫ２、ＣＬＫ３を使用しているので、クロック信号の
遷移する確率が低くなり、消費電力が削減できる。
【００２７】 図５は本発明に係るパイプライン処理回
路の第３の実施例を示す回路図である。図５において
は、図１の初段のフリップフロップＦＦ11、ＦＦ12、…
及び組合せ論理回路Ｃ1に並列にフリップフロップＦＦ
11'、ＦＦ12'、…及び組合せ論理回路Ｃ1'を設けてあ
り、これらを切換えるために、オア回路Ｇ 1 '、Ｇ 2 '及び
セレクタＳＥＬ1"、ＳＥＬ2"、…を付加してある。これ
らの切換を指示するのがデコード信号ＤＥＣである。
【００２８】つまり、組合せ論理回路Ｃ1と組合せ論理
回路Ｃ1'のどちらか一方が演算を行えば良いので、１組
のクロック信号ＣＬＫ１、ＣＬＫ１’を生成する。この
場合、オア回路Ｇ1、Ｇ1'は３入力のものとし、デコー
ド信号ＤＥＣが１ならばクロック信号ＣＬＫ１にパルス
が出力され、０ならばクロック信号ＣＬＫ１’にパルス
が出力される。このようにして、頻繁には使用しない演
算ユニットつまり組合せ論理回路があっても、余分な電
力を消費しないようにすることができる。図５におい
て、組合せ論理回路Ｃ1がＡＬＵ、組合せ論理回路Ｃ1'
がバレルシフタ、組合せ論理回路Ｃ2がデータキャッシ
ュメモリ、と見立てると、本発明の第３の実施例は容易
にマイクロプロセッサに応用できる。なお、上述の第３
の実施例においては、初段以外のステージを二重化して
１つを選択切換することもでき、また、二重化の代り
に、三重化以上の多重化をすることも可能である。
【００２９】
【発明の効果】以上説明したように本発明によれば、ク
ロック信号による消費電力を低減できるので、パイプラ
イン処理の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明に係るパイプライン処理回路の第１の実
施例を示す回路図である。
【図２】図１の回路動作を示すタイミング図である。
【図３】本発明に係るパイプライン処理回路の第２の実
施例を示す回路図である。
【図４】図３の回路動作を示すタイミング図である。
【図５】本発明に係るパイプライン処理回路の第３の実
施例を示す回路図である。
【図６】従来のパイプライン処理回路を示す回路図であ
る。
【図７】図６の回路動作を示すタイミング図である。
【図８】フリップフロップの例を示す回路図である。
【符号の説明】
ＦＦ11、ＦＦ12、…フリップフロップ Ｃ1、Ｃ2…組合せ論理回路 Ｇ1、Ｇ2、…オア回路 ＦＦ10、ＦＦ20、…遅延用フリップフロップ ＳＴＬ、ＳＴＬ１、ＳＴＬ２、ＳＴＬ３…ストール信号 ＣＬＫ、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３…クロック信号 Ｇ11…インバータ Ｇ12…アンド回路 ＳＥＬ1、ＳＥＬ2、…、ＳＥＬ1'、ＳＥＬ2'、…ＳＥＬ
1" 、ＳＥＬ2"、…セレクタ ＲＥＦ…リフレッシュ信号 ＤＥＣ…デコード信号

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 縦続接続された複数のステージを含むパ
    イプライン処理回路において、 前記各ステージ毎に該ステージを駆動させるクロック信
    号（ＣＬＫ１、ＣＬＫ２、…）を供給する複数のクロッ
    ク信号手段と、 前記パイプライン処理回路の動作を停止させるストール
    信号（ＳＴＬ）を受けて前記各クロック信号手段を順次
    停止させる手段（ＦＦ10、ＦＦ20、…、Ｇ1、Ｇ2、
    Ｇ3、…）とを具備することを特徴とするパイプライン
    処理回路。
  2. 【請求項２】 さらに、前記パイプライン処理回路がダ
    イナミック形である場合に、リフレッシュ信号（ＲＥ
    Ｆ）を受けて前記ストール信号の発生を停止する手段
    （Ｇ11、Ｇ12）を具備する請求項１に記載のパイプライ
    ン処理回路。
  3. 【請求項３】 さらに、前記ステージの少なくとも１つ
    が並列の複数のステージを具備し、 デコード信号（ＤＥＣ）を受信して前記並列の複数のス
    テージの１つのみに前記クロック信号を発生させるデコ
    ード手段を具備する請求項１に記載のパイプライン処理
    回路。
  4. 【請求項４】 縦続接続された複数のステージを含むパ
    イプライン処理回路において、 各ステージの動作に対応して遅延された複数のストール
    信号（ＳＴＬ１、ＳＴＬ２、…）を順次発生する手段
    （ＦＦ10、ＦＦ20、…）と、 共通クロック信号（ＣＬＫ）と前記各ストール信号（Ｓ
    ＴＬ１、ＳＴＬ２、…）との論理演算により前記各ステ
    ージの動作に対応した複数のクロック信号（ＣＬＫ１、
    ＣＬＫ２、…）を前記各ステージに供給する手段
    （Ｇ1、Ｇ2、…）とを具備することを特徴とするパイプ
    ライン処理回路。
  5. 【請求項５】 さらに、前記パイプライン処理回路がダ
    イナミック形である場合に、リフレッシュ信号（ＲＥ
    Ｆ）を受けて前記各ストール信号の発生を停止する手段
    （Ｇ11、Ｇ12）を具備する請求項４に記載のパイプライ
    ン処理回路。
  6. 【請求項６】 さらに、前記ステージの少なくとも１つ
    が並列の複数のステージを具備し、 デコード信号（ＤＥＣ）を受信して前記並列の複数のス
    テージの１つのみに前記クロック信号を発生させるデコ
    ード手段を具備する請求項４に記載のパイプ処理回路。
  7. 【請求項７】 フリップフロップ（ＦＦ11、ＦＦ12、
    …、ＦＦ21、ＦＦ22、…、ＦＦ31、ＦＦ32、…）及び該
    フリップフロップの出力に接続された組合せ論理回路
    （Ｃ1、Ｃ2、…）を有するステージを複数縦続接続した
    パイプライン処理回路において、 前記各ステージのフリップフロップに該フリップフロッ
    プを駆動するクロック信号（ＣＬＫ１、ＣＬＫ２、…）
    を発生するクロック発生手段と、 前記パイプライン処理回路を停止させるストール信号
    （ＳＴＬ）を受けて前記各クロック信号の発生を前記ス
    テージの遅延時間に合わせて順次停止させるストール手
    段とを具備するパイプライン処理回路。
  8. 【請求項８】 フリップフロップ（ＦＦ11、ＦＦ12、
    …、ＦＦ21、ＦＦ22、…、ＦＦ31、ＦＦ32、…）及び該
    フリップフロップの出力に接続された組合せ論理回路
    （Ｃ1、Ｃ2、…）を有するステージを複数縦続接続した
    パイプライン処理回路において、 ストール信号（ＳＴＬ１）を前記各ステージの遅延時間
    だけ遅延させる遅延用フリップフロップ（ＦＦ10、ＦＦ
    20、…）と、 共通クロック信号（ＣＬＫ）を前記ストール信号に応じ
    てオン、オフしてクロック信号（ＣＬＫ１）を初段のス
    テージのフリップフロップ（ＦＦ11、ＦＦ12、…）に供
    給するゲート手段（Ｇ1）と、 前記遅延用フリップフロップに接続され、前記共通クロ
    ック信号を該遅延用フリップフロップによって遅延され
    たストール信号（ＳＴＬ２、ＳＴＬ３、…）によってオ
    ン、オフしてクロック信号（ＣＬＫ２、ＣＬＫ３、…）
    を２段目以降のステージのフリップフリップに供給する
    ゲート手段（Ｇ2、Ｇ3、…）とを具備することを特徴と
    するパイプライン処理回路。
  9. 【請求項９】 さらに、前記ステージのフリップフロッ
    プがダイナミック形である場合に、リフレッシュ信号
    （ＲＥＦ）を受けて前記ストール信号の発生を停止する
    ゲート手段（Ｇ11、Ｇ12）を具備する請求項８に記載の
    パイプライン処理回路。
  10. 【請求項１０】 さらに、前記リフレッシュ信号を受け
    て前記初段のステージのフリップフロップの出力をその
    入力に帰還させるためのセレクタ（ＳＥＬ1’、ＳＥ
    Ｌ2’、…）を具備する請求項９に記載のパイプライン
    処理回路。
  11. 【請求項１１】 さらに、前記ステージの組合せ論理回
    路がダイナミック形である場合に、前記ストール信号
    （ＳＴＬ１、ＳＴＬ２、ＳＴＬ３）によってオン、オフ
    されたクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）
    により前記組合せ論理回路をプリチャージ／演算実行を
    行うせしめる請求項８に記載のパイプライン処理回路。
  12. 【請求項１２】 さらに、前記ステージの少なくとも１
    つが並列の複数のステージを具備し、 デコード信号（ＤＥＣ）を受信して前記並列の複数のス
    テージの１つのみのフリップフロップに前記クロック信
    号を発生させるデコード手段を具備する請求項８に記載
    のパイプライン処理回路。
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