RU2738963C1 - Асинхронное входное устройство - Google Patents
Асинхронное входное устройство Download PDFInfo
- Publication number
- RU2738963C1 RU2738963C1 RU2019143919A RU2019143919A RU2738963C1 RU 2738963 C1 RU2738963 C1 RU 2738963C1 RU 2019143919 A RU2019143919 A RU 2019143919A RU 2019143919 A RU2019143919 A RU 2019143919A RU 2738963 C1 RU2738963 C1 RU 2738963C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- flip
- output
- bus
- flops
- Prior art date
Links
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000001934 delay Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30083—Power or thermal control instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K10/00—Arrangements for improving the operating reliability of electronic equipment, e.g. by providing a similar standby unit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Quality & Reliability (AREA)
- Information Transfer Systems (AREA)
Abstract
Изобретение относится к цифровой технике в сфере обмена информацией с использованием последовательных асинхронных интерфейсов. Технический результат - повышение стабильности длительности входных сигналов в асинхронных устройствах. Асинхронное входное устройство, содержащее входные, синхронизирующую и выходные шины, регистр сдвига, триггер и элемент 2И-НЕ. Отличительная особенность заключается в том, что дополнительно введены: дополнительный элемент 2И-НЕ, первый, второй и третий инверторы, элемент 2И, счетчик на вычитание, первый, второй, третий, четвертый и пятый Д-триггеры и шина сброса. 2 ил.
Description
Изобретение относится к цифровой технике в сфере обмена информацией и может быть использовано в космической, авиационной, кораблестроительной и других отраслях в последовательных асинхронных интерфейсах.
Известно резервированное устройство для синхронизации сигналов (а.с. СССР №378830), содержащее в каждом из каналов триггера записи, хранения и выдачи информации, мажоритарный элемент и шину тактовых импульсов.
Недостатком этого устройства является возможность формирования его схемой ложных выходных сигналов при поступлении на входы асинхронной информации.
В асинхронных устройствах входные сигналы могут изменять свою длительность за счет произвольного расположения синхросигналов. Причем, изменение длительности может увеличиваться или уменьшаться на период синхросигналов. В распределителе уровней по а.с. СССР №1172002, содержащем регистр сдвига, выходы которого являются выходными шинами, шину синхронизации, которая соединена с С-входом основного регистра сдвига, шину тактирования, дополнительный регистр сдвига, элемент И-НЕ, RS-триггер, выход которого соединен с D-входом дополнительного регистра сдвига, выход первого разряда которого соединен с D-входом основного регистра сдвига, а инверсный выход последнего разряда - с первым входом элемента И-НЕ и R-входом RS-триггера, S-вход которого соединен с выходом элемента И-НЕ, второй вход которого соединен с шиной тактирования, причем С-вход дополнительного регистра сдвига соединен с шиной синхронизации. В этом устройстве длительность не изменяется и равна числу разрядов регистра, умноженному на период синхросигналов.
Недостатком этого устройства является то, что оно работоспособно для периодичных сигналов одной длительности. При изменении длительности по входной шине или по двум шинам, т.е. в асинхронных интерфейсах, устройство не работоспособно. Кроме того, при приеме информации по асинхронным высокочастотным интерфейсам появляется проблема в изменении длительности вследствие разности задержек включения и выключения на гальванической развязке, кабельной сети, интегральных схемах.
Задачей предлагаемого изобретения является повышение стабильности длительности в асинхронных устройствах, в том числе, в последовательных асинхронных интерфейсах.
Поставленная задача решается тем, что предложено асинхронное входное устройство, содержащее входные, выходные и синхронизирующую шины, регистр сдвига, триггер и элемент 2И-НЕ. Дополнительно в него введены дополнительный элемент 2И-НЕ, первый, второй и третий инверторы, элемент 2И, счетчик на вычитание, первый, второй, третий, четвертый и пятый Д-триггеры и шина сброса.
На фиг. 1 представлена структурная схема предлагаемого устройства,
где:
1.1, 1.2 - первая и вторая входные шины,
2 - дополнительный элемент 2И-НЕ,
3 - первый инвертор,
4 - синхронизирующая шина,
5 - шина сброса
6 - триггер,
7 - регистр сдвига,
8 - второй D-триггер,
9 - третий D-триггер,
10 - первый D-триггер,
11 - четвертый D-триггер,
12 - пятый D-триггер,
13 - элемент 2И,
14 - элемент 2И-НЕ,
15 - счетчик на вычитание,
16 - второй инвертор,
17 - третий инвертор,
18.1, 18.2 - первая и вторая выходные шины.
Первая входная шина (1.1) соединена с первым входом дополнительного элемента 2И-НЕ (2) и с D-входом второго триггера (8), а вторая входная шина (1.2) соединена со вторым входом дополнительного элемента 2И-НЕ (2) и с D-входом третьего Д-триггера (9). Выход дополнительного элемента 2И-НЕ (2) соединен с D-входом регистра сдвига (7) и через первый инвертор (3) с S-входом триггера (6). Шина сброса (5) соединена с входами сброса триггера (6), регистра сдвига (7), первого -пятого Д-триггеров (8-12) и первым входом элемента 2И-НЕ (14), выход которого соединен с входом сброса счетчика на вычитание (15). D-вход триггера (6) соединен с общей точкой, а выход соединен с D-входом первого триггера (10) и со вторым входом элемента 2И-НЕ (14). Синхронизирующая шина (4) соединена с синхровходом первого триггера (10) и первым входом элемента 2И (13). Выход первого триггера (10) соединен со вторым входом элемента 2И (13), выход которого соединен со счетным входом счетчика на вычитание (15), младший разряд которого соединен с синхровходами второго (8) и третьего (9) Д-триггеров и с входом второго инвертора (16), выход которого соединен с синхровходами четвертого (11) и пятого (12) Д-триггеров, выход старшего разряда счетчика на вычитание (15) через третий инвертор (17) соединен с синхровходом регистра сдвига (7), инверсный выход которого соединен с синхровходом триггера (6). Выходы второго (8) и третьего (9) Д-триггеров соединены соответственно с D-входами четвертого (11) и пятого (12) Д-триггеров, инверсные выходы которых соединены соответственно с первой и второй выходными шинами (18.1), (18.2).
На фиг. 2 представлены временные диаграммы, поясняющие принцип работы предлагаемого устройства.
Устройство работает следующим образом.
В исходном состоянии по шине сброса (5) все триггеры и счетчик на вычитание устанавливаются в нулевое состояние. По приходу первого импульса (нулевое состояние) по первой входной шине (1.1) на выходе дополнительного элемента 2И-НЕ (2) (временная диаграмма 15 устанавливается единичное состояние, на выходе первого инвертора (3) -нулевое (временная диаграмма 16) и на выходе триггера (6) (временная диаграмма 17) - единичное. Далее, по фронту с синхронизирующей шины (4) (временная диаграмма 18) на выходе первого D-триггера (10) (временная диаграмма 19) устанавливается единичное состояние и на выходе элемента 2И (13) (временная диаграмма 20) появляется импульс, который устанавливает все разряды счетчика на вычитание (15) (временные диаграммы 21.1, 21.2, 21,3) в единичное состояние, а на выходах второго (16) и третьего (17) инверторов устанавливается нулевое состояние (временные диаграммы 21.4, 21.5).
Так как на входе третьего Д-триггера (9) присутствовало единичное состояние, то и на выходе по фронту сигнала со счетчика на вычитание (15) третий Д-триггер переходит в единичное состояние (временная диаграмма 23).
Состояние второго Д-триггера (8) (временная диаграмма 22) остается без изменений.
Далее, по синхроимпульсам со счетчика на вычитание (15) (временная диаграмма 21.2) второй (8) и третий (9) Д-триггеры изменяют свое состояние, которое поступает на их D-входы (временные диаграммы 22, 23), а четвертый (11) и пятый (12) Д-триггеры повторяют состояние второго и третьего Д-триггеров (временные диаграммы 24, 25) по синхроимпульсам с выхода второго инвертора (16) (временная диаграмма 21.4). По первому синхроимпульсу с третьего инвертора (17) (временная диаграмма 21.5) первый разряд регистра (7) переходит в единичное состояние, а затем и инверсный выход второго разряда - в нулевое состояние, (временные диаграммы 26.1, 26.2).
Когда на первой и второй входных шинах (1.1), (1.2) прекращаются импульсы (единичное состояние) на выходе дополнительного элемента 2И-НЕ (2) устанавливается нулевое состояние. Так как на входах второго (8) и третьего (9) Д-триггеров установилось единичное состояние, то и на их выходах устанавливается единичное состояние. На инверсных выходах четвертого (11) и пятого (12) Д-триггеров и на первой и второй выходных шинах (18.1), (18.2) по синхроимпульсам со второго инвертора устанавливается единичное состояние, т.е. прекращается выработка сигналов.
После того как на выходе дополнительного элемента 2И-НЕ (2) установилось нулевое состояние, то на выходе первого разряда регистра (7) устанавливается нулевое состояние (временная диаграмма 26.1) по синхроимпульсу с третьего инвертора (17), а затем и на инверсном выходе второго разряда устанавливается единичное состояние (временная диаграмма 26.2). Так как информационный вход триггера (6) соединен с общей точкой, то по фронту с инверсного выхода регистра (7) триггер (6) устанавливается в нулевое состояние. Элемент 2И-НЕ (14) переходит в единичное состояние, происходит сброс счетчика на вычитание (15). Первый Д-триггер (10) по фронту с синхронизирующей шины (4) переходит в единичное состояние. На выходе элемента 2И (13) прекращается выработка импульсов. Устройство переходит в исходное состояние и ждет поступления следующих входных импульсов.
Таким образом предложено асинхронное входное устройство, содержащее первую входную, синхронизирующую и первую выходную шины, регистр сдвига, триггер и элемент 2И-НЕ. Дополнительно в него введены дополнительный элемент 2И-НЕ, первый, второй и третий инверторы, элемент 2И, счетчик на вычитание, первый, второй, третий, четвертый и пятый Д-триггеры вторая входная шина, вторая выходная шина и шина сброса. Первая входная шина соединена с первым входом дополнительного элемента 2И-НЕ и с D-входом второго триггера, а вторая входная шина соединена со вторым входом дополнительного элемента 2И-НЕ и с D-входом третьего Д-триггера. Выход дополнительного элемента 2И-НЕ соединен с D-входом регистра сдвига и через первый инвертор с S-входом триггера. Шина сброса соединена с входами сброса триггера, регистра сдвига, первого - пятого Д-триггеров и первым входом элемента 2И-НЕ, выход которого соединен с входом сброса счетчика на вычитание. D-вход триггера соединен с общей точкой, а выход соединен с D-входом первого триггера и со вторым входом элемента 2И-НЕ. Синхронизирующая шина соединена с синхровходом первого триггера и первым входом элемента 2И. Выход первого триггера соединен со вторым входом элемента 2И, выход которого соединен со счетным входом счетчика на вычитание, младший разряд которого соединен с синхровходами второго и третьего Д-триггеров и с входом второго инвертора, выход которого соединен с синхровходами четвертого и пятого Д-триггеров, выход старшего разряда счетчика на вычитание через третий инвертор соединен с синхровходом регистра сдвига, инверсный выход которого соединен с синхровходом триггера. Выходы второго и третьего Д-триггеров соединены соответственно с D-входами четвертого и пятого Д-триггеров, инверсные выходы которых соединены соответственно с первой и второй выходными шинами.
Техническим результатом предлагаемого устройства является повышение стабильности длительности входных сигналов в асинхронных устройствах.
Claims (1)
- Асинхронное входное устройство, содержащее первую входную, синхронизирующую и первую выходную шины, регистр сдвига, триггер и элемент 2И-НЕ, отличающее тем, что в него дополнительно введены дополнительный элемент 2И-НЕ, первый, второй и третий инверторы, элемент 2И, счетчик на вычитание, первый, второй, третий, четвертый и пятый Д-триггеры, вторая входная шина, вторая выходная шина и шина сброса, причем первая входная шина соединена с первым входом дополнительного элемента 2И-НЕ и с D-входом второго триггера, а вторая входная шина соединена со вторым входом дополнительного элемента 2И-НЕ и с D-входом третьего Д-триггера, выход дополнительного элемента 2И-НЕ соединен с D-входом регистра сдвига и через первый инвертор с S-входом триггера, шина сброса соединена с входами сброса триггера, регистра сдвига, первого - пятого Д-триггеров и первым входом элемента 2И-НЕ, выход которого соединен с входом сброса счетчика на вычитание, D-вход триггера соединен с общей точкой, а выход соединен с D-входом первого триггера и со вторым входом элемента 2И-НЕ, синхронизирующая шина соединена с синхровходом первого триггера и первым входом элемента 2И, выход первого триггера соединен со вторым входом элемента 2И, выход которого соединен со счетным входом счетчика на вычитание, младший разряд которого соединен с синхровходами второго и третьего Д-триггеров и с входом второго инвертора, выход которого соединен с синхровходами четвертого и пятого Д-триггеров, выход старшего разряда счетчика на вычитание через третий инвертор соединен с синхровходом регистра сдвига, инверсный выход которого соединен с синхровходом триггера, выходы второго и третьего Д-триггеров соединены соответственно с D-входами четвертого и пятого Д-триггеров, инверсные выходы которых соединены соответственно с первой и второй выходными шинами.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019143919A RU2738963C1 (ru) | 2019-12-25 | 2019-12-25 | Асинхронное входное устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019143919A RU2738963C1 (ru) | 2019-12-25 | 2019-12-25 | Асинхронное входное устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2738963C1 true RU2738963C1 (ru) | 2020-12-21 |
Family
ID=74062878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2019143919A RU2738963C1 (ru) | 2019-12-25 | 2019-12-25 | Асинхронное входное устройство |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2738963C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2785272C1 (ru) * | 2022-05-04 | 2022-12-05 | Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") | Асинхронное входное устройство |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1172002A1 (ru) * | 1984-02-16 | 1985-08-07 | Предприятие П/Я А-1001 | Распределитель уровней |
| SU1174925A1 (ru) * | 1984-03-11 | 1985-08-23 | Предприятие П/Я А-1001 | Многоканальное асинхронное устройство приоритета |
| SU1176360A1 (ru) * | 1982-10-29 | 1985-08-30 | Предприятие П/Я А-3327 | Устройство дл передачи и приема информации |
| SU1481859A1 (ru) * | 1987-03-16 | 1989-05-23 | Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) | Асинхронный последовательный регистр |
| SU1599899A1 (ru) * | 1988-10-03 | 1990-10-15 | Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) | Параллельный асинхронный регистр на КМДП-транзисторах |
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| WO1998015893A1 (en) * | 1996-10-08 | 1998-04-16 | Arm Limited | Asynchronous data processing apparatus |
| RU2684198C1 (ru) * | 2018-05-22 | 2019-04-04 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Устройство синхронизации работы граней в мажоритированных системах |
-
2019
- 2019-12-25 RU RU2019143919A patent/RU2738963C1/ru active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1176360A1 (ru) * | 1982-10-29 | 1985-08-30 | Предприятие П/Я А-3327 | Устройство дл передачи и приема информации |
| SU1172002A1 (ru) * | 1984-02-16 | 1985-08-07 | Предприятие П/Я А-1001 | Распределитель уровней |
| SU1174925A1 (ru) * | 1984-03-11 | 1985-08-23 | Предприятие П/Я А-1001 | Многоканальное асинхронное устройство приоритета |
| SU1481859A1 (ru) * | 1987-03-16 | 1989-05-23 | Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) | Асинхронный последовательный регистр |
| SU1599899A1 (ru) * | 1988-10-03 | 1990-10-15 | Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) | Параллельный асинхронный регистр на КМДП-транзисторах |
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| WO1998015893A1 (en) * | 1996-10-08 | 1998-04-16 | Arm Limited | Asynchronous data processing apparatus |
| RU2684198C1 (ru) * | 2018-05-22 | 2019-04-04 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Устройство синхронизации работы граней в мажоритированных системах |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2785272C1 (ru) * | 2022-05-04 | 2022-12-05 | Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") | Асинхронное входное устройство |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9824731B2 (en) | Data reading circuit | |
| KR20080101495A (ko) | 클럭 스위칭 회로 | |
| US9203415B2 (en) | Modulated clock synchronizer | |
| US10333507B2 (en) | Serializer device | |
| RU2738963C1 (ru) | Асинхронное входное устройство | |
| KR20140137276A (ko) | 지연선 기반 시간-디지털 변환기 | |
| CN114679158B (zh) | 周期信号发生装置、信号处理系统及其周期信号发生方法 | |
| RU2785272C1 (ru) | Асинхронное входное устройство | |
| US8890594B1 (en) | System for functional reset across multiple clock domains | |
| JP2012070233A (ja) | エッジ検出回路及びエッジ検出方法 | |
| KR0152346B1 (ko) | 클럭 스위칭 회로 | |
| CN111313870B (zh) | 一种基于相位补偿的窄脉冲精密时延同步方法及装置 | |
| CN111857647B (zh) | 先入先出装置与相关的驱动方法 | |
| CN221993823U (en) | Clock generator | |
| RU2689184C1 (ru) | Устройство для временной синхронизации импульсов | |
| RU2163418C1 (ru) | Преобразователь фазоманипулированного кода в бинарный код | |
| SU1725387A1 (ru) | Счетный разр д | |
| SU1760631A1 (ru) | Кольцевой счетчик | |
| KR100300054B1 (ko) | 클럭위상동기회로 | |
| SU1677855A2 (ru) | Устройство дл синхронизации импульсов | |
| SU864521A1 (ru) | Устройство дл синхронизации импульсных последовательностей | |
| JP2004029947A (ja) | クロック生成装置及びオーディオデータ処理装置 | |
| US5204885A (en) | Method and device for evaluating a digital signal using a digital counter with lsb signal separately applied to both counter and register | |
| KR100437833B1 (ko) | 클럭신호 스위치 회로 | |
| SU839027A1 (ru) | Устройство дл синхронизации случайныхиМпульСОВ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20220325 |