JPH10117127A

JPH10117127A - 論理記憶回路及び論理回路

Info

Publication number: JPH10117127A
Application number: JP8270108A
Authority: JP
Inventors: Fujio Ishihara; 不二夫石原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-10-11
Filing date: 1996-10-11
Publication date: 1998-05-06
Also published as: US5880613A

Abstract

(57)【要約】【課題】クロックノードに接続するゲート容量負荷の
大きさをシングルＦＦ回路と同じに抑えて、クロックツ
リー部での消費電力をシングルＦＦ回路を使用した場合
に比べて半分に削減することができるダブルＦＦ回路を
提供する。【解決手段】クロックの低レベル期間に入力データを
取り込み該クロックの高レベル期間にそのデータを保持
及び出力する第１のデータ保持手段と、前記クロックの
高レベル期間に入力データを取り込み該クロックの低レ
ベル期間にそのデータを保持及び出力する第２のデータ
保持手段と、前記入力データの現在の論理値とそれ以前
の論理値との一致比較を行ない、その比較結果に応じ
て、前記第１及び第２のデータ保持手段中の保持データ
の出力状態を制御する比較制御部とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動クロックのエ
ッジでデータをラッチするエッジトリガードラッチ（ｅ
ｄｇｅ−ｔｒｉｇｇｅｒｅｄ−ｌａｔｃｈ）で構成され
る論理記憶回路、及びこの論理記憶回路にクロックを供
給する手段を含む論理回路に関する。

【０００２】

【従来の技術】従来より、この種のエッジトリガードラ
ッチ（以下、ＦＦ：ＦｌｉｐＦｌｏｐという）として
は、クロックの立ち上がり／立ち下がりのいずれか一方
のみのエッジでデータをラッチするシングルＦＦ回路
と、両方のエッジでデータをラッチするダブルＦＦ回路
の２種類が一般的に知られている。

【０００３】順序論理回路を構成する際に不可欠な回路
であるシングルＦＦ回路は、通常、図８に示すように、
クロックＣＫの“Ｌ”レベルの位相でスルー状熊となる
マスタラッチ部１０１と、クロックＣＫの“Ｈ”レベル
の位相でスルー状態となるスレーブラッチ部１０２とを
直列に接続して構成される。すなわち、マスタラッチ部
１０１は、クロックＣＫの“Ｌ”レベルの位相（図９の
Ｍａ）で入力データＩＮを入力するトランスファーゲー
ト１０３と、２つのインバータ１０４ａ，１０４ｂから
なるラッチ１０４とで構成され、スレーブラッチ部１０
２は、クロックＣＫの“Ｈ”レベルの位相（図９のＳ
ａ）で前記ラッチ１０４の出力を入力するトランスファ
ーゲート１０５と、２つのインバータ１０６ａ，１０６
ｂからなるラッチ１０６とで構成されている。

【０００４】上記構成のシングルＦＦ回路では、図９の
タイミングチャートに示すように、クロックＣＫが
“Ｌ”レベルから“Ｈ”レベルに立ち上がるエッジのみ
で入力データＩＮをラッチして、出力データＯＵＴを出
力する。クロックＣＫが“Ｈ”レベルから“Ｌ”レベル
に立ち下がるエッジでは入力データＩＮはラッチされな
い。

【０００５】図１０は、図８に示したシングルＦＦ回路
を駆動するクロックツリー部を示す構成図である。

【０００６】このクロックツリー部は、外部クロックＣ
ＬＫに基づいてＬＳＩ内部クロック（発振周波数ｆ）を
生成するＰＬＬ回路２０１と、このＰＬＬ回路２０１か
ら出力される内部クロックを駆動するクロックバッファ
回路２０２とを備えている。ここで、クロックバッファ
回路２０２の出力ＣＫは、ＰＬＬ回路２０１の入力側に
リファレンスクロックとしてフィードバックされてい
る。このフィードバックは、クロックバッファ回路２０
２から出力される内部クロックＣＫと外部クロックＣＬ
Ｋの各々の立ち上がりが一致するように位相調整するた
め行われる。

【０００７】そして、クロックバッファ回路２０２より
出力される内部クロックＣＫが信号線２０３を介して上
記シングルＦＦ回路３０１へ供給されると同時に、イン
バータ２０４を介して内部クロックＣＫの反転信号ＣＫ
Ｂが上記シングルＦＦ回路３０１へ供給されるようにな
っている。

【０００８】このように、上記構成のシングルＦＦ回路
では、回路の構造上、クロックの片方のエッジのみでし
かデータをラッチできないため、高速動作する論理回路
内においては供給クロックの周波数が高くなり、クロッ
クツリー部のスイッチングによる消費電力が増大する。
さらには、チップ内の各所に分配されるローカルクロッ
ク間でのスキュー調整やクロック波形の「なまり」を抑
制するために、回路設計上の工夫が必要であった。

【０００９】上述のようなシングルＦＦ回路への供給ク
ロックに関する問題点を解決するため、クロックの立ち
上がり／立ち下がり両方のエッジでデータをラッチする
図１１に示すようなダブルＦＦ回路が提案されている。

【００１０】このダブルＦＦ回路では、クロックＣＫの
１／２の周波数をもつクロックＣＫ２に対してマスタ／
スレーブとなるラッチの出力段に、入力用トランスファ
ゲートとは逆のクロックフェーズで開閉する出力用トラ
ンスファゲートを設けた回路が並列に接続されている。
ここで、図中の４０１はマスタラッチ部、４０２はスレ
ーブラッチ部、４０３はマスタラッチ部の入力用トラン
スファゲート、４０４はマスタラッチ部のラッチ回路、
４０５はマスタラッチ部の出力用トランスファゲート、
４０６はスレーブラッチ部の入力用トランスファゲー
ト、４０７はスレーブラッチ部のラッチ回路、及び４０
８はスレーブラッチ部の出力用トランスファゲートであ
る。

【００１１】この構成の回路では、図１２に示すタイミ
ング図から明らかなように、クロックＣＫ２の立ち上が
り／立ち下がり両方のエッジで入力データＩＮがラッチ
され、データＯＵＴが出力される。

【００１２】図１３は、上記図１１に示すダブルＦＦ回
路を駆動するクロックツリー部を示す構成図である。

【００１３】このクロックツリー部は、上記図１０に示
した構造において、ＰＬＬ回路２０１とクロックバッフ
ァ回路２０２とに代えて、発振周波数が１／２のＰＬＬ
回路５０１と、サイズが２倍のクロックバッファ回路５
０２と設けたものになる。そして、クロックバッファ回
路５０２より出力される内部クロックＣＫ２が信号線５
０３を介して上記ダブルＦＦ回路６０１へ供給されると
同時に、インバータ５０４を介して内部クロックＣＫ２
の反転信号ＣＫ２Ｂが上記ダブルＦＦ回路６０１へ供給
されるようになっている。

【００１４】このような構造にすることにより、シング
ルＦＦ回路に供給していたクロックＣＫの半分の周波数
のクロックＣＫ２を用いても、回路の機能としてはシン
グルＦＦ回路と等価になる。従って、ローカルクロック
間でのスキューやクロック波形の「なまり」を改善する
ことができるだけでなく、シングルＦＦ回路に比べて、
単位時間当たりのクロックツリー部のスイッチング回数
が半分となるので、消費電力の削減を期待することがで
きる。

【００１５】ところで、上記したシングルＦＦ回路及び
ダブルＦＦ回路は、入力／出力のトランスファーゲート
間に論理値をスタテックに保持する構成であるが、これ
に対して、いわゆるダイナミックラッチから構成される
ＦＦ回路も知られている（特開平６−２３７１５２号公
報）。

【００１６】図１４は、上記公報に開示された従来のダ
ブルＦＦ回路の構成図である。

【００１７】このダブルＦＦ回路では、マスタ／スレー
ブラッチの各データをそれぞれ否定スイッチ素子７０
１，７０２間、及び否定スイッチ素子８０１，８０２間
のノードに蓄積された電荷でダイナミックに保持する。
入力と出力の論理値が等しい場合には、新たに入力論理
値をマスタあるいはスレーブラッチに取り込む必要がな
いことに着目し、ＥＸ−ＯＲゲート９０１、ＡＮＤゲー
ト９０２、及びＯＲゲート９０３からなる回路により、
入力と出力の論理値が異なる場合のみクロック信号φを
入力側否定スイッチ素子７０１，８０１に供給して、新
しい論理値をラッチする。

【００１８】

【発明が解決しようとする課題】しかしながら、上記図
１１に示したダブルＦＦ回路では、並列に接続したマス
タ／スレーブラッチ４０１，４０２の出力段に設けた回
路がクロックＣＫ２でし制御されるトランスファゲート
４０５，４０８で構成されている。そのため、図８のシ
ングルＦＦ回路と比べて、クロックノードに接続するゲ
ート容量負荷が倍増している。従って、先に述べたクロ
ック周波教を半減することによるクロックツリー部での
消費電力の削減効果が相殺されてしまっていた。

【００１９】上記図１４に示した公報のダブルＦＦ回路
においては、回路を制御するクロック信号φが入力Ｄに
近い側の上下２つの否定スイッチ素子７０１，８０１に
対しては、ＡＮＤゲート９０２及びＯＲゲート９０３を
介して供給し、出力Ｑに近い側の上下２つのラッチ７０
２，８０２に対しては、直接供給している。つまり、ク
ロックノードが接続する論理素子数は、上記図１１に示
すダブルＦＦ回路と同じ４つとなり、上記同様にクロッ
クツリー部での消費電力が増大することになる。

【００２０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、クロックノー
ドに接続するゲート容量負荷の大きさをシングルＦＦ回
路と同じに抑えて、クロックツリー部での消費電力をシ
ングルＦＦ回路を使用した場合に比べて半分に削減する
ことができる論理記憶回路を提供することである。また
その他の目的は、上記論理記憶回路を備えることにより
消費電力を抑制し、且つローカルクロック間でのスキュ
ーやクロック波形の「なまり」を改善した論理回路を提
供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である論理記憶回路の特徴は、クロック
の低レベル期間に入力データを取り込み該クロックの高
レベル期間にそのデータを保持及び出力する第１のデー
タ保持手段と、前記クロックの高レベル期間に入力デー
タを取り込み該クロックの低レベル期間にそのデータを
保持及び出力する第２のデータ保持手段と、前記入力デ
ータの現在の論理値とそれ以前の論理値との一致比較を
行ない、その比較結果に応じて、前記第１及び第２のデ
ータ保持手段中の保持データの出力状態を制御する比較
制御部とを備えたことにある。

【００２２】この第１の発明によれば、比較制御部は、
入力データの現在の論理値と、それ以前の論理値、例え
ば第１または第２のデータ保持手段中の保持データとの
一致比較を行ない、その一致、不一致の比較結果に応じ
て、第１及び第２のデータ保持手段中の保持データの出
力状態を制御する。

【００２３】第２の発明である論理記憶回路の特徴は、
クロックの低レベル期間に入力データを取り込む第１の
データ取り込み手段と、前記第１のデータ取り込み手段
より出力されたデータを保持する第１のラッチ手段と、
前記クロックの高レベル期間に前記第１のラッチ手段の
保持データを外部へ出力するための第１のデータ出力手
段と、クロックの高レベル期間に前記入力データを取り
込む第２のデータ取り込み手段と、前記第２のデータ取
り込み手段より出力されたデータを保持する第２のラッ
チ手段と、前記クロックの低レベル期間に前記第２のラ
ッチ手段の保持データを外部へ出力するための第２のデ
ータ出力手段と、前記第２のラッチ手段の保持データと
前記入力データとの一致比較を行い、その比較結果に基
づいて前記第１のデータ出力手段の出力状態を制御する
第１の比較制御部と、前記第１のラッチ手段の保持デー
タと前記入力データとの一致比較を行い、その比較結果
に基づいて前記第２のデータ出力手段の出力状態を制御
する第２の比較制御部とを備えたことにある。

【００２４】この第２の発明によれば、第１のデータ出
力手段を「伝達状態」にする信号として、入力データと
第２のラッチ手段の保持データとの一致比較結果を使用
し、全く対称に、第２のデータ出力手段を「伝達状態」
にする信号として、入力データと第１のラッチ手段の保
持データとの一致比較結果を使用する。

【００２５】第３の発明である論理記憶回路の特徴は、
上記第２の発明において、前記第１及び第２のデータ取
り込み手段と前記第１及び第２のデータ出力手段のいず
れか、あるいは全てをトランスファゲートで構成したこ
とにある。

【００２６】この第３の発明によれば、上記第２の発明
における第１及び第２のデータ取り込み手段と第１及び
第２のデータ出力手段の構成を簡素化することができ
る。

【００２７】第４の発明である論理記憶回路の特徴は、
上記第２の発明において、前記第１及び第２のデータ取
り込み手段と前記第１及び第２のデータ出力手段のいず
れか、あるいは全てをトライステートバッファで構成し
たことにある。

【００２８】この第４の発明によれば、上記第２の発明
の回路を簡単かつ的確に作用させることができる。

【００２９】第５の発明である論理回路の特徴は、クロ
ックの低レベル期間に入力データを取り込み該クロック
の高レベル期間にそのデータを保持及び出力する第１の
データ保持手段と、前記クロックの高レベル期間に入力
データを取り込み該クロックの低レベル期間にそのデー
タを保持及び出力する第２のデータ保持手段と、前記入
力データの現在の論理値とそれ以前の論理値との一致比
較を行ない、その比較結果に応じて、前記第１及び第２
のデータ保持手段中の保持データの出力状態を制御する
比較制御部とを有する論理記憶回路と共に、前記論理記
憶回路に対して前記クロックを供給するクロック供給手
段を備えたことにある。

【００３０】この第５の発明によれば、論理記憶回路
は、上記第１の発明と同様の作用を呈し、クロック供給
手段に接続するゲート容量負荷の大きさをシングルＦＦ
回路と同じに抑えて、クロック供給手段での消費電力を
シングルＦＦ回路を使用した場合に比べて半分に削減す
ることができる。

【００３１】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の論理記憶回路に係
る第１実施形態を示すダブルＦＦ回路の回路図である。

【００３２】第１実施形態を詳細に説明する前に、まず
始めに本発明の基本原理を説明する。

【００３３】図２（ａ），（ｂ）は、本発明の基本原理
を説明するためのダブルＦＦ回路の動作模式図であり、
先に図１１に示したダブルＦＦ回路について、トランス
ファゲート部分をクロックＣＫ２で駆動されるスイッチ
に置き換えてその動作を模式的に表している。同図
（ａ）は、クロックＣＫ２が“Ｌ”レベルでマスタ部４
０１のラッチ４０４が入力データＩＮをラッチし、スレ
ーブ部４０２のラッチ４０７が半サイクル前の保持デー
タを出力している状態を示し、同図（ｂ）は、クロック
ＣＫ２が“Ｈ”レベルでスレーブ部４０２のラッチ４０
７が入力データＩＮをラッチし、マスタ部４０１のラッ
チ４０４が半サイクル前の保持データを出力している状
態を示している。

【００３４】ダブルＦＦ回路は、クロックＣＫ２が
“Ｌ”レベルの場合に、図２（ａ）に示すように、マス
タ部４０１のラッチ４０４がスルー状態となり入力デー
タＩＮを取り込む一方、スレーブ部４０２のラッチ４０
７がホールド状態となって半サイクル前の入力データＩ
Ｎの保持及び出力を行う。逆に、クロックＣＫ２か
“Ｈ”レベルの場合は、図２（ｂ）に示すように、スレ
ーブ部４０２のラッチ４０７が入力データＩＮを取り込
み、マスタ部４０１のラッチ４０４が半サイクル前のデ
ータの保持と出力を行う。

【００３５】ここで、図１に示すマスタ部４０１の出力
段のトランスファゲート４０５の役割について考えてみ
る。図２（ａ）に示すクロックフェーズでは、このトラ
ンスファゲート４０５は、入力データＩＮをラッチする
マスタ部４０１のラッチ出力ＭＯＵＴと、半サイクル前
のデータＳＩＮを出力するスレーブ部４０２のラッチ出
力ＳＯＵＴとが衝突しないように、出力ＭＯＵＴを出力
ノードＮｏｕｔから分離するために「開放状態」になっ
ている。逆の見方をすれば、入力データＩＮがデータＳ
ＩＮと論理的に一致していれば、このトランスファゲー
ト４０５がスルー状態になっても出力ノードＮｏｕｔへ
出力される論理値には矛盾がない。

【００３６】一方、図２（ｂ）に示される逆のクロック
フェーズでは、半サイクル前でラッチしたデータＭＩＮ
に対応するラッチ出力ＭＯＵＴを出力ノードＮｏｕｔに
出力するために、トランスファゲート４０５は「短絡状
態」になっている。このとき、スレーブ部４０２のラッ
チ４０７は入力データＩＮをラッチするために入力トラ
ンスファゲート４０６が「短絡状態」になっており、従
って入力データＩＮとデータＳＩＮの論理値は一致して
いる。

【００３７】以上２つの状態をつき合わせて考えると、
入力データＩＮとデータＳＩＮとが論理的に同一のデー
タである場合には、出力側トランスファゲート４０５は
「短絡状態」で構わないと結論される。ダブルＦＦ回路
はマスタ／スレーブに関して対称であるので、この考え
はトランスファゲート４０８についても同様に成り立
ち、入力データＩＮとデータＭＩＮとが同一の論理デー
タである場合に「短絡状態」となればよい。

【００３８】上述のような考えに基づいて第１実施形態
は構成され、その構成及び動作を以下に具体的に説明す
る。

【００３９】本実施形態のダブルＦＦ回路の特徴的な構
造は、図１に示すように、図１１と同じクロックＣＫ２
で駆動されるマスタ／スレーブ部の各々のラッチの出力
段に、互いに相手側のラッチが保持しているデータと入
力データＩＮとの排他的否定論理和で駆動される出力用
トランスファゲートがそれぞれ設けられ、この出力用ト
ランスファゲートを有するマスタ部とスレーブ部が並列
に接続されていることである。

【００４０】具体的には、マスタ部１０及びスレーブ部
２０は、入力用トランスファゲート１１，２１と、ラッ
チ回路１２，２２と、出力用トランスファゲート１３，
２３とを順次接続してそれぞれ構成されている。マスタ
部１０及びスレーブ部２０の入力用トランスファゲート
１１，２１は、クロックＣＫ２とその反転信号ＣＫ２Ｂ
で駆動制御される。マスタ部１０の入力用トランスファ
ゲート１１は、クロックＣＫ２が“Ｌ”レベルの期間に
オン状態（伝達状態）になって入力データＩＮを取り込
む構成であり。また、スレーブ部２０の入力用トランス
ファゲート２１は、クロックＣＫ２が“Ｈ”レベルの期
間にオン状態になって入力データＩＮを取り込む構成で
ある。

【００４１】さらに、ラッチ回路１２，２２は、それぞ
れ逆並列接続された２つのインバータ１２ａ，１２ｂ，
２２ａ，２２ｂで構成され、フィードバック用のインバ
ータ１２ａ，２２ｂはインバータ１２ｂ，２２ａに対し
て弱い駆動力に設定されている。出力用トランスファゲ
ート１３，２３は、後述する比較部の出力によって駆動
制御される。そして、マスタ部１０の出力用トランスフ
ァゲート１３は、クロック信号で駆動されてはいない
が、後述する排他的否定論理和回路３１の作用により、
クロックＣＫ２の“Ｈ”レベルの期間にラッチ１２の保
持データを出力し、スレーブ部２０の出力用トランスフ
ァゲート２３は、クロックＣＫ２の“Ｌ”レベルの期間
にラッチ２２の保持データを出力するようになってい
る。

【００４２】一方、スレーブ部２０におけるラッチ２２
の保持データＳＩＮと入力データＩＮとの一致比較を行
う排他的否定論理和回路（ＥＸ−ＮＯＲ回路）３１が設
けられ、その出力ＣＭＰＭとインバータ３２によるその
反転出力ＣＭＰＭＢとがマスタ部１０の出力用トランス
ファゲート１３の制御端子に供給される。また、マスタ
部１０におけるラッチ１２の保持データＭＩＮと入力デ
ータＩＮとの一致比較を行う排他的否定論理和回路３３
が設けられ、その出力ＣＭＰＳと、インバータ３４によ
るその反転出力ＣＭＰＳＢとがスレーブ部２０の出力用
トランスファゲート２３の制御端子に供給される。

【００４３】そして、マスタ／スレーブ部２０の各出力
用トランスファゲート１３，２３の出力端が出力ノード
Ｎｏｕｔで共通接続され、その出力ノードＮｏｕｔから
インバータ４１を介して出力データＯＵＴが出力される
ようになっている。

【００４４】図３は、図１に示したシングルＦＦ回路を
駆動するクロックツリー部を示す構成図である。

【００４５】このクロックツリー部の全体的構造は、従
来のクロックツリー部と同様であるが、ＰＬＬ回路５１
で生成する内部クロックＣＫ２の発振周波数は、図１３
に示す構造と同様（図１０に示す従来構造による発振周
波数ｆの１／２）であり、しかもクロックバッファ回路
５２のサイズは、図１３に示す従来構造によるものより
１／２のサイズで構成される。

【００４６】そして、クロックバッファ回路５２より出
力される内部クロックＣＫ２が信号線５３を介して上記
ダブルＦＦ回路６１へ供給されると同時に、インバータ
５４を介して内部クロックＣＫ２の反転信号ＣＫ２Ｂが
上記ダブルＦＦ回路６１へ供給されるようになってい
る。

【００４７】次に、本実施形態の動作を説明する。

【００４８】本実施形態では、データの比較器としてＥ
Ｘ−ＮＯＲ回路３１，３３を用い、入力データＩＮとマ
スタ部１０の保持データＭＩＮとのＥＸ−ＮＯＲでスレ
ーブ部２０の出力段のトランスファゲート２３を開閉
し、入力データＩＮとスレーブ部２０の保持データＳＩ
ＮとのＥＸ−ＮＯＲでマスタ部１０の出力段のトランス
ファゲート１３を開閉する。この方法を用いることで、
従来例の図１１において出力段のトランスファゲート４
０５，４０８に入力されていたクロックが不要となり、
クロックノードの負荷が図８の従来のシングルＦＦ回路
と等しいままに維持される。

【００４９】図４のタイミングチャートを参照しつつ具
体的な動作を説明する。

【００５０】なお、図４中のクロックＣＫの波形（破
線）は、本実施形態で使用されるクロックＣＫ２が、シ
ングルＦＦ回路（図８）で使用するクロックＣＫの１／
２の周波数であることを示すために表示されたものであ
る。

【００５１】クロックＣＫ２が“Ｈ”レベルの期間Ｔ１
においては、マスタ部１０の入力用トランスファゲート
１１はオフ状態であり、スレーブ部２０の入力用トラン
スファゲート２１はオン状態になっている。その結果、
スレーブ部２０の保持データＳＩＮは、現在の入力デー
タＩＮと同じ論理レベルとなり、マスタ部１０の保持デ
ータＭＩＮは、前回の入力データＩＮの論理レベルを維
持する。

【００５２】従って、保持データＳＩＮと入力データＩ
Ｎの排他的否定論理和を演算するＥＸ−ＮＯＲ回路３１
の出力ＣＭＰＭは、この期間Ｔ１において同一論理レベ
ルを維持する。一方、入力データＩＮの論理レベルが変
化してもそれに併せて保持データＭＩＮは変化しないた
め、保持データＭＩＮと入力データＩＮの排他的否定論
理和を演算するＥＸ−ＮＯＲ回路３３の出力ＣＭＰＳ
は、この期間Ｔ１において同一論理レベルを維持すると
は限らない。

【００５３】すなわち、この期間Ｔ１に入力データＩＮ
が“０”レベルから“１”レベルに変化すると（時刻ｔ
１）、マスタ部１０の保持データＭＩＮの論理レベルは
“０”レベルのままであるが、スレーブ部２０の保持デ
ータＳＩＮの論理レベルは、“０”レベルから“１”レ
ベルに変化する。その結果、出力ＣＭＰＭは“１”レベ
ルを維持し、出力ＣＭＰＳは“１”レベルから“０”レ
ベルに変化する。

【００５４】これにより、期間Ｔ１において、マスタ部
１０の出力用トランスファゲート１３は常にオン状態と
なり、スレーブ部２０の出力用トランスファゲート２３
は時刻ｔ１にオン状態からオフ状態になる。これによ
り、この期間Ｔ１の出力ＯＵＴは、時刻ｔ１以前におい
ては保持データＭＩＮとＳＩＮの論理レベルである
“０”レベルとなり、期間Ｔ１の時刻ｔ１以降では保持
データＭＩＮの論理レベルである“０”レベルとなり、
結果として“０”レベル一定となる。

【００５５】次のクロックＣＫ２が“Ｌ”レベルの期間
Ｔ２においては、マスタ部１０の入力用トランスファゲ
ート１１はオン状態であり、スレーブ部２０の入力用ト
ランスファゲート２１はオフ状態になっている。その結
果、マスタ部１０の保持データＭＩＮは、現在の入力デ
ータＩＮと同じ論理レベルとなり、スレーブ部２０の保
持データＳＩＮは、前回の入力データＩＮの論理レベル
を維持する。

【００５６】従って、ＥＸ−ＮＯＲ回路３３の出力ＣＭ
ＰＳは、この期間Ｔ２において同一論理レベルを維持す
る。一方、ＥＸ−ＮＯＲ回路３１の出力ＣＭＰＭは、こ
の期間Ｔ２において同一論理レベルを維持するとは限ら
ない。

【００５７】すなわち、この期間Ｔ２に入力データＩＮ
が“１”レベルから“０”レベルに変化すると（時刻ｔ
２）、スレーブ部２０の保持データＳＩＮの論理レベル
は“１”レベルのままであるが、マスタ部１０の保持デ
ータＭＩＮの論理レベルは、“１”レベルから“０”レ
ベルに変化する。その結果、出力ＣＭＰＳは“１”レベ
ルを維持し、出力ＣＭＰＭは“１”レベルから“０”レ
ベルに変化する。

【００５８】これにより、期間Ｔ２において、スレーブ
部２０の出力用トランスファゲート２３は常にオン状態
となり、マスタ部１０の出力用トランスファゲート１３
は時刻ｔ２にオン状態からオフ状態になる。これによ
り、この期間Ｔ２の出力ＯＵＴは、時刻ｔ２以前におい
ては保持データＭＩＮとＳＩＮの論理レベルである
“１”レベルとなり、期間Ｔ２の時刻ｔ２以降では保持
データＳＩＮの論理レベルである“１”レベルとなり、
結果として“１”レベル一定となる。

【００５９】期間Ｔ２以降は同様の動作を繰り返すこと
になる。

【００６０】本実施形態では、マスタ部１０／スレーブ
部２０におけるラッチ１２，２２の出力段のトランスフ
ァゲート１３，３３を、図１１に示した従来のダブルＦ
Ｆ回路のようにクロックで駆動するのではなく、ダブル
ＦＦ回路への入力データＩＮとダブルＦＦ回路の保持デ
ータとを用いて駆動し、クロックノードに接続するゲー
ト負荷容量を低減している。

【００６１】すなわち、マスタ部１０におけるラッチ１
２の出力段のトランスファゲート１３を「伝達状態」と
する信号として、ダブルＦＦ回路への入力論理値とスレ
ーブ部２０のラッチ２２の保持論理値との一致比較結果
を使用し、全く対称に、スレーブ部２０におけるラッチ
２２の出力段のトランスファゲート２３を「伝達状態」
とする信号として、ダブルＦＦ回路への入力論理値とマ
スタ部１０のラッチの保持論理値との一致比較結果を使
用する。

【００６２】これにより、従来のダブルＦＦ回路と同
様、クロックの立ち上がり／立ち下がり両方のエッジで
データをラッチし、且つクロックノードに接続するゲー
ト容量負荷の大きさをシングルＦＦ回路と同じに抑え
て、クロックツリー部での消費電力をシングルＦＦ回路
を使用した場合に比べて半分に削減することができる。

【００６３】この点について以下詳細に説明する。

【００６４】高速動作する大規模ＬＳＩチップ内に、波
形の「なまり」が少なく、各ローカルクロックノード間
でのクロックスキューの小さいクロック信号を分配する
には、「なまり」の原因である寄生容量、寄生抵抗を精
度良く評価し、クロックツリーの物理的な配置やクロッ
クバッファのサイズ設計に細心の注意を払う必要があ
る。一般に、波形の「なまり」の指標である立ち上がり
／立ち下がり時間やクロックスキューの値は、クロック
のサイクルタイム（ｆ_CLKの逆数）を基準とした割合で
議論されるものであるから、分配するクロックの周波数
が高くなるにつれてこれらの影響は顕著となる。

【００６５】この問題を解決するためにダブルＦＦ回路
を使用して供給クロックの周波数を１／２に低減するこ
とは、シングルＦＦ回路を使用した論理回路と全く同じ
クロックツリー構造を用いて回路動作上は等価の機能を
実現し、しかも波形の「なまり」やスキューの影響が１
／２に低減できることを意味している。しかし、以下に
詳述するように従来のダブルＦＦ回路はクロックツリー
部での消費電力に問題があった。

【００６６】一般のＣＭＯＳ論理回路における消費電力
の大部分は、論理ゲートの充放電時に消費される。電圧
Ｖ_ＤＤで動作するある論理ゲートが、負荷容量Ｃ_Lを駆
動する際のクロック周波数をｆ_CLK、スイッチング確率
をｐとすると、充放電による消費電力Ｐchargeは次式で
表される。

【００６７】Ｐcharge＝ｐ・ｆ_CLK・Ｃ_L・Ｖ_ＤＤ ² ……（１）この式から明らかなように、消費電力はクロック周波数
と負荷容量に比例する。図８に示した従来のシングルＦ
Ｆ回路での消費電力が上記（１）式で表されるとする
と、図１１に示した従来のダブルＦＦ回路では、クロッ
ク周波数ｆ_CLKが１／２となる代わりに負荷容量Ｃ_Lが
２倍弱（実際にはＣ_Lは配線容量の成分も含まれるの
で、厳密に２倍にはならない）となるため、消費電力は
ほとんど削減されない。

【００６８】一方、図１に示した本実施形態では、両ラ
ッチの出力段に設けられたトランスファゲートはデータ
で駆動されるため、負荷容量Ｃ_LはシングルＦＦ回路と
等しく保ったままクロック周波数ｆ_CLKが１／２となる
ので、消費電力は１／２に削減される。

【００６９】従って、本実施形態では、シングルＦＦ回
路の使用時と同一のクロックツリー構造を使用しつつ、
クロック分配時の波形の「なまり」やスキューの影響が
低減できると同時に、クロックツリー部での消費電力も
削減することができる。

【００７０】図５は、本発明の論理記憶回路に係る第２
実施形態を示すダブルＦＦ回路の回路図であり、図１と
共通の要素には同一の符号を付してその説明を省略す
る。

【００７１】本実施形態のダブルＦＦ回路は、上記図１
（第１実施形態）の入出力段に用いられているトランス
ファゲート１１，１３，２１，２３をそれぞれトライス
テートバッファ１１ａ，１３ａ，２１ａ，２３ａで置き
換えたものである。

【００７２】これらトライステートバッファは、例えば
図６に示すように、電源ＶＤＤとグランドＧＮＤとの間
に、Ｐ−ＭＯＳ７１，７２とＮ−ＭＯＳ７３，７４を直
列接続して構成されている。Ｐ−ＭＯＳ７２とＮ−ＭＯ
Ｓ７３のゲートには入力データＡが、さらにＰ−ＭＯＳ
７１のゲートには制御信号Ｂが、Ｎ−ＭＯＳ７４のゲー
トには制御信号Ｃがそれぞれ供給され、Ｐ−ＭＯＳ７２
とＮ−ＭＯＳ７３の各ドレインの接続点から出力データ
Ｚが出力されるようになっている。

【００７３】ここで、図５のトライステートバッファ１
１ａ，２１ａにおいて、制御信号Ｂとは、それぞれクロ
ックＣＫ２及びその反転信号ＣＫ２Ｂを示し、制御信号
Ｃとは、それぞれ反転クロックＣＫ２Ｂ及びクロックＣ
Ｋ２を示している。また、トライステートバッファ１３
ａ，２３ａにおいて、制御信号Ｂとは、それぞれＣＭＰ
ＭＢ信号及びＣＭＰＳＢ信号を示し、制御信号Ｃとは、
それぞれＣＭＰＭ信号及びＣＭＰＳ信号を示している。

【００７４】このトライステートバッファによれば、前
記制御信号Ｂが“Ｌ”レベルで前記制御信号Ｃが“Ｈ”
レベルのときには、入力データＡの反転データが出力デ
ータＺとして出力される。逆に、制御信号Ｂが“Ｈ”レ
ベルで制御信号Ｃが“Ｌ”レベルのときには、出力デー
タＺが出力される出力端はハイインピーダンス状態にな
る。

【００７５】本実施形態のＦＦ回路は、このようなトラ
イステートバッファの作用を用いて、上記第１実施形態
と同様の動作を行うことになる。

【００７６】図７は、本発明の論理記憶回路に係る第３
実施形態を示すダブルＦＦ回路の回路図であり、図１と
共通の要素には同一の符号を付してその説明を省略す
る。

【００７７】本実施形態は、ダイナミックラッチを用い
て構成したダブルＦＦ回路の例であり、マスタ／スレー
ブ部８０，９０は、例えばトランスファゲートからなる
ダイナミックラッチ手段８１と８２及び９１と９２をそ
れぞれ直列接続して構成されている。

【００７８】この構成によれば、マスタ／スレーブ部８
０，９０は、入力データＩＮを、それぞれダイナミック
ラッチ手段８１と８２間及びダイナミックラッチ手段９
１と９２間のノードに蓄積された電荷でダイナミックに
保持することになる。

【００７９】本実施形態のＦＦ回路は、このようなダイ
ナミックラッチの作用を用いて、上記第１実施形態と同
様の動作を行うことになり、第１実施形態と同様の効果
を得ることができる。

【００８０】

【発明の効果】以上詳細に説明したように、第１の発明
の論理記憶回路によれば、入力データＩＮの現在の論理
値とそれ以前の論理値との一致比較を行ない、その比較
結果に応じて、第１及び第２のデータ保持手段中の保持
データの出力状態を制御するようにしたので、従来のダ
ブルＦＦ回路と同様、クロックの立ち上がり／立ち下が
り両方のエッジでデータをラッチし、且つクロックノー
ドに接続するゲート容量負荷の大きさをシングルＦＦ回
路と同じに抑えて、クロックツリー部での消費電力をシ
ングルＦＦ回路を使用した場合に比べて半分に削減する
ことが可能になる。

【００８１】第２の発明の論理記憶回路によれば、第２
のラッチ手段の保持データと入力データＩＮとの一致比
較を行い、その比較結果に基づいて第１のデータ出力手
段の出力状態を制御する第１の比較制御部と、第１のラ
ッチ手段の保持データと前記入力データＩＮとの一致比
較を行い、その比較結果に基づいて第２のデータ出力手
段の出力状態を制御する第２の比較制御部とを備えたの
で、上記第１の発明と同様の効果を、簡単な構成で且つ
確実に得ることができる。

【００８２】第３の発明の論理記憶回路によれば、上記
第２の発明において、第１及び第２のデータ取り込み手
段と第１及び第２のデータ出力手段のいずれか、あるい
は全てをトランスファゲートで構成したので、第１及び
第２のデータ取り込み手段と第１及び第２のデータ出力
手段の構成を簡素化することが可能になる。

【００８３】第４の発明の論理記憶回路によれば、上記
第２の発明において、第１及び第２のデータ取り込み手
段と第１及び第２のデータ出力手段のいずれか、あるい
は全てをトライステートバッファで構成したので、簡単
な構成でかつ的確な動作を可能にする。

【００８４】第５の発明の論理回路によれば、上記第１
の発明と同様の論理記憶回路と共に、その論理記憶回路
に対して前記クロックを供給するクロック供給手段を備
えたので、上記第１の発明と同様の効果を奏すると共
に、クロック供給手段に接続するゲート容量負荷の大き
さをシングルＦＦ回路と同じに抑えて、クロック供給手
段部での消費電力をシングルＦＦ回路を使用した場合に
比べて半分に削減することが可能になる。

【図面の簡単な説明】

【図１】本発明の論理記憶回路に係る第１実施形態を示
すダブルＦＦ回路の回路図である。

【図２】本発明の基本原理を説明するためのダブルＦＦ
回路の動作模式図である。

【図３】図１のシングルＦＦ回路を駆動するクロックツ
リー部を示す構成図である。

【図４】第１実施形態の動作を示すタイミングチャート
である。

【図５】本発明の論理記憶回路に係る第２実施形態を示
すダブルＦＦ回路の回路図である。

【図６】第２実施形態のトライステートバッファの構成
を示す図である。

【図７】本発明の論理記憶回路に係る第３実施形態を示
すダブルＦＦ回路の回路図である。

【図８】従来のシングルＦＦ回路の回路図である。

【図９】図８に示すシングルＦＦ回路の動作を示すタイ
ミングチャートである。

【図１０】図８に示したシングルＦＦ回路を駆動するク
ロックツリー部を示す構成図である。

【図１１】従来のダブルＦＦ回路の回路図である。

【図１２】図１１に示すシングルＦＦ回路の動作を示す
タイミングチャートである。

【図１３】図１１に示したシングルＦＦ回路を駆動する
クロックツリー部を示す構成図である。

【図１４】従来の他のダブルＦＦ回路の回路図である。

【符号の説明】

１０，８０マスタ部２０，９０スレーブ部１１，２１入力用トランスファゲート１２，２２ラッチ回路１３，２３出力用トランスファゲート５１ＰＬＬ回路５２クロックバッファ回路６１ダブルＦＦ回路１１ａ，１３ａ，２１ａ，２３ａトライステートバッ
ファ８１，８２，９１，９２ダイナミックラッチ手段ＣＫ２クロックＣＫ２ＢクロックＣＫ２の反転信号ＩＮ入力データ

Claims

【特許請求の範囲】

【請求項１】クロックの低レベル期間に入力データを
取り込み該クロックの高レベル期間にそのデータを保持
及び出力する第１のデータ保持手段と、前記クロックの高レベル期間に入力データを取り込み該
クロックの低レベル期間にそのデータを保持及び出力す
る第２のデータ保持手段と、前記入力データの現在の論理値とそれ以前の論理値との
一致比較を行ない、その比較結果に応じて、前記第１及
び第２のデータ保持手段中の保持データの出力状態を制
御する比較制御部とを備えたことを特徴とする論理記憶
回路。
【請求項２】クロックの低レベル期間に入力データを
取り込む第１のデータ取り込み手段と、前記第１のデータ取り込み手段より出力されたデータを
保持する第１のラッチ手段と、前記クロックの高レベル期間に前記第１のラッチ手段の
保持データを外部へ出力するための第１のデータ出力手
段と、クロックの高レベル期間に前記入力データを取り込む第
２のデータ取り込み手段と、前記第２のデータ取り込み手段より出力されたデータを
保持する第２のラッチ手段と、前記クロックの低レベル期間に前記第２のラッチ手段の
保持データを外部へ出力するための第２のデータ出力手
段と、前記第２のラッチ手段の保持データと前記入力データと
の一致比較を行い、その比較結果に基づいて前記第１の
データ出力手段の出力状態を制御する第１の比較制御部
と、前記第１のラッチ手段の保持データと前記入力データと
の一致比較を行い、その比較結果に基づいて前記第２の
データ出力手段の出力状態を制御する第２の比較制御部
とを備えたことを特徴とする論理記憶回路。
【請求項３】前記第１及び第２のデータ取り込み手段
と前記第１及び第２のデータ出力手段のいずれか、ある
いは全てをトランスファゲートで構成したことを特徴と
する請求項２記載の論理記憶回路。
【請求項４】前記第１及び第２のデータ取り込み手段
と前記第１及び第２のデータ出力手段のいずれか、ある
いは全てをトライステートバッファで構成したことを特
徴とする請求項２記載の論理記憶回路。
【請求項５】クロックの低レベル期間に入力データを
取り込み該クロックの高レベル期間にそのデータを保持
及び出力する第１のデータ保持手段と、前記クロックの
高レベル期間に入力データを取り込み該クロックの低レ
ベル期間にそのデータを保持及び出力する第２のデータ
保持手段と、前記入力データの現在の論理値とそれ以前
の論理値との一致比較を行ない、その比較結果に応じ
て、前記第１及び第２のデータ保持手段中の保持データ
の出力状態を制御する比較制御部とを有する論理記憶回
路と共に、前記論理記憶回路に対して前記クロックを供給するクロ
ック供給手段を備えたことを特徴とする論理回路。