JP2018046228A - 電子部品 - Google Patents

Abstract

【課題】素体におけるクラックの発生が抑制されている電子部品を提供する。【解決手段】電子部品は、素体２と、素体２の長手方向Ｄ１での両端に配置されている一対の第一外部電極５と、素体の外表面における一対の第一外部電極５の間に配置されている第二外部電極９と、を備えている。素体２は、高さ方向Ｄ３で互いに対向する一対の主面２ａと、長手方向Ｄ１で互いに対向する一対の端面２ｃと、幅方向Ｄ２で互いに対向する一対の側面２ｅとを有している。第二外部電極９は、側面２ｅ上に配置されている第一導体部９ｂを有している。第一導体部９ｂは、素体２側に窪んでいる。【選択図】図１

Description

本発明は、電子部品に関する。

長手方向の長さに比して幅方向の長さが小さく、かつ、幅方向の長さに比して高さ方向の長さが小さい直方体形状を呈している素体と、素体の長手方向での両端に配置されている一対の第一外部電極と、素体の外表面における一対の第一外部電極の間に配置されている第二外部電極と、を備えている電子部品が知られている（たとえば、特許文献１）。特許文献１に記載の電子部品では、素体は、高さ方向で互いに対向する一対の主面と、長手方向で互いに対向する一対の端面と、幅方向で互いに対向する一対の側面と、を有している。第二外部電極は、側面上に配置されている第一導体部を有している。

特開２００２−２３７４２９号公報

本発明は、素体におけるクラックの発生が抑制された電子部品を提供することを目的とする。

本発明者らは、調査研究の結果、以下のような事実を新たに見出した。

電子部品が電子機器（たとえば、回路基板又は他の電子部品など）にはんだ実装されている場合、電子機器から電子部品に作用する外力が、はんだ実装の際に形成されたはんだフィレット及び外部電極を介して素体に作用することがある。

たとえば、電子機器が、回路基板のように板状である場合、電子機器に撓みが生じることがある。特許文献１に記載の電子部品では、素体の長手方向での両端に配置されている第一外部電極だけでなく、一対の第一外部電極の間に配置されている第二外部電極が電子機器にはんだ接合されている。このため、電子部品が実装されている電子機器に撓みが生じると、電子機器の撓みに起因する応力が、素体における第二外部電極が設けられている領域及びその近傍に集中し易い。

電子機器の撓みに起因する上記応力は、第二外部電極がはんだフィレットを介して電子機器から受ける拘束力に応じて大きくなる。したがって、はんだフィレットによる第二外部電極と電子機器との接合強度が過度に大きい場合、電子機器の撓みに起因して素体に発生する応力により、素体にクラックが発生するおそれがある。

そこで、本発明者らは、外部電極における電子部品の電子機器に対する拘束力が低減され得る構成について鋭意研究を行った。

この結果、本発明者らは、側面上に配置されている第一導体部が素体側に窪んでいるという構成を見出すに至った。この構成では、第二外部電極の一対の第一導体部が素体側に窪んでいるので、はんだは、第一導体部に形成されている窪み部を越えて濡れ上がり難い。すなわち、当該電子部品では、第一導体部に窪み部が形成されていない電子部品に比して、はんだが第一導体部を濡れ上がる高さが低い。このため、電子部品が実装される際に形成されるはんだフィレットが小さく、第一導体部がはんだフィレットを介して電子機器から受ける拘束力が低減される。したがって、電子機器の撓みに起因して素体に発生する応力も低減されるため、素体におけるクラックの発生が抑制される。

本発明に係る電子部品は、長手方向の長さに比して幅方向の長さが小さく、かつ、幅方向の長さに比して高さ方向の長さが小さい直方体形状を呈している素体と、素体の長手方向での両端に配置されている一対の第一外部電極と、素体の外表面における一対の第一外部電極の間に配置されている第二外部電極と、を備え、素体は、高さ方向で互いに対向する一対の主面と、長手方向で互いに対向する一対の端面と、幅方向で互いに対向する一対の側面とを有し、第二外部電極は、側面上に配置されている第一導体部を有し、第一導体部は、素体側に窪んでいる。

本発明に係る電子部品では、第一導体部は、素体側に窪んでいるので、電子部品が実装される際に形成されるはんだフィレットが小さく、第一導体部がはんだフィレットを介して電子機器から受ける拘束力が低減される。したがって、電子機器の撓みに起因して素体に発生する応力も低減されるため、素体におけるクラックの発生が抑制される。

幅方向から見て、第一導体部の中央が素体側に窪んでいてもよい。この場合、幅方向から見て、はんだは、第一導体部の中央を越えて濡れ上がり難く、第一導体部の中央から外れた領域（たとえば、第一導体部の幅方向での両端）では濡れ上がり易い。このため、当該電子部品が実装される電子機器と第二外部電極との接合強度が確保されつつ、第二外部電極がはんだフィレットを介して電子機器から受ける拘束力が抑制される。

第二外部電極は、一方の主面上に配置されている第二導体部を有し、各第一外部電極は、一方の主面上に配置されている第三導体部を有し、第二導体部の最大厚みは、第三導体部の最大厚みより小さくてもよい。この場合、電子部品が電子機器にはんだ実装される際に、電子部品の姿勢が安定する。

第二外部電極は、一方の主面上に配置されていると共に幅方向で離間している一対の第二導体部を有し、一対の第二導体部の間の最短距離をＷ０とし、素体の幅方向での長さをＷ１としたとき、１．１８≦Ｗ１／Ｗ０≦５．０を満たしていてもよい。この場合、上記一方の主面と基板とが対向した状態で電子部品が電子機器に実装される場合に、当該電子部品が実装される電子機器と第二外部電極との接合強度がより確実に確保されつつ、素体におけるクラックの発生がより一層抑制される。

本発明によれば、素体におけるクラックの発生が抑制されている電子部品を提供することができる。

一実施形態に係る積層貫通コンデンサを示す概略斜視図である。 積層貫通コンデンサの断面構成を説明するための図である。 積層貫通コンデンサの断面構成を説明するための図である。 積層貫通コンデンサの断面構成を説明するための図である。 積層貫通コンデンサの断面構成を説明するための図である。 積層貫通コンデンサの平面図である。 積層貫通コンデンサの側面図である。 積層貫通コンデンサの側面図である。 本実施形態の変形例に係る積層貫通コンデンサの側面図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

まず、図１〜図３を参照して、本実施形態に係る積層貫通コンデンサ１の構成について説明する。図１は、本実施形態に係る積層貫通コンデンサを示す概略斜視図である。図２及び図３は、積層貫通コンデンサの断面構成を説明するための図である。本実施形態では、電子部品として積層貫通コンデンサ１を例に説明する。

積層貫通コンデンサ１は、図１〜３に示されているように、素体２と、素体２の外表面に配置された一対の外部電極５と、外表面に配置された一対の外部電極９と、素体２の内部に配置された複数の内部電極１１と、素体２の内部に配置された複数の内部電極１３と、を備えている。本実施形態において積層貫通コンデンサ１は、図２及び図３に示されているように、電子機器（たとえば、回路基板又は他の電子部品など）２０にはんだ実装される。外部電極５及び外部電極９と電子機器２０のパッド電極（不図示）との間には、はんだフィレット２２が形成されている。

素体２は、長手方向Ｄ１での長さに比して幅方向Ｄ２の長さが小さく、かつ、幅方向Ｄ２の長さに比して高さ方向Ｄ３の長さが小さい直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。本実施形態では、素体２の長手方向Ｄ１の長さは１．０ｍｍであり、幅方向Ｄ２の長さは０．５ｍｍであり、高さ方向Ｄ３の長さは０．２ｍｍである。

素体２は、その外表面として、一対の主面２ａと、一対の端面２ｃと、一対の側面２ｅと、を有している。一対の主面２ａは、高さ方向Ｄ３で互いに対向している。一対の端面２ｃは、長手方向Ｄ１で互いに対向している。一対の側面２ｅは、幅方向Ｄ２で互いに対向している。積層貫通コンデンサ１では、一方の主面２ａが、電子機器２０に対向する実装面である。

素体２は、一対の主面２ａが対向している高さ方向Ｄ３に複数の誘電体層が積層されて構成されている。素体２では、複数の誘電体層の積層方向が、高さ方向Ｄ３と一致する。各誘電体層は、たとえば誘電体材料（ＢａＴｉＯ_３系、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系、又は（Ｂａ，Ｃａ）ＴｉＯ_３系などの誘電体セラミック）を含むセラミックグリーンシートの焼結体から構成される。実際の素体２では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。

一対の外部電極５は、図１に示されているように、素体２の長手方向での両端に配置されている。一対の外部電極５は、互いに離間しており、長手方向Ｄ１で対向している。各外部電極５は、主面２ａ上に配置されている一対の導体部５ａと、端面２ｃ上に配置されている導体部５ｂと、側面２ｅ上に配置されている一対の導体部５ｃとを有している。各外部電極５において、導体部５ａ，５ｂ，５ｃはそれぞれ互いに連結されている。一対の外部電極５は、たとえば、信号用端子電極として機能する。

一対の外部電極９は、図１に示されているように、一対の外部電極５から離間し、素体２の外表面における一対の外部電極５の間に配置されている。一対の外部電極９は、素体２の長手方向Ｄ１での中央部分に配置されている。一対の外部電極９は、互いに離間し、幅方向Ｄ２で対向している。各外部電極９は、主面２ａ上に配置されている一対の導体部９ａと、側面２ｅ上に配置されている導体部９ｂとを有している。各外部電極９において、導体部９ａ，９ｂは互いに連結されている。一対の外部電極９は、たとえば、接地用端子電極として機能する。

内部電極１１と内部電極１３とは、素体２の高さ方向において異なる位置（層）に配置されている。すなわち、内部電極１１と内部電極１３とは、素体２内において、高さ方向Ｄ３に間隔を有して対向するように交互に配置されている。内部電極１１は、たとえば、信号用内部電極として機能し、内部電極１３は、たとえば、接地用内部電極として機能する。

各内部電極１１は、長手方向Ｄ１が長辺方向であると共に幅方向Ｄ２が短辺方向である矩形形状を呈している。各内部電極１１は、一対の端面２ｃに露出し、一対の主面２ａ、及び、一対の側面２ｅには露出していない。各内部電極１１は、一対の端面２ｃにおいて、一対の外部電極５に接続されている。

各内部電極１３は、高さ方向Ｄ３で素体２の一部（誘電体層）を介して、内部電極１１と対向している。各内部電極１３は、長手方向Ｄ１が長辺方向であると共に幅方向Ｄ２が短辺方向である矩形形状を呈している主電極部と、当該主電極部の長辺から延びて側面２ｅに露出している一対の接続部とを含んでいる。主電極部と各接続部とは、一体的に形成されている。各内部電極１３は、一対の側面２ｅに露出し、一対の主面２ａ、及び、一対の端面２ｃには露出していない。各内部電極１３は、一対の側面２ｅにおいて、一対の外部電極９に接続されている。

内部電極１１及び内部電極１３は、積層型の電気素子の内部電極として通常用いられる導電性材料（たとえば、Ｎｉ又はＣｕなど）からなる。内部電極１１及び内部電極１３は、上記導電性材料を含む導電性ペーストの焼結体として構成される。

次に、図４〜図８を参照して、外部電極５及び外部電極９の詳細な構成について説明する。図４及び図５は、積層貫通コンデンサの断面構成を説明するための図である。図６は、積層貫通コンデンサの平面図である。図７及び図８は、積層貫通コンデンサの側面図である。図４は、たとえば、一対の側面２ｅに平行であり、かつ、一対の側面２ｅから等距離に位置している平面で積層貫通コンデンサ１を切断した断面図である。図５は、たとえば、一対の端面２ｃに平行であり、かつ、一対の端面２ｃから等距離に位置している平面で積層貫通コンデンサ１を切断した断面図である。

外部電極５及び外部電極９は、図４及び図５に示されているように、電極層２３と、第一めっき層２５と、第二めっき層２７とを有している。具体的には、外部電極５及び外部電極９では、めっき処理（たとえば、電気めっき処理など）により、電極層２３上に第一めっき層２５が形成され、第一めっき層２５上に第二めっき層２７が形成されている。導体部５ａ，５ｂ，９ａ，９ｂは、電極層２３と、第一めっき層２５と、第二めっき層２７とを含んでいる。

電極層２３は、導電性ペーストを素体２の表面に付与して焼き付けることにより形成されている。電極層２３は、導電性ペーストに含まれる金属成分（金属粉末）が焼結して形成された焼結金属層である。本実施形態では、電極層２３は、Ｃｕからなる焼結金属層である。電極層２３は、Ｎｉからなる焼結金属層であってもよい。導電性ペーストには、Ｃｕ又はＮｉからなる粉末に、ガラス成分、有機バインダ、及び有機溶剤を混合したものが用いられている。

本実施形態では、第一めっき層２５は、Ｎｉめっきにより形成されたＮｉめっき層である。第一めっき層２５は、Ｓｎめっき層、Ｃｕめっき層、又はＡｕめっき層であってもよい。第二めっき層２７は、Ｓｎめっきにより形成されたＳｎめっき層である。第二めっき層２７は、Ｃｕめっき層又はＡｕめっき層であってもよい。

一対の外部電極５の各導体部５ｂは、対応する端面２ｃの全体を覆っている。端面２ｃの全体とは、素体２の外表面のうち一対の主面２ａ及び一対の側面２ｅにより挟まれた全ての領域をいう。導体部５ａ及び導体部５ｃは、素体２の両端において、図４に示されるように、各端面２ｃから長手方向Ｄ１に長さＮ１の部分の全ての領域を覆っている。本実施形態では、導体部５ａ及び導体部５ｃの長手方向Ｄ１での長さＮ１は０．１５ｍｍである。

一対の外部電極９の導体部９ｂは、図８に示されるように、長手方向Ｄ１における側面２ｅの中央部分において、長手方向Ｄ１で長さＮ２の幅を有し、かつ、一対の主面２ａに挟まれた領域の全体を覆っている。各導体部９ａは、長手方向Ｄ１で長さＮ２の幅を有する端部で導体部９ｂに連結され、図５に示されるように、側面２ｅから幅方向Ｄ２に長さＮ３の位置まで延在している。本実施形態では、導体部９ｂの長手方向Ｄ１での長さＮ２は０．３０ｍｍであり、導体部９ａの幅方向Ｄ２での長さＮ３は０．１０ｍｍである。

一対の外部電極９の導体部９ａは、図６で示されているように、主面２ａ上において、幅方向Ｄ２で対向している。主面２ａ上における一対の外部電極９の導体部９ａの間の最短距離をＷ０とし、素体２の幅方向Ｄ２での長さをＷ１としたとき、１．１８≦Ｗ１／Ｗ０≦５．０が満たされている。本実施形態では、Ｗ０は０．３０ｍｍであり、Ｗ１は０．４８ｍｍであり、Ｗ１／Ｗ０は１．６である。

外部電極９が有する導体部９ａの最大厚みＴ２は、外部電極５が有する導体部５ａの最大厚みＴ１より小さい。最大厚みＴ１，Ｔ２は、主面２ａから該主面２ａ上に配置された各導体部５ａ，９ａの外表面までの高さ方向Ｄ３での距離のうち最大値である。本実施形態では、外部電極５の導体部５ａの最大厚みＴ１は、０．０１５ｍｍである。外部電極９の導体部９ａの最大厚みＴ２は、０．０１ｍｍである。

一対の外部電極５では、図７に示されているように、長手方向Ｄ１から見て、導体部５ｂの中央は素体２側（端面２ｃ側）に窪んでいる。より詳細には、導体部５ｂは、図４に示されているように、導体部５ｂの端（導体部５ｂが導体部５ａ，５ｃと連結されている部分）から徐々に長手方向Ｄ１での厚みが大きくなり、厚みが最大となった後に導体部５ｂの中央にかけて徐々に厚みが小さくなる。導体部５ｂの厚みが極大である位置から導体部５ｂの中央にかけて窪んでいる部分が、窪み部６である。導体部５ｂにおける厚みが極大である位置が、窪み部６の外縁６ａである。外縁６ａは、端面２ｃと平行な仮想平面が導体部５ｂの表面と接する位置でもある。

本実施形態における窪み部６の外縁６ａは、図７に示されているように楕円形状である。楕円形状とは、長円形状も含む。窪み部６の外縁６ａは、図９に示されているように、楕円形状の外縁６ａに比べて、導体部５ｂの四隅（端面２ｃの四隅）に対応する部分が四隅に向かって延びた形状であってもよい。長手方向Ｄ１から見たとき、図９で示された窪み部６の面積は、図７で示された窪み部６の面積よりも大きい。図９は、本実施形態の変形例に係る積層貫通コンデンサの側面図である。

本実施形態では、長手方向Ｄ１から見て、高さ方向Ｄ３における外部電極５の端から窪み部６の外縁６ａまでの最短距離Ｌ１は、０．０９ｍｍである。長手方向Ｄ１から見て、幅方向Ｄ２における外部電極５の端から窪み部６の外縁６ａまでの最短距離Ｌ２は、０．１７ｍｍである。導体部５ｂの最大厚みＭ１は、０．０３ｍｍである。導体部５ｂの中央付近において導体部５ｂの厚みが極小である位置での厚みＭ２は、０．０２ｍｍである。すなわち、窪み部６の深さは、０．０１ｍｍである。最大厚みＭ１は、端面２ｃから該端面２ｃ上に配置された導体部５ｂの外表面までの長手方向Ｄ１での距離のうち最大値である。

一対の外部電極９では、図８に示されているように、幅方向Ｄ２からみて、導体部９ｂの中央は素体２側（側面２ｅ側）に窪んでいる。より詳細には、導体部９ｂは、図５に示されているように、導体部９ｂの端（導体部９ｂが導体部９ａと連結されている部分）から徐々に幅方向Ｄ２での厚みが大きくなり、厚みが最大となった後に導体部９ｂの中央にかけて徐々に厚みが小さくなる。導体部９ｂの厚みが極大である位置から導体部９ｂの中央にかけて窪んでいる部分が、窪み部１０である。導体部９ｂにおける厚みが極大である位置が、窪み部１０の外縁１０ａである。外縁１０ａは、側面２ｅと平行な仮想平面が導体部９ｂの表面と接する位置でもある。本実施形態における窪み部１０の外縁１０ａは、図８に示されているように楕円形状である。

本実施形態では、幅方向Ｄ２から見て、高さ方向Ｄ３における外部電極９の端から窪み部１０の外縁１０ａまでの最短距離Ｌ３は、０．０９ｍｍである。幅方向Ｄ２から見て、幅方向における外部電極９の端から窪み部１０の外縁１０ａまでの最短距離Ｌ４は、０．０８ｍｍである。導体部９ｂの最大厚みＭ３は、０．０２ｍｍである。導体部９ｂの中央付近において導体部９ｂの厚みが極小である位置での厚みＭ４は、０．０１５ｍｍである。すなわち、窪み部１０の深さは、０．００５ｍｍである。最大厚みＭ３は、側面２ｅから該側面２ｅ上に配置された導体部９ｂの外表面までの幅方向Ｄ２での距離のうち最大値である。

各外部電極５の電極層２３は、図４に示されたように、導電性部材の他に、導電性部材以外の物質（たとえば、ガラス及び空気など）からなる空隙３０を含んでいる。すなわち、空隙３０は、空気からなる領域だけでなく、ガラスからなる領域も含む。図４及び図５では、空隙３０が、模式的に円で示されている。実際の空隙３０の形状は、円（球）に限られない。

各外部電極５において、導体部５ａの空隙率は、導体部５ｂの空隙率より小さい。本実施形態では、導体部５ｃの空隙率も、導体部５ｂの空隙率より小さい。導体部５ａの空隙率は、導体部５ｃの空隙率と同等である。導体部５ａの空隙率は、導体部５ｃの空隙率とは異なっていてもよい。本実施形態では、導体部５ａ，５ｃの空隙率は１．５％であり、導体部５ｂの空隙率は２．５％である。空隙率とは、各導体部５ａ，５ｂ，５ｃの電極層２３における空隙率をいう。

各導体部５ａ，５ｂ，５ｃの空隙率は、たとえば、以下のようにして求めることができる。

外部電極５の導体部５ａ，５ｂ，５ｃの電極層２３を含む断面図を取得する。断面図は、たとえば、一対の側面２ｅに平行であり、かつ、一対の側面２ｅから等距離に位置している平面で切断したときの導体部５ａ及び導体部５ｂの各電極層２３の断面図、及び、一対の主面２ａに平行であり、かつ、一対の主面２ａから等距離に位置している平面で切断したときの導体部５ｃ及び導体部５ｂの各電極層２３の断面図である。取得した断面図上での、導体部５ａ，５ｂ，５ｃの電極層２３の各面積と、各導体部５ａ，５ｂ，５ｃの電極層２３における導電性部材が存在していない領域の各面積を算出する。

導体部５ａの電極層２３における導電性部材が存在していない領域の面積を、導体部５ａの電極層２３の面積で除し、得られた商を百分率で表した値を導体部５ａの空隙率とする。導体部５ｂの電極層２３における導電性部材が存在していない領域の面積を、導体部５ｂの電極層２３の面積で除し、得られた商を百分率で表した値を導体部５ｂの空隙率とする。導体部５ｃの電極層２３における導電性部材が存在していない領域の面積を、導体部５ｃの電極層２３の面積で除し、得られた商を百分率で表した値を導体部５ｃの空隙率とする。

各外部電極９の電極層２３も、外部電極５の電極層２３と同様に、導電性部材の他に、導電性部材以外の物質（たとえば、ガラス及び空気など）からなる空隙３０を含んでいる。各外部電極９において、導体部９ａの空隙率は、導体部９ｂの空隙率より小さい。導体部９ａの空隙率は、外部電極５の導体部５ａの空隙率より小さい。導体部９ｂの空隙率は、外部電極５の導体部５ｂの空隙率より小さい。本実施形態では、導体部９ａの空隙率は０．５％であり、導体部９ｂの空隙率は１．０％である。空隙率とは、各導体部９ａ，９ｂの電極層２３における空隙率をいう。

各導体部９ａ，９ｂの空隙率は、たとえば、以下のようにして求めることができる。

外部電極９の導体部９ａ，９ｂの電極層２３を含む断面図を取得する。断面図は、たとえば、一対の端面２ｃに平行であり、かつ、一対の端面２ｃから等距離に位置している平面で切断したときの導体部９ａ及び導体部９ｂの各電極層２３の断面図である。取得した断面図上での、導体部９ａ，９ｂの電極層２３の各面積と、各導体部９ａ，９ｂの電極層２３における導電性部材が存在していない領域の各面積を算出する。

導体部９ａの電極層２３における導電性部材が存在していない領域の面積を、導体部９ａの電極層２３の面積で除し、得られた商を百分率で表した値を導体部９ａの空隙率とする。導体部９ｂの電極層２３における導電性部材が存在していない領域の面積を、導体部９ｂの電極層２３の面積で除し、得られた商を百分率で表した値を導体部９ｂの空隙率とする。

以上説明したように、積層貫通コンデンサ１では、導体部９ａが素体２側に窪んでいるので、はんだは、導体部９ａに形成されている窪み部１０を越えて濡れ上がり難い。すなわち、導体部９ｂに窪み部１０が形成されていない積層貫通コンデンサに比して、積層貫通コンデンサ１では、はんだが導体部９ｂを濡れ上がる高さが低い。このため、積層貫通コンデンサ１が実装される際に形成されるはんだフィレットが小さく、導体部９ｂがはんだフィレット２２を介して電子機器２０から受ける拘束力が低減されている。したがって、電子機器２０の撓みに起因して素体２に発生する応力も低減されるため、素体２におけるクラックの発生が抑制されている。

幅方向Ｄ２から見て、導体部９ｂの中央が素体２側に窪んでいるので、幅方向Ｄ２から見て、はんだは、導体部９ｂの中央を越えて濡れ上がり難く、導体部９ｂの中央から外れた領域（たとえば、導体部９ｂの幅方向Ｄ２での両端）では濡れ上がり易い。このため、外部電極９と電子機器２０との接合強度が確保されつつ、外部電極９がはんだフィレット２２を介して電子機器２０から受ける拘束力が抑制されている。はんだが、導体部９ｂの幅方向Ｄ２での両端で濡れ上がる場合、積層貫通コンデンサ１の位置が安定している。

外部電極９が有する導体部９ａの最大厚みＴ２は、外部電極５が有する導体部５ａの最大厚みＴ１より小さい。このため、積層貫通コンデンサ１が電子機器２０にはんだ実装される際に、積層貫通コンデンサ１の姿勢が安定している。

本発明者らは、外部電極９と電子機器２０との接合強度がより確実に確保され得ると共に素体２におけるクラックの発生がより一層抑制され得る、「Ｗ１／Ｗ０」の関係を明らかにするために、以下のような試験を行った。まず、「Ｗ１／Ｗ０」が異なる複数の積層貫通コンデンサ（試料Ｓ１〜Ｓ１７）を用意し、試料Ｓ１〜Ｓ１７毎に撓み試験を行う。ここでは、試料Ｓ１〜Ｓ１７毎に、２０個の検体を用意する。撓み強度試験後に、積層貫通コンデンサを後述する基板と共に切断し、積層貫通コンデンサの素体にクラックが発生しているか否かを目視で確認する。また、用意した試料Ｓ１〜Ｓ１７毎に固着試験を行う。ここでも、試料Ｓ１〜Ｓ１７毎に、２０個の検体を用意する。固着試験後に、後述する基板上での積層貫通コンデンサの実装位置に位置ずれが発生している否かを目視で確認する。

撓み試験では、まず、積層貫通コンデンサ（検体）が基板（ガラスエポキシ基板）の中央部にはんだ実装される。積層貫通コンデンサが基板に実装された状態では、積層貫通コンデンサの素体の一の主面が基板と対向している。基板の大きさは、１００ｍｍ×４０ｍｍであり、基板の厚さは、１．６ｍｍである。次に、９０ｍｍの間隔を有して平行に配置された２本の棒の上に、基板が載置される。基板は、積層貫通コンデンサが実装された面が下向きとなるように載置される。その後、積層貫通コンデンサが実装された面の裏面から、基板の撓み量が所定の値（１ｍｍ）となるように、基板の中央部に撓み応力が加えられる。

固着試験では、まず、積層貫通コンデンサ（検体）が基板（ガラスエポキシ基板）にはんだ実装される。固着試験でも、積層貫通コンデンサが基板に実装された状態では、積層貫通コンデンサの素体の一の主面が基板と対向している。次に、積層貫通コンデンサの側面における長手方向での中央に、当該側面に直交する方向から、所定の力（２Ｎ）が所定の時間（６０秒）にわたって加えられる。

試料Ｓ１〜Ｓ７は、「Ｗ０」が異なる点を除いて同じ構成である。各試料Ｓ１〜Ｓ７では、素体の長手方向の長さが１．０ｍｍであり、素体の幅方向の長さ（「Ｗ１」）が０．６５ｍｍであり、素体の高さ方向の長さが０．２ｍｍである。試料Ｓ１では、「Ｗ０」が０．６ｍｍであり、「Ｗ１／Ｗ０」が１．０８である。試料Ｓ２では、「Ｗ０」が０．５５ｍｍであり、「Ｗ１／Ｗ０」が１．１８である。試料Ｓ３では、「Ｗ０」が０．４５ｍｍであり、「Ｗ１／Ｗ０」が１．４４である。試料Ｓ４では、「Ｗ０」が０．３５ｍｍであり、「Ｗ１／Ｗ０」が１．８６である。試料Ｓ５では、「Ｗ０」が０．２５ｍｍであり、「Ｗ１／Ｗ０」が２．６０である。試料Ｓ６では、「Ｗ０」が０．１５ｍｍであり、「Ｗ１／Ｗ０」が４．３３である。試料Ｓ７では、「Ｗ０」が０．０５ｍｍであり、「Ｗ１／Ｗ０」が１３．００である。

試料Ｓ８〜Ｓ１２も、「Ｗ０」が異なる点を除いて同じ構成である。各試料Ｓ８〜Ｓ１２では、素体の長手方向の長さが１．０ｍｍであり、素体の幅方向の長さ（「Ｗ１」）が０．５５ｍｍであり、素体の高さ方向の長さが０．２ｍｍである。試料Ｓ８では、「Ｗ０」が０．４５ｍｍであり、「Ｗ１／Ｗ０」が１．２２である。試料Ｓ９では、「Ｗ０」が０．３５ｍｍであり、「Ｗ１／Ｗ０」が１．５７である。試料Ｓ１０では、「Ｗ０」が０．２５ｍｍであり、「Ｗ１／Ｗ０」が２．２０である。試料Ｓ１１では、「Ｗ０」が０．１５ｍｍであり、「Ｗ１／Ｗ０」が３．６７である。試料Ｓ１２では、「Ｗ０」が０．０５ｍｍであり、「Ｗ１／Ｗ０」が１１．００である。

試料Ｓ１３〜Ｓ１７も、「Ｗ０」が異なる点を除いて同じ構成である。各試料Ｓ１３〜Ｓ１７では、素体の長手方向の長さが１．０ｍｍであり、素体の幅方向の長さ（「Ｗ１」）が０．５ｍｍであり、素体の高さ方向の長さが０．２ｍｍである。試料Ｓ１３では、「Ｗ０」が０．４ｍｍであり、「Ｗ１／Ｗ０」が１．２５である。試料Ｓ１４では、「Ｗ０」が０．３ｍｍであり、「Ｗ１／Ｗ０」が１．６７である。試料Ｓ１５では、「Ｗ０」が０．２ｍｍであり、「Ｗ１／Ｗ０」が２．５０である。試料Ｓ１６では、「Ｗ０」が０．１ｍｍであり、「Ｗ１／Ｗ０」が５．００である。試料Ｓ１７では、「Ｗ０」が０．０８ｍｍであり、「Ｗ１／Ｗ０」が６．２５である。

撓み試験の結果を説明する。試料Ｓ１〜試料Ｓ６、試料Ｓ８〜試料Ｓ１１、及び試料Ｓ１３〜試料Ｓ１６では、素体にクラックが発生した検体は確認されなかった。試料Ｓ７、試料Ｓ１２、及び試料Ｓ１７では、素体にクラックが発生した検体が確認された。

固着試験の結果を説明する。試料Ｓ２〜試料Ｓ１７では、基板上での積層貫通コンデンサの実装位置に位置ずれが発生した検体は確認されなかった。試料Ｓ１では、基板上での積層貫通コンデンサの実装位置に位置ずれが発生した検体が確認された。

以上の結果より、１．１８≦Ｗ１／Ｗ０≦５．０が満たされることによって、一の主面と基板とが対向した状態で積層貫通コンデンサが基板に実装される場合に、外部電極と基板との接合強度がより確実に確保されつつ、素体におけるクラックの発生がより一層抑制されることが導き出された。

積層貫通コンデンサ１では、主面２ａ上における一対の外部電極９の導体部９ａの間の最短距離をＷ０とし、素体２の幅方向Ｄ２での長さをＷ１としたとき、１．１８≦Ｗ１／Ｗ０≦５．０が満たされている。このため、主面２ａと電子機器２０とが対向した状態で積層貫通コンデンサ１が電子機器２０に実装される場合に、外部電極９と電子機器２０との接合強度がより確実に確保されつつ、素体２におけるクラックの発生がより一層抑制される。Ｗ１／Ｗ０が１．１８より小さい場合、Ｗ１／Ｗ０が１．１８以上である場合に比して、導体部９ａと電子機器２０との接合強度が低いため、積層貫通コンデンサ１の実装強度が低下するおそれがある。Ｗ１／Ｗ０が５．０より大きい場合、Ｗ１／Ｗ０が５．０以下である場合に比して、導体部９ａと電子機器２０との接合強度が高く、導体部９ａの端縁から素体２に作用する力が強い。このため、素体２における導体部９ａの端縁と接している部分が起点となって、素体２にクラックが発生するおそれがある。

積層貫通コンデンサ１に作用する外力は、実装面である主面２ａ上に位置する導体部５ａ，９ａの端縁から素体に作用する傾向がある。このため、素体２における導体部５ａ，９ａの端縁と接している部分が起点となって、素体２にクラックが発生するおそれがある。したがって、実装面である主面２ａ上に位置する導体部５ａ，９ａの端縁から素体２に作用する力を小さくすることが可能であれば、素体２のクラックの発生には至り難い。

積層貫通コンデンサ１では、各外部電極５において、導体部５ａと導体部５ｂとが連結されている位置に、構造的に不連続な部位を有する。このため、外力が外部電極５に作用する場合、各外部電極５では、導体部５ａと導体部５ｂとの境界にクラックが生じ易い。はんだフィレット２２を介して外力が積層貫通コンデンサ１に作用することにより、導体部５ａと導体部５ｂとの境界にクラックが発生すると、導体部５ａの端縁から素体２に作用する力が小さくなる。この結果、積層貫通コンデンサ１では、導体部５ａの端縁から素体２に作用する力に起因して素体２の内部に生じる応力が小さく、素体２におけるクラックの発生が抑制されている。

導体部５ａと導体部５ｂとの境界にクラックが発生した場合でも、導体部５ｂとはんだフィレット２２との物理的な接続は維持される。したがって、電子機器２０の電極と内部電極１１との電気的な接続が維持され、積層貫通コンデンサ１の機能が損なわれることはない。

積層貫通コンデンサ１では、はんだとの相性を考慮して、外部電極５，９（導体部）の最外層には第一めっき層２５及び第二めっき層２７が採用されている。空隙率が高い導体部は、空隙率が低い導体部よりも、めっき付き性が低いために最外層のめっき層が剥がれ易い傾向にある。このため、空隙率が高い導体部は、空隙率が低い導体部よりも、当該導体部と電子機器とのはんだによる接合強度が低くなるおそれがある。

積層貫通コンデンサ１が電子機器２０にはんだ実装される場合、一方の主面２ａが電子機器２０と対向する。このため、電子機器２０と積層貫通コンデンサ１（外部電極５）とのはんだ接合による接合強度に対する寄与度は、主面２ａ上に配置されている導体部５ａの方が端面２ｃ上に配置されている導体部５ｂよりも大きい。導体部５ａの空隙率は導体部５ｂの空隙率より小さいため、導体部５ａの空隙率が導体部５ｂの空隙率より大きい場合に比べて、導体部５ａにおけるめっき付き性が高く、外部電極５と電子機器２０とのはんだ接合による接合強度が高い。

したがって、積層貫通コンデンサ１では、導体部５ａの空隙率が導体部５ｂの空隙率より小さいので、外部電極５と電子機器２０との接合強度の低下が抑制されていると共に、素体２におけるクラックの発生が抑制されている。

積層貫通コンデンサ１では、導体部９ａの空隙率が導体部９ｂの空隙率より小さい。この構成により、外部電極９と電子機器２０との接合強度の低下が抑制されていると共に、素体２におけるクラックの発生が抑制されている。

外部電極９は、外部電極５に比べて表面積が小さい。このため、積層貫通コンデンサ１が電子機器２０に実装される際に外部電極９に付着されるはんだ量は、外部電極５に付着されるはんだ量より少ない。したがって、導体部５ｂと導体部９ｂとにおけるめっき付き性が同等であれば、導体部９ｂと電子機器２０との接合強度が、導体部５ａと電子機器２０との接合強度よりも低くなるおそれがある。

導体部９ｂの空隙率は、導体部５ｂの空隙率より小さいため、導体部９ｂにおけるめっき付き性は、導体部５ｂにおけるめっき付き性よりも高い。したがって、導体部９ｂと電子機器２０との接合強度が確保される。導体部９ａの空隙率は、導体部５ａの空隙率より小さいため、導体部９ａにおけるめっき付き性は、導体部５ａにおけるめっき付き性よりも高い。したがって、導体部９ａと電子機器２０との接合強度が確保される。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

たとえば、本実施形態では、外部電極５が各主面２ａ上に導体部５ａを有しているが、外部電極５は、実装面となる一方の主面２ａ上のみに導体部５ａを有していてもよい。同様に、本実施形態では、外部電極９が各主面２ａ上に導体部９ａを有しているが、外部電極９は、実装面となる一方の主面２ａ上のみに導体部９ａを有していてもよい。この場合、導体部５ａと導体部９ａとは、同じ主面２ａ上に配置される。

本実施形態では、積層貫通コンデンサ１が互いに離間した一対の外部電極９を備えているが、積層貫通コンデンサ１は、一方の側面２ｅ側のみに配置された一つの外部電極９のみを備えていてもよい。一対の外部電極９は、素体２の外表面上で物理的に接続されていてもよい。

本実施形態では、本実施形態では、導体部５ａ及び導体部５ｃの長さＮ１は０．１５ｍｍであるが、これに限定されない。たとえば、外部電極５の電子機器２０に対する接合強度の確保、及び、原材料費の削減などの観点から、素体２の長手方向Ｄ１の長さに対する長さＮ１の割合は、１〜４０％であってもよい。

本実施形態では、導体部９ｂの長手方向Ｄ１での長さＮ２は０．３ｍｍであり、導体部９ａの幅方向Ｄ２での長さＮ３は０．１ｍｍであるが、これらに限定されない。たとえば、外部電極９の電子機器２０に対する接合強度の確保、及び、原材料費の削減などの観点から、素体２の長手方向Ｄ１の長さに対する長さＮ２の割合は、１５〜５０％であってもよく、素体２の幅方向Ｄ２の長さに対する長さＮ３の割合は、１〜５０％であってもよい。

本実施形態では、外部電極５の導体部５ａの最大厚みＴ１は０．０１５ｍｍであり、外部電極９の導体部９ａの最大厚みＴ２は０．０１ｍｍであるが、これらに限定されない。たとえば、製造容易、及び、原材料費の削減などの観点から、最大厚みＴ１は０．０１〜０．０５ｍｍであってもよく、最大厚みＴ２は０．００５〜０．０４５ｍｍであってもよい。

本実施形態では、外部電極５における最短距離Ｌ１は０．０９ｍｍであるが、これに限定されない。外部電極５における最短距離Ｌ２は０．１７ｍｍであるが、これに限定されない。たとえば、外部電極５と電子機器２０との接合強度をより適切に調整する観点から、最短距離Ｌ１は０．０１〜０．０９５ｍｍであってもよく、最短距離Ｌ２は０．０１〜０．２３ｍｍであってもよい。

本実施形態では、外部電極９における最短距離Ｌ３は０．０９ｍｍであるが、これに限定されない。外部電極９における最短距離Ｌ４は０．０８ｍｍであるが、これに限定されない。たとえば、外部電極９と電子機器２０との接合強度をより適切に調整する観点から、最短距離Ｌ３は０．０１〜０．０９５ｍｍであってもよく、最短距離Ｌ４は０．０１〜０．１４ｍｍであってもよい。

本実施形態では、導体部５ｂの最大厚みＭ１は０．０３ｍｍであり、導体部５ｂの厚みＭ２は０．０２ｍｍであるとしたが、これらに限定されない。導体部９ｂの最大厚みＭ３は０．０２ｍｍであり、導体部９ｂの厚みＭ４は０．０１５ｍｍであるとしたが、これらに限定されない。たとえば、製造容易、及び、原材料費の削減などの観点から、最大厚みＭ１は０．０１〜０．１ｍｍであってもよく、厚みＭ２は０．００５〜０．０９５ｍｍであってもよく、最大厚みＭ３は０．０１〜０．１ｍｍであってもよく、厚みＭ４は０．００５〜０．０９５ｍｍであってもよい。たとえば、はんだの這い上がりを抑制する効果の確保、及び、原材料費の削減などの観点から、窪み部６，１０の深さは、０．００１〜０．０９５ｍｍであってもよい。

本実施形態では、導体部５ａ，５ｃの空隙率は１．５％であり、導体部５ｂの空隙率は２．５％であり、導体部９ａの空隙率は０．５％であり、導体部９ｂの空隙率は１．０％であるが、これらに限定されない。たとえば、導体部５ａ，５ｃの空隙率は０．１〜９．５％であってもよく、導体部５ｂの空隙率は０．２〜１０％であってもよく、導体部９ａの空隙率は０．１〜９．５％であってもよく、導体部９ｂの空隙率は０．２〜１０％であってもよい。導体部５ｂの空隙率が１０％より大きい場合、及び、導体部９ｂの空隙率が１０％より大きい場合、いずれも、めっき付きが低下するおそれがある。

たとえば、導体部５ａと導体部５ｂとの境界にクラックを発生し易くする観点から、導体部５ａと導体部５ｂとの空隙率の比は１．１以上であってもよい。たとえば、導体部９ａと導体部９ｂとの境界にクラックを発生し易くする観点から、導体部９ａと導体部９ｂとの空隙率の比は１．１以上であってもよい。

本実施形態では、電子部品として積層貫通コンデンサを例に説明したが、本発明はこれに限られることなく、積層コンデンサ、積層インダクタ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、もしくは積層複合部品などの積層電子部品、又は、積層電子部品以外の電子部品にも適用できる。

１…積層貫通コンデンサ、２…素体、２ａ…主面、２ｃ…端面、２ｅ…側面、５，９…外部電極、５ａ，５ｂ，９ａ，９ｂ…導体部、１０…窪み部、１１，１３…内部電極、Ｄ１…長手方向、Ｄ２…幅方向、Ｄ３…高さ方向。

Claims (5)

1. 長手方向の長さに比して幅方向の長さが小さく、かつ、幅方向の長さに比して高さ方向の長さが小さい直方体形状を呈している素体と、
   前記素体の前記長手方向での両端に配置されている一対の第一外部電極と、
   前記素体の外表面における前記一対の第一外部電極の間に配置されている第二外部電極と、を備え、
   前記素体は、前記高さ方向で互いに対向する一対の主面と、前記長手方向で互いに対向する一対の端面と、前記幅方向で互いに対向する一対の側面とを有し、
   前記第二外部電極は、前記側面上に配置されている第一導体部を有し、
   前記第一導体部は、前記素体側に窪んでいる、電子部品。
2. 前記幅方向から見て、前記第一導体部の中央が前記素体側に窪んでいる、請求項１に記載の電子部品。
3. 前記第二外部電極は、一方の前記主面上に配置されている第二導体部を有し、
   各前記第一外部電極は、前記一方の主面上に配置されている第三導体部を有し、
   前記第二導体部の最大厚みは、前記第三導体部の最大厚みより小さい、請求項１又は２に記載の電子部品。
4. 前記第二外部電極は、一方の前記主面上に配置されていると共に前記幅方向で離間している一対の第二導体部を有し、
   前記一対の第二導体部の間の最短距離をＷ０とし、前記素体の前記幅方向での長さをＷ１としたとき、
   １．１８≦Ｗ１／Ｗ０≦５．０
   を満たしている、請求項１又は２に記載の電子部品。
5. 各前記第一外部電極は、前記一方の主面上に配置されている第三導体部を有し、
   前記第二導体部の最大厚みは、前記第三導体部の最大厚みより小さい、請求項４に記載の電子部品。

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