JP2017028240A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】絶縁不良が発生しにくい積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、セラミック素体と、端部外部電極部と、側面外部電極部と、を具備する。上記セラミック素体は、複数のセラミック層と、内部電極部と、を有する。上記複数のセラミック層は、一対の第１側面に沿って延び、一対の第２側面に沿って積層される。上記内部電極部は、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極を含み、上記第１内部電極が一対の端面側の両端部に引き出され、上記第２内部電極が一対の第２側面の上記両端部の間の領域に引き出される。上記端部外部電極部は、上記第１内部電極に接続される。上記側面外部電極部は、一対の第１及び第２側面のうちの一方から他方に回り込み、当該他方において直接的又は間接的に互いに接続される第１及び第２側面外部電極を有し、上記第２内部電極に接続される。【選択図】図１

Description

本発明は、積層セラミック電子部品及びその製造方法に関する。

積層セラミック電子部品の一つである貫通型積層セラミックコンデンサは、インダクタンス成分が低減される構成の積層セラミックコンデンサとして知られている。一般的な貫通型積層セラミックコンデンサは、端面に引き出された内部電極を接続する端面外部電極と、側面に引き出された内部電極を接続する側面外部電極と、を有する。

貫通型積層セラミックコンデンサは、一般的に部品実装基板や部品内蔵基板に搭載されるが、例えばビア（貫通電極）が設けられた部品内蔵基板に搭載される場合には、側面外部電極をビアに容易に接続可能な構成であることが好ましい。このような構成は、側面外部電極を、内部電極が引き出された２つの側面のみならず、４つの側面の全周にわたって設けることで実現可能である。

特許文献１には、貫通型積層セラミックコンデンサの４つの側面に側面外部電極を設ける技術が開示されている。当該技術では、４つの側面にそれぞれ導電性ペーストを塗布し、焼き付けることにより、側面外部電極が設けられる。また、当該技術では、信頼性を確保するために、導電性ペーストが各側面に隣接する側面に回り込むように塗布される。

特開２０１４−２７０７７号公報

上記文献に係る技術では、導電性ペーストが、各側面を接続する稜部を互いに超えて２層に重なる。これにより、稜部近傍において導電性ペーストが過剰となり、導電性ペーストが稜部方向の端面に向けて広がる。このため、当該技術で得られる貫通型積層セラミックコンデンサでは、稜部近傍において側面外部電極の幅が広くなりやすい。

側面外部電極の幅が広い部分が存在すると、端面外部電極と側面外部電極との距離が近くなる。これにより、貫通型積層セラミックコンデンサでは、例えば耐湿試験などの際に、絶縁不良が発生しやすくなる。

以上のような事情に鑑み、本発明の目的は、絶縁不良が発生しにくい積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、端部外部電極部と、側面外部電極部と、を具備する。
上記セラミック素体は、互いに対向する、一対の端面、一対の第１側面、及び一対の第２側面を含む。上記セラミック素体は、複数のセラミック層と、内部電極部と、を有する。上記複数のセラミック層は、上記一対の第１側面に沿って延び、上記一対の第２側面に沿って積層される。上記内部電極部は、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極を含み、上記第１内部電極が上記一対の端面側の両端部に引き出され、上記第２内部電極が上記一対の第２側面の上記両端部の間の領域に引き出される。
上記端部外部電極部は、上記第１内部電極に接続される。
上記側面外部電極部は、上記一対の第１及び第２側面のうちの一方から他方に回り込み、上記他方において直接的又は間接的に互いに接続される第１及び第２側面外部電極を有し、上記第２内部電極に接続される。

この構成では、セラミック素体の第１及び第２側面を接続する稜部近傍に第１及び第２側面外部電極のいずれか一方のみが配置される。つまり、側面外部電極部が、第１及び第２側面外部電極の両方が稜部を超えて重なる構成とはならない。このため、稜部近傍において側面外部電極部の幅が広がることを防止することができる。したがって、この構成によれば、絶縁不良が発生しにくい積層セラミック電子部品が得られる。

上記第１及び第２側面外部電極が、上記一対の第１側面から上記一対の第２側面に回り込み、上記一対の第２側面において互いに接続されてもよい。
この構成では、内部電極部が引き出されていない第１側面に第１及び第２側面外部電極のいずれか一方のみが配置される。このため、側面外部電極部は、第１側面において平坦性が損なわれない。これにより、積層セラミック電子部品は、第１側面を基板の実装面に対向させて実装される場合に、適正な姿勢を保つことが可能である。

上記第１及び第２側面外部電極のいずれか一方が、上記一対の第１側面のいずれか一方において部品内蔵基板に設けられたビアに接続されてもよい。
この構成により、部品内蔵基板に搭載された積層セラミック電子部品が適正な姿勢を保つことができるとともに、側面外部電極部を容易に部品内蔵基板のビアに接続することが可能となる。

上記一対の第２側面のそれぞれにおいて、上記第１及び第２側面外部電極のいずれか一方が他方を介することなくすべての上記第２内部電極に接続されてもよい。
この構成では、一対の第２側面にそれぞれ引き出された第２内部電極が一括して第１及び第２側面外部電極のいずれか一方によって接続される。これにより、第２内部電極と側面外部電極部とをより確実に接続することができる。

上記側面外部電極部が、上記第１側面外部電極と上記第２側面外部電極とを接続する第３側面外部電極を更に有していてもよい。
この構成では、第３側面外部電極を用いることにより、第１及び第２側面外部電極の第２側面への回り込み量を小さくすることができる。これにより、第１及び第２側面外部電極をより容易に形成可能となる。

上記第１及び第２側面外部電極が、上記一対の第１側面から上記一対の第２側面に回り込み、上記一対の第２側面において互いに接続されてもよい。
上記第３側面外部電極が、上記第２内部電極に接続されてもよい。
この構成では、一対の第２側面にそれぞれ引き出された第２内部電極が一括して第３側面外部電極によって接続される。これにより、第２内部電極と側面外部電極部とをより確実に接続することができる。

上記一対の端面に垂直な方向において、上記第１、第２、及び第３側面外部電極のうち少なくとも１つの幅が相対的に狭くてもよい。
上記一対の端面に垂直な方向において、上記第３側面外部電極の幅が上記第１及び第２側面外部電極の幅よりも狭くてもよい。
この構成では、側面外部電極部に相対的に幅が狭い部分を設けることにより、当該部分において側面外部電極部と端部外部電極との間隔を広げることができる。これにより、側面外部電極部と端部外部電極部とのショートを防止することができる。
また、側面外部電極部における基板の実装面に接続される部分の幅を相対的に広くすることにより、側面外部電極部と基板の実装面との良好な接続を容易に得ることが可能となる。

上記セラミック素体では、上記一対の第１側面に垂直な方向の厚さが、上記一対の第２側面に垂直な方向の幅の５０％以下であってもよい。
上記一対の第１側面に垂直な方向における上記セラミック素体の厚さが、上記一対の端面に垂直な方向における上記側面外部電極部の幅の８０％以下であってもよい。
これらの構成では、第１及び第２側面外部電極の回り込み量が小さくて済むため、側面外部電極部を容易に形成可能となる。

本発明の一形態に係る積層セラミック電子部品の製造方法では、互いに対向する、互いに対向する、一対の端面、一対の第１側面及び一対の第２側面を含むセラミック素体が用意される。上記セラミック素体は、複数のセラミック層と、内部電極部と、を有する。上記複数のセラミック層は、上記一対の第１側面に沿って延び、上記一対の第２側面に沿って積層される。上記内部電極部は、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極を含み、上記第１内部電極が上記一対の端面側の両端部に引き出され、上記第２内部電極が上記一対の第２側面の上記両端部の間の領域に引き出される。
上記第１内部電極に接続された端部外部電極部が、上記両端部にそれぞれ設けられる。
上記一対の第１及び第２側面のうちの一方から他方に回り込み、上記他方において直接的又は間接的に互いに接続される第１及び第２側面外部電極を有し、上記第２内部電極に接続された側面外部電極部が設けられる。

上記一対の第１及び第２側面のうちの上記他方に、上記第１及び第２側面外部電極を接続する第３側面外部電極が設けられてもよい。

絶縁不良が発生しにくい積層セラミック電子部品及びその製造方法を提供することができる。

本発明の第１の実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの平面図である。 上記積層セラミックコンデンサの側面図である。 上記積層セラミックコンデンサの分解斜視図である。 上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記製造方法で用いられるセラミックシートの平面図である。 上記積層セラミックコンデンサのセラミック素体の斜視図である。 上記製造方法の外部電極形成工程を示す斜視図である。 第１の実施形態の変形例１，２に係る積層セラミックコンデンサの断面図である。 第１の実施形態の変形例１，２に係る積層セラミックコンデンサの構成例を示す側面図である。 第１の実施形態の変形例３に係る積層セラミックコンデンサの斜視図である。 第１の実施形態の変形例３に係る積層セラミックコンデンサの側面図である。 第１の実施形態の変形例３に係る積層セラミックコンデンサの分解斜視図である。 第１の実施形態の変形例３に係る積層セラミックコンデンサの構成例を示す分解斜視図である。 本発明の第２の実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１８のＣ−Ｃ'線に沿った断面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 第２の実施形態の変形例１に係る積層セラミックコンデンサを示す図である。 第２の実施形態の変形例２に係る積層セラミックコンデンサを示す図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸及びＺ軸が示されている。Ｘ軸、Ｙ軸及びＺ軸は全図において共通である。

＜第１の実施形態＞
［積層セラミックコンデンサ１０の全体構成］
図１は、本発明の第１の実施形態に係る積層セラミックコンデンサ１０の斜視図である。図２は積層セラミックコンデンサ１０の平面図であり、図３は積層セラミックコンデンサ１０の側面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１及び第２端部外部電極１４ａ，１４ｂと、第１及び第２側面外部電極１５ａ，１５ｂと、を具備する貫通型（３端子型）積層セラミックコンデンサである。積層セラミックコンデンサ１０では、第１及び第２端部外部電極１４ａ，１４ｂが端部外部電極部を構成し、第１及び第２側面外部電極１５ａ，１５ｂが端部外部電極部と対を成す側面外部電極部を構成している。

積層セラミックコンデンサ１０では、例えば、第１及び第２端部外部電極１４ａ，１４ｂがスルー電極として構成され、第１及び第２側面外部電極１５ａ，１５ｂがグランド電極として構成される。なお、図１では、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂを破線で示すとともに透過させてセラミック素体１１を示している。

セラミック素体１１は、実質的にＸ軸、Ｙ軸及びＺ軸方向に延びる稜部を有する略直方体状に形成されている。セラミック素体１１の稜部は面取りされて丸み帯びた曲面として構成される。セラミック素体１１は、Ｘ軸に垂直な一対の端面Ｔ１，Ｔ２と、Ｚ軸に垂直な一対の第１側面Ｓ１，Ｓ２と、Ｙ軸に垂直な一対の第２側面Ｓ３，Ｓ４と、を有する。なお、セラミック素体１１の各面Ｔ１，Ｔ２，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、平面であっても曲面であってもよい。

積層セラミックコンデンサ１０は、例えば、第１側面Ｓ１又は第１側面Ｓ２を基板の実装面に対向させて実装される。積層セラミックコンデンサ１０は、例えば、ビア（貫通電極）が設けられた部品内蔵基板に搭載可能である。この場合、第１端部外部電極１４ａ及び第２端部外部電極１４ｂ、並びに第１側面外部電極１５ａ又は第２側面外部電極１５ｂが、部品内蔵基板の実装面に対向する第１側面Ｓ１又は第１側面Ｓ２において、基板に設けられたビアに接続される。

セラミック素体１１は、ＸＹ平面に沿って延び、Ｚ軸方向に交互に配置された第１及び第２内部電極１２，１３を有する。第１内部電極１２は端面Ｔ１，Ｔ２にそれぞれ引き出され、第２内部電極１３は第２側面Ｓ３，Ｓ４にそれぞれ引き出されている。相互に対を成す第１及び第２内部電極１２，１３は、積層セラミックコンデンサ１０の内部電極部を構成している。

なお、本発明における「交互に配置」とは、全ての第１及び第２内部電極１２，１３が完全に交互に配置される場合に限定されず、積層構造の一部において複数の第１内部電極１２又は第２内部電極１３が連続して配置される場合も含むものである。

端部外部電極１４ａ，１４ｂは、セラミック素体１１の端面Ｔ１，Ｔ２を含めた両端部を覆っており、端面Ｔ１，Ｔ２に引き出された第１内部電極１２を接続している。端部外部電極１４ａ，１４ｂは、端面Ｔ１，Ｔ２から側面Ｓ１，Ｓ２，Ｓ３，Ｓ４に延出しており、Ｘ軸方向に開口したカップ状を呈している。

側面外部電極１５ａ，１５ｂは、セラミック素体１１のＸ軸方向の中央領域に、端部外部電極１４ａ，１４ｂから間隔をあけて設けられ、第２側面Ｓ３，Ｓ４に引き出された第２内部電極１３を接続している。

側面外部電極１５ａ，１５ｂは、それぞれセラミック素体１１の第１側面Ｓ１，Ｓ２を覆い、第１側面Ｓ１，Ｓ２から第２側面Ｓ３，Ｓ４に回り込んでいる。そして、側面外部電極１５ａ，１５ｂは、第２側面Ｓ３，Ｓ４のＺ軸方向中央領域の接続部１５ｊにおいて互いに接続されている。このような構成により、側面外部電極１５ａ，１５ｂは、側面Ｓ１，Ｓ２，Ｓ３，Ｓ４の全周にわたって連続した構成となっている。

図４は、セラミック素体１１の分解斜視図である。図５は積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図であり、図６は積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。なお、実際には焼成後のセラミック素体１１を分解することはできないが、図４では説明の便宜上セラミック素体１１を分解して示している。

セラミック素体１１は、Ｚ軸方向中央領域の内部電極１２，１３が配置された容量形成部１７と、容量形成部１７をＺ軸方向に挟むカバー部１８，１９と、によって構成されている。容量形成部１７は、静電容量を形成する機能を有する。カバー部１８，１９は、静電容量を形成せず、主に容量形成部１７を保護する機能などを有する。

また、図４に示すように、セラミック素体１１は、ＸＹ平面に沿って延びる複数のセラミック層１６がＺ軸方向に積層された積層構造を有する。容量形成部１７では、第１内部電極１２が形成されたセラミック層１６と、第２内部電極１３が形成されたセラミック層１６と、が交互に積層されている。カバー部１８，１９では、内部電極１２，１３が形成されていないセラミック層１６が複数枚積層されている。

第１内部電極１２は、帯状であり、第２内部電極１３に対向する対向面と等しい幅で端面Ｔ１，Ｔ２に引き出されている。第２内部電極１３は、第１内部電極１２に対向する対向面よりも狭い幅でＸ軸方向中央領域において第２側面Ｓ３，Ｓ４に引き出されている。なお、容量形成部１７及びカバー部１８，１９におけるセラミック層１６の積層数は、積層セラミックコンデンサ１０に求められる性能や形状などに応じて任意に決定可能である。

容量形成部１７では、第１内部電極１２が端部外部電極１４ａ，１４ｂによって互いに接続され、第２内部電極１３が側面外部電極１５ａ，１５ｂによって互いに接続されている。このため、端部外部電極１４ａ，１４ｂと側面外部電極１５ａ，１５ｂとの間に電圧が印加されると、内部電極１２，１３間のセラミック層１６に電圧が加わる。これにより、容量形成部１７には、電圧に応じた電荷が蓄えられる。

各セラミック層１６は、誘電体セラミックスによって形成されている。
各セラミック層１６を形成する誘電体セラミックスとしては、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、ジルコン酸カルシウム、チタン酸ジルコン酸カルシウム、ジルコン酸バリウム、酸化チタンなどを主成分とする材料を利用可能である。

なお、カバー部１８，１９は静電容量を形成しないため、カバー部１８，１９を構成するセラミック層１６を形成する誘電体セラミックスには高誘電率が要求されない。したがって、カバー部１８，１９を構成するセラミック層１６と容量形成部１７を構成するセラミック層１６とで異なる誘電体セラミックスを用いてもよい。しかし、構造安定性などの観点から、カバー部１８，１９を構成するセラミック層１６と容量形成部１７を構成するセラミック層１６とで同様の誘電体セラミックスを用いることが好ましい。

内部電極１２，１３は、良導体により形成される。内部電極１２，１３を形成する良導体としては、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金を利用可能である。

端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂも、良導体により形成される。端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂを形成する良導体としては、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金を利用可能である。

端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂは、単層構造であっても複層構造であってもよい。複層構造は、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。

下地膜は、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金の焼き付け膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。

本実施形態に係る積層セラミックコンデンサ１０では、側面外部電極１５ａ，１５ｂが接続される接続部１５ｊを第２側面Ｓ３，Ｓ４に設けることにより、第１側面外部電極１５ａと第２側面外部電極１５ｂとが、第１側面Ｓ１，Ｓ２と第２側面Ｓ３，Ｓ４とを接続する稜部を互いに超えて重なる構成とはならない。このため、製造過程で稜部近傍において側面外部電極１５ａ，１５ｂの幅が広がることを防止することができる。

このように、積層セラミックコンデンサ１０では、稜部近傍において側面外部電極１５ａ，１５ｂの幅が広くならないため、端部外部電極１４ａ，１４ｂと側面外部電極１５ａ，１５ｂとの間隔を充分に広く確保することができる。したがって、積層セラミックコンデンサ１０では、例えば耐湿試験などの際にも、絶縁不良が発生しにくい。

また、側面外部電極１５ａ，１５ｂは、接続部１５ｊにおいて厚さが不均一になりやすい。つまり、接続部１５ｊは、図６に示すように側面外部電極１５ａ，１５ｂの端部であるため薄くなることがあり、反対に図７に示すように側面外部電極１５ａ，１５ｂ同士の重なりによって厚くなることもある。このため、接続部１５ｊが設けられた面では平坦性が損なわれやすい。

この点、積層セラミックコンデンサ１０では、接続部１５ｊが、基板への実装面である第１側面Ｓ１，Ｓ２ではなく、第２側面Ｓ３，Ｓ４に設けられる。つまり、第１側面Ｓ１，Ｓ２には、均一な厚さの一連の側面外部電極１５ａ，１５ｂが配置される。このため、側面外部電極１５ａ，１５ｂは、第１側面Ｓ１，Ｓ２において平坦性が良好に保たれる。

このように、積層セラミックコンデンサ１０では、第１側面Ｓ１，Ｓ２において側面外部電極１５ａ，１５ｂの平坦性が保たれるため、第１側面Ｓ１，Ｓ２を基板の実装面に対向させて実装される場合にも、傾くことなく、適正な姿勢を保つことが可能となる。また、第１側面Ｓ１又は第１側面Ｓ２において第１側面外部電極１５ａ又は第２側面外部電極１５ｂを基板のビアに接続する場合、接続が容易になる。

更に、セラミック素体１１のＸ軸、Ｙ軸及びＺ軸方向の寸法のアスペクト比は、積層セラミックコンデンサ１０に求められる性能や形状などに応じて任意に決定可能である。

しかし、本発明は、セラミック素体１１のＺ軸方向の厚さがＹ軸方向の幅の１００％以下である薄型のセラミックコンデンサ１０に特に有用である。つまり、薄型のセラミックコンデンサ１０では、側面外部電極１５ａ，１５ｂの回り込み量が小さくて済むため、側面外部電極１５ａ，１５ｂを容易に接続可能となる。特に、セラミック素体１１のＺ軸方向の厚さがＹ軸方向の幅の５０％以下である場合に特に高い製造効率が得られることが確認されている。

また、同様に、本発明は、セラミック素体１１のＺ軸方向の厚さが側面外部電極１５ａ，１５ｂのＸ軸方向の幅の１００％以下である薄型のセラミックコンデンサにおいても特に有用である。特に、セラミック素体１１のＺ軸方向の厚さが側面外部電極１５ａ，１５ｂのＸ軸方向の幅の８０％以下である場合に特に高い製造効率が得られることが確認されている。

［積層セラミックコンデンサ１０の製造方法］
図８は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図９〜１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図８に沿って、図９〜１１を適宜参照しながら説明する。

（ステップＳＴ１：セラミックシート用意工程）
ステップＳＴ１では、未焼成のセラミックシート１６Ｕを用意する。
図９は、ステップＳＴ１で用意されるセラミックシート１６Ｕの平面図である。具体的には、図９（ａ）に示す未焼成の第１内部電極１２Ｕが形成されたセラミックシート１６Ｕと、図９（ｂ）に示す未焼成の第２内部電極１３Ｕが形成されたセラミックシート１６Ｕと、図９（ｃ）に示す内部電極１２Ｕ，１３Ｕが形成されていないセラミックシート１６Ｕと、が用意される。

セラミックシート１６Ｕを作製するために、まずセラミックスラリーを用意する。セラミックスラリーは、例えば、誘電体セラミックス粉末（チタン酸バリウム粉末など）と、溶剤（エタノールなど）と、バインダ（ポリビニルブチラールなど）と、添加剤（分散剤など）と、を混合することにより得られる。

そして、上記のセラミックスラリーをシート状に成形することによりセラミックシート１６Ｕが得られる。セラミックスラリーの成形には、例えば、ダイコータやグラビアコータなどの成形装置を用いることができる。

セラミックシート１６Ｕに内部電極１２Ｕ，１３Ｕを形成するために、まず金属ペーストを用意する。金属ペーストは、例えば、金属粉末（ニッケル粉末など）と、溶剤（ターピネオールなど）と、バインダ（エチルセルロースなど）と、添加剤（分散剤など）と、を混合することにより得られる。

そして、上記の金属ペーストをセラミックシート１６Ｕに印刷することにより内部電極１２Ｕ，１３Ｕを形成することができる。金属ペーストの印刷には、例えば、スクリーン印刷機やグラビア印刷機などの印刷装置を用いることができる。

（ステップＳＴ２：積層工程）
ステップＳＴ２では、ステップＳＴ１で準備されたセラミックシート１６ＵをＺ軸方向に積層する。つまり、図４に示す構成となるように、図９に示す各セラミックシート１６Ｕを積層し、熱圧着することにより未焼成のセラミック素体１１Ｕが得られる。セラミックシート１６Ｕの積層には、例えば、可動式吸着ヘッドなどの積層装置を用いることができる。

（ステップＳＴ３：焼成工程）
ステップＳＴ３では、ステップＳＴ２で得られた未焼成のセラミック素体１１Ｕを焼成する。つまり、未焼成のセラミック素体１１Ｕを加熱して焼結させる。そして、バレル研磨などにより面取りすることにより、図１０に示すセラミック素体１１が得られる。セラミック素体１１Ｕの焼成は、例えば、トンネル型焼成炉や箱型焼成炉などの焼成装置を用いて、還元性雰囲気や低酸素分圧雰囲気で行うことができる。

（ステップＳＴ４：外部電極形成工程）
ステップＳＴ４では、ステップＳＴ３で得られたセラミック素体１１に、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂを形成する。端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂは、セラミック素体１１に導電性ペーストを塗布し、焼き付けることにより形成される。

図１１は、ステップＳＴ４の過程を示すセラミック素体１１の斜視図である。
まず、図１１（ａ）に示すように、セラミック素体１１に導電性ペーストを塗布することにより、未焼成の第１及び第２端部外部電極１４ａＵ，１４ｂＵを形成する。
次に、図１１（ｂ）に示すように、セラミック素体１１に導電性ペーストを塗布することにより、未焼成の第１側面外部電極１５ａＵを形成する。
更に、図１１（ｃ）に示すように、セラミック素体１１に導電性ペーストを塗布することにより、未焼成の第２側面外部電極１５ｂＵを形成する。

セラミック素体１１への導電性ペーストの塗布には、例えば、ローラ塗布機やディップ塗布機などの塗布装置を用いることができる。なお、端部外部電極１４ａＵ，１４ｂＵ及び側面外部電極１５ａＵ，１５ｂＵの形成の順序は任意に決定可能である。

そして、図１１（ｃ）に示す端部外部電極１４ａＵ，１４ｂＵ及び側面外部電極１５ａＵ，１５ｂＵをセラミック素体１１に焼き付けることにより、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂが形成され、図１等に示す積層セラミックコンデンサ１０が得られる。

セラミック素体１１への端部外部電極１４ａＵ，１４ｂＵ及び側面外部電極１５ａＵ，１５ｂＵの焼き付けは、例えば、還元性雰囲気や低酸素分圧雰囲気で行うことができる。なお、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂは、上記の導電性ペーストの焼き付け膜を下地膜とし、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造としても構わない。

本実施形態に係る製造方法では、側面外部電極１５ａ，１５ｂを形成するために導電性ペーストをセラミック素体１１の第１側面Ｓ１及び第１側面Ｓ２から塗布する。つまり、２回の導電性ペーストの塗布により側面外部電極１５ａ，１５ｂを形成することができる。このように、本実施形態に係る製造方法では、導電性ペーストの塗布回数が少なくて済むため、製造プロセスが簡単になるとともに、導電性ペーストの位置ずれが生じにくい。

なお、製造効率などの観点から、ステップＳＴ１（セラミックシート用意工程）において複数の積層セラミックコンデンサ１０ごとに個片化されていない大径のセラミックシート１６Ｕが用意され、ステップＳＴ２（積層工程）の後に個片化されることが好ましい。本実施形態では、説明の便宜上、ステップＳＴ１において個片化されたセラミックシート１６Ｕが用意されるものとしたが、個片化のタイミングは任意に決定可能である。

また、上記では、セラミック素体１１を焼成した後に、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂを焼き付ける例について説明した。しかし、セラミック素体１１と端部外部電極１４ａ，１４ｂと側面外部電極１５ａ，１５ｂとを同時に焼成しても構わない。

［変形例１，２に係る積層セラミックコンデンサ１０］
図１２は、上記第１の実施形態の変形例１，２に係る積層セラミックコンデンサ１０の断面図である。

図１２（ａ）に示す変形例１に係る積層セラミックコンデンサ１０では、第１側面外部電極１５ａの第２側面Ｓ３，Ｓ４への回り込み量が、第２側面外部電極１５ｂの第２側面Ｓ３，Ｓ４への回り込み量よりも大きい。これにより、第２側面Ｓ３，Ｓ４のいずれにおいても、第１側面外部電極１５ａが第２側面外部電極１５ｂを介することなくすべての第２内部電極１３に接続されている。

ここで、第２側面Ｓ３，Ｓ４のそれぞれにおいて、第１側面外部電極１５ａのみに接続された第２内部電極１３と、第２側面外部電極１５ｂのみに接続された第２内部電極１３と、が存在する場合を想定する。この場合、第１側面外部電極１５ａと第２側面外部電極１５ｂとの境界部において、第２内部電極１３と側面外部電極１５ａ，１５ｂとの接続が不安定になることが有り得る。

この点、変形例１に係る積層セラミックコンデンサ１０では、第２側面Ｓ３，Ｓ４に引き出された第２内部電極１３が一括して第１側面外部電極１５ａによって接続されている。これにより、第２内部電極１３と側面外部電極１５ａ，１５ｂとをより確実に接続することができる。

なお、第１側面外部電極１５ａは、第２側面Ｓ３，Ｓ４と第１側面Ｓ２とを接続する稜部まで達していてもよい。しかし、第２側面外部電極１５ｂの平坦性の確保の観点から、第１側面外部電極１５ａが第１側面Ｓ２に達していることは好ましくない。

図１２（ｂ）に示す変形例２に係る積層セラミックコンデンサ１０も、変形例１と同様に、第２内部電極１３と側面外部電極１５ａ，１５ｂとをより確実に接続することができる構成を有する。

つまり、変形例２に係る積層セラミックコンデンサ１０では、変形例１とは異なり、第２側面外部電極１５ｂの第２側面Ｓ３への回り込み量が、第１側面外部電極１５ａの第２側面Ｓ３への回り込み量よりも大きい。これにより、第２側面Ｓ３において、第２側面外部電極１５ｂが第１側面外部電極１５ａを介することなくすべての第２内部電極１３に接続されている。

このように、第２側面Ｓ３，Ｓ４のそれぞれにおいて、側面外部電極１５ａ，１５ｂのいずれか一方が他方を介することなくすべての第２内部電極１３に接続されていれば、変形例１と同様の効果が得られる。

なお、第２側面Ｓ３，Ｓ４のそれぞれにおいて、第２内部電極１３が引き出された全領域が側面外部電極１５ａ，１５ｂのいずれか一方によって覆われている構成は必須ではない。
例えば、図１３に示すように、第１側面外部電極１５ａが、Ｚ軸方向最下部にある第２内部電極１３のＸ軸方向中央部のみを覆い、Ｘ軸方向両端部を覆っていなくてもよい。この場合にも、第１側面外部電極１５ａがすべての第２内部電極１３を一括して接続しているため、第２内部電極１３と側面外部電極１５ａ，１５ｂとをより確実に接続することができる。

［変形例３に係る積層セラミックコンデンサ１０］
図１４は、上記第１の実施形態の変形例３に係る積層セラミックコンデンサ１０の斜視図である。図１５は積層セラミックコンデンサ１０の側面図であり、図１６は積層セラミックコンデンサ１０の分解斜視図である。

変形例３に係る積層セラミックコンデンサ１０では、上記第１の実施形態とは異なり、第１内部電極１２が、端面Ｔ１，Ｔ２ではなく、第２側面Ｓ３，Ｓ４の端面Ｔ１，Ｔ２側の両端部に引き出されている。つまり、第１内部電極は、端部外部電極１４ａ，１４ｂの第２側面Ｓ３，Ｓ４への延出部に覆われている。このため、変形例３に係る積層セラミックコンデンサ１０でも第１内部電極１２が端部外部電極１４ａ，１４ｂによって接続されている。

変形例３に係る積層セラミックコンデンサ１０でも、上記第１の実施形態に係る積層セラミックコンデンサ１０と同様の効果が得られる。

このように、積層セラミックコンデンサ１０の第１内部電極１２は、端部外部電極１４ａ，１４ｂに覆われるセラミック素体１１の端面Ｔ１，Ｔ２側の端部に引き出されていればよく、第２側面Ｓ３，Ｓ４に引き出されていてもよい。

この場合、端部外部電極１４ａ，１４ｂは、端面Ｔ１，Ｔ２を覆わず、側面Ｓ１，Ｓ２，Ｓ３，Ｓ４のＸ軸方向両端部のみを覆っていてもよい。更に、端部外部電極１４は、第２側面Ｓ３，Ｓ４の第１内部電極１２が引き出された領域のみを覆っていてもよい。

加えて、図１７に示すように、第１内部電極１２は、端面Ｔ１，Ｔ２及び第２側面Ｓ３，Ｓ４の双方にまたがって引き出されていてもよい。

＜第２の実施形態＞
本発明の第２の実施形態に係る積層セラミックコンデンサ１０について説明する。本実施形態では、第１の実施形態と共通の構成について、その説明を適宜省略する。また、本実施形態の構成のうち、第１の実施形態に対応する構成には、第１の実施形態と同様の符号を用いる。

［積層セラミックコンデンサ１０の構成］
図１８は本実施形態に係る積層セラミックコンデンサ１０の斜視図であり、図１９は積層セラミックコンデンサ１０の図１８のＣ−Ｃ'線に沿った断面図である。

本実施形態に係る積層セラミックコンデンサ１０は、第１及び第２側面外部電極１５ａ，１５ｂと同様の方法で第２側面Ｓ３，Ｓ４に設けられた第３側面外部電極１５ｃを有する。第３側面外部電極１５ｃは、Ｘ軸方向の寸法が第１及び第２側面外部電極１５ａ，１５ｂと同様であり、第２側面Ｓ３，Ｓ４のＺ軸方向の中央領域を覆っている。

第１及び第２側面外部電極１５ａ，１５ｂは、第３側面外部電極１５ｃを介して接続されている。つまり、第２側面Ｓ３，Ｓ４にはそれぞれ、第１側面外部電極１５ａと第３側面外部電極１５ｃとの接続部１５ｊと、第２側面外部電極１５ｂと第３側面外部電極１５ｃとの接続部１５ｊと、が設けられている。

本実施形態に係る積層セラミックコンデンサ１０では、第１及び第２側面外部電極１５ａ，１５ｂの第２側面Ｓ３，Ｓ４への回り込み量が小さいため、第１及び第２側面外部電極１５ａ，１５ｂを容易に形成可能となる。

また、第３側面外部電極１５ｃは、セラミック素体１１の容量形成部１７を覆っていることが好ましい。つまり、第２側面Ｓ３，Ｓ４に設けられた接続部１５ｊがいずれもカバー部１８，１９に配置されていることが好ましい。この場合に、第２内部電極１３が一括して第３側面外部電極１５ｃのみによって接続されるため、第２内部電極１３と側面外部電極１５ａ，１５ｂ，１５ｃとをより確実に接続することができる。

［積層セラミックコンデンサ１０の製造方法］
本実施形態に係る積層セラミックコンデンサ１０の製造方法は、図８に示すステップＳＴ１〜ＳＴ３について第１の実施形態と共通であり、ステップＳＴ４のみが第１の実施形態とは異なる。

図２０は、ステップＳＴ４の過程を示すセラミック素体１１の斜視図である。
まず、図２０（ａ）に示すように、未焼成の第１及び第２端部外部電極１４ａＵ，１４ｂＵが形成されたセラミック素体１１に導電性ペーストを塗布することにより、未焼成の第３側面外部電極１５ｃＵを形成する。
次に、図２０（ｂ）に示すように、セラミック素体１１に導電性ペーストを塗布することにより、未焼成の第１側面外部電極１５ａＵを形成する。更に、セラミック素体１１に導電性ペーストを塗布することにより、未焼成の第２側面外部電極１５ｂＵを形成する。

そして、端部外部電極１４ａＵ，１４ｂＵ及び側面外部電極１５ａＵ，１５ｂＵ，１５ｃＵをセラミック素体１１に焼き付けることにより、端部外部電極１４ａ，１４ｂ及び側面外部電極１５ａ，１５ｂ，１５ｃが形成され、図１８等に示す積層セラミックコンデンサ１０が得られる。

なお、第３側面外部電極１５ｃは、第２側面Ｓ３，Ｓ４にのみ設けられればよく、第１側面Ｓ１，Ｓ２に回り込む必要がないため、導電性ペーストを焼き付ける方法に限らず、多種多様な方法で形成可能である。このような方法としては、例えば、蒸着法、スパッタ法、メッキ法、印刷法などが挙げられる。

［変形例１に係る積層セラミックコンデンサ１０］
図２１は、上記第２の実施形態の変形例１に係る積層セラミックコンデンサ１０を示す図である。図２１（ａ）は積層セラミックコンデンサ１０の側面図であり、図２１（ｂ）は積層セラミックコンデンサ１０の平面図である。

変形例１に係る積層セラミックコンデンサ１０では、第２側面Ｓ３，Ｓ４に引き出された第２内部電極１３の全体を覆うように第３側面外部電極１５ｃが設けられている。第３側面外部電極１５ｃは、第２内部電極１３の引き出し幅に合わせて、Ｘ軸方向における幅ｄ１がなるべく狭くなるように形成されている。

これにより、第３側面外部電極１５ｃと第２内部電極１３との良好な接続を担保しつつ、第２内部電極１３と接続される第３側面外部電極１５ｃを端部外部電極１４ａ，１４ｂから充分離して配置することが可能となる。このため、第３側面外部電極１５ｃと端部外部電極１４ａ，１４ｂとの間において、例えば沿面放電などによるショートを防止することができる。

しかし、上記第２の実施形態（図１８等）のように側面外部電極１５ａ，１５ｂ，１５ｃのＸ軸方向の幅がいずれも等しいと、第１側面外部電極１５ａ又は第２側面外部電極１５ｂにおいて基板の実装面に接続される領域の面積を充分に広く確保できない場合がある。これにより、積層セラミックコンデンサ１０では、基板の実装面に対する良好な接続が得られなくなる。

そこで、変形例１に係る積層セラミックコンデンサ１０では、図２１に示すように、第１側面外部電極１５ａ及び第２側面外部電極１５ｂのＸ軸方向における幅ｄ２を、第３側面外部電極１５ｃのＸ軸方向の幅ｄ１よりも広くする。
なお、第１側面外部電極１５ａ及び第２側面外部電極１５ｂの幅ｄ２は、第１側面Ｓ１，Ｓ２のＹ軸方向の中央部で測定される値とすることができる。また、第３側面外部電極１５ｃの幅ｄ１は、第２側面Ｓ３，Ｓ４のＺ軸方向の中央部で測定される値とすることができる。

これにより、変形例１に係る積層セラミックコンデンサ１０では、第１側面Ｓ１，Ｓ２上において第１及び第２側面外部電極１５ａ，１５ｂの面積を広く確保することができる。このため、変形例１の構成では、積層セラミックコンデンサ１０と基板の実装面との良好な接続を容易に得ることができる。

なお、第１側面外部電極１５ａと第２側面外部電極１５ｂとで、幅ｄ２が相互に異なっていてもよい。特に、第１側面外部電極１５ａ及び第２側面外部電極１５ｂのいずれか一方の幅ｄ２のみが第３側面外部電極１５ｃの幅ｄ１よりも広くてもよい。
例えば、基板への実装面が予め第１側面Ｓ１に決まっている場合には、第１側面外部電極１５ａの幅ｄ２のみを広くしてもよい。反対に、基板への実装面が予め第１側面Ｓ２に決まっている場合には、第２側面外部電極１５ｂの幅ｄ２のみを広くしてもよい。

また、変形例１に係る積層セラミックコンデンサ１０では、第１及び第２側面外部電極１５ａ，１５ｂがＸ軸方向の広範囲にわたって設けられるため、第３側面外部電極１５ｃがＸ軸方向に多少ずれる場合であっても、第１及び第２側面外部電極１５ａ，１５ｂと第３側面外部電極１５ｃとの良好な接続が担保される。これにより、変形例１に係る積層セラミックコンデンサ１０では、高い信頼性を確保することができる。

［変形例２に係る積層セラミックコンデンサ１０］
図２２は、上記第２の実施形態の変形例２に係る積層セラミックコンデンサ１０を示す図である。図２２（ａ）は積層セラミックコンデンサ１０の側面図であり、図２２（ｂ）は積層セラミックコンデンサ１０の平面図である。

変形例２に係る積層セラミックコンデンサ１０でも、第２側面Ｓ３，Ｓ４に引き出された第２内部電極１３の全体を覆うように第３側面外部電極１５ｃが設けられている。第３側面外部電極１５ｃは、第２内部電極１３の引き出し幅に合わせて、Ｘ軸方向における幅ｄ１がなるべく狭くなるように形成されている。

しかし、上記第２の実施形態のように側面外部電極１５ａ，１５ｂ，１５ｃのＸ軸方向の幅がいずれも等しいと、第２内部電極１３の引き出し幅が広い場合に、側面外部電極１５ａ，１５ｂ，１５ｃの全周にわたって端部外部電極１４ａ，１４ｂとの間隔が狭くなってしまう。これにより、側面外部電極１５ａ，１５ｂ，１５ｃと端部外部電極１４ａ，１４ｂとの間においてショートが発生しやすくなる。

そこで、変形例２に係る積層セラミックコンデンサ１０では、第１側面外部電極１５ａ及び第２側面外部電極１５ｂのＸ軸方向における幅ｄ２を、第３側面外部電極１５ｃのＸ軸方向の幅ｄ１よりも狭くする。

これにより、変形例２に係る積層セラミックコンデンサ１０では、第１及び第２側面外部電極１５ａ，１５ｂを端部外部電極１４ａ，１４ｂから充分に離して配置することが可能となる。これにより、第１及び第２側面外部電極１５ａ，１５ｂと端部外部電極１４ａ，１４ｂとの間においてショートが発生することを防止することができる。

特に、変形例２に係る積層セラミックコンデンサ１０では、第１側面外部電極１５ａ又は第２側面外部電極１５ｂが基板の実装面上のはんだを介して端部外部電極１４ａ，１４ｂと導通されるショートを効果的に防止することができる。これにより、積層セラミックコンデンサ１０では、高い信頼性を確保することができる。

なお、第１側面外部電極１５ａと第２側面外部電極１５ｂとで、幅ｄ２が相互に異なっていてもよい。特に、第１側面外部電極１５ａ及び第２側面外部電極１５ｂのいずれか一方の幅ｄ２のみが第３側面外部電極１５ｃの幅ｄ１よりも狭くてもよい。
例えば、基板への実装面が予め第１側面Ｓ１に決まっている場合には、第１側面外部電極１５ａの幅ｄ２のみを狭くしてもよい。反対に、基板への実装面が予め第１側面Ｓ２に決まっている場合には、第２側面外部電極１５ｂの幅ｄ２のみを狭くしてもよい。

＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、側面外部電極１５ａ，１５ｂの接続部１５ｊは、上記実施形態ではいずれもセラミック素体１１の第２内部電極１３が引き出された第２側面Ｓ３，Ｓ４に設けられているが、この構成は必須ではない。

より具体的には、側面外部電極１５ａ，１５ｂの接続部１５ｊは、必要に応じて第２内部電極１３が引き出されていない第１側面Ｓ１，Ｓ２に設けられていてもよい。つまり、側面外部電極１５ａ，１５ｂは、第２側面Ｓ３，Ｓ４から第１側面Ｓ１，Ｓ２に回り込むように形成されていてもよい。

この場合にも、セラミック素体１１の稜部近傍において側面外部電極１５ａ，１５ｂの幅が広くなることを防止することができ、絶縁不良が発生しにくい積層セラミックコンデンサ１０が得られる。

更に、この場合、第２側面Ｓ３，Ｓ４に引き出された第２内部電極１３が一括して第１側面外部電極１５ａ又は第２側面外部電極１５ｂによって接続される。このため、側面外部電極１５ａ，１５ｂの接続態様によらずに、第２内部電極１３と側面外部電極１５ａ，１５ｂとをより確実に接続することができる。

また、本発明は、積層セラミックコンデンサ以外にも、４つの側面の全周にわたって側面外部電極が設けられる任意の積層セラミック電子部品に適用可能である。本発明を適用可能な、積層セラミックコンデンサ以外の積層セラミック電子部品としては、例えば、誘電体フィルタなどが挙げられる。

なお、積層セラミックコンデンサの各構成（側面外部電極など）の寸法は、例えば、ロットを代表するように任意に抜き取った２５個のサンプルを測定した寸法の平均値とすることができる。また、各サンプルの寸法は、工場顕微鏡によって測定してもよく、又は光学顕微鏡や走査型電子顕微鏡などによって得られた画像からスケールを参考に数値を読み取ってもよい。この際、必要であれば対象サンプルを研磨した断面で測定しても良い 。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４ａ，１４ｂ…端部外部電極
１５ａ，１５ｂ，１５ｃ…側面外部電極
１５ｊ…接続部
１６…セラミック層
１７…容量形成部
１８，１９…カバー部
Ｔ１，Ｔ２…端面
Ｓ１，Ｓ２…第１側面
Ｓ３，Ｓ４…第２側面

Claims (12)

1. 互いに対向する、一対の端面、一対の第１側面、及び一対の第２側面を含み、
   前記一対の第１側面に沿って延び、前記一対の第２側面に沿って積層された複数のセラミック層と、
   前記複数のセラミック層の間に交互に配置された第１及び第２内部電極を含み、前記第１内部電極が前記一対の端面側の両端部に引き出され、前記第２内部電極が前記一対の第２側面の前記両端部の間の領域に引き出された内部電極部と、
   を有するセラミック素体と、
   前記第１内部電極に接続された端部外部電極部と、
   前記一対の第１及び第２側面のうちの一方から他方に回り込み、前記他方において直接的又は間接的に互いに接続される第１及び第２側面外部電極を有し、前記第２内部電極に接続された側面外部電極部と、
   を具備する積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記第１及び第２側面外部電極が、前記一対の第１側面から前記一対の第２側面に回り込み、前記一対の第２側面において互いに接続される
   積層セラミック電子部品。
3. 請求項２に記載の積層セラミック電子部品であって、
   前記第１及び第２側面外部電極のいずれか一方が、前記一対の第１側面のいずれか一方において部品内蔵基板に設けられたビアに接続される
   積層セラミック電子部品。
4. 請求項２又は３に記載の積層セラミック電子部品であって、
   前記一対の第２側面のそれぞれにおいて、前記第１及び第２側面外部電極のいずれか一方が他方を介することなくすべての前記第２内部電極に接続される
   積層セラミック電子部品。
5. 請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
   前記側面外部電極部が、前記第１側面外部電極と前記第２側面外部電極とを接続する第３側面外部電極を更に有する
   積層セラミック電子部品。
6. 請求項５に記載の積層セラミック電子部品であって、
   前記第１及び第２側面外部電極が、前記一対の第１側面から前記一対の第２側面に回り込み、前記一対の第２側面において互いに接続され、
   前記第３側面外部電極が、前記第２内部電極に接続される
   積層セラミック電子部品。
7. 請求項６に記載の積層セラミック電子部品であって、
   前記一対の端面に垂直な方向において、前記第１、第２、及び第３側面外部電極のうち少なくとも１つの幅が相対的に狭い
   積層セラミック電子部品。
8. 請求項７に記載の積層セラミック電子部品であって、
   前記一対の端面に垂直な方向において、前記第３側面外部電極の幅が前記第１及び第２側面外部電極の幅よりも狭い
   積層セラミック電子部品。
9. 請求項１から８のいずれか１項に記載の積層セラミック電子部品であって、
   前記セラミック素体では、前記一対の第１側面に垂直な方向の厚さが、前記一対の第２側面に垂直な方向の幅の５０％以下である
   積層セラミック電子部品。
10. 請求項１から９のいずれか１項に記載の積層セラミック電子部品であって、
    前記一対の第１側面に垂直な方向における前記セラミック素体の厚さが、前記一対の端面に垂直な方向における前記側面外部電極部の幅の８０％以下である
    積層セラミック電子部品。
11. 互いに対向する、一対の端面、一対の第１側面、及び一対の第２側面を含み、
    前記一対の第１側面に沿って延び、前記一対の第２側面に沿って積層された複数のセラミック層と、
    前記複数のセラミック層の間に交互に配置された第１及び第２内部電極を有し、前記第１内部電極が前記一対の端面側の両端部に引き出され、前記第２内部電極が前記一対の第２側面の前記両端部の間の領域に引き出された内部電極部と、
    を有するセラミック素体を用意し、
    前記第１内部電極に接続された端部外部電極部を、前記両端部にそれぞれ設け、
    前記一対の第１及び第２側面のうちの一方から他方に回り込み、前記他方において直接的又は間接的に互いに接続される第１及び第２側面外部電極を有し、前記第２内部電極に接続された側面外部電極部を設ける
    積層セラミック電子部品の製造方法。
12. 請求項１１に記載の積層セラミック電子部品の製造方法であって、
    前記一対の第１及び第２側面のうちの前記他方に、前記第１及び第２側面外部電極を接続する第３側面外部電極を設ける
    積層セラミック電子部品の製造方法。

Images