Nothing Special   »   [go: up one dir, main page]

JP2017041500A - プリント配線板および半導体パッケージ - Google Patents

プリント配線板および半導体パッケージ Download PDF

Info

Publication number
JP2017041500A
JP2017041500A JP2015161191A JP2015161191A JP2017041500A JP 2017041500 A JP2017041500 A JP 2017041500A JP 2015161191 A JP2015161191 A JP 2015161191A JP 2015161191 A JP2015161191 A JP 2015161191A JP 2017041500 A JP2017041500 A JP 2017041500A
Authority
JP
Japan
Prior art keywords
wiring board
layer
printed wiring
pad
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015161191A
Other languages
English (en)
Inventor
一輝 梶原
Kazuki Kajiwara
一輝 梶原
武馬 足立
Takema Adachi
武馬 足立
輝幸 石原
Teruyuki Ishihara
輝幸 石原
公輔 池田
Kosuke Ikeda
公輔 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2015161191A priority Critical patent/JP2017041500A/ja
Priority to US15/239,865 priority patent/US20170053878A1/en
Publication of JP2017041500A publication Critical patent/JP2017041500A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

【課題】キャビティ付きプリント配線板と他の配線板との接続品質の向上。【解決手段】実施形態のプリント配線板は、第１面１１Ｆおよび第２面１１Ｂを有するビルドアップ配線層１１と、ビルドアップ配線層１１の第１面１１Ｆに形成され、電子部品と接続される第１パッド２１および外部の配線板と接続される第２パッド２２と、ビルドアップ配線層１１の第１面１１Ｆを覆うと共に、第１パッド２１の全てを露出するキャビティ５と第２パッド２２の一部を露出する開口１４ａとを具備するモールド樹脂層１０と、開口１４ａ内にめっき層により形成される導体ポスト１４と、を有している。導体ポスト１４は、無電解めっき層２６と電解めっき層２７とからなり、その端面１４ｂはモールド樹脂層１０の表面から露出している。【選択図】図１

Description

本発明は、キャビティを有するプリント配線板およびそのようなプリント配線板を有する半導体パッケージに関する。
特許文献１は、電子部品パッケージを開示している。特許文献１の電子部品パッケージでは、電子部品を搭載した下側パッケージの周辺部に外部接続用のパッドが形成され、外部接続用のパッド上に上側パッケージと接続するための積層用接続端子が形成される。積層用接続端子の周囲に形成される補強用封止層は、積層用接続端子の高さよりも低く形成され、積層用接続端子は補強用封止層の表面から露出している。
米国特許出願公開第２０１０／０２８９１３４号明細書
特許文献１の電子部品パッケージでは、上側パッケージと下側パッケージとの間が、はんだボール（積層用接続端子）を用いて接続される。しかしながら、はんだボールをファインピッチで配置することは、比較的困難であると考えられる。ファインピッチで形成されている接続パッドを有するパッケージオンパッケージ構造の電子部品パッケージを良好な品質で形成することが困難であると考えられる。
本発明のプリント配線板は、樹脂絶縁層と導体層とを交互に積層し、第１面および前記第１面と反対側の第２面を有するビルドアップ配線層と、前記ビルドアップ配線層の第１面に形成され、電子部品と接続される第１パッドおよび外部の配線板と接続される第２パッドと、前記ビルドアップ配線層の第１面を覆うと共に、前記第１パッドの全てを露出するキャビティと前記第２パッドの一部を露出する開口とを具備するモールド樹脂層と、前記第２パッドに接するように前記モールド樹脂層の開口内にめっき層により形成される導体ポストと、を有している。そして、前記導体ポストは、無電解めっき層と電解めっき層とからなり、前記第２パッド側と反対側の端面は前記モールド樹脂層の表面から露出している。
本発明の半導体パッケージは、第１半導体素子が実装されているプリント配線板と、前記プリント配線板の一方の面上に搭載される外部の配線板と、を有する。そして、前記プリント配線板は、樹脂絶縁層と導体層とを交互に積層し、第１面および前記第１面と反対側の第２面を有するビルドアップ配線層と、前記ビルドアップ配線層の第１面に形成され、電子部品と接続される第１パッドおよび外部の配線板と接続される第２パッドと、前記ビルドアップ層の第１面を覆うと共に、前記第１パッドを露出するキャビティと前記第２パッドの一部を露出する開口とを具備するモールド樹脂層と、前記第２パッドに接するように前記モールド樹脂層の開口内にめっき層により形成される導体ポストと、を備え、前記導体ポストの前記第２パッド側と反対側の端面が前記モールド樹脂層の表面から露出し、前記導体ポストは無電解めっき層と電解めっき層とからなり、前記第２パッドに向かって縮径するテーパー形状を有しており、前記配線板は前記プリント配線板側の面にバンプを備えており、前記バンプが前記導体ポストおよび前記第２パッドを介して前記ビルドアップ配線層に接続されている。
本発明の実施形態によれば、外部の配線板との接続端子（導体ポスト）をファインピッチで形成することができる。また、本発明の実施形態によれば、外部の配線板との接続信頼性が向上すると考えられる。
本発明の一実施形態のプリント配線板の断面図。 導体ポストの一例を示す図。 導体ポストの別例を示す図。 本発明の一実施形態のプリント配線板の平面図。 本発明の他の実施形態のプリント配線板の断面図。 本発明の一実施形態の半導体パッケージの断面図。 図５Ａに示される半導体パッケージに封止樹脂が充填されている例を示す断面図。 図５Ｂに示される半導体パッケージに第２半導体素子が実装されている状態を示す断面図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の一実施形態のプリント配線板の製造方法を示す図。 本発明の他の実施形態のプリント配線板の断面図。 本発明の他の実施形態のプリント配線板の製造方法を示す図。 図７Ａに示される他の実施形態のプリント配線板に電子部品が実装されている状態を示す断面図。
本発明のプリント配線板の一実施形態が、図面を参照して説明される。図１は、実施形態のプリント配線板１の断面を説明する図である。プリント配線板１は、第１面１１Ｆと第１面１１Ｆの反対側の第２面１１Ｂとを有するビルドアップ配線層１１と、ビルドアップ配線層１１の第１面１１Ｆ上に形成されているモールド樹脂層１０と、電子部品と接続される第１パッド２１を露出するキャビティ（凹部）５とを有している。モールド樹脂層１０は、外部の配線板と接続される第２パッド２２の一部を露出する開口１４ａを具備する。そして、導体ポスト１４が、第２パッド２２に接するようにモールド樹脂層１０の開口１４ａ内にめっき層により形成されている。
導体ポスト１４は、無電解めっき膜２６と電解めっき膜２７とからなり、モールド樹脂層１０を貫通する柱状の導体である。導体ポスト１４の第２パッド２２側と反対側の端面１４ｂは、モールド樹脂層１０の表面（プリント配線板１の第１面１Ｆ）に露出している。開口１４ａは、たとえば、モールド樹脂層１０の表面からレーザー光をモールド樹脂層１０に照射することにより形成される。レーザー光のパワーは、モールド樹脂層１０の表面側から第２パッド２２側に向かって徐々に弱まり易い。そのため、開口１４ａ、および開口１４ａ内にめっき層により形成される導体ポスト１４は、図１に示されるように、第２パッド２２に向かって縮径するテーパー形状を有している。
本実施形態では、図１に示されるように、無電解めっき膜２６と電解めっき膜２７とからなる導電体が開口１４ａ内に充填されて、導体ポスト１４が形成されている。好ましくは、無電解めっき膜２６は銅めっき膜である。無電解めっき膜２６は、好ましくは０．０５μｍ以上であって、１μｍ以下の厚さに形成される。無電解めっき膜２６は、たとえば、ニッケルなどの銅以外の金属から形成されてもよい。また、必要に応じて、スパッタリング法により薄い金属（たとえば銅などの）膜が形成されてもよい。電解めっき膜２７は、好ましくは、銅めっき膜である。電解めっき膜２７は、ニッケルなどの他の金属材料からなるめっき膜であってもよい。
本実施形態によれば、導体層２０の第２パッド２２およびモールド樹脂層１０上の無電解めっき膜２６をシード層としてめっき処理を行うことにより導体ポスト１４がめっき層により形成される。無電解めっき膜２６は開口１４ａの内壁にも形成されている。開口１４ａの内壁面上にもシード層が存在するため、開口１４ａ内が電解めっき膜２７（および無電解めっき膜２６）で確実に充填されると考えられる。導体ポスト１４の機械的強度が高いと考えられる。また、導体層２０と導体ポスト１４との接続が同種金属同士の接合であり、接合強度が高いと考えられる。導体ポスト１４と導体層２０との熱膨張率の差による応力も少ないと考えられる。導体ポスト１４による電気的接続の長期的な信頼性が高いと考えられる。
本実施形態によれば、開口１４ａの内壁の全域に亘って無電解めっき膜２６が形成されているため、電流密度が均一となり、電解銅めっきによる充填が比較的均一な密度で確実に実施される。導体ポスト１４の接続信頼性が向上すると考えられる。後述されるように、めっき処理の前に、好ましくは、開口１４ａの内壁面はデスミア処理などで粗化処理されている。無電解めっき膜２６と開口１４ａの壁面との接触面積が大きくなり、導体ポスト１４とモールド樹脂層１０との密着性が向上する。外部の配線板が第２パッド２２を介してプリント配線板１に接続される場合は、両者のあいだに熱膨張差による熱歪みが生じ、導体ポスト１４に剪断応力や引っ張り応力が加わり易くなる。本実施形態によれば、導体ポスト１４が確実に固定される。モールド樹脂層１０と導体ポスト１４との剥がれが防止され得る。プリント配線板１の信頼性が向上することがある。
図１では、導体ポスト１４の端面１４ｂは、モールド樹脂層１０の表面よりも凹んでいる。導体ポスト１４を介した外部の配線板との接続において、モールド樹脂層１０の部分が、はんだなどの接合材の壁となり得る。隣接する電極などと接合材などとの接触により電気的にショート状態となることが防止され得る。
図２Ａおよび２Ｂに導体ポスト１４の別例がそれぞれ示されている。図２Ａには、導体ポスト１４の端面１４ｂがモールド樹脂層１０の表面と略面一に形成されている例が示されている。たとえば、外部の配線板のパッドと導体ポスト１４とが、接合材などを用いずに銅−銅接合などで接続される場合は、図２Ａに示される例でも、ショートなどの不具合は生じ難いと考えられる。導体ポスト１４の端面１４ｂは、図２Ｂに示される例のように、導体ポスト１４の内方に向けて凹となる凹曲面であってもよい。外部の配線板との接続にはんだなどの接合材が用いられる場合、図２Ａの例に比べて、ショートなどの発生リスクが少ないと考えられる。また、図２Ａの例に比べて端面１４ｂの面積が大きい。このような形状は、導体ポスト１４を形成している電解めっき膜２７をエッチング処理する、特にオーバーエッチング処理することにより形成され得る。外部の配線板が、より強固に接合されると考えられる。
導体ポスト１４の端面１４ｂと側面とでは、表面粗さが異なっていてもよい。導体ポスト１４の端面１４ｂの粗さの方が、側面の粗さよりも低い方が好ましいことがある。端面１４ｂにおいては、粗面の深過ぎない凹部内へのはんだなどの十分な流れ込みにより接触面積が確保される。一方、導体ポスト１４の側面では、モールド樹脂層１０との間で、より強いアンカー効果が得られ、密着強度が向上すると考えられる。導体ポスト１４の端面１４ｂの表面粗さは、たとえば、算術平均粗さで、０．１μｍ以上、１．０μｍ以下、好ましくは、０．２μｍ以上、０．５μｍ以下である。また、導体ポスト１４の側面の表面粗さは、たとえば、１．０μｍ以上、１０μｍ以下、好ましくは、１．０μｍ以上、５μｍ以下である。
キャビティ５には、好ましくは、プリント配線板１に実装される電子部品が収容される。キャビティ５は、底面５ｂに第１パッド２１を露出し、そして、プリント配線板１の第１面１Ｆに開口部を有している。たとえば電子部品が第１パッド２１を介してプリント配線板１と接続され得る。
電子部品の例は、半導体素子、受動素子（キャパシタや抵抗器やインダクタなど）、再配線層を有するインターポーザ、再配線層を有する半導体素子、ＷＬＰ（Wafer Level Package）などである。
実施形態のプリント配線板１の平面図の一例が図３に示されている。図３は、実施形態のプリント配線板１の第１面１Ｆ側を示している。図３に線Ｉ−Ｉで示されている第１パッド２１を通る位置での断面を説明する図が図１である。図３では、第１パッド２１は、プリント配線板１の略中央に集中して形成されている。すなわち、図３では、底面５ｂに第１パッド２１を露出するキャビティ５が、プリント配線板１の略中央の位置に形成されている。キャビティ５内に電子部品を実装することが容易である。また、複数のキャビティ５が、分離して設けられていてもよい。図３に示されているように、プリント配線板１のキャビティ５の外周側のモールド樹脂層１０の表面に導体ポスト１４の端面１４ｂが露出している。
図３には、図の簡略化のため、９個の第１パッド２１だけが示されているが、実際には、遥かに多い数の第１パッド２１が形成され得る。キャビティ５内に複数の電子部品が収容されて、それぞれが第１パッド２１を介してプリント配線板１の配線層と接続されてもよい。キャビティ５の配置や大きさおよび第１パッド２１の数や配置は、キャビティ５内に実装される電子部品の数や電極の配置にしたがって適宜選択され得る。なお、本実施形態では、第１パッド２１間の距離（ピッチ）Ｐ１は、第２パッド２２間の距離（ピッチ）Ｐ２より小さい。本実施形態では、導体ポスト１４は第２パッド２２上にそれぞれの中心線が互いに重なるように接合されているため、導体ポスト１４間の距離（ピッチ）Ｐ３は第２パッド２２間の距離（ピッチ）Ｐ２と等しい。したがって、図３に示されるように、第１パッド２１間の距離（ピッチ）Ｐ１は、導体ポスト１４間の距離（ピッチ）Ｐ３より小さい。
導体ポスト１４の配置は、図３に示される配置に限定されない。任意の数の導体ポスト１４が、プリント配線板１と接続される外部の配線板に応じて任意の位置に形成されてよい。たとえば、第１パッド２１、第２パッド２２、および導体ポスト１４はそれぞれ、格子状または千鳥状配列で形成されていてもよい。
実施形態のプリント配線板は、ビルドアップ配線層を含む。ビルドアップ配線層は、交互に積層される樹脂絶縁層と所定の配線パターンを有する導体層とから構成される。図１に示されるプリント配線板１では、ビルドアップ配線層１１の第１面１１Ｆ側の最表層に樹脂絶縁層３０が形成されている。樹脂絶縁層３０上に導体層２０が形成されている。樹脂絶縁層３０の導体層２０側と反対側に第２導体層４０および第２樹脂絶縁層５０が形成されている。第２樹脂絶縁層５０の第２導体層４０側と反対側に第３導体層６０が形成されている。第３導体層６０は第２樹脂絶縁層５０に埋め込まれている。第３導体層６０の一面が第２樹脂絶縁層５０から露出している。導体層２０と第２導体層４０、および、第２導体層４０と第３導体層６０とは、樹脂絶縁層３０および５０をそれぞれ貫通するビア導体３５および５５によって接続されている。
ビルドアップ配線層１１内の樹脂絶縁層３０および第２樹脂絶縁層５０は、エポキシ樹脂などの樹脂材料により主に形成される。樹脂材料は、補強材にエポキシもしくは他の樹脂組成物を含浸させたプリプレグ材であってもよい。補強材は特に限定されず、好ましくは、ガラス繊維などが用いられる。樹脂材料は、シリカやアルミナなどの無機フィラーを３０質量％以上、９０質量％以下含んでいてもよい。樹脂絶縁層は、たとえば、５μｍ以上であって、３０μｍ以下の厚さに形成されている。
プリント配線板１は、ビルドアップ配線層１１の第１面１１Ｆに形成されるモールド樹脂層１０を有する。モールド樹脂層１０には、第１パッド２１を底面に露出するキャビティ５と第２パッド２２の一部を露出する開口１４ａとが設けられている。モールド樹脂層１０の材料は、良好な絶縁性を有するものであれば、特に限定されない。材料の例は、エポキシ樹脂である。モールド樹脂層１０の材料は、ＳｉＯ2などを含む無機フィラーを含んでいてもよい。含有される無機フィラーの量は、たとえば、６０質量％以上、９５質量％以下である。
モールド樹脂層１０は、たとえば、５０μｍ以上、１５０μｍ以下の厚さを有する。この厚さは、キャビティ５の深さに略等しい。キャビティ５の深さとは、プリント配線板１の第１面１Ｆから第１パッド２１の表面までの距離である。この距離は、たとえば、後述されるように、モールド樹脂層１０の形成時に用いられるダミー部材７（図６Ｇ参照）の厚さを変えることにより容易に調整され得る。キャビティ５の深さは、キャビティ５に収容される電子部品の厚さなどに応じて任意に選択される。
図３に示される例では、キャビティ５の平面形状は略正方形である。キャビティ５の平面形状は、これに限定されず、円形などの他の形状であってもよい。キャビティ５内に収容される電子部品の形状などに応じて、キャビティ５は任意の平面形状で形成され得る。
導体ポスト１４は、３０μｍ以上であって、１５０μｍ以下の高さを有する。導体ポスト１４の高さはモールド樹脂層１０の厚さに応じて設定される。すなわち、導体ポスト１４の高さは、キャビティ５の深さに応じて設定され得る。導体ポスト１４は２段階で形成されてもよい。この例が図４に示されている。積層構造の導体ポストは、深いキャビティ５が形成される場合に好ましいと考えられる。第１の導体ポスト１４１の端面１４１ｂ上に第２の導体ポスト１４２が形成されている。第１の導体ポスト１４１の形成後、端面１４１ｂ上に無電解めっき膜が形成され、この無電解めっき膜をシード層として第２の導体ポスト１４２の電解めっき膜が形成されている。積層構造の導体ポストの詳細な製造方法は後述される。全体として比較的高い高さを有する導体ポスト１４が形成される場合であっても、個々の導体ポスト１４１、１４２の高さは、導体ポスト１４の所望の高さの略半分になり得る。第１および第２導体ポスト１４１、１４２形成用の開口１４ａ内が比較的ムラなく電解めっき膜で充填されると考えられる。密度の均一な、また、ボイドなどの少ない導体ポスト１４が形成されると考えられる。導体ポスト１４は、２層以上の積層構造を有していてもよい。任意の高さの導体ポストが形成され得る。
本実施形態のプリント配線板を用いて半導体パッケージが構成され得る。一実施形態の半導体パッケージ１００が図５Ａに示されている。
半導体パッケージ１００は、一方の表面ＳＦ１に第１半導体素子１０５が実装されているプリント配線板１０１と、プリント配線板１０１の一方の表面ＳＦ１上に搭載される他の配線板１１０とを有している。プリント配線板１０１には、好ましくは、図１に示されるプリント配線板１が用いられる。図５Ａには、その一例が示されている。従って、図５Ａに示されるプリント配線板１０１の多くの構成要素は、図１に示されるプリント配線板１と同様であり、そのような構成要素は同一の符号が付され、詳細な説明は省略される。プリント配線板１０１は、図１に示されるプリント配線板１に限定されず、前述のプリント配線板１の説明中に示されている各構成要素についての各種の変更、変形が取り入れられてもよい。
図５Ａに示されるように、プリント配線板１０１は、図１に示されるプリント配線板１と同様に、第１面１１Ｆと第１面１１Ｆの反対側の第２面１１Ｂとを有するビルドアップ配線層１１と、ビルドアップ配線層１１の第１面１１Ｆ上に形成されているモールド樹脂層１０と、電子部品と接続される第１パッド２１を露出するキャビティ５とを有している。そして、第２パッド２２の一部を露出するモールド樹脂層１０の開口１４ａに、導体ポスト１４がめっき層により形成されている。導体ポスト１４は、前記第２パッド２２に向かって縮径するテーパー形状を有している。モールド樹脂層１０の表面に、導体ポスト１４の端面１４ｂが露出している。
第１半導体素子１０５は、プリント配線板１０１のキャビティ５内に配置されている。第１半導体素子１０５は電極１０６を有する。電極１０６が、プリント配線板１１０のキャビティ５の底面５ｂに露出している第１パッド２１に接続されている。電極１０６と第１パッド２１との接続方法は特に限定されないが、たとえば、加熱、加圧、および／または加振されることにより両者の間に金属間接合部が形成されて接続されてもよい。電極１０６と第１パッド２１とは、はんだなどの導電性材料で形成される接合材（図示せず）を用いて接続されてもよい。図５Ａに示される例では、キャビティ５内に１つの半導体素子が収容されているが、複数の半導体素子がプリント配線板１０１に実装されていてもよい。収容される半導体素子の種類は特に限定されない。好ましくは、キャビティ５の深さを超えない厚さの電子部品が実装される。プリント配線板１内に実装可能な半導体素子の数が増えると、たとえば、配線板１１０などの他の配線板との接続部の数が少なくなると考えられる。半導体パッケージ１００や半導体パッケージ１００が用いられる電子機器の信頼性が向上することがある。
図５Ａに示されるように、配線板１１０は、プリント配線板１０１側の面の接続パッド１１２上にバンプ１１１を具備している。バンプ１１１を介して配線板１１０が導体ポスト１４に接続される。プリント配線板１０１では、図１に示されるプリント配線板１と同様に、導体ポスト１４が、開口１４ａの内壁の全域に亘って形成される無電解めっき膜２６と電解めっき膜２７とにより形成されている。導体ポスト１４が第２パッド２２に強固に直接接合されている。図５Ａに示される例では、プリント配線板１０１の導体ポスト１４の端面１４ｂはモールド樹脂層１０の表面よりも凹んでいる。配線板１１０のバンプ１１１と導体ポスト１４との接続において、ショートなどが起こりにくい。配線板１１０とプリント配線板１０１とが高い信頼性をもって接続されている。
配線板１１０の構造や材料は特に限定されない。配線板１１０は、樹脂材料からなる樹脂絶縁層と銅箔などからなる導体層とで構成されるプリント配線板（たとえばコアレス配線板）であってもよい。配線板１１０は、アルミナまたは窒化アルミなどの無機材料からなる絶縁性基材の表面に導体膜が形成された配線板であってもよい。また、第１半導体素子１０５も、特に限定されない。第１半導体素子１０５には、マイコン、メモリ、ＡＳＩＣなど、任意の半導体素子が用いられ得る。バンプ１１１の材料も特に限定されず、任意の導電性材料が用いられ得る。好ましくは、はんだ、金、銅などの金属が用いられる。
図５Ｂには、図５Ａに示される半導体パッケージ１００のプリント配線板１０１と配線板１１０との間に封止樹脂１２０が充填されている例が示されている。このように、封止樹脂１２０が充填されると、第１半導体素子１０５が機械的なストレスから保護される。また、周囲の温度変化によるプリント配線板１０１の伸縮や反りなどが制限される。それにより、第１半導体素子１０５との接合部に生じる応力が軽減され得る。その結果、接続信頼性が向上するという利点がある。図５Ｂに示される例では、封止樹脂１２０が、配線板１１０側に空間を残して充填されている。しかし、封止樹脂１２０は、少なくとも第１半導体素子１０５を覆うように充填されていればよい。たとえば、封止樹脂１２０がキャビティ５内のみに充填されてもよい。また、封止樹脂１２０がプリント配線板１０１と配線板１１０との隙間を完全に満たすように充填されてもよい。封止樹脂１２０は任意の厚さで第１半導体素子１０５を覆うように充填され得る。
封止樹脂１２０の材料は特に制限されない。たとえば、第１半導体素子１０５、および／またはモールド樹脂層１０の熱膨張率と近い熱膨張率を有する材料が用いられる。好ましくは、適度にＳｉＯ2などの無機フィラーを含有する熱硬化性のエポキシ樹脂が用いられる。封止樹脂１２０の充填方法は特に限定されない。たとえば、封止樹脂１２０は、液状の状態で注入された後に加熱されて硬化してもよい。
図５Ｃには、図５Ｂに示される半導体パッケージ１００の配線板１１０上に第２半導体素子１１５が実装されている例が示されている。第２半導体素子１１５の一面に設けられている電極（図示せず）は、ボンディングワイヤ１１６により配線板１１０に接続されている。第２半導体素子１１５は、フリップチップ実装方式により接続されてもよい。図５Ｃに例示される半導体パッケージを用いることで、小型、かつ、高機能の半導体装置が提供され得る。
つぎに、本実施形態の配線板１の製造方法の一例が、図６Ａ〜６Ｎを参照して説明される。
本実施形態の配線板１の製造方法では、まず、図６Ａに示されるように、出発材料として、ベース板８０およびキャリア銅箔８１付き金属膜（金属箔）８２が用意される。キャリア銅箔付き金属膜のキャリア銅箔８１と金属膜８２とは、たとえば、熱可塑性の接着剤（図示せず）により接着される。そして、キャリア銅箔付き金属膜のキャリア銅箔８１が、たとえばプリプレグからなるベース板８０に熱圧着により貼り付けられている。キャリア銅箔８１と金属膜８２とは、外周付近の余白部だけで接合されてもよい。ベース板８０は、適度な剛性を有しているものであればよい。たとえば、ベース板８０は、銅などの金属板またはセラミックスなどの絶縁板であってもよい。金属膜８２は、たとえば、１μｍ以上、６μｍ以下の厚さの銅箔である。
図６Ａ〜６Ｌには、ベース板８０の両側の面に金属膜８２が接合され、それぞれの面において、ビルドアップ配線層１１などが形成される製造方法の一例が示されている。しかし、ベース板８０の一方の面だけにビルドアップ配線層１１などが形成されてもよい。また、両側で互いに異なる回路パターンを有する導体層などが形成されてもよい。以下の説明では、他面８０Ｂ側に関しての説明、および、各図面における他面８０Ｂ側の符号は省略される。
図６Ｂに示されるように、金属膜８２上に、第３導体層６０の導体パターンが形成される。第３導体層６０の導体パターンは、次の工程で形成される。第３導体層６０の導体パターンを形成する位置に開口を有するレジストパターン（図示せず）が形成される。このレジストパターンの開口内に、金属膜８２をシード層とする電気めっきによりめっき導体が充填される。レジストパターンが除去されることにより、所定の導体パターンを有する第３導体層６０が形成される。第３導体層６０は、好ましくは、５μｍ以上であって、２５μｍ以下程度の厚さに形成される。
次に、図６Ｃに示されるように、金属膜８２の上および第３導体層６０上に第２樹脂絶縁層５０が形成される。たとえば、フィルム状の絶縁材が第３導体層６０上に積層され、加圧されると共に加熱される。続いて、第２樹脂絶縁層５０の第３導体層６０側と反対側の表面の所定の場所に好ましくはＣＯ2レーザー光が照射される。図６Ｄに示されるように、第３導体層６０に向かって縮径するテーパー形状を有する導通用孔５５ａが形成され得る。
導通用孔５５ａ内および第２樹脂絶縁層５０の表面上に、たとえば無電解めっきにより金属層４１が形成される。金属層４１は、スパッタリングや真空蒸着などにより形成されてもよい。
金属層４１上に、所定の位置に開口を有するレジストパターン（図示せず）が形成される。金属層４１をシード層としてその表面にめっき膜４２が、電気めっきにより形成される。図６Ｅに示されるように、第２樹脂絶縁層５０上の金属層４１およびめっき膜４２により第２導体層４０が形成される。また、導通用孔５５ａ内の金属層４１およびめっき膜４２によりビア導体５５が形成される。レジストパターンが除去される。金属層４１の露出部分がエッチングなどにより除去される。金属層４１およびめっき膜４２の材料は、特に限定されないが、好ましくは、銅が用いられる。第２導体層４０は、好ましくは、５μｍ以上であって、２５μｍ以下の厚さに形成される。
次に、第２導体層４０および第２樹脂絶縁層５０上に、第２樹脂絶縁層５０の形成方法と同様な方法で樹脂絶縁層３０が形成される。樹脂絶縁層３０上に、第２導体層４０の形成方法と同様な方法で導体層２０が形成される。導体層２０は、第１パッド２１と第２パッド２２とを含む。ビア導体５５の形成方法と同様な方法で樹脂絶縁層３０を貫通するビア導体３５が形成される（図６Ｆ）。
図６Ｇに示されるように、キャビティ５の形成領域にダミー部材７が配置される。ダミー部材７は、たとえば、キャビティ５の形成領域と略同じ大きさおよび形状に形成された樹脂フィルムである。たとえば、第１パッド２１および樹脂絶縁層３０に対して良好な密着性を有するものの、強い接着性を示さないようなフィルムが使用され得る。たとえば、ダミー部材７は、図６Ｇに示されるように、接着剤８により接着されてもよい。ダミー部材７および接着剤８としては、モールド樹脂層１０と接着しない材料が好ましい。ダミー部材７は、たとえば、ポリイミドなどの樹脂材料からなる。接着剤８には、第１パッド２１および樹脂絶縁層３０に対して、剥離可能な程度の接着性を有するものが用いられる。ダミー部材７および／または接着剤８の厚さを適宜選択することにより、キャビティ５の深さが容易に調整され得る。
続いて、モールド樹脂層１０が、ダミー部材７を覆うように形成される（図６Ｈ）。モールド樹脂は、たとえば、液状やペースト状で、ノズルからの吐出により供給され得る。フィルム状のモールド樹脂がダミー部材７上に積層され、加熱されてもよい。加熱などにより軟化したモールド樹脂によって、ダミー部材７や樹脂絶縁層３０などが覆われ得る。モールド樹脂層１０の表面がダミー部材７の一面７Ｆよりも上方に位置するように、モールド樹脂層１０は形成される。モールド樹脂層１０は、たとえば、３０μｍ以上、１５０μｍ以下の厚さに形成される。
図６Ｉに示されるように、モールド樹脂層１０を貫通する開口１４ａが形成される。開口１４ａは、第２パッド２２の一部を露出するように形成される。開口１４ａの形成後、付着した樹脂残渣を除去するため、好ましくは、過マンガン酸溶液への浸漬などにより開口１４ａ内のデスミア処理が行われる。デスミア処理に用いる過マンガン酸溶液等での処理時間の調整により、開口１４ａの内壁面の表面粗さが調整され得る。導体ポスト１４と開口１４ａの壁面との密着性が向上すると考えられる。デスミア処理中、モールド樹脂層１０の表面が粗化されてもよい。
図６Ｊに示されるように、開口１４ａの内壁面上に、無電解めっき膜２６が形成される。無電解めっき膜２６をシード層として電解めっき膜２７が形成される（図６Ｋ）。無電解めっき膜２６および電解めっき膜２７により開口１４ａが充填され、導体ポスト１４が形成される。モールド樹脂層１０の表面上にも、導体膜１７が形成され得る。
図６Ｌに示されるように、ダミー部材７の一面７Ｆがモールド樹脂層１０から露出するように、モールド樹脂層１０の表面側が研磨される。好ましくは、ダミー部材７の一面７Ｆが露出するところでモールド樹脂層１０の研磨は終了する。キャビティ５の深さが、ダミー部材７の厚さに略等しくなる。また、所望の深さのキャビティ５を形成するために、ダミー部材７の厚さがキャビティ５の所望の深さと等しくなるまで、ダミー部材７の一面７Ｆ側の部分とモールド樹脂層１０とが研磨されてもよい。モールド樹脂層１０の研磨には、たとえば、サンドブラスト、バフ研磨、または、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）などが用いられるが、研磨方法はこれらに限定されない。
その後、図６Ｍに示されるように、ベース板８０およびキャリア銅箔８１が除去される。前述のように、キャリア銅箔８１と金属膜８２とは、熱可塑性樹脂により接着されている。そのため、たとえば温度を上昇させて力を加えることによりベース板８０およびキャリア銅箔８１と金属膜８２とは簡単に分離される。その結果、金属膜８２のキャリア銅箔８１との接合面が露出する。なお、このキャリア銅箔８１と金属膜８２とがその周囲のみで接着されている場合には、その接着されている部分の内側を切断することにより、両者は簡単に分離される。図６Ｍには、図６Ｌ中のベース板８０の上面側のプリント配線板が示されている。
ダミー部材７が工程途上のプリント配線板から除去される。たとえば、ダミー部材７の一面７Ｆが治工具などに吸着され、引き上げられる。接着剤８が用いられている場合は、好ましくは、ダミー部材７と共に接着剤８も除去される。ダミー部材７および接着剤８は溶剤などにより除去されてもよい。図６Ｎに示されるように、モールド樹脂層１０に周囲を囲まれているキャビティ５が形成される。
金属膜８２が、エッチングなどにより除去される。導体ポスト１４および第１パッド２１に金属膜８２と同じ材料が用いられる場合には、導体ポスト１４の端面１４ｂおよび第１パッド２１の露出面２１ａも、同時にエッチングされる。その結果、図１に示されるプリント配線板１のように、導体ポスト１４の端面１４ｂがモールド樹脂層１０の表面よりも凹んでもよい。図１に示されるプリント配線板１が完成する。なお、必要に応じてプリント配線板１の裏面側（ビルドアップ配線層１１の第２面１１Ｂ側）にソルダーレジスト（図示せず）が塗布されてもよい。
導体ポスト１４の端面１４ｂは金属膜８２の除去時のエッチングにより粗化され得る。モールド樹脂層１０内の開口１４ａの内壁面の表面粗さは、前述のデスミア処理によって調整され得る。導体ポスト１４は、端面１４ｂとモールド樹脂層１０に接する側面とで異なる表面粗さを有していてもよい。
また、２組より少ないまたは多い導体層と樹脂絶縁層とを積層してなるビルドアップ配線層を有するプリント配線板は、図６Ｃ〜６Ｅに示される工程の繰り返し数の調整により製造され得る。
図４に示されるプリント配線板は、図６Ｇ〜６Ｌを参照して説明された工程を繰り返すことにより製造され得る。すなわち、モールド樹脂層１０の研磨によるダミー部材７の一面７Ｆの露出後、図６Ｇ〜６Ｌに示される工程が繰り返される。ダミー部材７の一面７Ｆ上に、第２のダミー部材（図示せず）が、直接または接着剤を介して配置される。第２のダミー部材を覆うように第２のモールド樹脂層１０ａが形成され、開口１４２ａがレーザー光により形成される。開口１４２ａは、第１の導体ポスト１４１の端面１４１ｂの一部を底面に露出するように形成される。開口１４２ａ内を無電解めっき膜２６１および電解めっき膜２７１で充填することにより第２の導体ポスト１４２が形成される。そして、第２のダミー部材の一面が露出するように第２のモールド樹脂層１０ａが研磨される。第１の導体ポスト１４１、および第１の導体ポスト１４１の端面１４１ｂに強固に接合されている第２の導体ポスト１４２からなる積層構造の導体ポスト１４が形成される。なお、ダミー部材７および第２のダミー部材は、前述のように金属膜８２の除去の前などに、一括して、または１つずつ除去される。図６Ｇ〜６Ｌに示される工程をさらに繰り返すことにより、３層以上の積層構造の導体ポストが形成され得る。比較的厚い電子部品を収容可能な深いキャビティと、そのキャビティの上方に配置される他の配線板と接続可能な所望の高さの導体ポストとを有するプリント配線板が製造され得る。
図７Ａは、図１に示されるプリント配線板１の変形例で、さらに他の実施形態を示す図である。このプリント配線板１ｂは、前述の図１に示されるプリント配線板１のビルドアップ配線層１１の第２面１１Ｂ側にベース板８０が設けられている。プリント配線板１ｂの撓みや曲折が防止される。プリント配線板１ｂの取り扱いが容易になると考えられる。ベース板８０とビルドアップ配線層１１の第２面１１Ｂとの間にキャリア銅箔８１付き金属膜（金属箔）８２が設けられている。
このようなプリント配線板１ｂは、たとえば、図７Ｂに示されるように、２枚のプリプレグなどを重ねて剥離しやすい接着剤８３で貼り合わされたベース板８０ｂを用いることにより形成され得る。接着材８３の部分が剥されることにより、ベース板８０を有するプリント配線板１ｂが２個得られる。このようなプリント配線板１ｂは、前述の図６Ａ〜６Ｎに示される製造方法の例で、図６Ｌの工程までは同様の方法で製造される。最初の工程（図６Ａ）から、図７Ｂに示されるベース板８０ｂが用いられる。図７Ｂは、前述の工程の図６Ｌに続く工程を示している。すなわち、図１に示されるプリント配線板１の製造方法（図６Ａ〜６Ｎ）では、図６Ｍに示される工程でベース板８０が除去されたが、プリント配線板１ｂの製造工程では、ベース板８０ｂは除去されないで、そのままダミー部材７が工程途上のプリント配線板から除去される。ビルドアップ配線層１１がベース板８０ｂにより安定しているため、作業が非常に容易になると考えられる。その後、接着材８３が剥離される。
図７Ｃに示されるように、プリント配線板１ｂのキャビティ５内に電子部品１０７が配置され得る。電子部品１０７の電極がプリント配線板１ｂのキャビティ５の底面５ｂに露出している第１パッド２１に接続される。ベース板８０の剛性により、キャビティ５内への電子部品の実装工程などが容易になり得る。
１、１ｂ、１０１ プリント配線板
１Ｆ プリント配線板の第１面
５ キャビティ
５ｂ キャビティの底面
７ ダミー部材
７Ｆ ダミー部材の一面
１０ モールド樹脂層
１１ ビルドアップ配線層
１１Ｆ ビルドアップ配線層の第１面
１１Ｂ ビルドアップ配線層の第２面
１４ 導体ポスト
１４ｂ 導体ポストの端面
２０ 導体層
２１ 第１パッド
２２ 第２パッド
２６ 無電解めっき膜
２７ 電解めっき膜
３０ 樹脂絶縁層
４０ 第２導体層
５０ 第２樹脂絶縁層
６０ 第３導体層
８０、８０ｂ ベース板
８１ キャリア銅箔
８２ 金属膜
１００ 半導体パッケージ
１０５ 第１半導体素子
１１０ 配線板
１１１ バンプ
１１５ 第２半導体素子
１１６ ボンディングワイヤ

Claims (12)

  1. 樹脂絶縁層と導体層とを交互に積層し、第１面および前記第１面と反対側の第２面を有するビルドアップ配線層と、
    前記ビルドアップ配線層の第１面に形成され、電子部品と接続される第１パッドおよび外部の配線板と接続される第２パッドと、
    前記ビルドアップ配線層の第１面を覆うと共に、前記第１パッドの全てを露出するキャビティと前記第２パッドの一部を露出する開口とを具備するモールド樹脂層と、
    前記第２パッドに接するように前記モールド樹脂層の開口内にめっき層により形成される導体ポストと、
    を有するプリント配線板であって、
    前記導体ポストは無電解めっき層と電解めっき層とからなり、
    前記導体ポストの前記第２パッド側と反対側の端面が前記モールド樹脂層の表面から露出している。
  2. 請求項１記載のプリント配線板であって、前記導体ポストは前記第２パッドに向かって縮径するテーパー形状を有している。
  3. 請求項１記載のプリント配線板であって、前記導体ポストの前記端面が前記モールド樹脂層の前記表面と面一か、前記表面よりも凹んでいる。
  4. 請求項１記載のプリント配線板であって、前記第１パッド間の距離は、前記第２パッド間の距離より小さい。
  5. 請求項１記載のプリント配線板であって、前記導体ポストの前記第２パッド側と反対側の端面の粗さは、前記モールド樹脂層に接する側面の粗さよりも小さい。
  6. 請求項１記載のプリント配線板であって、前記モールド樹脂層は、６０質量％以上、９５質量％以下の無機フィラーを含有する樹脂材料からなる。
  7. 請求項６記載のプリント配線板であって、前記無機フィラーはＳｉＯ2を含んでいる。
  8. 請求項１記載のプリント配線板であって、前記ビルドアップ配線層の第２面側にベース板が設けられている。
  9. 請求項８記載のプリント配線板であって、前記ベース板はプリプレグ材または金属板である。
  10. 第１半導体素子が実装されているプリント配線板と、
    前記プリント配線板の一方の面上に搭載される外部の配線板と、
    を有する半導体パッケージであって、
    前記プリント配線板は、
    樹脂絶縁層と導体層とを交互に積層し、第１面および前記第１面と反対側の第２面を有するビルドアップ配線層と、
    前記ビルドアップ配線層の第１面に形成され、電子部品と接続される第１パッドおよび外部の配線板と接続される第２パッドと、
    前記ビルドアップ配線層の第１面を覆うと共に、前記第１パッドを露出するキャビティと前記第２パッドの一部を露出する開口とを具備するモールド樹脂層と、
    前記第２パッドに接するように前記モールド樹脂層の開口内にめっき層により形成される導体ポストと、
    を備え、
    前記導体ポストの前記第２パッド側と反対側の端面が前記モールド樹脂層の表面から露出し、
    前記導体ポストは無電解めっき層と電解めっき層とからなり、前記第２パッドに向かって縮径するテーパー形状を有しており、
    前記外部の配線板は前記プリント配線板側の面にバンプを備えており、
    前記バンプが前記導体ポストおよび前記第２パッドを介して前記ビルドアップ配線層に接続されている。
  11. 請求項１０記載の半導体パッケージであって、前記第１半導体素子が前記キャビティ内に配置され、前記プリント配線板と前記外部の配線板の間に前記第１半導体素子を覆う封止樹脂が充填されている。
  12. 請求項１０記載の半導体パッケージであって、前記外部の配線板に第２半導体素子が実装されている。
JP2015161191A 2015-08-18 2015-08-18 プリント配線板および半導体パッケージ Pending JP2017041500A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015161191A JP2017041500A (ja) 2015-08-18 2015-08-18 プリント配線板および半導体パッケージ
US15/239,865 US20170053878A1 (en) 2015-08-18 2016-08-18 Printed wiring board and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015161191A JP2017041500A (ja) 2015-08-18 2015-08-18 プリント配線板および半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2017041500A true JP2017041500A (ja) 2017-02-23

Family

ID=58158568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015161191A Pending JP2017041500A (ja) 2015-08-18 2015-08-18 プリント配線板および半導体パッケージ

Country Status (2)

Country Link
US (1) US20170053878A1 (ja)
JP (1) JP2017041500A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102408841B1 (ko) * 2015-06-25 2022-06-14 인텔 코포레이션 패키지 온 패키지를 위한 리세싱된 전도성 컨택들을 갖는 집적 회로 구조체들
TWI595812B (zh) * 2016-11-30 2017-08-11 欣興電子股份有限公司 線路板結構及其製作方法
US10256114B2 (en) * 2017-03-23 2019-04-09 Amkor Technology, Inc. Semiconductor device with tiered pillar and manufacturing method thereof
US10332832B2 (en) * 2017-08-07 2019-06-25 General Electric Company Method of manufacturing an electronics package using device-last or device-almost last placement
JP7086702B2 (ja) * 2018-05-08 2022-06-20 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
US11037891B2 (en) * 2018-09-21 2021-06-15 Advanced Semiconductor Engineering, Inc. Device package
TWI701979B (zh) * 2019-05-17 2020-08-11 欣興電子股份有限公司 線路板及其製作方法
KR20220026308A (ko) 2020-08-25 2022-03-04 삼성전자주식회사 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8731980B2 (en) * 2006-07-06 2014-05-20 Google Inc. Low fare search for ticket changes
US9165971B2 (en) * 2010-10-25 2015-10-20 California Institute Of Technology Atomically precise surface engineering for producing imagers
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US20150019592A1 (en) * 2012-03-13 2015-01-15 Kent State University Systems, methods and software for computing reachability in large graphs
US8828807B1 (en) * 2013-07-17 2014-09-09 Infineon Technologies Ag Method of packaging integrated circuits and a molded substrate with non-functional placeholders embedded in a molding compound
JP6210777B2 (ja) * 2013-07-26 2017-10-11 新光電気工業株式会社 バンプ構造、配線基板及び半導体装置並びにバンプ構造の製造方法
JP2015106615A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 プリント配線板、プリント配線板の製造方法
JP2015133342A (ja) * 2014-01-09 2015-07-23 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP6358431B2 (ja) * 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package

Also Published As

Publication number Publication date
US20170053878A1 (en) 2017-02-23

Similar Documents

Publication Publication Date Title
JP2017041500A (ja) プリント配線板および半導体パッケージ
KR101134123B1 (ko) 반도체 장치
US9226382B2 (en) Printed wiring board
US9054082B2 (en) Semiconductor package, semiconductor device, and method for manufacturing semiconductor package
JP4345808B2 (ja) 半導体装置の製造方法
US9627308B2 (en) Wiring substrate
TWI637672B (zh) 在芯片和基板之間的新型端接和連接
US10249561B2 (en) Printed wiring board having embedded pads and method for manufacturing the same
TWI670814B (zh) 單層無芯基板
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP5289832B2 (ja) 半導体装置および半導体装置の製造方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
US11152293B2 (en) Wiring board having two insulating films and hole penetrating therethrough
JP2008218979A (ja) 電子パッケージ及びその製造方法
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
KR20150004749A (ko) 배선 기판 및 그 제조 방법, 반도체 패키지
JP2017038044A (ja) 配線基板及びその製造方法と電子部品装置
JP2016039290A (ja) プリント配線板および半導体パッケージ
US10874018B2 (en) Printed wiring board having embedded pads and method for manufacturing the same
US20160044783A1 (en) Printed wiring board, method for manufacturing the same and semiconductor package
JP5176676B2 (ja) 部品内蔵基板の製造方法
JP2017063102A (ja) プリント配線板およびその製造方法
JP7247046B2 (ja) 配線基板及び配線基板の製造方法
JP6397313B2 (ja) プリント配線板および半導体パッケージ
JP2017103426A (ja) 半導体パッケージおよびパッケージ・オン・パッケージ