Nothing Special   »   [go: up one dir, main page]

JP2008218979A - 電子パッケージ及びその製造方法 - Google Patents

電子パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2008218979A
JP2008218979A JP2008000731A JP2008000731A JP2008218979A JP 2008218979 A JP2008218979 A JP 2008218979A JP 2008000731 A JP2008000731 A JP 2008000731A JP 2008000731 A JP2008000731 A JP 2008000731A JP 2008218979 A JP2008218979 A JP 2008218979A
Authority
JP
Japan
Prior art keywords
chip
pcb
electronic package
insulating material
build
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008000731A
Other languages
English (en)
Other versions
JP4830120B2 (ja
Inventor
Joon-Seok Kang
カン ジョーン−ソク
Sung Yi
イー サン
Jae-Cheon Doh
ドー ジェ−チェオン
Suk-Youn Hong
ホン スク−ヨン
Sun-Kyong Kim
キム サン−キョン
Jong-Hwan Baek
ベク ジョン−ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2008218979A publication Critical patent/JP2008218979A/ja
Application granted granted Critical
Publication of JP4830120B2 publication Critical patent/JP4830120B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】半導体チップの実装過程において安定したハンドリングが可能であり、チップの封入のための別途の工程が不要であって、高密度及び信頼性に優れたＳＩＰを実現することができる電子パッケージ及びその製造方法を提供する。
【解決手段】本発明に係る電子パッケージの製造方法は、一面に第１チップ（ｃｈｉｐ）が実装された印刷回路基板を提供するステップと、一面に電気接点が形成された第２チップの他面を印刷回路基板の他面に接合するステップと、印刷回路基板の他面に絶縁材をコーティングして第２チップを封入するステップと、絶縁材を穿孔して電気接点と電気的に接続する第１ビア（ｖｉａ）を加工するステップと、を含むことを特徴とする。
【選択図】図２

Description

本発明は、電子パッケージ及びその製造方法に関する。
電子パッケージは、電子製品で用いられるデバイスを効率的に包装する技術であって、一つずつ切断された半導体チップを基板に接着し、電気的に接続させてモジュール化するチップパッケージング技術を含み、初期の挿入型パッケージ技術からサイズが小さくて電気的性能に優れた表面実装用パッケージ技術を経て、最近では高密度の実装技術、周辺実装技術を適用してＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）のような面実装形態の微小、軽量化の傾向に急速に発展している。
現在のＣＳＰには、フリップチップ工法が適用され、チップ間またはチップと基板との間の電気的接続のためにバンプボール技術が必須に用いられている。このようなバンプボール技術は、チップパッドとの連結部で熱応力などによる疲労亀裂（ｓｏｌｄｅｒ ｆａｔｉｇｕｅ ｆａｉｌｕｒｅ）が発生して信頼度に問題があり、バンプボールの微細化の限界からパッケージのＩ／Ｏ数が制限されるという問題を惹起起こしている実状である。
最近の電子部品産業においては、チップのＩ／Ｏ数が持続的に急増しており、これにより、チップを用いて製造される電子パッケージはさらに多機能化、複合化する傾向を見せている。前述の例に関連して、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージにソルダバンプ（Ｓｏｌｄｅｒ Ｂｕｍｐ）を用いずに、チップの電極パッドをチップスケールのそのままパッケージングすることによりＩ／Ｏ数の制限を受けなくなり、ソルダバンプ（Ｓｏｌｄｅｒ Ｂｕｍｐ）の使用から発生し得る疲労亀裂（Ｓｏｌｄｅｒ ｆａｔｉｇｕｅ）による製品の信頼度低下の問題を解決できる方法が開発されている。
一例として、図１に示すように、チップ上部の電気接点パターンから金属層をビルドアップして行く、いわゆる「ビルドアップ技術」が開発された。しかし、ビルドアップ技術の場合にも、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）などのパッケージ構造を形成する過程でパッケージの全体サイズが大きくなるという問題がある。すなわち、複数のチップを用いるパッケージの場合には、それぞれのチップを水平整列方式で実装することになるため、全体セット（ｓｅｔ）上のパターンサイズを最小化するのに困難がある。
また、ソルダバンプを使用しない従来のフリップチップＢＧＡパッケージの場合は、高密度のＩ／Ｏパッドを有するチップをパッケージングすることができ、バンプボールを使用しないため、それが原因で発生された疲労亀裂の問題が発生しないという利点がある反面、パッケージに実装されたチップをモルディングするための別途の工程を必ず要し、各レイヤごとに接着層を追加構成しなくてはならないため、工程が非常に複雑であり、モルディング材（Ｍｏｌｄ Ｍａｔｅｒｉａｌ）、接着剤（ａｄｈｅｓｉｖｅ）、導電体材料、及びポリイミド（ｐｏｌｙｉｍｉｄｅ）のような絶縁材など、多様な材料が用いられるため、各材料間のＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）の差、及び、材料の相違による剥離（ｄｅｌａｍｉｎａｔｉｏｎ）の問題などが発生するおそれもあり、また、既に素子が実装されているＰＣＢ基板の場合には適用することができないパッケージ方法という限界がある。
こうした従来技術の問題点に鑑み、本発明は、素子が実装されている印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、以下ＰＣＢともいう）上に高密度の半導体チップを実装してチップオンチップ（ＣＯＣ：ｃｈｉｐ ｏｎ ｃｈｉｐ）パッケージを構成し、ここにビルドアップ技術を適用した電子パッケージ及びその製造方法を提供することにその目的がある。
本発明の一実施形態によれば、一面に第１チップが実装されたＰＣＢを提供するステップと、一面に電気接点が形成された第２チップの他面をＰＣＢの他面に接合するステップと、ＰＣＢの他面に絶縁材をコーティングして第２チップを封入するステップと、絶縁材を穿孔して電気接点と電気的に接続する第１ビアを加工するステップと、を含む電子パッケージの製造方法が提供される。
加工ステップの以後に、絶縁材にビルドアップ層を積層し、ビルドアップ層を穿孔して第１ビアと電気的に接続する第２ビアを加工するビルドアップステップをさらに含むことができる。ビルドアップ層は複数積層され、第２ビアは複数のビルドアップ層に各々加工されてもよい。
ビルドアップステップの以後に、ビルドアップ層の表面に第２ビアと電気的に接続する導電性バンプを形成するステップをさらに含むことができる。絶縁材とビルドアップ層とは、同一材質からなることが好ましい。
提供ステップは、ＰＣＢの一面に第１チップを実装して電気的に接続するステップと、ＰＣＢの一面にモルディング材をコーティングして第１チップをモルディングするステップと、を含むことができ、接合ステップは、第２チップとＰＣＢとの間に接着剤を介在して第２チップをＰＣＢに接着させるステップを含むことができ、封入ステップは、第２チップをカバーするようにＰＣＢに液状の樹脂を塗布して焼成させるステップを含むことができる。
加工ステップは、電気接点が露出するように絶縁材をドリリングしてビアホール（ｖｉａ ｈｏｌｅ）を穿孔するステップと、ビアホールの表面をメッキして第１ビアを形成するステップと、を含むことができる。
また、本発明の他の実施形態によれば、ＰＣＢと、ＰＣＢの一面に実装される第１チップと、ＰＣＢの一面に積層され、第１チップを封入するモルディング材と、一面がＰＣＢの他面に接合され、他面に電気接点が形成された第２チップと、ＰＣＢの他面に積層され、第２チップを封入する絶縁材と、絶縁材の表面に形成される第１ランド部及び絶縁材に挿入されて第１ランド部と電気接点とを電気的に接続させる第１貫通部を備えた第１ビア（ｖｉａ）と、を含む電子パッケージが提供される。
一方、絶縁材に積層されるビルドアップ層と、ビルドアップ層を貫通して第１ビアと電気的に接続する第２ビアとをさらに含むことができる。ビルドアップ層は複数積層され、第２ビアは複数のビルドアップ層に各々加工されて互いに電気的に接続するように複数形成されてもよい。
複数の第２ビアは、互いに離隔して複数のビルドアップ層を各々貫通する複数の第２貫通部と、複数のビルドアップ層の表面に各々形成され、第２貫通部と電気的に接続する複数の第２ランド部と、を含むことができる。
ビルドアップ層の表面に形成され、第２ビアと電気的に接続する導電性バンプをさらに含むことができる。絶縁材とビルドアップ層とは、同一材質からなることがよい。
第１チップと第２チップとは、第１ビアを通して互いに電気的に接続することができる。第１貫通部は、電気接点が露出するように絶縁材をドリリングしてビアホールを形成し、ビアホールの表面をメッキすることから形成されることができる。
前述した以外の他の実施形態、特徴、利点が以下の図面、本発明の特許請求の範囲、及び発明の詳細な説明から明確になるだろう。
本発明の好ましい実施例によれば、素子が実装されているＰＣＢ上に高密度Ｉ／Ｏの半導体チップをさらに積層してチップ間の電気的接続が具現されたＣＯＣパッケージを構成し、ソルダバンプに代えてビルドアップ技術を適用することにより、半導体チップの実装過程における安定したハンドリングが可能であり、チップの封入のための別途の工程が不要であり、高密度及び信頼性に優れたＳＩＰを実現することができる。
また、半導体チップの封入材料とビルドアップ材料とを同種の材質にすることにより、チップの封入のために別途の工程を進行する必要がなく、工程が単純化され原価低減及び収率向上に寄与し、ＣＴＥの差及び材料の相違による剥離問題などを防止できる。
以下、本発明に係る印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明することに当たって、同一かつ対応する構成要素は、同一の図面符号を付し、これに対する重複説明は省略する。
図２は、本発明の好ましい一実施例に係る電子パッケージの製造方法を示すフローチャートであり、図３Ａ〜図３Ｎは、本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 図３Ａ〜図３Ｎを参照すると、ＰＣＢ１０、接着剤１１、第１チップ１２、電気接点１３ａ，１３ｂ、第２チップ１４、第１ビア１５、第１ビアホール１５ａ、第１貫通部１５ｂ、第１ランド部１５ｃ、第２ビア１６、第２ビアホール１６ａ、第２貫通部１６ｂ、第２ランド部１６ｃ、絶縁材２０、モルディング材２２、ビルドアップ層３０，３０ａ，３０ｂ，３０ｃ、バンプ３２が示されている。
本実施例は、一面に第１チップ１２が既に実装されているＰＣＢ１０の他面に高密度Ｉ／Ｏの第２チップ１４を接着した後、ビルドアップ技術を適用してチップ間の電気的接続 及び第１チップ１２と第２チップ１４とに対する電気的接続を具現することによりソルダバンプを用いずに、より簡単な工程で高い信頼性が確保できる電子パッケージを提供する。
すなわち、本実施例によれば、既に第１チップ１２が実装されているＰＣＢ１０の他面に高密度Ｉ／Ｏの第２チップ１４を接着しパッケージングすることにより、第２チップ１４の実装過程をより安定的にハンドリングすることができ、第２チップ１４に対する封入 材料とビルドアップ層３０の材料とを、後述するように、同一の材料にすることで、チップの封入のために別途の工程を導入する必要がなく、工程が簡単である。
すなわち、本実施例により電子パッケージを製造するためには、先ず、ステップ１００で、一面に第１チップ１２が実装されたＰＣＢ１０を提供し、ステップ１１０で、ＰＣＢ１０の他面、すなわち第１チップが実装されていない方の面に第２チップ１４を接合する。接合工程は、図３Ａに示すように、接着剤１１を介在してチップをＰＣＢ１０に接着させる工程でなされる。それにより、低価で迅速にチップをＰＣＢ１０に接合することができるようになる。
第１チップ１２が実装されたＰＣＢ１０は、ステップ１０２で、ＰＣＢ１０の一面に第１チップ１２を実装して電気的に接続させた後、ステップ１０４で、ＥＭＣ（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）などのモルディング材２２でコーティングすることにより提供できる。図３Ａ〜図３Ｎには、第１チップ１２の電気接点１３ａがワイヤーポンディン（ｗｉｒｅ ｂｏｎｄｉｎｇ）によりＰＣＢ１０に電気的に接続された状態が示されているが、第１チップ１２の電気的接続方法及びモルディング方法が本実施例に限定されるものではない。
第２チップ１４の一面には電気接点１３ｂが形成されており、後述するように、ビルドアップ技術を適用して電気接点１３ｂに対する電気的接続を具現するために、図３Ａのように、電気接点１３ｂが形成された面が露出するように、すなわち電気接点１３ｂが形成されなかった面をＰＣＢ１０に接合する。
このように第１チップ１２が実装されたＰＣＢ１０の他面に第２チップ１４を実装することにより、複数のチップが実装された電子パッケージが製造される。第１チップ１２と第２チップ１４とは、ＰＣＢを通して電気的に接続することができ、より具体的には後述するビルドアップ工程の進行に伴い、第２チップ１４のように、ビア１５，１６を通して直接電気接点からの電気的接続が具現されるか、または第１チップ１２のように、ＰＣＢ１０を通して電気的接続が具現されることができる。
第２チップ１４が接合された状態で、ステップ１２０で、図３Ｃのように、ＰＣＢ１０に絶縁材２０をコーティングして積層されたチップを、絶縁材２０内に収容させてカバーする封入（ｅｎｃａｐｓｕｌａｔｉｎｇ）工程を進行する。
本実施例では、ＰＣＢの他面に一つの半導体チップが実装された状態を例にあげて説明したが、パッケージの設計に応じて二つ以上のチップを積層したり、水平整列方式で実装した後に封入してパッケージングすることができる。
封入工程は、図３Ｂのように、ＰＣＢ１０上に液状のポリイミドレジンを塗布して積層されたチップをカバーし、これを焼成させる工程で行われる。後述するように、絶縁材にビアホールを穿孔して電気的接続通路を形成するビルドアップ工程を進行するためには、封入された第２チップ１４上に所定厚さの絶縁層が形成されていなくてはならないが、本実施例のように、液状のポリイミドレジンを塗布した後に硬化させる場合には、チップの封入と最初の絶縁層の形成が同時に行われるので、工程が簡単になる効果がある。
絶縁材２０が硬化した後には、ステップ１３０で、ビルドアップ技術を適用して第２チップ１４の電気接点１３ｂの位置に対応する第１ビア１５を加工する。第１ビア１５の加工は、ステップ１３２で、図３Ｃのように、電気接点１３ｂが露出するようにレーザー（ｌａｓｅｒ）ドリルなどを用いて絶縁材２０を穿孔し、ステップ１３４で、図３Ｄのように、第１ビアホール１５ａの表面にＣｕスパッタリングや、導電性ペースト充填などの工程を適用してメッキ層を形成する。第１ビア１５を通して第１チップ１２との電気的接続も具現することになるため、第１ビアホール１５ａは第２チップ１４の電気接点１３ｂだけでなく、第１チップ１２が電気的に接続しているＰＣＢ１０上の接点１３ｃも露出するように穿孔される方が良い。
これにより、内蔵された第２チップ１４の電気接点１３ｂが外部と電気的に接続できるようになる。ビアホールの穿孔に用いられるドリリング工程及びビアホールを電気的に導通させるためのメッキ工程が前述した実施例に限定されないことは勿論である。
図３Ｄに示すように、絶縁材２０に第１ビアホール１５ａを穿孔し、その表面をメッキして第１ビア１５を形成する場合、第１ビア１５は、絶縁材２０を貫通して第２チップ１４の電気接点１３ｂとの電気的接続通路になる部分と、それに連結され絶縁材２０の表面に一部積層される部分とで構成され、以下前者を貫通部、後者をランド部と呼ぶ。すなわち、第１ビア１５は、第１ビアホール１５ａ、第１貫通部１５ｂ、第１ランド部１５ｃで構成される。
次に、必要により、ビルドアップ工程を続けて行い、半導体チップとの電気的接続通路を形成する。ビルドアップ層３０の積層回数及びビアホールの加工は、電子パッケージの設計に応じて変わることができる。図３Ａ〜図３Ｎは、総三つのビルドアップ層３０を積層し、ソルダボルバンプを結合した例を示す図面である。
すなわち、図３Ｅのように、絶縁材２０に第１のビルドアップ層３０ａを積層する。ビルドアップ層３０ａは、絶縁性材質からなり、絶縁材２０と同一材料の液状ポリイミドを塗布して硬化したり、ポリイミドフィルムを積層したりして具現することができる。
ビルドアップ層３０を絶縁材２０と同一材料にする場合には、チップの封入工程とビルドアップ層３０の積層工程、すなわちビルドアップ工程とを同一プロセスから共に形成することができるため、加工性に優れて、費用が安く、チップから発生する熱による電子パッケージの収縮、膨張が絶縁材２０とビルドアップ層３０とにおいて相違しないため、熱応力によるエラーを防できる。したがって、本実施例に係る絶縁材２０及びビルドアップ層３０においての同一材質とは、単に同じ材料だけでなく、加工性、費用、熱による収縮、膨張程度などにおいて同じ性質を有する「同種の材料」を含む概念である。
次に、ステップ１４０で、図３Ｆのように、第１ビア１５の位置で第１のビルドアップ層３０ａをドリリングして第２ビアホール１６ａを穿孔し、図３Ｇのように、第２ビアホール１６ａの内面をメッキして第２ビア１６を形成する。第２ビア１６も第１ビア１５のように、第２ビアホール１６ａ、第２ランド部１６ｃ、第２貫通部１６ｂで構成され、図３Ｇに示されているように、第１ランド部１５ｃを露出させるために第２ビアホール１６ａを穿孔することにより、第２貫通部１６ｂが第１ランド部１５ｃと電気的に接続する。これにより、ＰＣＢ１０及び半導体チップ１４の電気接点１３ｂ，１３ｃからの電気的接続通路が具現される。
図３Ａ〜図３Ｎ 、三つのビルドアップ層３０を積層するビルドアップ工程の例であって、第１のビルドアップ工程を３回繰り返す。すなわち、図３Ｈのように、第２のビルドアップ層３０ｂを積層し、図３Ｉのように、第１のビルドアップ層３０ａの第２ビア１６の位置で第２ビアホール１６ａを穿孔した後、図３Ｊのように、穿孔された第２ビアホール１６ａをメッキして第２ビア１６が第２のビルドアップ層３０ｂまでさらに連結されるようにする。
このような工程を第３のビルドアップ層３０ｃの場合にも繰り返し、図３Ｋのように、第３のビルドアップ層３０ｃを積層し、図３Ｌのように、第２のビルドアップ層３０ｂの第２ビア１６の位置で第２ビアホール１６ａを穿孔した後、図３Ｍのように、穿孔された第２ビアホール１６ａをメッキして第２ビア１６が第３のビルドアップ層３０ｃまでさらに連結されるようにする。
前述したごとく、ビルドアップ工程は、電子パッケージの設計に応じて必要な回数だけ複数進行し、これにより、ビルドアップ層３０が複数積層され、各ビルドアップ層３０に第２ビア１６が加工されて電気的接続通路を具現する。第２ビア１６の電気的接続は第１ビア１５との電気的接続と同様に、第ｎのビルドアップ層の第２ランド部１６ｃと、第（ｎ＋１）のビルドアップ層の第２貫通部１６ｂとが互いに連結されるようにすることで具現できる。
ビルドアップ工程が済んだら、ステップ１５０で、図３Ｎのように、ビルドアップ層３０の表面に形成された第２ランド部１６ｃにソルダボールなどの導電性バンプを結合して電子パッケージと外部装置との電気的接続のための接点を形成する。
図４は、本発明の好ましい一実施例に係る電子パッケージを示す断面図である。図４を参照すると、ＰＣＢ１０、接着剤１１、第１チップ１２、電気接点１３ａ，１３ｂ、第２チップ１４、第１ビア１５、第１貫通部１５ｂ、第１ランド部１５ｃ、第２ビア１６、第２貫通部１６ｂ、第２ランド部１６ｃ、絶縁材２０、モルディング材２２、ビルドアップ層３０、バンプ３２が示されている。
本実施例に係る電子パッケージは、素子が既に実装されているＰＣＢに接着剤を用いて高密度Ｉ／Ｏチップを接合させることにより電気的接続を具現した構造であって、内蔵されたチップからの電気的接続通路は、チップ上部の電気接点からビルドアップ技術を適用して形成し、ビルドアップ層の最上部にはパッケージのＳＭＴ（ｓｕｒｆａｃｅ ｍｏｕｎｔ ｔｅｃｈｎｏｌｏｇｙ）実装のためにバンプが結合される。
すなわち、ＰＣＢまたは半導体チップからの電気的接続通路を、電気接点１３ｂ，１３ｃからビルドアップ工程を行うことで具現するので、より微細なピッチの具現が可能である。例えば、従来のバンプボールの技術を適用して、１００μｍ程度のピッチが具現できたとしたら、本実施例に係るビルドアップ技術を適用すると、３０μｍ程度のピッチを具現できるので、微細ピッチの具現及びこれによるパッケージの小型化に寄与することができる。
図４に示すように、本実施例に係る電子パッケージは、一面に既に第１チップが実装・モルディングされているＰＣＢ１０の他面に、第２チップ１４を接合し絶縁材で封入して製造するので、第２チップのパッケージング過程で、より安定したハンドリングが可能である。
前述したように、ＰＣＢ１０の一面には既に第１チップ１２が実装され、モルディング材２２でモルディングされているので、ＰＣＢ１０の他面に第２チップ１４を接合しビルドアップ工程を進行する際に、パッケージのハンドリングがより安定にできる。
ＰＣＢ１０の他面に第２チップ１４を接合する工程は、接着剤１１を用いることにより低価で迅速に進行することができる。ＰＣＢ１０上に接合される第２チップ１４は電気接点１３ｂが露出するようにすることで、ビルドアップ工程による電気的接続通路の具現を可能にさせる。
ＰＣＢ１０の他面に接合された第２チップ１４は、液状のポリイミドレジンを塗布するなど、絶縁材２０を用いて封入する。半導体チップのモルディングはＥＭＣ（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）などの既存のモルディング材で封入することもでき、ビルドアップ層３０の材質と同一のポリイミドレジンなどを用いると、チップ封入工程とビルドアップ工程とを同一のプロセスで進行することができるため、工程が単純で、材料間の物性差によるパッケージのエラーを防止することができる。
第２チップ１４をその内部に収容して封入する絶縁材２０には、第１ビア１５が貫挿されてＰＣＢ１０及び第２チップ１４との電気的接続通路を構成する。第１ビア１５は、絶縁材２０の表面に形成される第１ランド部１５ｃと、絶縁材２０に挿入される第１貫通部１５ｂで構成され、図３Ａ〜図３Ｎで述べたように、第１貫通部１５ｂは、電気接点１３ｂ，１３ｃが露出するように絶縁材２０をドリリングしてビアホールを穿孔し、ビアホールの表面をメッキすることにより形成される。これにより、第１ビア１５が絶縁材２０に貫挿された形態でチップとの電気的接続通路を具現することになる。また、このように形成された第１ビア１５を通して、ＰＣＢ１０の一面に実装された第１チップ１２とＰＣＢ１０の他面に接合された第２チップ１４も電気的に接続することになる。
本実施例に係るビルドアップ工法を適用すれば、絶縁材２０にはビルドアップ層３０が一つまたは複数積層され、ビルドアップ層３０には第１ビア１５と電気的に接続する第２ビア１６が貫挿される。第２ビア１６は、各ビルドアップ層３０に形成され、ＰＣＢ１０及び第２チップ１４の電気接点１３ｂ，１３ｃからの電気的接続通路を形成する役割をする。
第２ビア１６も第１ビア１５と同様に、ビルドアップ層３０に貫挿された第２貫通部１６ｂとビルドアップ層３０の表面に積層された第２ランド部１６ｃで構成され、各ビルドアップ層３０に形成される複数の第２ビア１６は、図４に示されているように、ある一つ層の第２貫通部１６ｂとそれに隣接した層の第２ランド部１６ｃとが互いに電気的に接続する構造で形成される。これは電気接点１３ｂ，１３ｃからの電気的通路を具現するためにビルドアップ工程を適用することに伴って形成される構造であって、必ずしも貫通部とランド部とが接する形態で形成されることではなく、必要により、貫通部どうし連通されるようにする、いわゆる「スタックビア（ｓｔａｃｋ ｖｉａ）」構造または積層された全体ビルドアップ層３０を貫通するスルーホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）構造で電気的通路が具現できることは勿論である。
ビルドアップ工程が済んだら、電子パッケージを外部装置にＳＭＴ実装などを通して連結させるために、ビルドアップ層３０の表面にソルダボールなどの導電性バンプを結合する。導電性バンプは、ビルドアップ層３０に形成された第２ビア１６と電気的に接続され、電子パッケージと外部装置との間の電気的接続のための接点になる。
前述した実施例の以外の多くの実施例が本発明の特許請求の範囲内に存在する。
従来技術に係るビルドアップ技術が適用された電子パッケージを示す概念図である。 本発明の好ましい一実施例に係る電子パッケージの製造方法を示すフローチャートである。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージの製造工程を示す工程図である。 本発明の好ましい一実施例に係る電子パッケージを示した断面図である。
符号の説明
１０：ＰＣＢ
１１：接着剤
１２：第１チップ
１３ａ，１３ｂ：電気接点
１４：第２チップ
１５：第１ビア
１５ａ：第１ビアホール
１５ｂ：第１貫通部
１５ｃ：第１ランド部
１６：第２ビア
１６ａ：第２ビアホール
１６ｂ：第２貫通部
１６ｃ：第２ランド部
２０：絶縁材
２２：モルディング材
３０，３０ａ，３０ｂ，３０ｃ：ビルドアップ層
３２：バンプ

Claims (17)

  1. 一面に第１チップが実装された印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、以下ＰＣＢともいう）を提供するステップと、
    一面に電気接点が形成された第２チップの他面を前記ＰＣＢの他面に接合するステップと、
    前記ＰＣＢの他面に絶縁材をコーティングして前記第２チップを封入する（ｅｎｃａｐｓｕｌａｔｉｎｇ）ステップと、
    前記絶縁材を穿孔して前記電気接点と電気的に接続する第１ビアを加工するステップと、
    を含む電子パッケージの製造方法。
  2. 前記加工ステップの以後に、
    前記絶縁材にビルドアップ層を積層し、前記ビルドアップ層を穿孔して前記第１ビアと電気的に接続する第２ビアを加工するビルドアップステップをさらに含む請求項１に記載の電子パッケージの製造方法。
  3. 前記ビルドアップ層が複数積層され、前記第２ビアは複数の前記ビルドアップ層に各々加工されることを特徴とする請求項２に記載の電子パッケージの製造方法。
  4. 前記ビルドアップステップの以後に、
    前記ビルドアップ層の表面に前記第２ビアと電気的に接続する導電性バンプを形成するステップをさらに含む請求項２に記載の電子パッケージの製造方法。
  5. 前記絶縁材と前記ビルドアップ層とが、同一材質からなることを特徴とする請求項２に記載の電子パッケージの製造方法。
  6. 前記提供ステップが、
    前記ＰＣＢの一面に前記第１チップを実装して電気的に接続させるステップと、
    前記ＰＣＢの一面にモルディング材をコーティングして前記第１チップをモルディング（ｍｏｄｌｉｎｇ）するステップと、
    を含むことを特徴とする請求項１に記載の電子パッケージの製造方法。
  7. 前記接合ステップが、前記第２チップと前記ＰＣＢとの間に接着剤を介在して前記第２チップを前記ＰＣＢに接着させるステップを含むことを特徴とする請求項１に記載の電子パッケージの製造方法。
  8. 前記封入ステップが、前記第２チップをカバーするように前記ＰＣＢに液状の樹脂を塗布して焼成させるステップを含むことを特徴とする請求項１に記載の電子パッケージの製造方法。
  9. 前記加工ステップが、
    前記電気接点が露出するように前記絶縁材をドリリングしてビアホールを穿孔するステップと、
    前記ビアホールの表面をメッキして前記第１ビアを形成するステップと、
    を含むことを特徴とする請求項１に記載の電子パッケージの製造方法。
  10. ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）と、
    前記ＰＣＢの一面に実装される第１チップと、
    前記ＰＣＢの一面に積層され、前記第１チップを封入するモルディング材と、
    一面が前記ＰＣＢの他面に接合され、他面に電気接点が形成された第２チップと、
    前記ＰＣＢの他面に積層され、前記第２チップを封入する絶縁材と、
    前記絶縁材の表面に形成される第１ランド部及び、前記絶縁材に挿入されて前記第１ランド部と前記電気接点とを電気的に接続する第１貫通部を備えた第１ビアと、
    を含む電子パッケージ。
  11. 前記絶縁材に積層されるビルドアップ層と、
    前記ビルドアップ層を貫通して前記第１ビアと電気的に接続する第２ビアと、
    をさらに含む請求項１０に記載の電子パッケージ。
  12. 前記ビルドアップ層が複数積層され、前記第２ビアは複数の前記ビルドアップ層に各々加工されて互いに電気的に接続するように複数形成されることを特徴とする請求項１１に記載の電子パッケージ。
  13. 複数の前記第２ビアは、互いに離隔して複数の前記ビルドアップ層を各々貫通する複数の第２貫通部と、
    複数の前記ビルドアップ層の表面に各々形成されて前記第２貫通部と電気的に接続する複数の第２ランド部と、
    を含むことを特徴とする請求項１２に記載の電子パッケージ。
  14. 前記ビルドアップ層の表面に形成され、前記第２ビアと電気的に接続する導電性バンプ（ｂｕｍｐ）をさらに含む請求項１１に記載の電子パッケージ。
  15. 前記絶縁材と前記ビルドアップ層とが、同一材質からなることを特徴とする請求項１１に記載の電子パッケージ。
  16. 前記第１チップと前記第２チップとが、前記第１ビアを通して互いに電気的に接続することを特徴とする請求項１０に記載の電子パッケージ。
  17. 前記第１貫通部が、前記電気接点が露出するように前記絶縁材をドリリングしビアホールを形成して、前記ビアホールの表面をメッキすることにより形成されることを特徴とする請求項１０に記載の電子パッケージ。
JP2008000731A 2007-03-02 2008-01-07 電子パッケージ及びその製造方法 Expired - Fee Related JP4830120B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070020937A KR100851072B1 (ko) 2007-03-02 2007-03-02 전자 패키지 및 그 제조방법
KR10-2007-0020937 2007-03-02

Publications (2)

Publication Number Publication Date
JP2008218979A true JP2008218979A (ja) 2008-09-18
JP4830120B2 JP4830120B2 (ja) 2011-12-07

Family

ID=39732486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008000731A Expired - Fee Related JP4830120B2 (ja) 2007-03-02 2008-01-07 電子パッケージ及びその製造方法

Country Status (3)

Country Link
US (1) US20080211083A1 (ja)
JP (1) JP4830120B2 (ja)
KR (1) KR100851072B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5147755B2 (ja) * 2009-02-20 2013-02-20 新光電気工業株式会社 半導体装置及びその製造方法
US8097956B2 (en) 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
KR101109214B1 (ko) 2009-12-28 2012-01-30 삼성전기주식회사 패키지 기판 및 그 제조방법
US8421245B2 (en) 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
KR20130007371A (ko) * 2011-07-01 2013-01-18 삼성전자주식회사 반도체 패키지
WO2013095444A1 (en) 2011-12-21 2013-06-27 Intel Corporation Packaged semiconductor die and cte-engineering die pair
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
TWI596715B (zh) * 2014-09-12 2017-08-21 矽品精密工業股份有限公司 半導體封裝件及其製法
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
US10297575B2 (en) 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
TWI624016B (zh) * 2017-08-16 2018-05-11 矽品精密工業股份有限公司 電子封裝件及其製法
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
KR20210047457A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 팬-아웃 타입 반도체 패키지 및 그의 제조 방법
KR20220014075A (ko) 2020-07-28 2022-02-04 삼성전자주식회사 반도체 패키지
US11638359B2 (en) 2021-05-05 2023-04-25 Toyota Motor Engineering & Manufacturing North America, Inc. Low profile power module package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677398A (ja) * 1992-07-02 1994-03-18 Motorola Inc オーバモールド形半導体装置及びその製造方法
JP2004193274A (ja) * 2002-12-10 2004-07-08 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2005150344A (ja) * 2003-11-14 2005-06-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2006237337A (ja) * 2005-02-25 2006-09-07 Cmk Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5438216A (en) * 1992-08-31 1995-08-01 Motorola, Inc. Light erasable multichip module
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6680529B2 (en) * 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
KR20050073678A (ko) * 2004-01-09 2005-07-18 주식회사 하이닉스반도체 비지에이 타입 패키지의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677398A (ja) * 1992-07-02 1994-03-18 Motorola Inc オーバモールド形半導体装置及びその製造方法
JP2004193274A (ja) * 2002-12-10 2004-07-08 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2005150344A (ja) * 2003-11-14 2005-06-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2006237337A (ja) * 2005-02-25 2006-09-07 Cmk Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4830120B2 (ja) 2011-12-07
US20080211083A1 (en) 2008-09-04
KR100851072B1 (ko) 2008-08-12

Similar Documents

Publication Publication Date Title
JP4830120B2 (ja) 電子パッケージ及びその製造方法
US10212818B2 (en) Methods and apparatus for a substrate core layer
JP4361826B2 (ja) 半導体装置
US6518089B2 (en) Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
JP4899604B2 (ja) 三次元半導体パッケージ製造方法
JP6687343B2 (ja) 埋め込み型半導体デバイスパッケージのための電気的相互接続構造体およびその製造方法
US8580608B2 (en) Fabrication method of package structure having embedded semiconductor component
JP3277997B2 (ja) ボールグリッドアレイパッケージとその製造方法
KR101837511B1 (ko) 반도체 패키지 및 그 제조방법
CN104051395A (zh) 芯片堆叠封装及其方法
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
JP2016207957A (ja) 配線基板及び配線基板の製造方法
KR20100009941A (ko) 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
JP2009141169A (ja) 半導体装置
JP2011071315A (ja) 配線基板及び配線基板の製造方法
JP2003318327A (ja) プリント配線板および積層パッケージ
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
JP5184497B2 (ja) 電子部品内装型プリント基板及びその製造方法
KR102205195B1 (ko) 반도체 칩 적층 패키지 및 그 제조 방법
WO2016199437A1 (ja) 半導体装置
JP2013098529A (ja) 電子部品埋込み型印刷回路基板及びその製造方法
KR20030085449A (ko) 개량된 플립 칩 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100810

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110823

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110826

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees