Nothing Special   »   [go: up one dir, main page]

JP2016039290A - プリント配線板および半導体パッケージ - Google Patents

プリント配線板および半導体パッケージ Download PDF

Info

Publication number
JP2016039290A
JP2016039290A JP2014162448A JP2014162448A JP2016039290A JP 2016039290 A JP2016039290 A JP 2016039290A JP 2014162448 A JP2014162448 A JP 2014162448A JP 2014162448 A JP2014162448 A JP 2014162448A JP 2016039290 A JP2016039290 A JP 2016039290A
Authority
JP
Japan
Prior art keywords
layer
wiring board
conductor
printed wiring
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014162448A
Other languages
English (en)
Inventor
俊樹 古谷
Toshiki Furuya
俊樹 古谷
俊輔 酒井
Shunsuke Sakai
俊輔 酒井
稲垣　靖
Yasushi Inagaki
靖 稲垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2014162448A priority Critical patent/JP2016039290A/ja
Priority to US14/822,069 priority patent/US20160043024A1/en
Publication of JP2016039290A publication Critical patent/JP2016039290A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】一方の面にファインピッチでパターンが形成できるプリント配線板の両面の接続部における絶縁性向上および十分な量の接合材の確保。【解決手段】第１面Ｆ１および第２面Ｆ２を有する配線導体層２１と、配線導体層２１の第２面Ｆ２上に形成される導体ポスト２５と、第１表面ＳＦ１および第２表面ＳＦ２を有し、第１表面ＳＦ１に第１面Ｆ１が露出するように配線導体層２１を埋め込むと共に、導体ポスト２５の側面を被覆する樹脂絶縁層３０とを備えている。配線導体層２１の第１面Ｆ１が樹脂絶縁層３０の第１表面ＳＦ１よりも凹んでおり、導体ポスト２５の端面２５ａが樹脂絶縁層３０の第２表面ＳＦ２側に露出し、かつ、第２表面ＳＦ２よりも凹んでおり、樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離が、樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離よりも大きい。【選択図】図１

Description

本発明はプリント配線板および半導体パッケージに関する。さらに詳しくは、一方の面に形成される配線導体層から他方の面に延びる導体ポストを有するプリント配線板、および、そのようなプリント配線板を有する半導体パッケージに関する。
従来から、半導体装置のパッケージなどに用いられるプリント配線板では、所望の電気回路を一方の面だけで形成できる場合は、片面だけに半導体素子との接続部を含む配線パターンが形成され、他方の面には、マザーボードなどへの接続用の接続部だけが設けられる。たとえば、特許文献１には、絶縁性基板の一方の面上に金属箔がパターニングされた導体回路（導体層）が形成され、この導体回路に向けて絶縁性基板に他方の面側から貫通孔が設けられ、貫通孔内に導電性ペーストが充填されることにより導体ポストが形成され、他方の面から突出する導体ポストの先端部が他の絶縁性基板などとの接続部とされる片面回路基板が開示されている。
特開平１０−１３０２８号公報
近年の半導体素子の高機能化に伴い、半導体素子の電極の配置が狭ピッチ化すると共に、その数も益々増加する傾向にある。このため、プリント配線板にも導体パターンの配線ピッチのファイン化が求められている。特に、一方の面だけに配線パターンを形成するようにしてプリント配線板のコスト削減を図る場合には、所望の回路が１つの面だけで形成できるように、配線パターンのファインピッチ化がより強く求められる。また、このような半導体素子が接続されるプリント配線板では、マザーボードなどとの接続部も狭ピッチ化が求められる。
特許文献１の回路基板では、導体層が絶縁性基板の表面上に形成されているため、配線パターンをファインピッチ化すると、絶縁性基板との接触面積が少なくなって密着性が低下するおそれがある。また、半導体素子の接続部間で接合材が流れて接触し、ショート状態となるおそれもある。また、特許文献１の回路基板は、導体ポストの先端部が絶縁性基板の表面から突出しているので、マザーボードなどに実装されるときに、ハンダなどの接合材の層が導体ポストの先端面に形成されると、接合材が側面にも濡れ拡がることが考えられる。このため、マザーボードへの接続部においても、接続部の狭ピッチ化に伴って接続部間で接合材が接触し、ショート状態となるおそれがある。
本発明の目的は、ファインピッチで配線パターンが形成される場合でも導体層と絶縁層との良好な密着性が保たれ、一方の面における半導体素子などとの接続部においても、他方の面におけるマザーボードなどとの接続部においても隣接する接続部間のショートが抑制され得るプリント配線板、および、そのようなプリント配線板を有する半導体パッケージを提供することである。
本発明のプリント配線板は、第１面および該第１面と反対側の第２面を有する配線導体層と、前記配線導体層の第２面上に形成される導体ポストと、第１表面および該第１表面と反対側の第２表面を有し、前記第１表面側に前記配線導体層の第１面が露出するように前記配線導体層を埋め込むと共に、前記導体ポストの側面を被覆する樹脂絶縁層とを備えている。そして、前記配線導体層の第１面が前記樹脂絶縁層の第１表面よりも凹んでおり、前記導体ポストの前記配線導体層と反対側の端面が前記樹脂絶縁層の第２表面側に露出し、かつ、該第２表面よりも凹んでおり、前記樹脂絶縁層の第２表面から前記導体ポストの端面までの距離が、前記樹脂絶縁層の第１表面から前記配線導体層の第１面までの距離よりも大きくされている。
また、本発明の半導体パッケージは、一方の面に第１半導体素子が実装されているプリント配線板と、該プリント配線板の前記一方の面上に搭載される基板とを有している。そして、前記プリント配線板は、第１面および該第１面と反対側の第２面を有する配線導体層と、前記配線導体層の第２面上に形成される導体ポストと、第１表面および該第１表面と反対側の第２表面を有し、前記第１表面に前記配線導体層の第１面が露出するように前記配線導体層を埋め込むと共に、前記導体ポストの側面を被覆する樹脂絶縁層とを備えており、前記配線導体層の第１面が前記樹脂絶縁層の第１表面よりも凹んでおり、前記導体ポストの前記配線導体層と反対側の端面が前記樹脂絶縁層の第２表面側に露出し、かつ、該第２表面よりも凹んでおり、前記樹脂絶縁層の第２表面から前記導体ポストの端面までの距離が、前記樹脂絶縁層の第１表面から前記配線導体層の第１面までの距離よりも大きくされ、前記基板は前記プリント配線板側の面にバンプを備えており、前記バンプが前記配線導体層に接続されている。
本発明によれば、配線導体層が樹脂絶縁層の第１表面に埋め込まれているので、配線導体層と樹脂絶縁層との接触面が多くなる。このため、配線導体層にファインピッチで配線パターンが形成される場合でも、樹脂絶縁層との密着性が維持され得る。また、配線導体層の第１面および導体ポストの端面が樹脂絶縁層の第１表面および第２表面よりも、それぞれ凹んでいるので、プリント配線板の両側の面それぞれにおいて、接続部間のショートが防止され得る。
本発明の一実施形態のプリント配線板の断面説明図。 図１に示されるプリント配線板の配線導体層および導体ポストの拡大図。 表面保護膜が形成されている図１の配線導体層および導体ポストの断面図。 端面にハンダが塗布されている図１の導体ポストの断面図。 本発明のプリント配線板の導体ポストのレイアウトの一例を示す図。 本発明のプリント配線板の導体ポストのレイアウトの他の例を示す図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の一例の各工程の説明図。 図１に示されるプリント配線板の製造方法の他の例の各工程の説明図。 図１に示されるプリント配線板の製造方法の他の例の各工程の説明図。 図１に示されるプリント配線板の製造方法の他の例の各工程の説明図。 図１に示されるプリント配線板の製造方法の他の例の各工程の説明図。 本発明の一実施形態の半導体パッケージの断面図。 図８Ａに示される半導体パッケージにモールド樹脂が充填されている例を示す断面図。 図８Ｂに示される半導体パッケージに第２半導体素子が実装されている状態を示す断面図。
つぎに、本発明の一実施形態のプリント配線板が図面を参照しながら説明される。本発明の一実施形態のプリント配線板１０（以下、プリント配線板は単に配線板とも称される）は、図１に示されるように、第１面Ｆ１および第１面Ｆ１と反対側の第２面Ｆ２を有する配線導体層２１と、配線導体層２１の第２面Ｆ２上に形成される導体ポスト２５と、第１表面ＳＦ１および第１表面ＳＦ１と反対側の第２表面ＳＦ２を有し、配線導体層２１を第１面Ｆ１が第１表面ＳＦ１側に露出するように埋め込むと共に、導体ポスト２５の側面を被覆する樹脂絶縁層３０とを備えている。本実施形態では、配線導体層２１の第１面Ｆ１が樹脂絶縁層３０の第１表面ＳＦ１よりも凹んでいる。また、導体ポスト２５の配線導体層２１と反対側の端面２５ａが樹脂絶縁層３０の第２表面ＳＦ２側に露出し、かつ、第２表面ＳＦ２よりも凹んでいる。そして、樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離が、樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離よりも大きくされている。
配線導体層２１は、第１面Ｆ１が樹脂絶縁層３０の第１表面ＳＦ１側に露出するように、樹脂絶縁層３０の第１表面ＳＦ１側に全体が埋め込まれている。すなわち、配線導体層２１と樹脂絶縁層３０とは、配線導体層２１の第２面Ｆ２だけではなく、配線導体層２１の側面、具体的には、配線導体層２１に形成されている第１パターン２１ａや第２パターン２１ｂの側面においても接している。このため、第１パターン２１ａや第２パターン２１ｂがファインピッチで形成され、配線導体層２１の第２面Ｆ２の面積が小さくなっても、配線導体層２１と樹脂絶縁層３０との密着性が維持され得る。また、配線導体層２１が樹脂絶縁層３０内に埋め込まれていることによって、配線板１０が薄くされ得る。
配線導体層２１には、前述のように、第１パターン２１ａおよび第２パターン２１ｂが形成されている。本実施形態では、第１パターン２１ａは、樹脂絶縁層３０の第２表面ＳＦ２側で配線板１０と接続される他のプリント配線板（図示せず）などと電気的に接続される配線パターンである。ここで、他のプリント配線板とは、配線板１０が用いられる電子機器などのマザーボードであってよく、または、配線板１０と共に多層配線板を構成する、絶縁層と導体層との積層体であってもよい。また、第２パターン２１ｂは、たとえば半導体素子（図示せず）などが接続される接続パッドであってよい。また、配線導体層２１には、第１および第２パターン２１ａ、２１ｂ以外の配線パターンが形成されていてもよい。たとえば、第２パターン２１ｂに接続される半導体素子の電極のうち外部と電気的に接続されるものは、第２パターン２１ｂと第１パターン２１ａとを接続するように配線導体層２１に形成される配線パターン（図示せず）を介して、第１パターン２１ａおよび導体ポスト２５と電気的に接続される。
図１に示されるように、配線導体層２１の第１パターン２１ａの第２面Ｆ２上には導体ポスト２５が形成されている。導体ポスト２５は、第１パターン２１ａの第２面Ｆ２上から、樹脂絶縁層３０の第２表面ＳＦ２側に向かって延びており、その端面２５ａが樹脂絶縁層３０の第２表面ＳＦ２側に露出している。導体ポスト２５は、たとえば、前述のように、第２パターン２１ｂに接続される図示しない半導体素子の所定の電極と前述の他のプリント配線板などとを電気的に接続する。従って、図示しない半導体素子の電極数に相当する数の導体ポスト２５が、樹脂絶縁層３０の第２表面ＳＦ２の外周に沿ってまたは第２表面ＳＦ２の全面に設けられてもよい。
樹脂絶縁層３０は、配線導体層２１の側面および導体ポスト２５が形成されていない部分の第２面Ｆ２、ならびに、導体ポスト２５の側面を被覆している。樹脂絶縁層３０の第１表面ＳＦ１には配線導体層２１の第１面Ｆ１が露出し、反対側の第２表面ＳＦ２には導体ポスト２５の端面２５ａが露出している。樹脂絶縁層３０の厚さは、特に限定されないが、配線板１０への薄型化の要求に対応しつつ、取扱いが容易な一定の剛性を併せもつ点で、１００〜２００μｍ程度にされるのが好ましい。
樹脂絶縁層３０の材料は、ガラス繊維などの芯材を含まない樹脂組成物であってよく、芯材のない樹脂組成物だけでもよい。樹脂組成物としては、好ましくはエポキシ樹脂が用いられる。また、シリカなどの無機フィラーが３０〜８０重量％含有されているエポキシ樹脂が用いられてもよい。また、樹脂絶縁層３０の材料は、配線板１０の製造時にシート状またはフィルム状で供給されるのに適した樹脂組成物であってよく、或いは、樹脂絶縁層３０がモールド成形により形成される場合に適したモールド成形用の樹脂材料であってよい。モールド成形用の樹脂材料が選択される場合、樹脂絶縁層３０の材料は、熱膨張率が６〜２５ｐｐｍ／℃、かつ、弾性率が５〜３０ＧＰａであることが、成形時に金型内で良好な流動性が得られると共に、成形後に配線導体層２１との界面や、樹脂絶縁層３０の第１表面ＳＦ１側に実装される図示しない半導体素子などとの接合部に過大な応力が生じない点で好ましい。しかしながら、熱膨張率や弾性率が前述の範囲外である材料が樹脂絶縁層３０に用いられてもよい。
図１に示されるように、配線導体層２１の第１面Ｆ１は、樹脂絶縁層３０の第１表面ＳＦ１より第２表面ＳＦ２側に位置しており、第１表面ＳＦ１よりも凹んでいる。このように配線導体層２１が形成されているので、電極が狭ピッチで配置された図示しない半導体素子が、接合材などにより第２パターン２１ｂなどに接続される場合でも、第２パターン２１ｂ間の樹脂絶縁層３０の部分が壁となり、隣接する第２パターン２１ｂ間で接合材などが接触して電気的にショート状態となることが防止され得る。
また、導体ポスト２５の端面２５ａは、樹脂絶縁層３０の第２表面ＳＦ２より第１表面ＳＦ１側に位置しており、第２表面ＳＦ２よりも凹んでいる。このため、導体ポスト２５が図示しない他のプリント配線板などに接続される場合に、導体ポスト２５の端面２５ａ上にハンダなどの接合材層２７（図４参照）が、導体ポスト２５の側面などに濡れ広がることなく形成され得る。また、接合材が溶融しているときは、導体ポスト２５間の樹脂絶縁層３０の部分が壁となり、隣接する導体ポスト２５間で接合材が接触して電気的にショート状態となることが防止され得る。
そして、本実施形態では、樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離が、樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離よりも大きくされており、すなわち、導体ポスト２５の端面２５ａの樹脂絶縁層３０の第２表面ＳＦ２からの凹みの方が、配線導体層２１の第１面Ｆ１の樹脂絶縁層３０の第１表面ＳＦ１からの凹みよりも大きくされている。たとえば、図示しない半導体素子との接続がワイヤボンディングなどにより行われるような場合は、配線導体層２１の第１面Ｆ１上にボンディングに適した材料によるボンディング層（図示せず）がめっき法などにより形成され得る。このボンディング層の形成時に導体ポスト２５の端面２５ａがマスクされていないと、端面２５ａ上にも配線導体層２１の第１面Ｆ１と略同じ厚さのめっき膜が形成される。本実施形態では、導体ポスト２５の端面２５ａ上の凹みの方が配線導体層２１の第１面Ｆ１上の凹みよりも大きくされているので、樹脂絶縁層３０の第１表面ＳＦ１からの凹みが埋まるほど厚いボンディング層が配線導体層２１の第１面Ｆ１上に、形成される場合でも、端面２５ａの第２表面ＳＦ２からの凹みがめっき膜で埋まることは無く、たとえば、接合材層２７（図４参照）を形成するための空間２５ｂ（図３参照）が端面２５ａ上に確保され得る。従って、端面２５ａのマスキングなどを要することなく、めっき法などにより前述のボンディング層が形成され得る。なお、半導体素子が、ワイヤボンディングなどにより配線導体層２１と接続される場合は、ハンダのような流動性の接合材が用いられないので、配線導体層２１の第１面Ｆ１の樹脂絶縁層３０の第１表面ＳＦ１からの凹みが埋められても大きな問題とならない。
配線導体層２１および導体ポスト２５の形成方法は特に限定されないが、好ましくは、金属膜を安価で容易に形成することができる電気めっき法により形成される。また、電気めっき法以外の方法で、たとえば、インクジェット工法等により配線導体層２１が形成されてもよい。また、たとえば、予め、円柱や四角柱の形状の導電性材料からなる導体ピンが形成され、第１パターン２１ａに接続されることにより導体ポスト２５が形成されてもよい。なお、配線導体層２１の第１面Ｆ１は、後述される配線板１０の製造方法においてベース金属箔８１（図６Ｈ参照）がエッチングにより除去されるときに、ベース金属箔８１が全て溶解したあともエッチングが適切な時間継続されることにより、樹脂絶縁層３０の第１表面ＳＦ１よりも凹み得る。また、ベース金属箔８１のエッチング工程において、導体ポスト２５の樹脂絶縁層３０の第２表面ＳＦ２側に露出する面がマスキングされずにエッチング液に晒されることにより、導体ポスト２５の第２表面ＳＦ２側の先端部分がベース金属箔８１と共にエッチングされ、端面２５ａが樹脂絶縁層３０の第２表面ＳＦ２よりも凹み得ると共に、配線導体層２１の第１面Ｆ１の第１表面ＳＦ１からの凹みよりも端面２５ａの第２表面ＳＦ２からの凹みの方が大きくなり得る。
配線導体層２１および導体ポスト２５を構成する材料は特に限定されないが、電気めっきによる形成が容易で、導電性に優れる銅が主に用いられる。しかしながら、配線導体層２１および導体ポスト２５は、銅以外の材料で、たとえば、銅合金、または、導電性材料と樹脂組成物とが混合されてペースト状にされた導電性ペーストなどにより構成されてもよい。
配線導体層２１および導体ポスト２５の各部の寸法の好ましい例が、図２を参照しながら説明される。樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離Ｄ１は、０．１〜５μｍが例示される。距離Ｄ１がこのような長さにされることは、金属箔８１（図６Ｈ参照）が除去された後に継続するエッチングの時間があまり長くならず、かつ、隣接する第２パターン２１ｂ間などで接合材などが接触することが防止され得る点で好ましい。樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離Ｄ２は、３〜１０μｍが例示される。距離Ｄ２がこのような長さにされることは、導体ポスト２５の先端部分のエッチングのためにあまり長い時間がかからず、かつ、端面２５ａ上にハンダなどの接合材層２７（図４参照）が十分な厚さで形成され得る点で好ましい。配線導体層２１の厚さｔ１は、一定の導電性を確保しつつ、電気めっき法において比較的短い時間で配線導体層２１の形成が可能な点で、１０〜２５μｍ程度にされるのが好ましい。導体ポスト２５の高さＨ１は、配線導体層２１と、樹脂絶縁層３０の第２表面ＳＦ２側のマザーボードなどとを接続できる高さであれば、特に限定されないが、５０〜１５０μｍが例示される。導体ポスト２５がこのような高さに形成されると、数多く用いられている１００〜２００μｍ程度の厚さの樹脂絶縁層に適用され得る点で好ましい。しかしながら、樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離Ｄ１、樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離Ｄ２、配線導体層２１の厚さｔ１、および導体ポスト２５の高さＨ１は、それぞれ、前述された範囲を上回る、または下回る距離、厚さ、または高さにされてもよい。
図３に示されるように、配線導体層２１の第１面Ｆ１および導体ポスト２５の端面２５ａには、表面保護膜２８が形成されていてもよい。ここで、「表面保護膜」は、酸化などの腐食に対して配線導体層２１や導体ポスト２５を保護する膜という意味に加えて、たとえばハンダなどの接合材やボンディングワイヤなどとの良好な接合性を得るために第１面Ｆ１や端面２５ａ上に形成される膜という意味も含んでいる。表面保護膜２８としては、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、またはＳｎなどの、複数層または単層からなるめっき金属膜や、有機保護膜（ＯＳＰ）などが例示される。また、表面保護膜２８は、配線導体層２１の第１面Ｆ１と導体ポスト２５の端面２５ａとの両方に形成されてもよく、または、いずれか一方だけに形成されてもよい。また、配線導体層２１の第１面Ｆ１と導体ポスト２５の端面２５ａとで、異なる材料の表面保護膜、たとえば、第１面Ｆ１上に、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕなどの金属膜が形成され、端面２５ａ上にＯＳＰが形成されてもよい。
また、樹脂絶縁層３０の第２表面ＳＦ２よりも凹んでいる導体ポスト２５の端面２５ａ上の空間２５ｂ（図３参照）に、図４に示されるように、接合材層２７が形成されていてもよい。接合材層２７の材料は、導体ポスト２５と、配線板１０が実装される図示しないマザーボードなどとを接合できるものであれば特に限定されないが、好ましくはハンダが用いられる。接合材層２７は、ハンダが用いられる場合、ペースト状のハンダを塗布したり、めっき法を用いたりして形成され得る。しかしながら、接合材層２７の形成方法は、特に限定されず、他のあらゆる方法、たとえば、ハンダボールを搭載してリフローする方法が用いられてもよい。
図４に示される例では、接合材層２７は、樹脂絶縁層３０の第２表面ＳＦ２よりも突出するように形成されている。接合材層２７は、図４に示される例と異なり、樹脂絶縁層３０の第２表面ＳＦ２から突出しないように形成されてもよく、または、図４に示される例よりも多く第２表面ＳＦ２から突出するように形成されてもよい。導体ポスト２５の端面２５ａが第２表面ＳＦ２よりも突出していると、前述のように、端面２５ａ上にハンダなどからなる接合材層２７を形成しようとすると、接合材が溶融状態のときに導体ポスト２５の側面に濡れ広がり易く、隣接する導体ポスト２５の接合材と接触し易い。さらに、ハンダボール（図示せず）などが端面２５ａ上に配されて接合材層が形成される場合、端面２５ａ上でハンダボールが安定し難い。しかしながら、本実施形態では、導体ポスト２５の端面２５ａが樹脂絶縁層３０の第２表面ＳＦ２よりも凹んでいるため、接合材が導体ポスト２５の側面に濡れ広がることは無く、ハンダボールなどが端面２５ａ上に配される場合でも、ハンダボールの一部が凹み内に収まることにより端面２５ａ上で安定し易い。さらに、樹脂絶縁層３０の材料にハンダなどの接合材に対する濡れ性の低いものを用いれば、図４に示されるように接合材層２７が樹脂絶縁層３０の第２表面ＳＦ２よりも突出して形成される場合であっても、溶融状態の接合材が第２表面ＳＦ２に沿って隣接する導体ポスト２５の方に広がることも無い。従って、隣接する導体ポスト２５同士が電気的にショート状態となるリスクが低くされながら、導体ポスト２５の端面２５ａに多くの接合材が供給され得る。
導体ポスト２５は配線導体層２１の第２面Ｆ２上に形成される柱状体であり、通常は円形の平面形状に形成される。しかしながら、導体ポスト２５の平面形状はこれに限定されず、楕円形、正方形、矩形、または、菱形などでもよい。導体ポスト２５が電気めっき法により形成される場合は、めっき時のレジストフィルムの開口部の形状を所望の形状にすることにより、任意の平面形状の導体ポスト２５が形成され得る。
また、図示されていないが、導体ポスト２５の側面には表面粗さを粗くする粗化処理が施されていてもよい。導体ポスト２５の側面が粗化されることにより、所謂アンカー効果が得られ、導体ポスト２５と樹脂絶縁層３０との密着性が向上する。粗化処理の方法は特に限定されず、たとえば、ソフトエッチング処理や、黒化（酸化）−還元処理などが例示される。また、配線導体層２１の側面および導体ポスト２５が形成されている部分以外の第２面Ｆ２にも導体ポスト２５の側面と同様の粗化処理が施されていてもよい。この場合、配線導体層２１と樹脂絶縁層３０との密着性が向上され得る。
図５Ａおよび図５Ｂには、本実施形態の配線板１０の導体ポスト２５の樹脂絶縁層３０の第２面ＳＦ２における配置例が示されている。導体ポスト２５は、図１に示される例では、第２パターン２１ｂが配置されている領域の両側に１つずつ形成されているが、導体ポスト２５が形成される数および形成される位置は図１に示されるものに限定されない。たとえば、図５Ａに示されるように、複数の導体ポスト２５が一方向に並べて形成されてなる導体ポスト列２６が、配線板１０の各辺に沿って２列並置して形成されていてもよい。導体ポスト列２６は３列以上並置されてもよく、たとえば、樹脂絶縁層３０の第２表面ＳＦ２の全面に亘って格子状に形成されてもよい。なお、第２面ＳＦ２において導体ポスト２５が配置される位置に対応する位置の樹脂絶縁層３０の第１面ＳＦ１には第１パターン２１ａが形成される。
また、図５Ｂに示されるように、並置される２つの導体ポスト列２６が、列方向の位置をずらせて形成されていてもよい。図５Ｂに示される例では、互いに同じピッチで導体ポスト２５が並べられ、隣接して形成されている２つの導体ポスト列２６が、導体ポスト２５の配置ピッチの半分の長さだけ列方向に位置をずらして形成されており、導体ポスト２５が千鳥状に配置されている。このように導体ポスト２５が千鳥状に配置されることにより、隣接する導体ポスト列２６の間の導体ポスト２５同士の間隔が広くなり、導体ポスト２５同士が電気的にショート状態となるおそれが少なくなる。従って、導体ポスト列２６がさらに狭ピッチで並置され得る。なお、図５Ｂに示される例においても、導体ポスト列２６が樹脂絶縁層３０の第２表面ＳＦ２の全面に亘って形成されてもよい。
つぎに、本実施形態の配線板１０の製造方法の一例が、図６Ａ〜６Ｉを参照して説明される。
本実施形態の配線板１０の製造方法では、まず、図６Ａに示されるように、出発材料として、支持板８０、キャリア銅箔８０ａおよびベース金属箔８１が用意され、支持板８０の両面にキャリア銅箔８０ａが積層され、加圧および加熱されて接合される。支持板８０には、好ましくは、ガラスクロスなどの芯材にエポキシなどの絶縁性樹脂を含浸させた材料などからなる半硬化状態のプリプレグ材などが用いられるが、これに限定されず、他の材料が用いられてもよい。ベース金属箔８１の材料は、表面上に、後述の配線導体層２１（図６Ｂ参照）が形成され得るものであって、配線導体層２１および後述の導体ポスト２５（図６Ｄ参照）の材料が溶解するエッチング液で同様に溶解し得る材料が用いられ、好ましくは、２〜３μｍの厚さの銅箔が用いられる。また、キャリア銅箔８０ａは、たとえば、１５〜３０μｍ、好ましくは１８μｍの厚さの銅箔が用いられる。しかしながら、キャリア銅箔８０ａの厚さは、これに限定されず、他の厚さにされてもよい。
キャリア銅箔８０ａとベース金属箔８１との接合方法は、特に限定されないが、たとえば、両者の貼り付け面の略全面において図示されない剥離し易い熱可塑性の接着剤により接着されてもよく、或いは、後述の配線導体層２１（図６Ｂ参照）の導体パターンが設けられない外周付近の余白部において、接着剤または超音波接続により接合されてもよい。また、キャリア銅箔８０ａとベース金属箔８１とは、キャリア銅箔８０ａが支持板８０に接合される前に接合されてもよいが、これに限定されず、たとえば、支持板８０に両面銅張積層板が用いられ、表面の銅箔をキャリア銅箔８０ａとして、その上に単体のベース金属箔８１が前述の方法などを用いて接合されてもよい。
なお、図６Ａ〜６Ｇには、支持板８０の両側の面にベース金属箔８１が接合され、それぞれの面において、配線導体層２１、導体ポスト２５および樹脂絶縁層３０が形成される製造方法の例が示されている。このような方法で製造されれば、配線導体層２１や導体ポスト２５などが２つ同時に形成されるという点で好ましい。しかしながら、支持板８０の一方の面だけ配線導体層２１などが形成されてもよく、また、両側で互いに異なる回路パターンの配線導体層などが形成されても良い。以下の説明は、両面に同じ回路パターンが形成される例を参照して説明されるため、一方の面だけについて説明され、他面側に関しての説明、および、各図面における他面側の符号は省略される。
つぎに、図６Ｂに示されるように、ベース金属箔８１上に配線導体層２１が形成される。配線導体層２１の形成方法は特に限定されないが、たとえば、電気めっき法が用いられる。具体的には、まず、ベース金属箔８１上にレジスト材（図示せず）が全面に塗布または積層され、パターニングされることにより配線導体層２１が形成される部分以外の所定の領域にめっきレジスト膜（図示せず）が形成される。続いて、めっきレジスト膜が形成されていないベース金属箔８１上に、ベース金属箔８１をシード層として、たとえば、電気めっきによるめっき膜が形成される。その後、めっきレジスト膜が除去される。その結果、図６Ｂに示されるように、第１パターン２１ａおよび第２パターン２１ｂが形成されている配線導体層２１が所定の回路パターンでベース金属箔８１上に形成される。配線導体層２１は、好ましくは後述の導体ポストと同じ材料で形成され、好ましくは銅で形成される。また、配線導体層２１は、好ましくは１０〜３０μｍの厚さに形成され得るが、これに限定されない。
つぎに、配線導体層２１の第１パターン２１ａ上に導体ポスト２５が形成される。具体的には、まず、図６Ｃに示されるように、配線導体層２１のベース金属箔８１と接している側の面（第１面Ｆ１）と反対側の面（第２面Ｆ２）であって、導体ポスト２５（図６Ｄ参照）が形成される部分を除く部分および配線導体層２１に覆われずに露出しているベース金属箔８１上にめっきレジスト膜８５が形成される。めっきレジスト膜８５は少なくとも５０〜１５０μｍ程度の厚さに形成される。続いて、めっきレジスト膜８５が形成されていない第１パターン２１ａ上に、ベース金属箔８１をシード層として、たとえば、電気めっきによるめっき層２５０が形成される。その後、めっきレジスト膜８５が除去される。その結果、図６Ｄに示されるように、第１パターン２１ａの第２面Ｆ２上に電気めっきによるめっき層からなる導体ポスト２５が形成される。導体ポスト２５は、好ましくは配線導体層２１と同じ材料で形成され、好ましくは銅で形成される。また、導体ポスト２５は、好ましくは５０〜１５０μｍの厚さに形成され得るが、これに限定されない。
導体ポスト２５が形成された後、好ましくは、後述の樹脂絶縁層３０との密着性を高めるために、導体ポスト２５の側面２５ｃおよび端面２５ａ、ならびに、配線導体層２１の側面および導体ポスト２５が形成されていない部分の第２面Ｆ２に粗化処理が行われる。粗化処理の方法は、特に限定されないが、たとえば、ソフトエッチング処理や、黒化（酸化）−還元処理などが例示される。粗化される各面は、好ましくは、算術平均粗さで０．１〜１μｍの表面粗さに処理される。また、粗化処理が行われる場合は、めっきレジスト膜８５の除去と粗化処理との間に、粗化を安定させるために電気めっき銅の結晶を成長させるアニール処理が行われてもよい。
つぎに、配線導体層２１および導体ポスト２５を被覆する樹脂絶縁層３０（図６Ｆ参照）が形成される。具体的には、まず、図６Ｅに示されるように、導体ポスト２５上に、シート状またはフィルム状の絶縁材３３が積層され、支持板８０側に向かって加圧されると共に加熱される。加熱により絶縁材３３が軟化し、第１パターン２１ａと第２パターン２１ｂとの間、第２パターン２１ｂ同士の間、および導体ポスト２５同士の間に流れ込み、半硬化の状態で固化する。その後、さらに加熱されることにより絶縁材３３が完全に硬化し、図６Ｆに示されるように、第１パターン２１ａの側面および導体ポスト２５が形成されていない部分の第２面Ｆ２、第２パターン２１ｂの側面および第２面Ｆ２、ならびに導体ポスト２５の側面および端面２５ａ全てを覆う樹脂絶縁層３０が形成される。このように、シート状またはフィルム状の絶縁材を積層して樹脂絶縁層３０を形成する方法は、一般的な配線板の製造設備により樹脂絶縁層３０が形成され得る点で好ましい。樹脂絶縁層３０が形成された後、好ましくは、バフ研磨が行われ、樹脂絶縁層３０の形成時に生じたバリが除去される。
つぎに、図６Ｇに示されるように、樹脂絶縁層３０のベース金属箔８１側と反対側の面（第２表面ＳＦ２）が、導体ポスト２５の先端が第２表面ＳＦ２に露出するまで、バフ研磨、または、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）などにより研磨される。
つぎに、支持板８０およびキャリア銅箔８０ａと、ベース金属箔８１とが分離される。具体的には、まず、たとえば、図６Ｇに示される配線板の工程途上品１０ａが加熱され、キャリア銅箔８０ａとベース金属箔８１とを接合している図示しない熱可塑性接着剤が軟化している状態で、支持板８０およびキャリア銅箔８０ａに、ベース金属箔８１との界面に沿う方向の力が加えられ、キャリア銅箔８０ａとベース金属箔８１とが引き離される。或いは、前述のように、両者が外周付近の余白部において接着剤または超音波接続により接合されている場合は、接合箇所よりも内周側で、キャリア銅箔８０ａ、ベース金属箔８１、および支持板８０が樹脂絶縁層３０などと共に切断され、接着剤などによる接合箇所が切除されることによりキャリア銅箔８０ａとベース金属箔８１とが分離されてもよい。その結果、配線板の工程途上品１０ａは、２つの個別の工程途上品となる。この状態が図６Ｈに示されている。なお、図６Ｈには、図６Ｇにおいて支持板８０の下面側に示されている配線板の工程途上品１０ａだけが示されている。
続いて、ベース金属箔８１が、たとえばエッチングなどにより除去される。このエッチング液には、ベース金属箔８１、配線導体層２１および導体ポスト２５それぞれの構成材料がいずれも溶解され得るものが用いられる。このため、ベース金属箔８１のエッチングの際に、導体ポスト２５の樹脂絶縁層３０の第２表面ＳＦ２に露出する面がエッチング液に晒されることにより、ベース金属箔８１と共に導体ポスト２５の先端部分がエッチングされる。そして、ベース金属箔８１が全て除去された後も、ベース金属箔８１の除去により樹脂絶縁層３０の第１表面ＳＦ１に露出する配線導体層２１の第１面Ｆ１および導体ポスト２５の先端部分がエッチング液に晒されるようにエッチングプロセスが継続されることにより、配線導体層２１の第１面Ｆ１側がエッチングされ、ベース金属箔８１がエッチングされているときと同様に、導体ポスト２５の先端部分もエッチングされる。この結果、図６Ｉに示されるように、配線導体層２１の第１面Ｆ１が樹脂絶縁層３０の第１表面ＳＦ１よりも凹み、導体ポスト２５の端面２５ａが配線導体層２１の第２表面ＳＦ２よりも凹み、かつ、導体ポスト２５の端面２５ａの樹脂絶縁層３０の第２表面ＳＦ２からの凹みの方が、配線導体層２１の第１面Ｆ１の樹脂絶縁層３０の第１表面ＳＦ１からの凹みよりも大きく凹んでいる。
ベース金属箔８１の除去後に、好ましくは、表面保護膜２８（図３参照）が、配線導体層２１の第１面Ｆ１および導体ポスト２５の端面２５ａに形成される。表面保護膜２８の形成は、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、またはＳｎなどの複数または単一の金属膜をめっき法により形成することにより行われてよい。また、液状の保護材料内への浸漬や保護材料の吹付けなどによりＯＳＰが形成されてもよい。表面保護膜は、配線導体層２１の第１面Ｆ１と導体ポスト２５の端面２５ａとの両方に形成されてよく、いずれか一方だけに形成されてもよい。また、配線導体層２１の第１面Ｆ１と導体ポスト２５の端面２５ａとで、異なる材料の表面保護膜が形成されてもよい。
また、表面保護膜の形成に加えて、または表面保護膜が形成されずに、導体ポスト２５の端面２５ａ上に、導体ポスト２５と外部のマザーボードなどとを接合する接合材からなる接合材層２７（図４参照）が形成されてもよい。接合材層２７の材料には好ましくはハンダが用いられ、ペースト状のハンダの塗布やハンダボールを配置して一旦溶融後硬化させたり、めっき法を用いたりして形成され得る。しかしながら、接合材層の材料や形成方法は、特に限定されず、他の材料および方法が用いられ得る。
以上の工程を経ることにより、図１に示される本実施形態の配線板１０が完成する。完成した配線板１０には、第２パターン２１ｂ上に図示しない半導体素子が接続されてよい。また、導体ポスト２５の端面２５ａが、配線板１０が用いられる電子機器などのマザーボードなどに接続されてよく、或いは、図示しない他のプリント配線板に接続されて多層プリント配線板の一部とされてもよい。
図６Ａ〜６Ｉを参照してなされた前述の説明では、シート状またはフィルム状の絶縁材３３が積層され、加熱および加圧されることにより樹脂絶縁層３０が形成される本実施形態の配線板１０の製造方法の一例が説明された。しかしながら本実施形態の配線板１０の樹脂絶縁層３０はモールド成形により形成されてもよく、そのような本実施形態の配線板１０の製造方法の他の例（以下、この例は単に本製法とも称される）が、図７Ａ〜７Ｄを参照して以下に説明される。なお、樹脂絶縁層３０がモールド成形により形成される場合、成形時に、成形金型の下型に支持板８０が支持されて上型が被せられるので、支持板８０の両方の面に樹脂絶縁層３０を形成するのが困難な場合がある。従って、以下の説明では、支持板８０の一方の側だけに配線板１０が形成される例について説明され、図７Ａ〜７Ｄにおいても、図面上、支持板８０の上側だけに配線導体層２１などが形成される例が示されている。しかしながら、下型と一部が接するだけで支持板８０が支持され得るなど、支持板８０の両側で、同時にまたは一方の側ずつ順番に樹脂絶縁層３０が形成され得る場合は、支持板８０の両面に配線導体層２１などが形成され、樹脂絶縁層３０がモールド成形により支持板８０の両面に形成されてもよい。なお、本製法では、樹脂絶縁層３０の形成以外の工程は、図６Ａ〜６Ｉを参照して説明された製造方法と同様であるので、図６Ａ〜６Ｃ、６Ｈおよび６Ｉに相当する図面、ならびに、これらの工程の説明は適宜省略される。
本製法では、図６Ａ〜６Ｃを参照して説明された工程と同様の工程を経て、図７Ａに示されるように、支持板８０の一方の側に形成されている配線導体層２１の第１パターン２１ａ上に導体ポスト２５が形成される。導体ポスト２５が形成された後、好ましくは、後述の樹脂絶縁層３０（図７Ｃ参照）との密着性を高めるために、導体ポスト２５の側面２５ｃおよび端面２５ａ、ならびに、配線導体層２１の側面および導体ポスト２５が形成されていない部分の第２面Ｆ２に粗化処理が行われる。粗化処理の方法は、特に限定されないが、たとえば、ソフトエッチング処理や、黒化（酸化）−還元処理などが例示される。粗化される各面は、好ましくは、算術平均粗さで０．１〜１μｍの表面粗さに処理される。また、導体ポスト２５の形成後、粗化処理の前に、粗化を安定させるために電気めっき銅の結晶を成長させるアニール処理が行われてもよい。
つぎに、樹脂絶縁層３０（図７Ｃ参照）が形成される。具体的には、まず、図７Ｂに示されるように、支持板８０上に、キャビティ８９を有する金型８８がセットされる。第１および第２パターン２１ａ、２１ｂおよび導体ポスト２５は、開口が支持板８０により閉鎖されるキャビティ８９内に収容される。続いて、モールド成形用樹脂３４がキャビティ８９内に射出され、キャビティ８９内がモールド成形用樹脂３４で充填され、モールド成形用樹脂３４が半硬化状態で固化する。その後、金型８８が支持板８０から分離され、さらに加熱されることにより、モールド成形用樹脂３４が完全に硬化し、図７Ｃに示されるように、第１パターン２１ａの側面および導体ポスト２５が形成されていない部分の第２面Ｆ２、第２パターン２１ｂの側面および第２面Ｆ２、ならびに導体ポスト２５の側面および端面２５ａ全てを覆う樹脂絶縁層３０が形成される。樹脂絶縁層３０が形成された後、好ましくは、バフ研磨が行われ、樹脂絶縁層３０の形成時に生じたバリが除去される。
つぎに、樹脂絶縁層３０のベース金属箔８１側と反対側の面（第２表面ＳＦ２）が、導体ポスト２５の先端が第２表面ＳＦ２に露出するまで、バフ研磨またはＣＭＰなどにより研磨される。この研磨後の状態が図７Ｄに示されている。
その後、図６Ｈおよび図６Ｉを参照して説明された工程と同様の工程を経て、図１に示される配線板１０が完成する。本製法のようにモールド成形により樹脂絶縁層３０を形成する方法は、モールド成形用樹脂で外装されている一般的な電子部品のパッケージ材料と同様の材料が用いられ得るので、配線板１０において、配線板１０に実装される電子部品との接合箇所などに熱膨張率の違いなどによる応力が生じ難い点で好ましい。
本実施形態の配線板１０の製造方法は、図６Ａ〜６Ｉおよび図７Ａ〜７Ｄを参照して説明された方法に限定されず、その条件や順序などは任意に変更され得る。また、特定の工程が省略されてもよく、別の工程が追加されてもよい。
つぎに、本発明の一実施形態の半導体パッケージが図面を参照しながら説明される。図８Ａに示されるように、本実施形態の半導体パッケージ１００は、一方の表面ＳＦ３に第１半導体素子１１５が実装されているプリント配線板１１０と、プリント配線板１１０の一方の表面ＳＦ３上に搭載される基板１３０とを有している。プリント配線板１１０には、好ましくは、図１に一例が示されるプリント配線板が用いられ、図８Ａには、その一例が示されている。従って、図８Ａに示されるプリント配線板１１０の多くの構成要素は、図１に示されるプリント配線板１０と同様であり、そのような構成要素は同一の符号が付され、詳細な説明は省略される。しかしながら、プリント配線板１１０は、図１に示されるプリント配線板１０に限定されず、前述のプリント配線板１０の説明中に示されている各構成要素についての各種の変更、変形が取り入れられてもよい。
図８Ａに示されるように、プリント配線板１１０は、図１に示されるプリント配線板１０と同様に、樹脂絶縁層３０の第１表面ＳＦ１に第１面Ｆ１が露出するように樹脂絶縁層３０内に埋め込まれている配線導体層２１を有しており、配線導体層２１には、第１パターン２１ａおよび第２パターン２１ｂが形成されている。第１パターン２１ａの第１面Ｆ１と反対側の第２面Ｆ２上に導体ポスト２５が形成されており、樹脂絶縁層３０は、導体ポスト２５の側面を被覆している。そして、配線導体層２１の第１面Ｆ１は樹脂絶縁層の第１表面ＳＦ１よりも凹んでおり、導体ポスト２５の配線導体層２１と反対側の端面２５ａは、樹脂絶縁層３０の第１表面ＳＦ１と反対側の第２表面ＳＦ２よりも凹んでいる。また、樹脂絶縁層３０の第２表面ＳＦ２から導体ポスト２５の端面２５ａまでの距離が、樹脂絶縁層３０の第１表面ＳＦ１から配線導体層２１の第１面Ｆ１までの距離よりも大きくされている。
図８Ａに示される例では、第１パターン２１ａは、第２パターン２１ｂが形成されている領域の図面上左右の外側それぞれに２つずつ形成されており、各第１パターン２１ａの第２面Ｆ２上に導体ポスト２５が形成されている。本実施形態の半導体パッケージ１００においても、導体ポスト２５は、一方向に並べられた導体ポスト列としてプリント配線板１１０の外周に沿って１列または複数列配置されてもよく、前述のように樹脂絶縁層３０の第２表面ＳＦ２全面に亘って配置されていてもよい。
基板１３０は、プリント配線板１１０側の面にバンプ１２４を備えており、バンプ１２４が、配線導体層２１に形成されている第１パターン２１ａに接続されている。図１に示される例では、プリント配線板１１０の外周側に形成されている第１パターン２１ａにバンプ１２４が接続されている。
また、第１半導体素子１１５は、バンプ１２４の高さに応じてプリント配線板１１０と基板１３０との間に確保される空間内に配置されている。また、第１半導体素子１１５は電極１１６を有しており、電極１１６が、配線導体層２１に形成されている第２パターン２１ｂに接合材１２２により接続されている。
本実施形態の半導体パッケージ１００は、図１に一実施形態が示される前述のプリント配線板１０と同様の構成のプリント配線板１１０を有しているので、前述のように、配線導体層２１の第１および第２パターン２１ａ、２１ｂなどがファインピッチで形成されても、樹脂絶縁層３０との密着性が維持され易い。また、プリント配線板１１０の第１表面ＳＦ１および第２表面ＳＦ２それぞれにおいて、第１半導体素子１１５や図示しないマザーボードなどとの接続部間のショートが防止され得る。
基板１３０の構造や材料は特に限定されず、樹脂材料からなる層間樹脂絶縁層と銅箔などからなる導体層とで構成されるプリント配線板や、アルミナまたは窒化アルミなどの無機材料からなる絶縁性基材の表面に導体膜が形成された配線板や、たとえば、国際公開第１１／１２２２４６号の図８〜図１３に開示された製法で製造されたマザーボード基板であってよく、任意の基板が用いられ得る。また、第１半導体素子１１５も、特に限定されず、マイコン、メモリ、ＡＳＩＣなど、任意の半導体素子が用いられ得る。
接合材１２２およびバンプ１２４の材料も特に限定されず、任意の導電性材料が用いられ、好ましくは、ハンダ、金、銅などの金属が用いられる。また、接合材１２２を用いずに、第１半導体素子１１５の電極１１６と第２パターン２１ｂとが、加熱、加圧、および／または加振されることにより両者の間に金属間接合部が形成されて接続されてもよい。
図８Ｂには、図８Ａに示される半導体パッケージ１００のプリント配線板１１０と基板１３０との間にモールド樹脂１２６が充填されている例が示されている。このように、モールド樹脂１２６が充填されると、第１半導体素子１１５が機械的なストレスから保護されると共に、周囲の温度変化によるプリント配線板１１０の挙動が制限され、第１半導体素子１１５との接合部に生じる応力が軽減されて接続信頼性が向上するという利点がある。なお、モールド樹脂１２６の材料は特に制限されないが、たとえば、第１半導体素子１１５、および／または樹脂絶縁層３０の熱膨張率と近い熱膨張率を有し、絶縁性の良好な材料が用いられる。好ましくは、モールド樹脂１２６には、適度にシリカなどのフィラーが含有された熱硬化性のエポキシ樹脂が用いられる。モールド樹脂１２６の充填方法は特に限定されず、たとえば、金型（図示せず）内でトランスファーモールドされて充填されてもよく、液状の樹脂が注入された後に加熱されて硬化されてもよい。
図８Ｃには、図８Ｂに示される半導体パッケージ１００の基板１３０上に第２半導体素子１３５が実装されている例が示されている。第２半導体素子１３５の一面に設けられている電極（図示せず）は、図８Ｃに示されるように、ボンディングワイヤ１３７により基板１３０に接続されるか、電極が設けられている面が下に向くように第２半導体素子１３５を反転させて、フリップチップ実装方式により接続されてよい。このように、第２半導体素子１３５が実装されているパッケージオンパッケージ構造の半導体パッケージとすることで、平面視におけるサイズが小さく、かつ、高機能の半導体装置が提供され得る。
１０ プリント配線板
２１ 配線導体層
２１ａ 第１パターン
２１ｂ 第２パターン
２５ 導体ポスト
２５ａ 導体ポストの端面
２７ 接合材層
２８ 表面保護膜
３０ 樹脂絶縁層
３３ 絶縁材
３４ モールド成形用樹脂
８０ 支持板
８０ａ キャリア銅箔
８１ ベース金属箔
８５ めっきレジスト膜
８８ 金型
１００ 半導体パッケージ
１１０ プリント配線板
１１５ 第１半導体素子
１１６ 電極
１２４ バンプ
１２６ モールド樹脂
１３０ 基板
１３５ 第２半導体素子
１３７ ワイヤ
Ｆ１ 配線導体層の第１面
Ｆ２ 配線導体層の第２面
ＳＦ１ 樹脂絶縁層の第１表面
ＳＦ２ 樹脂絶縁層の第２表面
Ｄ１ 樹脂絶縁層の第１表面から配線導体層の第１面までの距離
Ｄ２ 樹脂絶縁層の第２表面から導体ポストの端面までの距離
ｔ１ 配線導体層の厚さ
Ｈ１ 導体ポストの高さ

Claims (16)

  1. 第１面および該第１面と反対側の第２面を有する配線導体層と、
    前記配線導体層の第２面上に形成される導体ポストと、
    第１表面および該第１表面と反対側の第２表面を有し、前記第１表面側に前記配線導体層の第１面が露出するように前記配線導体層を埋め込むと共に、前記導体ポストの側面を被覆する樹脂絶縁層と、を備えるプリント配線板であって、
    前記配線導体層の第１面が前記樹脂絶縁層の第１表面よりも凹んでおり、
    前記導体ポストの前記配線導体層と反対側の端面が前記樹脂絶縁層の第２表面側に露出し、かつ、該第２表面よりも凹んでおり、
    前記樹脂絶縁層の第２表面から前記導体ポストの端面までの距離が、前記樹脂絶縁層の第１表面から前記配線導体層の第１面までの距離よりも大きい。
  2. 請求項１記載のプリント配線板であって、前記樹脂絶縁層の第２表面から前記導体ポストの端面までの距離が３〜１０μｍであり、前記樹脂絶縁層の第１表面から前記配線導体層の第１面までの距離が０．１〜５μｍである。
  3. 請求項１または２記載のプリント配線板であって、前記導体ポストは電気めっきにより形成される銅からなる。
  4. 請求項１〜３のいずれか１項に記載のプリント配線板であって、前記導体ポストの高さが５０〜１５０μｍであり、前記配線導体層の厚さが１０〜２５μｍである。
  5. 請求項１〜４のいずれか１項に記載のプリント配線板であって、前記導体ポストは、円形、楕円形、正方形、矩形、または、菱形の平面形状に形成されている。
  6. 請求項１〜５のいずれか１項に記載のプリント配線板であって、前記樹脂絶縁層は、熱膨張率が６〜２５ｐｐｍ／℃、かつ、弾性率が５〜３０ＧＰａのモールド成形用樹脂材料からなる。
  7. 請求項１〜５のいずれか１項に記載のプリント配線板であって、前記樹脂絶縁層は、無機フィラーを３０〜８０重量％含有するエポキシ樹脂からなる。
  8. 請求項１〜７のいずれか１項に記載のプリント配線板であって、前記導体ポストの側面に表面粗さを粗くする粗化処理が施されている。
  9. 請求項１〜８のいずれか１項に記載のプリント配線板であって、前記配線導体層の第２面および側面に表面粗さを粗くする粗化処理が施されている。
  10. 請求項１〜９のいずれか１項に記載のプリント配線板であって、前記導体ポストの端面に表面保護膜が形成されている。
  11. 請求項１０記載のプリント配線板であって、前記配線導体層の第１面に、前記導体ポストの端面に形成されている表面保護膜の材料と異なる材料からなる表面保護膜が形成されている。
  12. 請求項１〜１１のいずれか１項に記載のプリント配線板であって、前記導体ポストの端面上にハンダが塗布されている。
  13. 請求項１〜１２のいずれか１項に記載のプリント配線板であって、少なくとも２つの前記導体ポストが一方向に並べて形成される導体ポスト列が、少なくとも２列並置して形成されており、各導体ポストが千鳥状または格子状に配置されている。
  14. 一方の面に第１半導体素子が実装されているプリント配線板と、
    該プリント配線板の前記一方の面上に搭載される基板と、
    を有する半導体パッケージであって、
    前記プリント配線板は、
    第１面および該第１面と反対側の第２面を有する配線導体層と、
    前記配線導体層の第２面上に形成される導体ポストと、
    第１表面および該第１表面と反対側の第２表面を有し、前記第１表面に前記配線導体層の第１面が露出するように前記配線導体層を埋め込むと共に、前記導体ポストの側面を被覆する樹脂絶縁層と、を備え、
    前記配線導体層の第１面が前記樹脂絶縁層の第１表面よりも凹んでおり、
    前記導体ポストの前記配線導体層と反対側の端面が前記樹脂絶縁層の第２表面側に露出し、かつ、該第２表面よりも凹んでおり、
    前記樹脂絶縁層の第２表面から前記導体ポストの端面までの距離が、前記樹脂絶縁層の第１表面から前記配線導体層の第１面までの距離よりも大きくされ、
    前記基板は前記プリント配線板側の面にバンプを備えており、
    前記バンプが前記配線導体層に接続されている。
  15. 請求項１４記載の半導体パッケージであって、前記第１半導体素子が前記プリント配線板と前記基板との間の前記プリント配線板上に配置され、前記プリント配線板と前記基板の間に前記第１半導体素子を覆うモールド樹脂が充填されている。
  16. 請求項１４または１５記載の半導体パッケージであって、前記基板に第２半導体素子が実装されている。
JP2014162448A 2014-08-08 2014-08-08 プリント配線板および半導体パッケージ Pending JP2016039290A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014162448A JP2016039290A (ja) 2014-08-08 2014-08-08 プリント配線板および半導体パッケージ
US14/822,069 US20160043024A1 (en) 2014-08-08 2015-08-10 Printed wiring board and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014162448A JP2016039290A (ja) 2014-08-08 2014-08-08 プリント配線板および半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2016039290A true JP2016039290A (ja) 2016-03-22

Family

ID=55267972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014162448A Pending JP2016039290A (ja) 2014-08-08 2014-08-08 プリント配線板および半導体パッケージ

Country Status (2)

Country Link
US (1) US20160043024A1 (ja)
JP (1) JP2016039290A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017103447A (ja) * 2015-12-04 2017-06-08 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 半導体パッケージ基板及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160099381A (ko) * 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法
WO2017119248A1 (ja) * 2016-01-07 2017-07-13 株式会社村田製作所 多層基板、電子機器及び多層基板の製造方法
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
JP3488888B2 (ja) * 2000-06-19 2004-01-19 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用回路基板の製造方法及びそれを用いた半導体パッケージ用回路基板
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2014027212A (ja) * 2012-07-30 2014-02-06 Ibiden Co Ltd プリント配線板
KR101516072B1 (ko) * 2013-07-09 2015-04-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017103447A (ja) * 2015-12-04 2017-06-08 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 半導体パッケージ基板及びその製造方法

Also Published As

Publication number Publication date
US20160043024A1 (en) 2016-02-11

Similar Documents

Publication Publication Date Title
JP6453625B2 (ja) 配線基板及びその製造方法と電子部品装置
JP2016039290A (ja) プリント配線板および半導体パッケージ
US9698094B2 (en) Wiring board and electronic component device
JP2016207893A (ja) プリント配線板およびその製造方法
JP6242231B2 (ja) 半導体装置及びその製造方法
JPWO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
US20170033036A1 (en) Printed wiring board, semiconductor package, and method for manufacturing printed wiring board
US9980371B2 (en) Printed wiring board
JP4498378B2 (ja) 基板およびその製造方法、回路装置およびその製造方法
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
JP2017041500A (ja) プリント配線板および半導体パッケージ
JP2016039302A (ja) プリント配線板とその製造方法および半導体パッケージ
JP6397313B2 (ja) プリント配線板および半導体パッケージ
TWI631684B (zh) 中介基板及其製法
JP2016046509A (ja) プリント配線板および半導体パッケージ
JP2016100352A (ja) プリント配線板およびその製造方法
JP2008198916A (ja) 半導体装置及びその製造方法
JP6216157B2 (ja) 電子部品装置及びその製造方法
JP5779970B2 (ja) プリント配線板及びプリント配線板の製造方法
JP2011029370A (ja) 積層型半導体装置及びその製造方法
JP5286948B2 (ja) 基板および電子装置の製造方法
US8556159B2 (en) Embedded electronic component
JP2016046378A (ja) プリント配線板の製造方法
JP5121857B2 (ja) 基板およびその製造方法、回路装置およびその製造方法
JP2009302427A (ja) 半導体装置および半導体装置の製造方法