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JP2015167218A - 半導体装置 - Google Patents

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Abstract

【課題】素子の微細化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供する。
【解決手段】容量素子を構成する電極をトランジスタのゲートとなる電極と、ソースおよびドレインとなる電極と、同層に設けられた電極で構成する。そして、トランジスタのゲートとなる電極を設ける層と、複数のメモリ間のトランジスタのゲートを接続する配線層と、を別の層に設ける構成とする。該構成により、トランジスタのゲートに形成される寄生容量を抑制する構成とすることができる。またトランジスタのゲートとなる電極を設ける層を、複数のメモリ間のトランジスタのゲートを接続する配線層と、別の層に設けることができるため、その分容量素子を形成する面積を増加させることができる。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、半導体装置に関する。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１および特許文献２を参照）。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、半導体装置を構成するトランジスタや容量素子の微細化を図ることが有効である。
特開２０１３−８４３７号公報 特開２０１３−８４３６号公報
しかしながら、半導体装置を構成する素子の微細化をすると、併せて容量素子の面積も減少するため、データを保持するための保持容量が小さくなる。この保持容量の低下により、容量素子に接続されるトランジスタの寄生容量が無視できなくなり、データの保持、および／または退避・復帰が難しくなる。
そこで、本発明の一態様では、トランジスタのオフ電流が極めて小さいことを利用して容量素子での電荷の保持を行い、データを保持する半導体装置の構成において、素子の微細化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にすることなく、トランジスタのオン電流を大きくできる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、複数のメモリを有する半導体装置であって、メモリは、第１のデータ保持部を有する揮発性メモリと、第２のデータ保持部を有する不揮発性メモリと、を有し、第２のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、第１のトランジスタのソースおよびドレインの一方は、第１のデータ保持部に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の電極に電気的に接続され、第１の容量素子の一方の電極は、第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、第１の容量素子の他方の電極は、第１のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、複数のメモリ間に設けられる、第１のトランジスタのゲートを電気的に接続するための配線は、第１の容量素子の他方の電極とは異なる層に設けられた配線である半導体装置である。
本発明の一態様において、第２のデータ保持部は、第１のトランジスタを非導通状態とし、第１のトランジスタのソースおよびドレインの他方と、第１の容量素子の一方の電極との間に電荷を保持することで、第１のデータ保持部に記憶されたデータの保持を行うデータ保持部である半導体装置が好ましい。
本発明の一態様において、第１のトランジスタは、半導体層が酸化物半導体である半導体装置が好ましい。
本発明の一態様において、第１のトランジスタは、トップゲート構造のトランジスタである半導体装置が好ましい。
本発明の一態様において、第１のデータ保持部は、半導体層がシリコンである第２のトランジスタを用いて構成された回路である半導体装置が好ましい。
本発明の一態様において、第２のトランジスタ上には、第１のトランジスタが積層して設けられる半導体装置が好ましい。
本発明の一態様において、第１のトランジスタが設けられた層と、第２のトランジスタが設けられた層との間には、第１のトランジスタおよび第２のトランジスタを電気的に接続するための配線層が設けられる半導体装置が好ましい。
本発明の一態様は、複数のメモリを有する半導体装置であって、メモリは、第１のデータ保持部および第２のデータ保持部を有する揮発性メモリと、第３のデータ保持部および第４のデータ保持部を有する不揮発性メモリと、を有し、第３のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、第４のデータ保持部は、第２のトランジスタ及び第２の容量素子を有し、第１のトランジスタのソースおよびドレインの一方は、第１のデータ保持部に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、第２のデータ保持部に電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第２の容量素子の一方の電極に電気的に接続され、第１の容量素子の一方の電極は、第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、第１の容量素子の他方の電極、及び第２の容量素子の他方の電極は、第１のトランジスタのゲートとなる電極、及び第２のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、第１のトランジスタのゲートと第２のトランジスタのゲートとを電気的に接続するための配線は、第１の容量素子の他方の電極、及び第２の容量素子の他方の電極とは異なる層に設けられた配線である半導体装置である。
本発明の一態様は複数のメモリを有する半導体装置であって、メモリは、第１のデータ保持部および第２のデータ保持部を有する揮発性メモリと、第３のデータ保持部および第４のデータ保持部を有する不揮発性メモリと、を有し、第３のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、第４のデータ保持部は、第２のトランジスタ及び第２の容量素子を有し、第１のトランジスタのソースおよびドレインの一方は、第１のデータ保持部に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、第２のデータ保持部に電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第２の容量素子の一方の電極に電気的に接続され、第１の容量素子の一方の電極は、第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、第１の容量素子の他方の電極、及び第２の容量素子の他方の電極は、第１のトランジスタのゲートとなる電極、及び第２のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、第１のトランジスタのゲートと第２のトランジスタのゲートとを電気的に接続するための配線は、第１の容量素子の他方の電極、及び第２の容量素子の他方の電極とは異なる層に設けられた配線であり、第１のトランジスタ及び第２のトランジスタの半導体層におけるチャネル形成領域は、高電源電位を与える配線に重畳して設けられること、を特徴とする半導体装置である。
本発明の一態様において、第３のデータ保持部は、第１のトランジスタを非導通状態とし、第１のトランジスタのソースおよびドレインの他方と、第１の容量素子の一方の電極との間に電荷を保持することで、第１のデータ保持部に記憶されたデータの保持を行うデータ保持部であり、第４のデータ保持部は、第２のトランジスタを非導通状態とし、第２のトランジスタのソースおよびドレインの他方と、第２の容量素子の一方の電極との間に電荷を保持することで、第２のデータ保持部に記憶されたデータの保持を行うデータ保持部である半導体装置が好ましい。
本発明の一態様において、第１のトランジスタおよび第２のトランジスタは、半導体層が酸化物半導体である半導体装置が好ましい。
本発明の一態様において、第１のトランジスタおよび第２のトランジスタは、トップゲート構造のトランジスタである半導体装置が好ましい。
本発明の一態様において、第１のデータ保持部および第２のデータ保持部は、半導体層がシリコンである第３のトランジスタを用いて構成された回路である半導体装置が好ましい。
本発明の一態様において、第３のトランジスタ上には、第１のトランジスタおよび第２のトランジスタが積層して設けられる半導体装置が好ましい。
本発明の一態様において、第１のトランジスタおよび第２のトランジスタが設けられた層と、第３のトランジスタが設けられた層との間には、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを電気的に接続するための配線層が設けられることを特徴とする半導体装置が好ましい。
本発明の一態様により、トランジスタのオフ電流が極めて小さいことを利用して容量素子での電荷の保持を行い、データを保持する半導体装置の構成において、素子の微細化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供することができる。または本発明の一態様により、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にすることなく、トランジスタのオン電流を大きくできる、新規な構成の半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
メモリセルの回路図および断面の模式図。 メモリセルの回路図およびタイミングチャート図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの断面の模式図。 メモリセルの回路図。 メモリセルの上面図および断面の模式図。 メモリセルの上面図。 メモリセルの断面図。 メモリセルの上面図および断面の模式図。 メモリセルの上面図。 メモリセルの断面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。 メモリセルの上面図および断面の模式図。 メモリセルの上面図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの回路図およびタイミングチャート図。 ＯＳ−ＳＲＡＭの回路図。 ＯＳ−ＳＲＡＭのＰｏｗｅｒ−Ｇａｔｉｎｇ ｓｅｑｕｅｎｃｅ。 ＯＳ−ＳＲＡＭマスクレイアウトと層構造を示す図。 ＯＳ−ＳＲＡＭの消費電力時間変化概略図。 Ｂｒｅａｋ−ｅｖｅｎ ｔｉｍｅ見積もりを示す図。 ＯＳ−ＳＲＡＭ／ｓｔａｎｄａｒｄ−ＳＲＡＭのｓｔａｔｉｃ ｎｏｉｓｅ ｍａｒｇｉｎ比較のための図。 試作した３２−ｂｉｔ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒのチップ写真。 ３２−ｂｉｔ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒブロック図。 Ｃａｃｈｅ ｍｅｍｏｒｙ Ｐｏｗｅｒ−Ｇａｔｉｎｇ時のオシロスコープ波形。 Ｐｏｗｅｒ−Ｇａｔｉｎｇ ｏｖｅｒｈｅａｄ電力の測定概念図。 Ｐｏｗｅｒ−Ｇａｔｉｎｇ ｏｖｅｒｈｅａｄ電力の測定結果を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路ブロックでは、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックでは、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの回路構成及びその断面の模式図について、図１を参照して説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
図１（ａ）は、メモリセル１００の一例を示す回路図である。
図１（ａ）に示すメモリセル１００では、記憶回路１０１＿１１乃至１０１＿ｍｎ（ｍ、ｎは自然数）、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎおよび容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎを有する。なお記憶回路１０１＿ｍｎ、トランジスタＴｒ＿ｍｎおよび容量素子Ｃａｐ＿ｍｎは、ｍ行ｎ列にあるメモリを構成する回路および素子である。なお記憶回路１０１＿１１乃至１０１＿ｍｎ、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎおよび容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎで構成されるメモリは、マトリクス状に複数設けられている。
また図１（ａ）では、ワード線ＷＬ＿１乃至ＷＬ＿ｍ、ビット線ＢＬ＿１乃至ＢＬ＿ｎおよびデータ制御線ＭＬ＿１乃至ＭＬ＿ｍを示している。
また図１（ａ）では、記憶回路１０１＿１１乃至１０１＿ｍｎ内に、データに応じた電位を保持するノードに相当する、揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎを示している。また、図１（ａ）では、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎと容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎとの間のノードで、データに応じた電位を保持する、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎを示している。
なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。
本実施の形態で説明する半導体装置では、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎを構成する２つの電極を、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎのゲートとなる電極と同層に設けられた電極、ソースおよびドレインとなる電極と同層に設けられた電極、で構成する。そして、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎのゲートとなる電極を設ける層（ゲート電極層）と、複数のメモリ間のトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎのゲートを接続する配線層（メモリセル配線層）と、を別の層に設ける構成とする。
本実施の形態で説明する構成は、ゲート電極層とメモリセル配線層とを別の層に設けることで、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎのゲートに形成される寄生容量を抑制する構成とすることができる。またゲート電極層を、メモリセル配線層とを別の層に設けることで、ゲート電極層と同層に一方の電極が設けられる容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎを形成する面積を増加させることができる。
次いで、メモリセル１００が有する各回路について説明する。
記憶回路１０１＿１１乃至１０１＿ｍｎは、ビット線ＢＬ＿１乃至ＢＬ＿ｎに与えられるデータに応じた電位が、ワード線ＷＬ＿１乃至ＷＬ＿ｍに与えられるワード信号に従って書き込まれる回路である。一例として記憶回路１０１＿１１乃至１０１＿ｍｎは、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎが非導通状態のとき、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として機能する回路である。具体的に、記憶回路１０１＿１１乃至１０１＿ｍｎは、２つのトランジスタと２つのインバータ回路で、構成することができる。
揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎは、記憶回路１０１＿１１乃至１０１＿ｍｎに電源供給がされている場合にデータに応じた電位を保持するノードのことをいう。記憶回路１０１＿１１乃至１０１＿ｍｎがＳＲＡＭの場合、２つのインバータ回路の出力信号が出力される、少なくとも一方のノードが揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎに相当する。
なお本明細書において、データを書き込むとは、信号を制御することで配線の電位が、別の配線の電位に従って変化することをいう。たとえば、ワード線ＷＬ＿１に与えられるワード信号を制御することで、揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿１ｎの電位が、ビット線ＢＬ＿１乃至ＢＬ＿ｎの電位となることを、記憶回路１０１＿１１乃至１０１＿１ｎにデータを書き込む、という。
トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎへのデータの書き込みを制御するスイッチとしての機能を有する。そのためトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、ゲートに与えられる信号により、導通状態と非導通状態とを切り換えることができる。またトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、非導通状態を保持することで、書き込んだデータを保持する機能を有する。なおトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、第１のトランジスタともいう。また、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、ｎチャネル型のトランジスタとして、説明を行うものとする。
なおトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎは、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎを導通状態とすることで揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎのデータが書き込まれる容量素子である。また、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎは、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎを非導通状態とすることで、外部からの電源供給がなくても電荷を保持する容量素子である。また、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎを導通状態とすることで、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎで保持されたデータを揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎに書き込む。
データ制御線ＭＬ＿１乃至ＭＬ＿ｍは、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎの導通状態と非導通状態とを切り替えるための信号が与えられる配線である。データ制御線ＭＬ＿１乃至ＭＬ＿ｍのいずれか一（例えばデータ制御線ＭＬ＿１）に対し、Ｈレベルの信号を与えると、選択したデータ制御線に接続されたトランジスタＴｒ＿１１乃至Ｔｒ＿１ｎは導通状態となり、Ｌレベルの信号を与えると、選択したデータ制御線に接続されたトランジスタＴｒ＿１１乃至Ｔｒ＿１ｎは非導通状態となる。
不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎは、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎと容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎの間のノードのことをいう。トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎが非導通状態の場合、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎでは、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎに保持された電荷がトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎを介してほとんどリークしないことを利用して、電源供給が停止しても揮発性メモリ部ＶＮ＿１１乃至ＶＮ＿ｍｎのデータを記憶し続けることができる。
図１（ａ）に示す不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎの構成では、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎの非導通状態を保持することで、書き込んだデータを保持している。そのため、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎでの電荷の移動を伴った電位の変動を抑えるスイッチとして、上述したように、オフ電流が少ないトランジスタが用いられることが特に好ましい。
トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎは、オフ電流が少ないトランジスタとして非導通状態を保持することで、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎを不揮発性のメモリとすることができる。よって、一旦、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎに書き込まれたデータは、再度、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎを導通状態とするまで、不揮発性メモリ部ＮＶＮ＿１１乃至ＮＶＮ＿ｍｎに保持し続けることができる。
次いで、図１（ａ）に示すメモリセル１００におけるトランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎ、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎの断面の模式図を図１（ｂ）で説明し、本実施の形態の構成とすることによる作用及び効果について説明する。なお図１（ｂ）では、トランジスタＴｒ＿１１乃至Ｔｒ＿ｍｎのいずれか一としてトランジスタＴｒ、容量素子Ｃａｐ＿１１乃至Ｃａｐ＿ｍｎのいずれか一として容量素子Ｃａｐを示している。
図１（ｂ）に示す断面の模式図は、トランジスタＴｒおよび容量素子Ｃａｐの断面の構造を示すものである。なお図１（ｂ）に示すトランジスタＴｒおよび容量素子Ｃａｐは、図１（ａ）で説明した記憶回路１０１＿１１乃至１０１＿ｍｎを構成するトランジスタおよび該トランジスタ同士を接続するための配線上に設けられる構成となる。
図１（ｂ）では、トランジスタＴｒおよび容量素子Ｃａｐを説明するための構成として、絶縁層１１１、半導体層１１２、ソースおよびドレインの一方となる第１電極１１３、ソースおよびドレインの他方となる第２電極１１４、ゲート絶縁層１１５、ゲート電極１１６、ゲート電極１１６と同じ層に設けられる電極１１７、層間絶縁層１１８、および配線層１１９を示している。
図１（ｂ）に示すように本実施の形態で説明する半導体装置では、容量素子Ｃａｐを構成する電極をトランジスタＴｒのゲート電極１１６と、ソースおよびドレインの他方となる第２電極１１４と、同層に設けられた電極で構成する。そしてゲート電極１１６を設ける層と、複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する配線層１１９と、を別の層に設ける構成とする。
本実施の形態で説明する構成は、ゲート電極１１６と配線層１１９とを別の層に設けることで、トランジスタＴｒのゲート電極１１６における寄生容量を抑制する構成とすることができる。またトランジスタＴｒのゲート電極１１６を設ける層を配線層１１９と別の層に設けることができるため、ゲート電極１１６と同層に一方の電極が設けられる容量素子Ｃａｐを形成する面積を増加させることができる。
次いで、図１（ｂ）の断面の模式図で示した各構成について説明する。
絶縁層１１１は、一例としては、無機絶縁層を用いればよい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。なお絶縁層１１１より下層には、図１（ｂ）では省略したが、トランジスタ、ならびに導電層で構成される配線層が設けられる。また絶縁層１１１は、絶縁層１１１より下層に設けられた素子と、絶縁層１１１より上層に設けられた素子とを電気的に接続するための、導電層を有する構成であってもよい。
半導体層１１２は、トランジスタＴｒを非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタとするために、酸化物半導体を用いることが好適である。
ソースおよびドレインの一方となる第１電極１１３、並びにソースおよびドレインの他方となる第２電極１１４は、一例としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。
ゲート絶縁層１１５は、絶縁層１１１と同様に、無機絶縁層を用いればよい。
ゲート電極１１６およびゲート電極１１６と同じ層に設けられる電極１１７は、第１電極１１３および第２電極１１４と同様に、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。
層間絶縁層１１８は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。
配線層１１９は、ゲート電極１１６および電極１１７、ならびに第１電極１１３および第２電極１１４と同様に、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。
図１（ｂ）の断面の模式図の構成では、第２電極１１４と電極１１７との間にゲート絶縁層１１５を挟んで形成した容量素子を容量素子Ｃａｐにしている。ゲート絶縁層１１５は、層間絶縁層１１８と比べて、膜厚が小さい。そのため、同じ面積とした際に、より多くの静電容量を確保できる容量素子とすることができる。
さらに図１（ｂ）の断面の模式図の構成では、複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する配線層１１９を、ゲート電極１１６とは別の層に設ける構成とする。そのため、配線層１１９は、ほかの導電層と離間して設ける構成とすることができる。そのため、配線層１１９に形成される寄生容量を低減することができ、ゲート電極１１６と同じ層で複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する場合と比べて、トランジスタＴｒのゲートに形成される寄生容量を抑制する構成とすることができる。
さらに図１（ｂ）の断面の模式図の構成では、ゲート電極１１６とは別の層で複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する構成としている。この構成の場合、ゲート電極１１６と同じ層で複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する必要がないため、その分、容量素子Ｃａｐが占める面積を確保することができる。
図１（ｂ）の断面の模式図の構成とは逆に、ゲート電極１１６と同じ層で複数のメモリ間のトランジスタＴｒのゲート電極１１６を接続する場合、ゲート電極１１６と電極１１７が短絡しないよう、同じ層で離間して設ける必要があり、その分、容量素子Ｃａｐが占める面積が縮小してしまう。そのため、容量素子Ｃａｐの静電容量が低下し、トランジスタＴｒの寄生容量が無視できなくなることにより、データの保持、および／または退避・復帰が難しくなってしまう。
次いでメモリセル１００の具体的な回路構成及びその動作について、図２乃至図５を参照して説明する。
図２（ａ）は、図１（ａ）で示したメモリセル１００が有する、単位メモリセルの具体的な回路構成を示す図である。
図２（ａ）では、図１（ａ）と同様に、記憶回路１０１、トランジスタＴｒおよび容量素子Ｃａｐを示している。
また図２（ａ）では、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢおよびデータ制御線ＭＬを示している。
また図２（ａ）では、記憶回路１０１内にＳＲＡＭを構成する、トランジスタ１２１、トランジスタ１２２、インバータ回路１２３、およびインバータ回路１２４を示している。また記憶回路１０１内には、インバータ回路１２４の出力信号が出力されるノードを揮発性メモリ部ＶＮとして示している。
なおトランジスタ１２１、およびトランジスタ１２２、並びにインバータ回路１２３、およびインバータ回路１２４を構成するトランジスタは、チャネルがシリコンで形成されているトランジスタとすることが好ましい。チャネルがシリコンで形成されているトランジスタは、半導体層に酸化物半導体を用いたトランジスタであるトランジスタＴｒや容量素子Ｃａｐと積層して設ける際、特に好ましい。
また、図２（ａ）では、図１（ａ）と同様に、トランジスタＴｒと容量素子Ｃａｐとの間のノードで、データに応じた電位を保持する、不揮発性メモリ部ＮＶＮを示している。
図２（ａ）に示す単位メモリセルの構成は、図１（ａ）および図１（ｂ）と同様である。
次いで、単位メモリセルの動作について説明する。
図２（ｂ）に示すタイミングチャート図では、図２（ａ）で示したワード線ＷＬ、ビット線ＢＬ、揮発性メモリ部ＶＮ、データ制御線ＭＬ、不揮発性メモリ部ＮＶＮの電位および電源供給の有無（図中、ｐｏｗｅｒとして表記）を示している。なお図２（ｂ）中、付された平行斜線は、実際には信号が与えられているが、ここでは動作の説明は不要であり、特に説明を省略するために付したものである。
まず時刻Ｔ１でワード線ＷＬに与えられるワード信号をＨレベルにし、ビット線ＢＬに与えられたＨレベルまたはＬレベルの電位に相当するデータ（図中、ｄａｔａ（Ｈ／Ｌ）と表記）が、揮発性メモリ部ＶＮに書き込まれる。なお反転ビット線ＢＬＢにおいても、ビット線ＢＬとは逆の電位に相当するデータが与えられる。
次いで時刻Ｔ２でデータ制御線ＭＬに与えられる信号をＨレベルにし、揮発性メモリ部ＶＮに書き込まれたデータが、不揮発性メモリ部ＮＶＮに書き込まれる。なお、時刻Ｔ２で行われる、不揮発性メモリ部ＮＶＮへのデータの書き込みを、データの退避（またはｂａｃｋｕｐともいう）ともいう。
次いで時刻Ｔ３で電源供給を停止する。このとき、揮発性メモリ部ＶＮに書き込まれたデータは、失われるものの、不揮発性メモリ部ＮＶＮに書き込まれたデータは、オフ電流が極めて小さいトランジスタＴｒを非導通状態とすることで、保持し続けることができる。
次いで時刻Ｔ４で電源供給を再開する。そして不揮発性メモリ部ＮＶＮに保持されたデータを、揮発性メモリ部ＶＮに再度書き込む処理を行う。この揮発性メモリ部ＶＮへのデータの書き込みは、データ制御線ＭＬに与えられる信号をＨレベルにして行われる。なお、時刻Ｔ４で行われる、揮発性メモリ部ＶＮへのデータの書き込みを、データの復帰（またはｒｅｃｏｖｅｒｙともいう）ともいう。
なお図２（ｂ）で説明した、データの退避・復帰は、回路図上で模式的に表すと、図３のように表すことができる。図２（ｂ）、図３で説明した、データの退避・復帰の動作では、いずれも、データ制御線ＭＬにＨレベルを与えてトランジスタＴｒを導通状態としている。
トランジスタＴｒでの、ゲートとソースの間の寄生容量、およびゲートとドレインの間の寄生容量が、容量素子Ｃａｐの静電容量と比べて無視できない大きさになると、データ制御線ＭＬの電位の変動に伴い、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮの電位も変動する。揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮにおける電位の変化がデータの退避・復帰の動作時に生じると、正常な動作をすることが難しくなる。
逆に言えば、トランジスタＴｒでの、ゲートとソースの間の寄生容量、およびゲートとドレインの間の寄生容量が、容量素子Ｃａｐの静電容量と比べて無視できるほど小さくなれば、データ制御線ＭＬの電位が変動しても、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮの電位が変動しないようにすることができる。
本実施の形態の構成では、上述したように、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層を、ゲート電極とは別の層に設ける構成とする。そのため、配線層は、ほかの導電層と離間して設ける構成とすることができ、トランジスタＴｒのゲートに形成される寄生容量を抑制する構成とすることができる。寄生容量を抑制することで、データの退避・復帰の動作時における、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮにおける電位の変化を小さくし、正常な動作を行うことができる。
図４では、回路図において、トランジスタＴｒのゲートとソースの間の寄生容量Ｃｇｓ、およびゲートとドレインの間の寄生容量Ｃｇｄ、並びに配線層とトランジスタＴｒのソースの間の寄生容量Ｃｐ１、および配線層とトランジスタＴｒのドレインの間の寄生容量Ｃｐ２、を模式的に表した図である。なお図４では、ソースおよびドレインの一方をソースとし、ソースおよびドレインの他方をドレインとして説明している。
データ制御線ＭＬが延設される方向に設けられる配線層を、他の導電層と離間して設けることで、図４に示す回路図における、寄生容量Ｃｐ１、および寄生容量Ｃｐ２を小さくすることができる。
たとえば、図５（ａ）に示す断面の模式図にあるように、配線層が、トランジスタのゲート電極と同じ層にある場合、ゲート絶縁層といった他の層より薄い絶縁層を介して他の層と寄生容量Ｃｐ１、および寄生容量Ｃｐ２を形成する構成となる。一方、図５（ｂ）に示す断面の模式図にあるように、配線層が、トランジスタのゲート電極と別の層にある場合、層間絶縁層といった他の層より厚い絶縁層を介して他の層と寄生容量Ｃｐ１、および寄生容量Ｃｐ２を形成する構成となる。そのため、図５（ｂ）の構成では、図５（ａ）の構成に比べ、寄生容量を小さくすることができる。
さらに、データ制御線ＭＬが延設される方向に設けられる配線層を、トランジスタＴｒのゲート電極と同層にある容量素子の電極とは別の層に設ける構成とすることで、図４に示す回路図における、容量素子Ｃａｐが占める面積を確保することができる。そのため、本実施の形態の構成では、トランジスタの寄生容量を低減する点、容量素子の静電容量の増加する点の、２つの点でデータの退避・復帰の動作時における、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮにおける電位の変化を小さくし、正常な動作を行う構成とすることができる。
以上説明した、本実施の形態の構成では、トランジスタＴｒのゲートに形成される寄生容量を抑制する構成に加えて、ゲート電極と同層で複数のメモリ間のトランジスタＴｒのゲート電極を接続しないことで、容量素子が占める面積を確保することができる。そのため、トランジスタおよび容量素子の微細化を進めても、寄生容量の低減、および容量素子を形成するための面積の確保、を図ることができ、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮの電位の変動を小さくできる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルが有するトランジスタの断面の構造について、回路図、上面図等を参照して説明する。なお本実施の形態では、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層を、ゲート電極とは別の層に設ける構成とすることの利点を説明するため、上面図および断面図において、配線層とゲート電極を同じ層とした構成と、配線層とゲート電極を別の層とした構成と、についてあわせて説明する。
まず本実施の形態で一例として説明する、メモリセルの回路構成について図６に示す。図６に示す回路構成は、配線層とゲート電極を同じ層とした構成と、配線層とゲート電極を別の層とした構成とで、共通である。
図６では、記憶回路１０１、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃａｐ１および容量素子Ｃａｐ２を示している。
また図６では、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢ、およびデータ制御線ＭＬを示している。
また図６では、図２（ａ）と同様に、記憶回路１０１内にＳＲＡＭを構成する、トランジスタ１２１、トランジスタ１２２、インバータ回路１２３、およびインバータ回路１２４を示している。また記憶回路１０１内には、インバータ回路１２４の出力信号が出力されるノードを揮発性メモリ部ＶＮ１として示している。また記憶回路１０１内には、インバータ回路１２３の出力信号が出力されるノードを揮発性メモリ部ＶＮ２として示している。
また、図６では、トランジスタＴｒ１と容量素子Ｃａｐ１との間のノードで、データに応じた電位を保持する、不揮発性メモリ部ＮＶＮ１を示している。また、図６では、トランジスタＴｒ２と容量素子Ｃａｐ２との間のノードで、データに応じた電位を保持する、不揮発性メモリ部ＮＶＮ２を示している。
次いで、図７（ａ）および図８では、配線層とゲート電極を同じ層とした構成について、図６に示した回路構成に対応する上面図を示す。また図９では、図７（ａ）および図８に示す一点鎖線Ｂ−Ｂ’および一点鎖線Ｃ−Ｃ’における断面図を示す。
まず、図７（ａ）に示す上面図は、図６に示した回路図における、トランジスタ１２１、トランジスタ１２２、インバータ回路１２３、インバータ回路１２４、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃａｐ１および容量素子Ｃａｐ２の配置を示すものである。
図７（ａ）におけるトランジスタの配置の理解しやすくするために、図７（ｂ）では図７（ａ）における各素子の層構造についての模式図を示している。図７（ｂ）に示す第１の層３０１は、半導体層にシリコンを用いたトランジスタが設けられた層（図中、Ｓｉ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。図７（ｂ）に示す第２の層３０２は、電源供給を行うための配線層が設けられた層（図中、ｗｉｒｉｎｇ ｌａｙｅｒと表記）である。図７（ｂ）に示す第３の層３０３は、半導体層に酸化物半導体を用いたトランジスタが設けられた層（図中、ＯＳ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。
図７（ｂ）に示す第１の層３０１は、半導体層にシリコンを用いたトランジスタ、すなわちトランジスタ１２１（ＳＷ１）、およびトランジスタ１２２（ＳＷ２）、並びにインバータ回路１２３（ＩＮＶ１）、およびインバータ回路１２４（ＩＮＶ２）を有する。図７（ｂ）に示す第２の層３０２は、グラウンド電位を与える配線ＧＮＤ、ビット線ＢＬ、高電源電位を与える配線ＶＩＬ、反転ビット線ＢＬＢとなる配線層を有する。図７（ｂ）に示す第３の層３０３は、半導体層に酸化物半導体を用いたトランジスタ、すなわちトランジスタＴｒ１（ＯＳ１）、およびトランジスタＴｒ２（ＯＳ２）、並びに容量素子Ｃａｐ１、および容量素子Ｃａｐ２を有する。
図８（ａ）では、図７（ｂ）に示す第１の層３０１の上面図を示している。図８（ａ）の上面図では、半導体層にシリコンを用いたトランジスタを構成する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層を接続するための開口部についての配置を示している。
図８（ａ）に示す上面図では、トランジスタ１２１となるｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＳＷ１））、トランジスタ１２２となるｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＳＷ２））、インバータ回路１２３を構成するｐチャネル型トランジスタ（ｐｃｈ−Ｔｒ（ＩＮＶ１））およびｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＩＮＶ１））、およびインバータ回路１２４を構成するｐチャネル型トランジスタ（ｐｃｈ−Ｔｒ（ＩＮＶ２））およびｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＩＮＶ２））の配置を示している。
図８（ｂ）では、図７（ｂ）に示す第２の層３０２の上面図を示している。図８（ｂ）の上面図では、複数の層に設けられた配線層、および各層を接続するための開口部についての配置を示している。
図８（ｂ）に示す上面図では、グラウンド電位を与える配線ＧＮＤ、ビット線ＢＬ、高電源電位を与える配線ＶＩＬ、反転ビット線ＢＬＢの配置を示している。
図８（ｃ）では、図７（ｂ）に示す第３の層３０３の上面図を示している。図８（ｃ）の上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層を接続するための開口部についての配置を示している。
図８（ｃ）に示す上面図では、トランジスタＴｒ１となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ１））、トランジスタＴｒ２となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ２））、容量素子Ｃａｐ１、および容量素子Ｃａｐ２、および各層を接続するための開口部の配置を示している。
次いで図９（ａ）では、図７（ａ）および図８の一点鎖線Ｂ−Ｂ’における断面図、図９（ｂ）では、図７（ａ）および図８の一点鎖線Ｃ−Ｃ’における断面図を、例示している。
また、本実施の形態では、第１の層３０１のトランジスタが、単結晶のシリコン基板に形成され、第２の層３０２の配線層が、第１の層３０１上に形成され、第３の層３０３のトランジスタが、第２の層３０２上に形成されている場合を例示している。第１の層３０１のトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
図９（ａ）では、半導体基板８００、素子分離用絶縁膜８０１、不純物領域８０２、ゲート絶縁層８０３、ゲート電極８０４、配線層８０５、層間絶縁層８１０、配線層８２１、配線層８２２、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０、配線層８４１、配線層８４２、層間絶縁層８５０、半導体層８５１、導電層８５２、ゲート絶縁層８５３、導電層８５４、および導電層８５５を示している。
図９（ｂ）では、半導体基板８００、素子分離用絶縁膜８０１、ゲート絶縁層８０３、ゲート電極８０４、配線層８２３、層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、配線層８３１、層間絶縁層８４０、層間絶縁層８５０、半導体層８５１、導電層８５２、ゲート絶縁層８５３、導電層８５４、導電層８５５および導電層８５６を示している。
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
第１の層３０１のトランジスタは、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
不純物領域８０２は、ｐ型を付与する不純物元素、またはｎ型を付与する不純物元素を、イオンドーピング法またはイオン注入法等を適宜用いて、半導体基板８００内に添加して形成する。
ゲート絶縁層８０３は、熱処理を行い、半導体基板８００の表面を酸化して酸化シリコン膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的にエッチングして、形成する。
ゲート電極８０４、配線層８０５、配線層８２１、配線層８２２、配線層８２３、配線層８３１、配線層８４１、配線層８４２、導電層８５２、導電層８５４、導電層８５５および導電層８５６は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０および層間絶縁層８５０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、層間絶縁層８１０、層間絶縁層８２０、層間絶縁層８３０、層間絶縁層８４０および層間絶縁層８５０の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
半導体層８５１は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、一例として、インジウム、ガリウム、及び亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ法、蒸着法、塗布法などを用いることができる。
ゲート絶縁層８５３は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層８５３は、半導体層８５１に酸素を供給する効果があるとより好ましい。
次いで、図１０（ａ）および図１１では、配線層とゲート電極を異なる層とした構成について、図６に示した回路構成に対応する上面図を示す。また図１２では、図１０（ａ）および図１１に示す一点鎖線Ｄ−Ｄ’および一点鎖線Ｅ−Ｅ’における断面図を示す。
まず、図１０（ａ）に示す上面図は、図７（ａ）と同様にして、図６に示した回路図における、トランジスタ１２１、トランジスタ１２２、インバータ回路１２３、インバータ回路１２４、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃａｐ１および容量素子Ｃａｐ２の配置を示すものである。
図１０（ａ）におけるトランジスタの配置の理解しやすくするために、図１０（ｂ）では図１０（ａ）における各素子の層構造についての模式図を示している。図１０（ｂ）に示す第１の層３１１は、半導体層にシリコンを用いたトランジスタが設けられた層（図中、Ｓｉ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。図１０（ｂ）に示す第２の層３１２は、電源供給を行うための配線層が設けられた層（図中、ｗｉｒｉｎｇ ｌａｙｅｒと表記）である。図１０（ｂ）に示す第３の層３１３は、半導体層に酸化物半導体を用いたトランジスタが設けられた層（図中、ＯＳ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。
図１０（ｂ）に示す第１の層３１１、第２の層３１２および第３の層３１３は、図７（ｂ）で説明した第１の層３０１、第２の層３０２および第３の層３０３での説明と同様であり、ここでの説明を省略する。
図１１（ａ）および図１１（ｂ）に示す上面図の説明もまた、図８（ａ）および図８（ｂ）に併せて示している。図１１（ａ）および図１１（ｂ）に示す第１の層３１１および第２の層３１２での説明は、図８（ａ）および図８（ｂ）に示す第１の層３０１および第２の層３０２での説明と同様である。
図１１（ｃ）では、図１０（ｂ）に示す第３の層３１３の上面図を示している。図１１（ｃ）の上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、メモリセル間のゲート電極を接続するための配線層、および各層を接続するための開口部についての配置を示している。
図１１（ｃ）に示す上面図では、トランジスタＴｒ１となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ１））、トランジスタＴｒ２となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ２））、容量素子Ｃａｐ１、および容量素子Ｃａｐ２、メモリセル間のゲート電極を接続するための配線層（図１１（ｃ）中、平行斜線を付した領域ＭＬ）、および各層を接続するための開口部の配置を示している。
なお、図１１（ａ）乃至図１１（ｃ）に示す上面図のレイアウトが、図８（ａ）乃至図８（ｃ）に示す上面図のレイアウトと異なる点は、第３の層における領域ＭＬの関するレイアウトに関する点である。具体的には、図１１（ｃ）の最上層に、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層（図１１（ｃ）中、領域ＭＬ）を設け、容量素子Ｃａｐ１および容量素子Ｃａｐ２を設けることのできる面積を確保する点で異なる。
次いで図１２（ａ）では、図１０（ａ）および図１１の一点鎖線Ｄ−Ｄ’における断面図、図１２（ｂ）では、図１０（ａ）および図１１の一点鎖線Ｅ−Ｅ’における断面図を、例示している。
また、本実施の形態では、第１の層３１１のトランジスタが、単結晶のシリコン基板に形成され、第２の層３１２の配線層が、第１の層３１１上に形成され、第３の層３１３のトランジスタが、第２の層３１２上に形成されている場合を例示している。第１の層３１１のトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
図１２（ａ）では、半導体基板６００、素子分離用絶縁膜６０１、不純物領域６０２、不純物領域６０３、ゲート絶縁層６０４、配線層６０５、配線層６０６、層間絶縁層６１０、層間絶縁層６２０、配線層６２１、層間絶縁層６３０、配線層６３１、層間絶縁層６４０、配線層６４１、配線層６４２、層間絶縁層６５０、半導体層６５１、導電層６５２、ゲート絶縁層６５３、導電層６５４、導電層６５５、導電層６５６、導電層６５７を示している。
図１２（ｂ）では、半導体基板６００、素子分離用絶縁膜６０１、ゲート絶縁層６０４、不純物領域６０７、不純物領域６０８、ゲート電極６０９、層間絶縁層６１０、配線層６１１、配線層６１２、配線層６１３、配線層６１４、配線層６２２、配線層６２３、配線層６２４、層間絶縁層６２０、層間絶縁層６３０、配線層６３２、配線層６３３、配線層６３４、層間絶縁層６４０、配線層６４３、層間絶縁層６５０、半導体層６５１、導電層６５９、導電層６６０、ゲート絶縁層６５３、ゲート電極６６１、導電層６６２、および配線層６６３を示している。
半導体基板６００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
第１の層３１１のトランジスタは、素子分離用絶縁膜６０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜６０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
不純物領域６０２、不純物領域６０３、不純物領域６０７および不純物領域６０８は、ｐ型を付与する不純物元素、またはｎ型を付与する不純物元素を、イオンドーピング法またはイオン注入法等を適宜用いて、半導体基板６００内に添加して形成する。
ゲート絶縁層６０４は、熱処理を行い、半導体基板６００の表面を酸化して酸化シリコン膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的にエッチングして、形成する。
配線層６０５、配線層６０６、配線層６２１、配線層６３１、配線層６４１、配線層６４２、導電層６５２、導電層６５４、導電層６５５、導電層６５６、導電層６５７、ゲート電極６０９、配線層６１１、配線層６１２、配線層６１３、配線層６１４、配線層６２２、配線層６２３、配線層６２４、配線層６３２、配線層６３３、配線層６３４、配線層６４３、導電層６６０、ゲート電極６６１、導電層６６２、および配線層６６３は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
層間絶縁層６１０、層間絶縁層６２０、層間絶縁層６３０、層間絶縁層６４０および層間絶縁層６５０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、層間絶縁層６１０、層間絶縁層６２０、層間絶縁層６３０、層間絶縁層６４０および層間絶縁層６５０の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
半導体層６５１は、酸化物半導体を単層または積層して設ければよい。
ゲート絶縁層６５３は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層６５３は、半導体層６５１に酸素を供給する効果があると好ましい。
本実施の形態の構成である図１０乃至図１２の上面図および断面図の構成では、上記実施の形態１でも説明したように、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層を、ゲート電極とは別の層に設ける構成とする。そのため、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層は、ほかの導電層と離間して設ける構成とすることができる。そのため、トランジスタＴｒのゲートに形成される寄生容量を抑制する構成とすることができる。
対照的に図７乃至図９の上面図および断面図の構成では、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層が、トランジスタのゲート電極と同じ層にあるため、ゲート絶縁層といった他の層より薄い絶縁層を介して他の層と寄生容量を形成する構成となる。
また本実施の形態の構成である図１０乃至図１２の上面図および断面図の構成では、上記実施の形態１でも説明したように、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層を、ゲート電極とは別の層に設ける構成とする。そのためトランジスタＴｒのゲート電極と同じ層に形成される、容量素子Ｃａｐ１および容量素子Ｃａｐ２の電極の面積を、大きくとることができる。そのため、容量素子Ｃａｐ１および容量素子Ｃａｐ２の静電容量を大きくすることができる。
対照的に図７乃至図９の上面図および断面図の構成では、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層が、トランジスタのゲート電極と同じ層にある。そのため、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層は、ほかの導電層と離間して設ける構成が必要となり、この配線層と同層に設けられる容量素子Ｃａｐ１および容量素子Ｃａｐ２が占める面積も縮小してしまう。そのため、容量素子Ｃａｐ１および容量素子Ｃａｐ２の静電容量を大きくすることができない。
また本実施の形態の構成である図１０乃至図１２の上面図および断面図の構成では、電源供給を行うための配線層が設けられた層を、半導体層にシリコンを用いたトランジスタが設けられた層と、半導体層に酸化物半導体を用いたトランジスタが設けられた層との間に設ける構成としている。そのため、半導体層に酸化物半導体を用いたトランジスタが設けられた層よりも上層に、電源供給を行うための配線層が設けられた層を設ける場合と比べ、容量素子Ｃａｐ１および容量素子Ｃａｐ２に設ける開口部の数を最小限にすることができる。
以上説明した本実施の形態の構成では、トランジスタＴｒのゲートに形成される寄生容量を抑制する構成に加えて、ゲート電極と同層で複数のメモリ間のトランジスタＴｒのゲート電極を接続しないことで、容量素子が占める面積を確保することができる。そのため、トランジスタおよび容量素子の微細化を進めても、寄生容量の低減、および容量素子を形成するための面積の確保、を図ることができ、揮発性メモリ部ＶＮおよび不揮発性メモリ部ＮＶＮの電位の変動を小さくできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態２の図１０乃至図１２で説明した上面図及び断面図の構成とは異なる構成について、図１５乃至図１８を参照して説明する。なお図１５乃至図１７で示す上面図及び断面図に対応する回路図は、図６に示す回路図である。
次いで、図１５（ａ）および図１６では、配線層とゲート電極を異なる層とし、トランジスタＴｒ１及びトランジスタＴｒ２を、高電源電位を与える配線ＶＩＬに重畳する構成について、図６に示した回路構成に対応する上面図を示す。また図１７では、図１５（ａ）および図１６に示す一点鎖線Ｆ−Ｆ’における断面図、図１８では一点鎖線Ｇ−Ｇ’における断面図を示す。
まず、図１５（ａ）に示す上面図は、図６に示した回路図における、トランジスタ１２１、トランジスタ１２２、インバータ回路１２３、インバータ回路１２４、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃａｐ１および容量素子Ｃａｐ２の配置を示すものである。
図１５（ａ）におけるトランジスタの配置の理解しやすくするために、図１５（ｂ）では図１５（ａ）における各素子の層構造についての模式図を示している。図１５（ｂ）に示す第１の層３１１は、半導体層にシリコンを用いたトランジスタが設けられた層（図中、Ｓｉ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。図１５（ｂ）に示す第２の層３１２は、電源供給を行うための配線層が設けられた層（図中、ｗｉｒｉｎｇ ｌａｙｅｒと表記）である。図１５（ｂ）に示す第３の層３１３は、半導体層に酸化物半導体を用いたトランジスタが設けられた層（図中、ＯＳ＿ｔｒａｎｓｉｓｔｏｒ ｌａｙｅｒと表記）である。図１５（ｂ）に示す第４の層３１４は、容量素子及び複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層が設けられた層（図中、Ｃａｐａｃｉｔｏｒ ｌａｙｅｒと表記）である。
図１５（ｂ）に示す第１の層３１１は、半導体層にシリコンを用いたトランジスタ、すなわちトランジスタ１２１（ＳＷ１）、およびトランジスタ１２２（ＳＷ２）、並びにインバータ回路１２３（ＩＮＶ１）、およびインバータ回路１２４（ＩＮＶ２）を有する。図１５（ｂ）に示す第２の層３１２は、グラウンド電位を与える配線ＧＮＤ、ビット線ＢＬ、高電源電位を与える配線ＶＩＬ、反転ビット線ＢＬＢとなる配線層を有する。図１５（ｂ）に示す第３の層３１３は、半導体層に酸化物半導体を用いたトランジスタ、すなわちトランジスタＴｒ１（ＯＳ１）、およびトランジスタＴｒ２（ＯＳ２）を有する。図１５（ｂ）に示す第４の層３１４は、容量素子Ｃａｐ１、容量素子Ｃａｐ２及び複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層を有する。
図１６（ａ）では、図１５（ｂ）に示す第１の層３１１の上面図を示している。図１６（ａ）の上面図では、半導体層にシリコンを用いたトランジスタを構成する、半導体層、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層を接続するための開口部についての配置を示している。
図１６（ａ）に示す上面図では、トランジスタ１２１となるｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＳＷ１））、トランジスタ１２２となるｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＳＷ２））、インバータ回路１２３を構成するｐチャネル型トランジスタ（ｐｃｈ−Ｔｒ（ＩＮＶ１））およびｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＩＮＶ１））、およびインバータ回路１２４を構成するｐチャネル型トランジスタ（ｐｃｈ−Ｔｒ（ＩＮＶ２））およびｎチャネル型トランジスタ（ｎｃｈ−Ｔｒ（ＩＮＶ２））の配置を示している。
図１６（ｂ）では、図１５（ｂ）に示す第２の層３１２の上面図を示している。図１６（ｂ）の上面図では、複数の層に設けられた配線層、および各層を接続するための開口部についての配置を示している。
図１６（ｂ）に示す上面図では、グラウンド電位を与える配線ＧＮＤ、ビット線ＢＬ、高電源電位を与える配線ＶＩＬ、反転ビット線ＢＬＢの配置を示している。
図１６（ｃ）では、図１５（ｂ）に示す第３の層３１３の上面図を示している。図１６（ｃ）の上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層、ゲート電極、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層を接続するための開口部についての配置を示している。
図１６（ｃ）に示す上面図では、トランジスタＴｒ１となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ１））、トランジスタＴｒ２となるｎチャネル型トランジスタ（ＯＳ−Ｔｒ（ＯＳ２））、および各層を接続するための開口部の配置を示している。
図１６（ｄ）では、図１５（ｂ）に示す第４の層３１４の上面図を示している。図１６（ｄ）の上面図では、容量素子を構成する導電層、メモリセル間のゲート電極を接続するための配線層、および各層を接続するための開口部についての配置を示している。
図１６（ｄ）に示す上面図では、容量素子Ｃａｐ１、および容量素子Ｃａｐ２、およびメモリセル間のゲート電極を接続するための配線層（図１６（ｄ）中、平行斜線を付した領域ＭＬ）の配置を示している。
なお、図１６（ａ）乃至図１６（ｄ）に示す上面図のレイアウトが、図１１（ａ）乃至図１１（ｃ）に示す上面図のレイアウトと異なる点は、トランジスタＴｒ１及びトランジスタＴｒ２を、高電源電位を与える配線ＶＩＬに重畳して設ける点にある。また図１６（ａ）乃至図１６（ｄ）に示す上面図のレイアウトが、図１１（ａ）乃至図１１（ｃ）に示す上面図のレイアウトと異なる点は、複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層と同じ第４の層３１４に、容量素子Ｃａｐ１および容量素子Ｃａｐ２を設ける点にある。
図６に示す回路構成において、データの退避・復帰を行うための速度は、ＯＳ−Ｔｒ（ＯＳ１）及びＯＳ−Ｔｒ（ＯＳ２）の各トランジスタのオン電流に大きく依存し、オン電流をできるだけ大きくすることが好ましい。しかし、微細化に伴って駆動電圧を低下させる必要があり、該トランジスタのオン電流の大きさを保つことが困難になる。なおトランジスタサイズを変更することなく、オン電流を大きくする構成としては、バックゲートとなる電極を新たに追加し、バックゲートに電圧を印加してオン電流を大きくするといった構成でも実現できるが、半導体装置の製造プロセスや回路を構成する配線や動作が複雑になってしまう。
本実施の形態で示す構成のようにトランジスタＴｒ１及びトランジスタＴｒ２を、高電源電位を与える配線ＶＩＬに重畳して設けることで、前述のオン電流を大きくすることができる。
なお本実施の形態の構成において、電源供給の有無を切り替えるために制御される配線ＶＩＬの電位は、半導体装置に電源供給を行う場合には高電源電位（ＶＤＤ）とし、電源供給を行わない場合にはグラウンド電位（配線ＧＮＤと等電位）とする。この場合、一例としては、図１９（ａ）の回路構成とすればよい。
図１９（ａ）の回路構成では、高電源電位を与える配線に、スイッチＰＳＷを接続し、該スイッチＰＳＷの制御によって、配線ＶＩＬをＶＤＤかＧＮＤに切り替える構成とする。該構成では、スイッチＰＳＷをＶＤＤに切り替えた場合は、メモリセルに電源供給し、スイッチＰＳＷをＧＮＤに切り替えた場合は、メモリセルへの電源供給を停止する。
この配線ＶＩＬの電位の切り替えを、図２（ｂ）に示すタイミングチャート図に併せて図示すると、図１９（ｂ）のように表すことができる。図１９（ｂ）では、電源供給の有無について表したｐｏｗｅｒと、配線ＶＩＬ及び配線ＧＮＤの電位の変化について示している。図１９（ｂ）で示すように電源電位を与える配線ＶＩＬの電位を、半導体装置に電源供給を行う場合には高電源電位とし、トランジスタＴｒ１及びトランジスタＴｒ２のバックゲートとしての機能を配線ＶＩＬに付与することで、トランジスタＴｒ１及びトランジスタＴｒ２のオン電流を大きくすることができる。一方で、図１９（ｂ）で示すように電源電位を与える配線ＶＩＬの電位を、半導体装置に電源供給を行わない場合にはグラウンド電位とし、トランジスタＴｒ１及びトランジスタＴｒ２のバックゲートとしての機能を配線ＶＩＬに付与することで、トランジスタＴｒ１及びトランジスタＴｒ２のオフ電流が低いといった特性を阻害することはない。そのため、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にすることなく、微細化が進んだトランジスタＴｒ１及びトランジスタＴｒ２のオン電流の大きさを保つことができる。
次いで図１７では、図１５（ａ）および図１６の一点鎖線Ｆ−Ｆ’における断面図、図１８では、図１５（ａ）および図１６の一点鎖線Ｇ−Ｇ’における断面図を、例示している。
また、本実施の形態では、第１の層３１１のトランジスタが、単結晶のシリコン基板に形成され、第２の層３１２の配線層が、第１の層３１１上に形成され、第３の層３１３のトランジスタが、第２の層３１２上に形成され、第４の層３１４の容量素子及び複数のメモリ間のトランジスタＴｒのゲート電極を接続する配線層が、第３の層３１３上に形成されている場合を例示している。第１の層３１１のトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
図１７では、半導体基板４００、素子分離用絶縁膜４０２、ゲート絶縁層４１０、ゲート電極４１２、ゲート電極４１４、層間絶縁層４１６、配線層４１８、配線層４２０、導電層４２２、層間絶縁層４２４、配線層４２３、導電層４２６、層間絶縁層４２８、配線層４３０、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、層間絶縁層４４２、配線層４４６、層間絶縁層４４８、半導体層４５２、ゲート絶縁層４５０、配線層４５４、ゲート電極４５６、層間絶縁層４５８、導電層４６０、導電層４６２、絶縁層４６４、導電層４６６、導電層４６８、層間絶縁層４７２、配線層４７４、配線層４７６、層間絶縁層４７８および層間絶縁層４８０を示している。
図１８では、半導体基板４００、素子分離用絶縁膜４０２、ゲート電極４１３、ゲート電極４１５、層間絶縁層４１６、層間絶縁層４２４、配線層４２７、配線層４２９、配線層４３１、導電層４３３、層間絶縁層４２８、配線層４３６、層間絶縁層４４２、層間絶縁層４４８、半導体層４５２、半導体層４５３、ゲート絶縁層４５０、ゲート電極４５６、層間絶縁層４５８、絶縁層４６４、導電層４６６、層間絶縁層４７２、層間絶縁層４７８、導電層４６７、配線層４７７および層間絶縁層４８０を示している。
半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
第１の層３１１のトランジスタは、素子分離用絶縁膜４０２により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
ゲート絶縁層４１０は、熱処理を行い、半導体基板４００の表面を酸化して酸化シリコン膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的にエッチングして、形成する。
ゲート電極４１２、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、配線層４１８、配線層４２０、導電層４２２、配線層４２３、導電層４２６、配線層４３０、配線層４２７、配線層４２９、配線層４３１、導電層４３３、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、配線層４５４、ゲート電極４５６、導電層４６０、導電層４６２、導電層４６６、導電層４６８、配線層４７４、配線層４７６、導電層４６７及び配線層４７７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
層間絶縁層４１６、層間絶縁層４２４、層間絶縁層４２８、層間絶縁層４４２、層間絶縁層４４８、層間絶縁層４５８、絶縁層４６４、層間絶縁層４７２、層間絶縁層４７８および層間絶縁層４８０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
半導体層４５２及び半導体層４５３は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、一例として、インジウム、ガリウム、及び亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ法、蒸着法、塗布法などを用いることができる。
ゲート絶縁層４５０は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層４５０は、半導体層４５２及び半導体層４５３に酸素を供給する効果があるとより好ましい。
以上説明した本実施の形態の構成では、半導体装置に電源供給を行う場合にトランジスタＴｒ１及びトランジスタＴｒ２のオン電流を大きくすることができる。一方で、半導体装置に電源供給を行わない場合には、配線ＶＩＬの電位がグラウンド電位のため、トランジスタＴｒ１及びトランジスタＴｒ２のオフ電流が低いといった特性を阻害することはない。そのため、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にすることなく、微細化が進んだトランジスタＴｒ１及びトランジスタＴｒ２のオン電流の大きさを保つことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、又は酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／及びｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１３、図１４を用いて説明する。
図１３（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態２の図１０乃至図１２、実施の形態３の図１５乃至図１９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１３（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、素子の微細化を進めてもデータの保持に必要な保持容量を確保でき、かつトランジスタの寄生容量を低減することによる正常な動作に必要な保持容量の削減を図ることができる半導体装置を有する電子部品を実現することができる。該電子部品は、データの退避・復帰を行うトランジスタの寄生容量の低減が図られたことで、データの保持に必要な保持容量を確保することを容易にすることができるメモリセルを有する半導体装置を含む。そのため、データの退避・復帰をより確実に行うことのできる電子部品である。
また、完成した電子部品の斜視模式図を図１３（ｂ）に示す。図１３（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１３（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１４（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データの退避・復帰をより確実に行うことのできる携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１４（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１４（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１４（ａ）に示す携帯型の情報端末は、図１４（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１４（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１４（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１４（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１４（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データの退避・復帰をより確実に行うことのできる電子書籍が実現される。
図１４（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、データの退避・復帰をより確実に行うことのできるテレビジョン装置が実現される。
図１４（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのためデータの退避・復帰をより確実に行うことのできるスマートフォンが実現される。
図１４（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データの退避・復帰をより確実に行うことのできるデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、データの退避・復帰をより確実に行うことのできる電子機器が実現される。
本実施例では、上記実施の形態３で説明した半導体装置（以下、ＯＳ−ＳＲＡＭという）の構成のキャッシュメモリを内蔵した３２ｂｉｔマイクロプロセッサについて試作したので、評価結果に関して説明する。
ＯＳ−ＳＲＡＭの回路図とＰｏｗｅｒ−Ｇａｔｉｎｇ（ＰＧ）シーケンスを図２０、図２１にそれぞれ示す。
図２０に示すようにＯＳ−ＳＲＡＭは標準的なＳＲＡＭ（６Ｔ型）に、２つの半導体層に酸化物半導体を用いたトランジスタ（以下、ＯＳ−ＦＥＴという）と２つの容量素子（以下、Ｃａｐａｃｉｔｏｒという）を追加することで構成される。
なお図２０に示すＯＳ−ＳＲＡＭが有するトランジスタのパラメータは、表１の通りである。
図２１に示すＰＧシーケンスによると、双安定部Ｑ，ＱＢに保持されているデータをノードＳＮ１，ＳＮ２に退避し、その後Ｖｉｒｔｕａｌ−ＶＤＭ （Ｖ−ＶＤＭ）を遮断することで電源供給を停止する。復帰時にはノードＳＮ１，ＳＮ２に保持されているデータを双安定部Ｑ，ＱＢに戻すことでＰＧ前の状態から通常動作を再開できる。
図２２にＯＳ−ＳＲＡＭのレイアウトを示す。データを退避するために追加する部分（２つのＯＳ−ＦＥＴと２つのＣａｐａｃｉｔｏｒ）は、標準的なＳＲＡＭが形成されている層の上に積層することができる。よって、標準的なＳＲＡＭからＯＳ−ＳＲＡＭへの変更によって伴う面積増加は０％とすることができる。ＯＳ−ＳＲＡＭセルの面積は０．４６μｍ´１．２４μｍ＝０．５７０４μｍ２（１３５Ｆ２）となっている。
データを退避できるＳＲＡＭは、ＯＳ−ＳＲＡＭの他にＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ），ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを用いる手法も提案されている。しかし、いずれも標準的なＳＲＡＭからの面積増加があり、面積増加がなくデータを退避できるＳＲＡＭにできるのはＯＳ−ＳＲＡＭだけである。
ＯＳ−ＳＲＡＭのＰＧシーケンスにおける、退避（Ｂａｃｋｕｐ）時間，復帰（Ｒｅｃｏｖｅｒｙ）時間はそれぞれ３．９ｎｓ，２．０ｎｓで可能であることをシミュレーションにて確認した。ここで、各区間での消費エネルギーについて図２３に整理して示す。
Ｂａｃｋｕｐ区間：双安定部Ｑ，ＱＢに保持されているデータを退避する際、ＯＳ−ＦＥＴのゲート容量やＣａｐａｃｉｔｏｒへの充放電によってエネルギーが消費される（Ｅｂａｃｋｕｐ）。
Ｐｏｗｅｒ−ｏｆｆ区間：電源遮断を行うことによってスタンバイ電力を削減する。理想的には遮断中のリーク電流Ｉｏｆｆ＝０であるが、現実には電源遮断を行うパワースイッチにてリーク電流が発生し、この値はパワースイッチ用トランジスタの設計サイズに左右される。本シミュレーションでは設計仕様に左右されない本質的なＰＧ効果を調査するためにパワースイッチのリーク電流をゼロ（Ｉｏｆｆ＝０）とした。
Ｒｅｃｏｖｅｒｙ区間：ｂａｃｋｕｐ部（ノードＳＮ１，ＳＮ２）から双安定部Ｑ，ＱＢにデータを戻すためにＥｒｅｃｏｖｅｒｙが消費される。ＥｒｅｃｏｖｅｒｙにはＯＳ−ＦＥＴのゲート容量やＶ−ＶＤＭ配線への充電、双安定部Ｑ，ＱＢでの動作開始時における貫通電流がある。
スタンバイ状態時にはスタンバイ電力（Ｉｓｂｙ´ＶＤ）が常に消費されるが、ＰＧを行うことによってこのスタンバイ電力をゼロにできる。ある一定区間τｔｏｔａｌのスタンバイ電力をＰＧによって削減する場合、ＰＧ適用時の全区間エネルギー（Ｅｂａｃｋｕｐ＋Ｅｏｆｆ＋Ｅｒｅｃｏｖｅｒｙ）と、スタンバイ電力（Ｉｓｂｙ´ＶＤ´τｔｏｔａｌ）の差分Ｅｏｖｅｒｈｅａｄは式（１）で表される。
ここで注意すべき点は、「スタンバイ電力ゼロ ≠ 低消費電力」ということである。Ｅｏｖｅｒｈｅａｄ＝０になる時間（ＢＥＴ： Ｂｒｅａｋ−Ｅｖｅｎ Ｔｉｍｅ）よりも短い時間のＰＧを行った場合、ＰＧを行うことによって逆に消費電力が増加することが式（１）よりわかる。ＢＥＴは式（２）で表される。
このように、ＢＥＴよりも短い時間のＰＧを行うことには低消費電力の効果はなく、いかにＢＥＴを短くするかが重要である。ＯＳ−ＳＲＡＭにおいてＰＧを行った場合のエネルギーを図２４に示す。電源遮断を行う時間（τｏｆｆ）を振ることでＰＧとスタンバイ時のエネルギーが等しくなる時間を求めている。シミュレーションの初期条件には、双安定部Ｑ，ＱＢとｂａｃｋｕｐ部のデータが異なる場合と同じ場合の２つを仮定している。この２条件（ｂａｃｋｕｐ ｗｉｔｈ ｄａｔａ ｉｎｖｅｒｓｉｏｎ，ｂａｃｋｕｐ ｗｉｔｈｏｕｔ ｄａｔａ ｉｎｖｅｒｓｉｏｎ）でのＢＥＴはそれぞれ２１．７ｎｓ，１９．２ｎｓと見積もられた。
標準的なＳＲＡＭからＯＳ−ＳＲＡＭへ変更したことによる通常動作への影響について調査した。
待機電力：ＯＳ−ＳＲＡＭ，標準的なＳＲＡＭともに４１９ｎＷである。
スタティックノイズマージン（ＳＮＭ）：図２５（Ａ）乃至（Ｃ）にＲｅａｄ、Ｗｒｉｔｅ、Ｈｏｌｄ動作時のＳＮＭを示す。図からわかるように、ＳＮＭが重なっており、ＳＮＭの劣化は全くない。
遅延時間：双安定部Ｑ，ＱＢの反転遅延はＯＳ−ＳＲＡＭで１７．７ｐｓ，標準的なＳＲＡＭで１５．２ｐｓであった。ワード線の遅延，ビット線の遅延をシミュレーションするために、２５６行´１２８列のＯＳ−ＳＲＡＭ ａｒｒａｙおよび標準的なＳＲＡＭ ａｒｒａｙを仮定した。ワード線の昇圧時間はＯＳ−ＳＲＡＭで３９．４ｐｓ，標準的なＳＲＡＭで３６．９ｐｓであった。読み出し動作時に、ワード線が立ち上がってからビット線の電位が（ＶＤ−ＶＢＬＳＥＮＳＥ）に放電するまでの時間は、ＯＳ−ＳＲＡＭで１３１ｐｓ，標準的なＳＲＡＭで１２６ｐｓであった（ＶＢＬＳＥＮＳＥ＝０．３Ｖ）。
動的消費電力：遅延のシミュレーションと同じテストベンチを使用した。ＯＳ−ＳＲＡＭと標準的なＳＲＡＭにおいて、双安定部Ｑ，ＱＢの反転による消費電力：３．７３ｆＪ，３．２４ｆＪ，ワード線による消費電力：７９．９ｆＪ，７６．６ｆＪ，ビット線による消費電力：３．８１ｐＪ，３．７７ｐＪ、であった。
以上のように、標準的なＳＲＡＭからＯＳ−ＳＲＡＭへ変更したことによる通常動作への影響はほぼ無視できる。これは、通常動作時に使用する双安定部Ｑ，ＱＢとｂａｃｋｕｐ部をＯＳ−ＦＥＴによって電気的に分離しているためである。
ＯＳ−ＳＲＡＭの特性について表２にまとめた。
ＯＳ−ＳＲＡＭを３２−ｂｉｔ マイクロプロセッサのキャッシュメモリに適用した。試作した２ＫＢのキャッシュは、ＣＭＯＳ：３５０ｎｍ，ＯＳ：１８０ｎｍ ｐｒｏｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙを用い、ＯＳ−ＳＲＡＭのｂａｃｋｕｐ部はＷ／Ｌ＝８００ｎｍ／１８０ｎｍのＯＳ−ＦＥＴとＣ＝２７．１ｆＦのＣａｐａｃｉｔｏｒで構成している。図２６にチップ写真を示す。また、マイクロプロセッサの仕様を表３に示す。
また図２７にマイクロプロセッサのブロック図を示す。キャッシュのパワードメインはＯＳ−ＳＲＡＭ ａｒｒａｙ部，駆動回路部（ｃａｃｈｅ ｃｏｎｔｒｏｌｌｅｒ含む），Ｂａｃｋｕｐ ＆ Ｒｅｃｏｖｅｒｙ Ｄｒｉｖｅｒ部（２．５Ｖ／−１Ｖ仕様）の３つがあり、それぞれのｈｉｇｈ−ｌｅｖｅｌ（Ｖ−ＶＤＤ，Ｖ−ＶＤＭ，Ｖ−ＶＤＨ）側にパワースイッチを設けている。ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）からＯＳ−ＦＥＴを制御するＰＧ信号とパワースイッチを制御するＰＳＷ＿ＰＥＲＩ信号，ＰＳＷ＿ＭＥＭ信号がキャッシュに入力されることでＰＧシーケンスが実行される。
図２８に示すＰＧ時のオシロスコープ波形から正常なＰＧ動作を確認できる。図中のＢＬＲ信号とＮＤＲ信号は、復帰動作開始時においてＳＲＡＭセル中の双安定部Ｑ，ＱＢをＧＮＤ電位にプリチャージするために使用している。測定より８０ｎｓの退避動作、４００ｎｓの復帰動作（電源安定化のための２００ｎｓを含む）を確認した。スタンバイ電力は通常時９２２ｎＷ，電源遮断時２２．５ｎＷが得られ、ＰＧによって９７．６％のＳｔａｎｄｂｙ電力を削減できることを確認できた。
図２９に示すＢＥＴ評価は、通常動作（Ｓｔｏｒｅ Ｗｏｒｄ，Ｌｏａｄ Ｗｏｒｄ）間にＰＧ状態をτｐｇ挿入したときの平均電力Ｐｐｇ＋ｅｘｅと、通常動作間にＳｔａｎｄｂｙ状態をτｓｂｙ（＝τｐｇ）挿入したときの平均電力Ｐｓｂｙ＋ｅｘｅの差分をとることでオーバーヘッド電力を測定し（式３を参照）、式（３）におけるオーバーヘッド電力が０になる時間をＢＥＴとした。
図３０よりＢＥＴ＝６１．４ｍｓが得られた。なお、８５℃において１日以上のデータ保持特性を確認している。
今回の試作ではＣＭＯＳ：３５０ｎｍ／ＯＳ：１８０ｎｍの積層プロセスが実証され、最先端プロセスにおける回路面積を大きくすることなくＯＳ−ＳＲＡＭを適用できることが実証された。３５０ｎｍ ＣＭＯＳ ｐｒｏｃｅｓｓでは、元々リーク電力が大きくないことから２ＫＢ ｃａｃｈｅのＢＥＴはｍｓ ｏｒｄｅｒに留まっているが、微細化が進みＳｉ−ＦＥＴのリーク電流が大きくなればなるほどＯＳ−ＳＲＡＭによるＰＧ技術は効果を発揮する。
１００ メモリセル
１０１ 記憶回路
１０１＿ｍｎ 記憶回路
１０１＿１１ 記憶回路
１１１ 絶縁層
１１２ 半導体層
１１３ 電極
１１４ 電極
１１５ ゲート絶縁層
１１６ ゲート電極
１１７ 電極
１１８ 層間絶縁層
１１９ 配線層
１２１ トランジスタ
１２２ トランジスタ
１２３ インバータ回路
１２４ インバータ回路
４００ 半導体基板
４０２ 素子分離用絶縁膜
４１０ ゲート絶縁層
４１２ ゲート電極
４１３ ゲート電極
４１４ ゲート電極
４１５ ゲート電極
４１６ 層間絶縁層
４１８ 配線層
４２０ 配線層
４２２ 導電層
４２３ 配線層
４２４ 層間絶縁層
４２６ 導電層
４２７ 配線層
４２８ 層間絶縁層
４２９ 配線層
４３０ 配線層
４３１ 配線層
４３２ 配線層
４３３ 導電層
４３４ 配線層
４３６ 配線層
４３８ 配線層
４４０ 配線層
４４２ 層間絶縁層
４４４ 導電層
４４６ 配線層
４４８ 層間絶縁層
４５０ ゲート絶縁層
４５２ 半導体層
４５３ 半導体層
４５４ 配線層
４５６ ゲート電極
４５８ 層間絶縁層
４６０ 導電層
４６２ 導電層
４６４ 絶縁層
４６６ 導電層
４６７ 導電層
４６８ 導電層
４７２ 層間絶縁層
４７４ 配線層
４７６ 配線層
４７７ 配線層
４７８ 層間絶縁層
４８０ 層間絶縁層
６００ 半導体基板
６０１ 素子分離用絶縁膜
６０２ 不純物領域
６０３ 不純物領域
６０４ ゲート絶縁層
６０５ 配線層
６０６ 配線層
６０７ 不純物領域
６０８ 不純物領域
６０９ ゲート電極
６１０ 層間絶縁層
６１１ 配線層
６１２ 配線層
６１３ 配線層
６１４ 配線層
６２０ 層間絶縁層
６２１ 配線層
６２２ 配線層
６２３ 配線層
６２４ 配線層
６３０ 層間絶縁層
６３１ 配線層
６３２ 配線層
６３３ 配線層
６３４ 配線層
６４０ 層間絶縁層
６４１ 配線層
６４２ 配線層
６４３ 配線層
６５０ 層間絶縁層
６５１ 半導体層
６５２ 導電層
６５３ ゲート絶縁層
６５４ 導電層
６５５ 導電層
６５６ 導電層
６５７ 導電層
６５９ 導電層
６６０ 導電層
６６１ ゲート電極
６６２ 導電層
６６３ 配線層
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ ゲート絶縁層
８０４ ゲート電極
８０５ 配線層
８１０ 層間絶縁層
８２０ 層間絶縁層
８２１ 配線層
８２２ 配線層
８２３ 配線層
８３０ 層間絶縁層
８３１ 配線層
８４０ 層間絶縁層
８４１ 配線層
８４２ 配線層
８５０ 層間絶縁層
８５１ 半導体層
８５２ 導電層
８５３ ゲート絶縁層
８５４ 導電層
８５５ 導電層
８５６ 導電層
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部

Claims (15)

  1. 複数のメモリを有する半導体装置であって、
    前記メモリは、第１のデータ保持部を有する揮発性メモリと、第２のデータ保持部を有する不揮発性メモリと、を有し、
    前記第２のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、
    前記第１のトランジスタのソースおよびドレインの一方は、前記第１のデータ保持部に電気的に接続され、
    前記第１のトランジスタのソースおよびドレインの他方は、前記第１の容量素子の一方の電極に電気的に接続され、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、
    前記第１の容量素子の他方の電極は、前記第１のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、
    前記複数のメモリ間に設けられる、前記第１のトランジスタのゲートを電気的に接続するための配線は、前記第１の容量素子の他方の電極とは異なる層に設けられた配線であること、を特徴とする半導体装置。
  2. 請求項１において、
    前記第２のデータ保持部は、前記第１のトランジスタを非導通状態とし、前記第１のトランジスタのソースおよびドレインの他方と、前記第１の容量素子の一方の電極との間に電荷を保持することで、前記第１のデータ保持部に記憶されたデータの保持を行うデータ保持部である、ことを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタは、半導体層が酸化物半導体であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１のトランジスタは、トップゲート構造のトランジスタであることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第１のデータ保持部は、半導体層がシリコンである第２のトランジスタを用いて構成された回路であることを特徴とする半導体装置。
  6. 請求項５において、
    前記第２のトランジスタ上には、前記第１のトランジスタが積層して設けられることを特徴とする半導体装置。
  7. 請求項６において、
    前記第１のトランジスタが設けられた層と、前記第２のトランジスタが設けられた層との間には、前記第１のトランジスタおよび前記第２のトランジスタを電気的に接続するための配線層が設けられることを特徴とする半導体装置。
  8. 複数のメモリを有する半導体装置であって、
    前記メモリは、第１のデータ保持部および第２のデータ保持部を有する揮発性メモリと、第３のデータ保持部および第４のデータ保持部を有する不揮発性メモリと、を有し、
    前記第３のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、
    前記第４のデータ保持部は、第２のトランジスタ及び第２の容量素子を有し、
    前記第１のトランジスタのソースおよびドレインの一方は、前記第１のデータ保持部に電気的に接続され、
    前記第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の電極に電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの一方は、前記第２のデータ保持部に電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの他方は、第２の容量素子の一方の電極に電気的に接続され、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、
    前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極は、前記第１のトランジスタのゲートとなる電極、及び前記第２のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを電気的に接続するための配線は、前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極とは異なる層に設けられた配線であること、を特徴とする半導体装置。
  9. 複数のメモリを有する半導体装置であって、
    前記メモリは、第１のデータ保持部および第２のデータ保持部を有する揮発性メモリと、第３のデータ保持部および第４のデータ保持部を有する不揮発性メモリと、を有し、
    前記第３のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、
    前記第４のデータ保持部は、第２のトランジスタ及び第２の容量素子を有し、
    前記第１のトランジスタのソースおよびドレインの一方は、前記第１のデータ保持部に電気的に接続され、
    前記第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の電極に電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの一方は、前記第２のデータ保持部に電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの他方は、第２の容量素子の一方の電極に電気的に接続され、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのソースおよびドレインとなる電極と同じ層に設けられた電極であり、
    前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極は、前記第１のトランジスタのゲートとなる電極、及び前記第２のトランジスタのゲートとなる電極と同じ層に設けられた電極であり、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを電気的に接続するための配線は、前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極とは異なる層に設けられた配線であり、
    前記第１のトランジスタ及び前記第２のトランジスタの半導体層におけるチャネル形成領域は、高電源電位を与える配線に重畳して設けられること、を特徴とする半導体装置。
  10. 請求項８または９において、
    前記第３のデータ保持部は、前記第１のトランジスタを非導通状態とし、前記第１のトランジスタのソースおよびドレインの他方と、前記第１の容量素子の一方の電極との間に電荷を保持することで、前記第１のデータ保持部に記憶されたデータの保持を行うデータ保持部であり、
    前記第４のデータ保持部は、前記第２のトランジスタを非導通状態とし、前記第２のトランジスタのソースおよびドレインの他方と、前記第２の容量素子の一方の電極との間に電荷を保持することで、前記第２のデータ保持部に記憶されたデータの保持を行うデータ保持部であること、を特徴とする半導体装置。
  11. 請求項８乃至１０のいずれか一において、
    前記第１のトランジスタおよび前記第２のトランジスタは、半導体層が酸化物半導体であることを特徴とする半導体装置。
  12. 請求項８乃至１１のいずれか一において、
    前記第１のトランジスタおよび前記第２のトランジスタは、トップゲート構造のトランジスタであることを特徴とする半導体装置。
  13. 請求項８乃至１２のいずれか一において、
    前記第１のデータ保持部および前記第２のデータ保持部は、半導体層がシリコンである第３のトランジスタを用いて構成された回路であることを特徴とする半導体装置。
  14. 請求項１３において、
    前記第３のトランジスタ上には、前記第１のトランジスタおよび前記第２のトランジスタが積層して設けられることを特徴とする半導体装置。
  15. 請求項１４において、
    前記第１のトランジスタおよび前記第２のトランジスタが設けられた層と、前記第３のトランジスタが設けられた層との間には、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタを電気的に接続するための配線層が設けられることを特徴とする半導体装置。
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