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JP2015156499A - 半導体装置 - Google Patents

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英幸 岸田
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昭治 宮永
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Abstract

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の
影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置
を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電
極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トラン
ジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を
用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。
【選択図】図３９

Description

薄膜トランジスタ（以下、ＴＦＴともいう）を用いた半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）を
構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デ
バイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている
。
薄膜トランジスタとしては、主にアモルファスシリコン、または多結晶シリコンなどの半
導体材料を用いて作製される。アモルファスシリコンを用いたＴＦＴは、電界効果移動度
が低いもののガラス基板の大面積化に対応することができ、一方、多結晶シリコンを用い
たＴＦＴは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり
、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。
これに対し、半導体材料として酸化物半導体を用いてＴＦＴを作製し、該ＴＦＴを電子デ
バイスや光デバイスに応用する技術が注目されている。例えば、半導体材料として酸化亜
鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてＴＦＴを作製し、画像表示装置のスイ
ッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
酸化物半導体にチャネル形成領域（チャネル領域ともいう）を設けたＴＦＴは、アモルフ
ァスシリコンを用いたＴＦＴよりも高い電界効果移動度が得られている。酸化物半導体膜
はスパッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリ
コンを用いたＴＦＴよりも製造工程が簡単である。
このような酸化物半導体を用いてガラス基板、プラスチック基板などにＴＦＴを形成し、
液晶ディスプレイ、エレクトロルミネセンスディスプレイ（ＥＬディスプレイともいう）
または電子ペーパーなどの表示装置への応用が期待されている。
また、液晶表示装置に代表されるアクティブマトリクス型半導体装置においては、画面サ
イズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の
画面サイズも視野に入れた開発が行われている。加えて、画面の解像度も、ハイビジョン
画質（ＨＤ、１３６６×７６８）、フルハイビジョン画質（ＦＨＤ、１９２０×１０８０
）と高精細化の傾向にあり、解像度が３８４０×２０４８または４０９６×２１８０とい
った、いわゆる４Ｋデジタルシネマ用表示装置の開発も急がれている。
表示装置の高精細化に伴い必要とされる画素数が著しく増加している。その結果、一画素
当たりの書き込み時間が短くなり、薄膜トランジスタには動作特性の速さ、大きなオン電
流等が求められている。一方で近年のエネルギーの枯渇問題もあって、消費電力が抑制さ
れた表示装置が求められている。そのため、薄膜トランジスタについても、オフ電流が低
く無駄な漏れ電流が抑制されたものが求められている。
また、画面サイズの大型化や高精細化は、表示部内の配線抵抗を増大させる傾向にある。
配線抵抗の増大は、信号線の終端への信号伝達の遅れや、電源線の電圧降下などを引き起
こし、結果として、表示ムラや階調不良などの表示品質の低下や、消費電力の増加を生じ
てしまう。
配線抵抗の増大を抑えるために、銅（Ｃｕ）を使用して低抵抗の配線層を形成する技術が
検討されている。（例えば、特許文献３及び４参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００４―１３３４２２号公報 特開２００４―１６３９０１号公報
薄膜トランジスタのソース電極と半導体層、及びドレイン電極と半導体層の間に生じる寄
生抵抗はオン電流の低下を招くため、寄生抵抗を下げる技術が検討されている。特に、酸
化物半導体層を有する薄膜トランジスタにおいて、酸化物半導体と金属の接続界面に高抵
抗な酸化被膜が形成されてしまう問題がある。
また、薄膜トランジスタのオフ電流を抑制する技術が検討されている。特に酸化物半導体
層を有する薄膜トランジスタにおいて、酸化物半導体層に残るキャリアがトランジスタ特
性に影響してしまう問題がある。また、長期間の使用に伴い外部から不純物が薄膜トラン
ジスタの内部に侵入し、閾値などトランジスタ特性が変化してしまう問題がある。
また、配線抵抗の増大を防ぐために、銅（Ｃｕ）を使用して低抵抗の配線層を形成する技
術が検討されている。しかしながら、Ｃｕは半導体中や酸化珪素中で拡散し易く、半導体
装置の動作を不安定にし、歩留まりを著しく低下させてしまう恐れがある。
本発明の一態様は、配線抵抗による電圧降下の影響や画素への信号書き込み不良や階調不
良などを防止し、より表示品質の良い表示装置を代表とする半導体装置を提供することを
課題の一つとする。
また、本発明の一態様は、半導体装置の高速動作を実現することを課題の一つとする。
また、本発明の一態様は、半導体装置の省電力化を実現することを課題の一つとする。
また、本発明の一態様は、安定して動作する薄膜トランジスタ及びそれを用いた半導体装
置を提供することを課題の一つとする。
また、本発明の一態様は、生産性に優れた半導体装置を実現することを課題の一つとする
。
上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電極、及びドレ
イン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トランジスタと、低
抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を用いた薄膜ト
ランジスタを絶縁膜で囲んで封止すればよい。
すなわち本明細書で開示する本発明の一態様は、基板上に窒化珪素を含む第１の絶縁層を
有し、第１の絶縁層上に低抵抗の第１の導電層で形成されるゲート配線を有し、第１の導
電層からなるゲート電極層を有し、ゲート電極層上に窒化珪素を含む第２の絶縁層を有し
、第２の絶縁層上に酸化珪素を含む第３の絶縁層を有し、第３の絶縁層上に島状の酸化物
半導体層を有し、島状の酸化物半導体層上にソース電極及びドレイン電極として機能する
第２の導電層を有し、第２の導電層と酸化物半導体層上に酸化珪素を含む第４の絶縁層を
有し、第４の絶縁層上に窒化珪素を含む第５の絶縁層を有し、第４の絶縁層と第５の絶縁
層に設けられた開口部を通して、ソース電極またはドレイン電極のどちらか一方として機
能する第２の導電層と電気的に接する第３の導電層を有し、第３の導電層と第５の絶縁層
を覆う窒化珪素を含む第６の絶縁層を有し、第４の絶縁層、第５の絶縁層及び第６の絶縁
層に設けられた開口部を通して、ソース電極またはドレイン電極の他方として機能する第
２の導電層と電気的に接する第４の導電層を有し、第２の導電層が酸素親和性を有する導
電層である半導体装置である。
また、本明細書で開示する本発明の一態様は、上記第１の絶縁層上にＣｕを含む導電層と
該導電層を覆う高融点金属を含む導電層で形成されるゲート配線を有し、該高融点金属か
らなる上記ゲート電極層を有する上記半導体装置である。
また、本明細書で開示する本発明の一態様は、第１の導電層上と上記第２の導電層が、上
記第２の絶縁層と上記第３の絶縁層を挟む保持容量部を有する上記半導体装置である。
また、本明細書で開示する本発明の一態様は、インジウム、ガリウム、または亜鉛のいず
れか一つを含む酸化物半導体層を有する上記半導体装置である。
また、本明細書で開示する本発明の一態様は、上記第２の導電層が、Ｗ、Ｔａ、Ｍｏ、Ｔ
ｉ、Ｃｒ、Ａｌ、Ｚｒ、Ｃａから選ばれた元素のうち、少なくとも一つの種類の元素を含
む上記半導体装置である。
また、本明細書で開示する本発明の一態様は、基板上に窒化珪素を含む第１の絶縁層を形
成し、第１の絶縁層上に低抵抗の第１の導電層を用いてゲート配線、及びゲート電極層を
形成し、ゲート電極層上に窒化珪素を含む第２の絶縁層を形成し、第２の絶縁層上に酸化
珪素を含む第３の絶縁層を形成し、基板温度を１００℃以上６００℃以下に加熱しながら
第３の絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に酸素親和性を有する導電
層を用いてソース電極及びドレイン電極として機能する第２の導電層を形成し、第２の導
電層と酸化物半導体層上に酸化珪素を含む第４の絶縁層を形成し、第４の絶縁層上に窒化
珪素を含む第５の絶縁層を形成し、第４の絶縁層と第５の絶縁層に開口部を形成し、該開
口部を通してソース電極またはドレイン電極のどちらか一方として機能する第２の導電層
と電気的に接する第３の導電層を形成し、第３の導電層と第５の絶縁層を覆う窒化珪素を
含む第６の絶縁層を形成し、第４の絶縁層、第５の絶縁層及び第６の絶縁層に開口部を形
成し、該開口部を通してソース電極またはドレイン電極の他方として機能する第２の導電
層と電気的に接する第４の導電層を形成する半導体装置の作製方法である。
なお、本明細書において、ゲートとは、ゲート電極及びゲート配線の一部または全部のこ
とをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や
別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査
線もゲート配線に含まれる。
ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。
ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極
とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも
一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための
配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場
合にはソース配線に信号線も含まれる。
ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のこと
をいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。
ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線
とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的
に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に
電気的に接続される場合にはドレイン配線に信号線も含まれる。
また、本書類（明細書、特許請求の範囲または図面など）において、トランジスタのソー
スとドレインは、トランジスタの構造や動作条件などによって互いに入れ替わるため、い
ずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明
細書、特許請求の範囲または図面など）においては、ソース及びドレインのいずれかから
任意に選択した一方の端子をソース及びドレインの一方と表記し、他方の端子をソース及
びドレインの他方と表記する。
なお、本明細書中において、発光装置とは画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂ
ｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇ
ｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けら
れたモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓ
ｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むもの
とする。
高速動作可能な半導体装置を提供する。また、消費電力が低い半導体装置を提供する。ま
た、動作が安定し、信頼性が高い半導体装置を提供する。
実施の形態に係わる表示装置の構成を説明する図。 実施の形態に係わる表示装置の画素の構成例を説明する図。 実施の形態に係わる表示装置の画素の構成例を説明する図。 実施の形態に係わる表示装置の画素部の作製工程を説明する図。 実施の形態に係わる表示装置の画素部の作製工程を説明する図。 グレートーンマスク及びハーフトーンマスクを説明する図。 実施の形態に係わる表示装置の画素部の作製工程を説明する図。 実施の形態に係わるインバータ回路を説明する図。 実施の形態に係わる保護回路を説明する図。 実施の形態に係わる保護回路を説明する図。 実施の形態に係わる接続部を説明する図。 実施の形態に係わる端子部を説明する図。 実施の形態に係わる端子部を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 表示装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図及び動作を説明するタイミングチャート。 シフトレジスタの構成を示す回路図。 シフトレジスタの回路図及び動作を説明するタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 実施の形態に係わる表示装置の画素の構成例を説明する図。 実施の形態に係わる表示装置の画素の構成例を説明する図。 実施の形態に係わる表示装置の画素部の作製工程を説明する図。 ＩＧＺＯ中における、金属と酸素の結晶構造を示す図。 タングステン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 モリブデン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 チタン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 ルチル構造を有する二酸化チタンの結晶構造を示す図。 ルチル構造を有する二酸化チタンの状態密度図。 酸素欠損状態の二酸化チタンの状態密度図。 一酸化チタンの状態密度図。 本発明の一態様を示すバンド図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、画素部とその周辺に酸化物半導体を用いた半導体素子が形成された表
示装置の一態様について図１（Ａ）、及び図１（Ｂ）を用いて説明する。
表示装置３０の構成を図１（Ａ）に示す。表示装置３０は基板１００上にゲート端子部７
、及びソース端子部８を有する。また、表示装置３０はゲート配線２０＿１、及びゲート
配線２０＿２を含むゲート配線（２０＿１〜２０＿ｎ（但しｎは自然数））、並びにソー
ス配線６０＿１、及びソース配線６０＿２を含むソース配線（６０＿１〜６０＿ｍ（但し
ｍは自然数））が設けられている。また、また、表示装置３０の画素領域９４には、画素
９３がマトリクス状に配列されている。なお、各画素９３は少なくとも一対のゲート配線
とソース配線に接続されている。
また、表示装置３０は共通配線４４、共通配線４５、共通配線４６、及び共通配線６５を
有する。また、例えば共通配線４５は接続部９５を介して共通配線６５と接続されており
、上記共通配線は互いに電気的に接続され等電位になっている。
また、共通配線４４、共通配線４５、共通配線４６、及び共通配線６５は、端子７１、端
子７５、端子８１、及び端子８５とそれぞれ接続されている。また、上記共通配線は対向
基板と電気的に接続が可能な共通接続部９６を有している。
また、ゲート端子部７のゲート信号線端子（７０＿１〜７０＿ｉ（但しｉは自然数））は
ゲート駆動回路９１（以下、走査線駆動回路ともいう）と接続され、保護回路９７を介し
て共通配線４６と接続されている。また、端子７４はゲート駆動回路９１と接続されてお
り、図示されていない外部の電源とゲート駆動回路９１を接続する。なお、ゲート配線（
２０＿１〜２０＿ｎ（但しｎは自然数））は保護回路９７を介して共通配線６５と接続さ
れている。
また、ソース端子部８のソース信号線端子（８０＿１〜８０＿ｋ（但しｋは自然数））は
ソース駆動回路９２（以下、信号線駆動回路ともいう）と接続され、保護回路９７を介し
て共通配線４４と接続されている。また、端子８４はソース駆動回路９２と接続されてお
り、図示されていない外部の電源とソース駆動回路９２を接続する。また、ソース配線（
６０＿１〜６０＿ｍ（但しｍは自然数））は保護回路９７を介して共通配線４５と接続さ
れている。
ゲート駆動回路及びソース駆動回路は、本明細書で開示する薄膜トランジスタを用いて、
画素領域と同時に形成することができる。また、ゲート駆動回路及びソース駆動回路のど
ちらか一方もしくは両方を、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜
で形成し、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いて実装し
てもよい。
なお、画素９３に適用できる等価回路の一例を図１（Ｂ）に示す。図１（Ｂ）に示す等価
回路は、画素９３に表示素子として液晶素子を用いる場合の一例である。
次に、図１に示した表示装置の画素の構成例について、図２を用いて説明する。図２（Ａ
）は、画素の平面構成を示す上面図であり、図２（Ｂ）及び図２（Ｃ）は、画素の積層構
成を示す断面図である。なお、図２（Ａ）におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２
の鎖線は、図２（Ｂ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２に相当
する。図２（Ａ）におけるＤ１−Ｄ２の鎖線は、図２（Ｃ）における断面Ｄ１−Ｄ２に相
当する。
断面Ａ１−Ａ２及び断面Ｄ１−Ｄ２は、画素部で用いられる薄膜トランジスタ２５０の積
層構造を示している。薄膜トランジスタ２５０はボトムゲート構造の一態様である。
断面Ａ１−Ａ２及び断面Ｄ１−Ｄ２において、基板２００上に設けられた絶縁層２０１と
、絶縁層２０１に設けられたゲート配線２０２と、ゲート配線２０２上に設けられたゲー
ト配線２０３と、ゲート配線２０３上に設けられた絶縁層２０４と、絶縁層２０４上に設
けられた半導体層２０５と、半導体層２０５上に設けられた一対の電極２０７ａ及び電極
２０７ｂと、電極２０７ａ、電極２０７ｂ、及び半導体層２０５上に設けられた絶縁層２
０８と、絶縁層２０８に設けられた開口部を介して電極２０７ａに接するソース配線２０
９と、ソース配線２０９上に設けられたソース配線２１０と、ソース配線２１０上に設け
られた絶縁層２１１と、絶縁層２１１及び絶縁層２０８に設けられた開口部を介して電極
２０７ｂに接する電極２１２と、を有する。
また、断面Ｂ１−Ｂ２は、保持容量（Ｃｓ容量ともいう）の積層構造を示している。断面
Ｂ１−Ｂ２において、基板２００上に絶縁層２０１と、絶縁層２０１上に保持容量配線２
１３と、保持容量配線２１３上に保持容量配線２１４と、保持容量配線２１４上に絶縁層
２０４と、絶縁層２０４上に電極２０７ｂと、電極２０７ｂ上に絶縁層２０８と、絶縁層
２０８上に絶縁層２１１と、絶縁層２１１上に電極２１２と、を有する。
また、断面Ｃ１−Ｃ２は、ゲート配線とソース配線の配線交差部における積層構造を示し
ている。断面Ｃ１−Ｃ２において、基板２００上に絶縁層２０１と、絶縁層２０１上にゲ
ート配線２０２と、ゲート配線２０２上にゲート配線２０３と、ゲート配線２０３上に絶
縁層２０４と、絶縁層２０４上に絶縁層２０８と、絶縁層２０８上にソース配線２０９と
、ソース配線２０９上にソース配線２１０と、ソース配線２１０上に絶縁層２１１と、を
有する。なお、配線交差部において、絶縁層２０４と絶縁層２０８の間に半導体層を形成
する構造としてもよい。
また、本発明の一態様は図２（Ｂ）に示す画素構成に限らない。図２（Ｂ）とは異なる画
素構成を図３に例示する。図３に例示した薄膜トランジスタ２５１は、ボトムゲート構造
の薄膜トランジスタの一態様であり、チャネル保護型と呼ぶことができる。
薄膜トランジスタ２５１は、基板２００上に設けられた絶縁層２０１と、絶縁層２０１に
設けられたゲート配線２０２と、ゲート配線２０２上に設けられたゲート配線２０３と、
ゲート配線２０３上に設けられた絶縁層２０４と、絶縁層２０４上に設けられた半導体層
２０５と、半導体層２０５上に設けられたチャネル保護層２２５と、チャネル保護層２２
５上に設けられた一対の電極２０７ａ及び電極２０７ｂと、電極２０７ａ、電極２０７ｂ
、及び半導体層２０５上に設けられた絶縁層２０８と、絶縁層２０８に設けられた開口部
を介して電極２０７ａに接するソース配線２０９と、ソース配線２０９上に設けられたソ
ース配線２１０と、ソース配線２１０上に設けられた絶縁層２１１と、絶縁層２１１及び
絶縁層２０８に設けられた開口部を介して電極２０７ｂに接する電極２１２と、を有する
。
また、図２（Ｂ）または図３と異なる画素構成を図３９に例示する。図３９に例示した薄
膜トランジスタ２５２は、基板２００上に設けられた絶縁層２０１と、絶縁層２０１に設
けられたゲート配線２０３と、ゲート配線２０３上に設けられた絶縁層２０４と、絶縁層
２０４上に設けられた半導体層２０５と、半導体層２０５上に設けられた一対の電極２０
７ａ及び電極２０７ｂと、電極２０７ａ、電極２０７ｂ、及び半導体層２０５上に設けら
れた絶縁層２０８と、絶縁層２０８に設けられた開口部を介して電極２０７ａに接するソ
ース配線２０９と、ソース配線２０９上に設けられた絶縁層２１１と、絶縁層２１１及び
絶縁層２０８に設けられた開口部を介して電極２０７ｂに接する電極２１２と、を有する
。
なお、配線材料は表示装置が求められる性能に応じて適宜選択すればよい。例えば、ゲー
ト配線に比べ高い伝達特性が要求されるソース配線２０９のみをＣｕを含む配線としても
よい。
電気抵抗の低い配線材料としてＡｌを主成分として含む導電膜をゲート配線２０３に用い
る場合、図３９に示すように薄膜トランジスタのゲート電極を、ゲート配線２０３を同じ
構成とすることができる。
本実施の形態で例示する画素の保持容量は、ゲート配線と同じ層で形成する保持容量配線
と電極２０７ｂの間に絶縁層２０４を挟んで形成する。電極２１２、またはソース配線２
１０と比較して、電極２０７ｂは保持容量配線に厚み方向に近接しているため、保持容量
の形成に好適である。
ゲート配線２０２及びソース配線２１０を、Ｃｕを含む導電材料で形成することで、配線
抵抗の増加を防ぐことができる。また、ゲート配線２０３を、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、Ｃ
ｒなどのＣｕよりも融点が高い元素を含む導電材料を用いて、ゲート配線２０２に接し且
つ覆うように形成することで、ゲート配線２０２のマイグレーションを抑制し、半導体装
置の信頼性を向上させることができる。また、Ｃｕを含む導電層の下側及び上側に位置す
る絶縁層を、窒化珪素を含む絶縁層とし、該絶縁層でＣｕを含むゲート配線２０２を挟む
、もしくは包むことでＣｕ拡散を防ぐことができる。
また、ゲート配線２０２を薄膜トランジスタのチャネルが形成される半導体層２０５と重
畳しないように配置し、ゲート配線２０２と接するゲート配線２０３の一部を延伸して、
半導体層２０５と重畳させてゲート電極として機能させる。このような構成とすることで
、ゲート配線２０２に含まれるＣｕが薄膜トランジスタに影響を及ぼすことをさらに防ぐ
ことができる。
また、配線交差部においてゲート配線とソース配線間に少なくとも絶縁層２０４と、絶縁
層２０８を挟む構成とすることで、配線間の膜厚方向の間隔を大きく広げることができる
。その結果、配線交差部の寄生容量を小さくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態２）
本実施の形態では、本実施の形態１で説明した表示装置の画素部の作製工程について、図
４及び図５を用いて説明する。なお、図４及び図５における断面Ａ１−Ａ２、断面Ｂ１−
Ｂ２、断面Ｃ１−Ｃ２、及び断面Ｄ１−Ｄ２は、図２（Ａ）におけるＡ１−Ａ２、Ｂ１−
Ｂ２、Ｃ１−Ｃ２、及びＤ１−Ｄ２の鎖線で示した部位の断面図である。
まず、基板２００上に窒化珪素を含む絶縁層２０１を５０ｎｍ以上３００ｎｍ以下、好ま
しくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２００は、ガラス基板、セ
ラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック
基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金
等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例え
ば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラ
ス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用
いることができる。また、基板２００として、第３世代（５５０ｍｍ×６５０ｍｍ）、第
３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６
８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１
３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２
２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２
８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ
）等のガラス基板を用いることができる。本実施の形態では、基板２００にアルミノホウ
ケイ酸ガラスを用いる。
絶縁層２０１は、窒化珪素膜、窒化酸化珪素膜を、単層若しくは積層して形成することが
できる。なお、本明細書中において、窒化酸化珪素とは、その組成として、酸素よりも窒
素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に
、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原
子％、水素が１０〜３０原子％の範囲で含まれるものをいう。絶縁層２０１は、スパッタ
リング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。本実施の形態では、
絶縁層２０１として１００ｎｍの厚さの窒化珪素膜を形成する。なお、膜中にリン（Ｐ）
や硼素（Ｂ）がドープされていても良い。
次いで、絶縁層２０１上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて１
００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さでＣｕを
含む導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によ
りマスクを形成し、該マスクを用いて導電膜をエッチングしてゲート配線２０２および保
持容量配線２１３を形成することができる。ゲート配線２０２の密着性を改善するため、
絶縁層２０１とゲート配線２０２の間に、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒなどを用いた金属
層、もしくはこれらを組み合わせた合金層、もしくはこれらの窒化物や酸化物を形成して
も良い。
なお、レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。また、銅等の導電性ナノペーストをインクジェット法により基
板上に吐出し、焼成することで安価にゲート配線２０２および保持容量配線２１３を形成
することができる。
本実施の形態では、絶縁層２０１上に厚さ２５０ｎｍのＣｕ膜を形成し、第１のフォトリ
ソグラフィ工程で形成したレジストマスクを用いてＣｕ膜を選択的にエッチングして、ゲ
ート配線２０２を形成する（図４（Ａ）参照）。
次いで、ゲート配線２０２上に、スパッタリング法、真空蒸着法などを用いてＷ、Ｔａ、
Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い元素、または上述した元素を組み合わせた
合金等を導電膜として、５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ
以下の厚さで形成する。導電膜は、上述した元素を含む単層に限定されず、二層以上の積
層を用いることができる。本実施の形態では、厚さ２００ｎｍのタングステン単層構造の
導電膜を形成する。
次いで、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形
成し、該マスクを用いて該導電膜をエッチングしてゲート配線２０３及び保持容量配線２
１４を形成することができる。本実施の形態では、第２のフォトリソグラフィ工程により
レジストマスクを用いて導電膜を選択的にエッチングして、ゲート配線２０３及び保持容
量配線２１４を形成する。（図４（Ｂ）参照）。
ゲート配線および保持容量配線を、Ｃｕよりも融点が高い元素を含む導電材料を用いてＣ
ｕを含む導電層を覆う構成にする。このような構成を適用すると、Ｃｕを含む層のマイグ
レーションを抑制し、半導体装置の信頼性を向上させることができる。
次いで、ゲート配線２０３上に、ゲート絶縁層として機能する絶縁層２０４を５０ｎｍ以
上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。本実施
の形態では、絶縁層２０４ａ上に絶縁層２０４ｂを積層して絶縁層２０４を形成する。絶
縁層２０４ａとしては、スパッタリング法により窒化珪素層（ＳｉＮｙ（ｙ＞０））を形
成し、絶縁層２０４ｂとしては酸化珪素層（ＳｉＯｘ（ｘ＞０））を絶縁層２０４ａ上に
積層し、膜厚１００ｎｍのゲート絶縁層２０４を形成する。
また、絶縁層２０４は保護層としても機能する。Ｃｕを含む導電層の下側及び上側に位置
する絶縁層を、窒化珪素を含む絶縁層とし、該絶縁層でＣｕを含む導電層を挟む、もしく
は包むことで、Ｃｕ拡散を防ぐことができる。
次いで、絶縁層２０４の上に半導体層２０５を形成する。半導体層２０５となる酸化物半
導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ
系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）
雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下に
おいてスパッタ法により形成することができる。
また、スパッタ法を用いる場合、酸化珪素（ＳｉＯ２）を２重量％以上１０重量％以下含
むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０
）を含ませ結晶化を抑制できる。特に、後の工程で加熱処理を行う場合に有効である。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比として、
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、または、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔ．％］）を用いて、基板とターゲットの間の距離を１００ｍｍ、
圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下
で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パ
ーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。本実施
の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲ
ットを用いてスパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜する。
また、酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９
５％以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲットを用いるこ
とにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化
物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
本実施の形態においては、酸化物半導体膜をゲート絶縁層２０４上に連続成膜する。ここ
で用いるマルチチャンバー型のスパッタリング装置は、珪素もしくは酸化珪素（人工石英
）ターゲットと、酸化物半導体膜用のターゲットを備えており、少なくとも、酸化物半導
体膜用のターゲットを設けた成膜室は、排気手段としてクライオポンプを有している。な
お、クライオポンプに代えてターボ分子ポンプを用い、当該ターボ分子ポンプの吸気口に
水分等を吸着させるべくコールドトラップを設ける構成としてもよい。
クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を
含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物
半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜は基板を加熱しながら成膜する。本実施の形態においては、基板温度を１
００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しなが
ら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することが
できる。また、酸化物半導体を構成する元素の組成比を制御するために加熱温度はできる
だけ低温であることが好ましい。例えば、亜鉛を含む酸化物半導体の場合、亜鉛は蒸気圧
が高いため、高温で成膜すると成膜された半導体層に含まれる亜鉛の割合が低下してしま
う。なお、スパッタリング条件は酸化物半導体膜に損傷を与えないように、できるだけ穏
和な条件とする。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いる
ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法等がある。Ｒ
Ｆスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜
を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁層２０４の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電
圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン
雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
次いで、酸化物半導体膜にフォトリソグラフィ法またはインクジェット法等によりマスク
を形成し、該マスクを用いて酸化物半導体膜を選択的にエッチングして島状の酸化物半導
体層２０５を形成する。本実施の形態では、第３のフォトリソグラフィ工程によりレジス
トマスクを用いて酸化物半導体膜を選択的にエッチングして、島状の酸化物半導体層２０
５を形成する。（図４（Ｃ）参照）。
次いで、図２乃至図５では図示しないが、ゲート配線２０３と、追って説明する電極２０
７ａまたは電極２０７ｂを接続するための開口部（コンタクトホールともいう）を絶縁層
２０４に形成する。絶縁層２０４上にフォトリソグラフィ法またはインクジェット法等に
よりマスクを形成し、該マスクを用いて絶縁層２０４を選択的にエッチングしてコンタク
トホールを形成する。ここでは、第４のフォトリソグラフィ工程で形成したレジストマス
クを用いて絶縁層２０４を選択的にエッチングして、コンタクトホールを形成する。
なお、第４のフォトリソグラフィ工程によるコンタクトホールの形成は、絶縁層２０４形
成後、半導体層２０５形成前に行ってもよい。
次いで、酸化物半導体層２０５上に導電膜を形成する。導電膜としては、Ｗ、Ｔａ、Ｍｏ
、Ｔｉ、Ｃｒ、Ａｌ、または上述した元素を組み合わせた合金等を用いることができる。
また、導電膜として窒化チタン、窒化タンタル、窒化タングステンなど金属窒化物を用い
てもよい。なお、導電膜は二層以上の積層を用いることができる。
なお、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜
に持たせることが好ましい。例えばヒロック防止元素が添加されたアルミニウム合金や、
耐熱性導電膜と積層した導電膜を用いることが好ましい。
酸化物半導体層２０５に接する導電膜は酸素親和性の高い金属を含む材料が好ましい。
酸素親和性の高い金属としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マンガン（Ｍ
ｎ）、マグネシウム（Ｍｇ）、ジルコニウム、ベリリウム、トリウムのいずれか一または
複数から選択された材料であることが好ましい。本実施の形態ではチタン膜を用いる。
酸化物半導体層と酸素親和性の高い導電膜を接して形成すると、界面付近のキャリア密度
が増加し、低抵抗な領域が形成され、酸化物半導体と、導電膜のコンタクト抵抗を低減で
きる。これは、酸素親和性の高い導電膜が酸化物半導体層から酸素を引き抜くことにより
、酸化物半導体層と導電膜の界面に、酸化物半導体層中の金属が過剰な層（複合層とも呼
ぶ。）または酸化された導電膜のいずれか、もしくはその両方が形成されることによる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層とチタン膜が接する構成においては、
酸化物半導体層とチタン膜に接する界面付近に、インジウムが過剰な層と酸化チタン層が
生成する場合がある。また、酸化物半導体層とチタン膜に接する界面付近に、インジウム
が過剰な層または酸化チタン層のいずれかが生成する場合がある。Ｉｎ−Ｇａ−Ｚｎ−Ｏ
系の酸化物半導体層から酸素が欠損したインジウムが過剰な層は電気伝導度が高く、酸化
物半導体層と導電膜との接触抵抗の低減を図ることができる。
なお、酸化物半導体層と接する導電膜として導電性を有する酸化チタン膜を用いても良い
。その場合、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層と酸化チタン膜が接する構成にお
いては、酸化物半導体層と酸化チタン膜に接する界面付近に、インジウムが過剰な層が生
成する場合がある。
なお以上の、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を薄膜トランジスタの活性層として
用いたチャネルエッチ構造の薄膜トランジスタにおいて、ソース電極またはドレイン電極
として用いる金属膜と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜との界面近傍において、
インジウムの濃度が他の領域よりも高い層（Ｉｎリッチな層）と、酸化チタン膜（ＴｉＯ
Ｘ）が形成される現象については、実施の形態１４で詳しく説明する。
導電膜は１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚
さで形成する。なお、導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法
など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、銀、金、
銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法などを用いて
吐出し焼成して形成しても良い。
次いで、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形
成し、該マスクを用いて導電膜をエッチングして、ソース電極として機能する電極２０７
ａ、ドレイン電極として機能する電極２０７ｂを形成することができる。本実施の形態で
は、導電膜としてスパッタリング法で厚さ２００ｎｍのＴｉを形成し、第５のフォトリソ
グラフィ工程で形成したレジストマスクを用いて、ドライエッチング法にて導電膜を選択
的にエッチングして、電極２０７ａ、電極２０７ｂを形成する。
また、第５のフォトリソグラフィ工程においては、酸化物半導体層上に接する導電膜のみ
を選択的に除去する部分がある。酸化物半導体層上に接する導電膜のみを選択的に除去す
るため、アルカリ性のエッチャントとしてアンモニア過水（組成の重量比として、過酸化
水素：アンモニア：水＝５：２：２）などを用いると、金属導電膜を選択的に除去し、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させることができる。
また、エッチング条件にもよるが第５のフォトリソグラフィ工程において酸化物半導体層
の露出領域がエッチングされる場合がある。その場合、ソース電極層とドレイン電極層に
挟まれる領域（２０７ａと２０７ｂに挟まれる領域）の酸化物半導体層の厚みは、ゲート
配線２０３上でソース電極層が重なる領域の酸化物半導体層の厚み、又はドレイン電極層
が重なる領域の酸化物半導体層の厚みに比べ、薄くなる。（図４（Ｄ）参照）。
次いで、絶縁層２０８をゲート絶縁層２０４、酸化物半導体層２０５上に形成する。絶縁
層２０８は水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入
することを防ぐ無機絶縁膜を用いて形成する。また、絶縁層２０８は後の工程で形成する
ソース配線から、Ｃｕを含む層のマイグレーションを抑制する無機絶縁膜を用いて形成す
る。本実施の形態では、絶縁層２０８ａ上に絶縁層２０８ｂを積層して絶縁層２０８を形
成する。
酸化物半導体層２０５と接する絶縁層２０８ａには、酸化物絶縁膜を用いる。絶縁層２０
８ａは、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁膜に水、
水素等の不純物を混入させない方法を適宜用いて形成することができる。代表的には酸化
珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用
い、単層または積層して形成する。
成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃と
する。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲
気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行
うことができる。なお、スパッタ法で形成した酸化物絶縁膜は特に緻密であり、接する層
へ不純物が拡散する現象を抑制する保護膜として単層であっても利用することができる。
また、リン（Ｐ）や硼素（Ｂ）をドープしたターゲットを用い、酸化物絶縁膜にリン（Ｐ
）や硼素（Ｂ）を添加することもできる。
また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができ、
特に珪素ターゲットが好ましい。珪素ターゲットを用いて、酸素、及び希ガス雰囲気下で
スパッタリング法により成膜した酸化珪素膜は、珪素原子または酸素原子の未結合手（ダ
ングリングボンド）を多く含んでいる。
絶縁層２０８ａは未結合手を多く含むため、酸化物半導体層２０５に含まれる不純物は、
酸化物半導体層２０５と絶縁層２０８ａが接する界面を介して、絶縁層２０８ａに拡散し
易くなる。具体的には、酸化物半導体層２０５に含まれる水素原子や、Ｈ２Ｏなど水素原
子を含む化合物や、炭素原子を含む化合物等が絶縁層２０８ａに拡散移動し易くなり、絶
縁層２０８ａに固定化される。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
この段階で、酸化物半導体層２０５と酸化物絶縁層２０８ａが接する領域が形成される。
ゲート電極に重畳し、ゲート絶縁層２０４と絶縁層２０８ａに接して挟まれる酸化物半導
体層２０５の領域がチャネル形成領域となる。また、絶縁層２０８ａはチャネル保護層と
して機能する。
絶縁層２０８ａ上に形成する絶縁層２０８ｂには、窒素を含む絶縁膜を用いる。絶縁層２
０８ｂは、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁膜に水、水素
等の不純物を混入させない方法を適宜用いて形成する。代表的には窒化珪素膜、窒化酸化
珪素膜、または窒化アルミニウム膜などを用いる。本実施の形態では、ＲＦスパッタ法を
用いて窒化珪素膜の絶縁層２０８ｂを形成する。
本実施の形態では、絶縁層２０８ｂとして厚さ４００ｎｍの窒化珪素膜を形成する。
次いで、電極２０７ａとソース配線２０９を接続するための開口部２１６（コンタクトホ
ールともいう）を絶縁層２０８に形成する。絶縁層２０８上にフォトリソグラフィ法また
はインクジェット法等によりマスクを形成し、該マスクを用いて絶縁層２０８を選択的に
エッチングしてコンタクトホールを形成する。本実施の形態では、第６のフォトリソグラ
フィ工程で形成したレジストマスクを用いて絶縁層２０８を選択的にエッチングして、コ
ンタクトホールを形成する。
次いで、ソース配線２０９を形成するため、スパッタリング法、真空蒸着法などを用いて
Ｗ、Ｔａ、Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い導電膜、または上述した元素を
組み合わせた合金等を導電膜として５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上
１００ｎｍ以下の厚さで形成する。また、反応性スパッタリング法にて窒化タンタル（Ｔ
ａＮ）、窒化チタン（ＴｉＮ）を形成してもよい。
続いて、スパッタリング法、真空蒸着法、またはメッキ法を用いてＣｕを含む導電膜を１
００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成し
、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、
該マスクを用いてＣｕを含む導電膜及びソース配線２０９を形成するための導電膜をエッ
チングしてソース配線２０９及びソース配線２１０を形成することができる。
本実施の形態では、ソース配線２０９を形成するための導電膜に厚さ５０ｎｍの窒化チタ
ン膜を用い、ソース配線２１０を形成するための導電膜に厚さ２５０ｎｍのＣｕ膜を用い
、第７のフォトリソグラフィ工程で形成したレジストマスクを用いて導電膜を選択的にエ
ッチングして、ソース配線２０９及びソース配線２１０を形成する（図５（Ａ）参照）。
ソース配線を、Ｃｕを含む層と、Ｃｕよりも融点が高い元素を含む層の積層とすることで
、Ｃｕを含む層のマイグレーションを抑制し、半導体装置の信頼性を向上させることがで
きる。さらに、ソース配線２１０の上にもＣｕよりも融点が高い元素を含む層を設け、Ｃ
ｕを含む層をＣｕよりも融点が高い元素を含む層で挟む構造としてもよい。なお、半導体
装置の使用環境や使用条件によっては、Ｃｕを含む層のみでソース配線を形成してもよい
。
次いで、絶縁層２１１を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００
ｎｍ以下の厚さで形成する。絶縁層２１１は、絶縁層２０１と同様の方法で形成すること
ができる。本実施の形態では、絶縁層２１１として厚さ１０ｎｍの窒化珪素膜を形成する
。また、絶縁層２１１は保護層としても機能する。Ｃｕを含む導電層の下側及び上側に位
置する絶縁層を、窒化珪素を含む絶縁層とし、該絶縁層でＣｕを含む導電層を挟む、もし
くは包むことで、Ｃｕ拡散を防ぐことができる（図５（Ｂ）参照）。
次いで、電極２０７ｂと画素電極として機能する電極２１２を接続するためのコンタクト
ホールを絶縁層２１１及び絶縁層２０８に形成する。絶縁層２１１上にフォトリソグラフ
ィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて絶縁層２１１及
び絶縁層２０８を選択的にエッチングしてコンタクトホールを形成する。本実施の形態で
は、第８のフォトリソグラフィ工程で形成したレジストマスクを用いて絶縁層２１１及び
絶縁層２０８を選択的にエッチングして、コンタクトホール（開口部２１７）を形成する
。
次いで、スパッタリング法、真空蒸着法などを用いて、透光性を有する導電膜を３０ｎｍ
以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成し、該導電膜
上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを
用いて該導電膜をエッチングして画素電極として機能する電極２１２を形成することがで
きる。
透光性を有する導電膜としては、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を
用いることができる。
また、透光性を有する導電膜を、導電性高分子（導電性ポリマーともいう）を含む導電性
組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シー
ト抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であること
が好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下
であることが好ましい。
本実施の形態では、透光性を有する導電膜として厚さ８０ｎｍのＩＴＯを形成し、第９の
フォトリソグラフィ工程で形成したレジストマスクを用いて透光性を有する導電膜を選択
的にエッチングして、画素電極として機能する電極２１２を形成する（図５（Ｃ）参照）
。
なお、本実施の形態ではゲート絶縁層２０４と、酸化物半導体層２０５を連続成膜するが
、成膜したゲート絶縁層２０４を大気に暴露し、その後酸化物半導体層２０５を形成して
もよい。その場合は、ゲート絶縁層２０４を不活性ガス雰囲気（窒素、またはヘリウム、
ネオン、アルゴン等）下において加熱処理（４００℃以上であって基板の歪み点未満）す
ることが好ましい。この加熱処理により、酸化物半導体膜の成膜前にゲート絶縁層２０４
内に含まれる水素及び水などの不純物を除去することができる。
また、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層は、スパッタリング
法の他プラズマＣＶＤ法を用いて形成してもよい。例えば、成膜ガスとして、ＳｉＨ４、
酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート
絶縁層２０４の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、厚
５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎ
ｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。なお、プラズマＣＶＤ法等を
用いて形成した膜が水素及び水などの不純物を含む場合、上記の加熱処理を施し、不純物
を除去した後に酸化物半導体膜を成膜するのが好ましい。
なお、本実施の形態では、第４のフォトリソグラフィ工程によりゲート絶縁層を選択的に
エッチングして図示されていないゲート配線層に達するコンタクトホールを形成するが、
この方法に限定されない。例えば、ゲート絶縁層２０４を形成した後、ゲート絶縁層上に
レジストマスクを形成し、ゲート配線層に達するコンタクトホールを形成してもよい。
また、酸化物半導体層２０５を形成した後、酸化物半導体層２０５の脱水化または脱水素
化を行ってもよい。
脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上であって７５０℃未
満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以
下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする
。第１の加熱処理では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半
導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。酸化物半導体層の脱水化ま
たは脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用
い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また
、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱
水化または脱水素化を行う。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装
置は、上記のランプから発する光による熱輻射、およびランプから発する光で気体を加熱
し、加熱された気体からの熱伝導によって、被処理物を加熱する装置である。気体には、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。また、ＬＲＴＡ装置、ＧＲＴＡ装置には、ランプだけでなく、抵
抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備
えていてもよい。
また、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
なお、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。
酸化物半導体層は、第１の加熱処理後に酸素欠乏型となり、低抵抗化する。第１の加熱処
理後の酸化物半導体膜は、成膜直後の酸化物半導体膜よりもキャリア濃度が高まり、好ま
しくは１×１０１８／ｃｍ３以上のキャリア濃度を有する酸化物半導体層となる。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、第３のフォトリソグラフィ工程を行う。
また、絶縁層２０８の形成後、第２の加熱処理（好ましくは２００℃以上４００℃以下、
例えば２５０℃以上３５０℃以下）を不活性ガス雰囲気下、または窒素ガス雰囲気下で行
ってもよい。
例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行
うと、酸化物半導体層２０５の一部が酸化物絶縁層２０８ａと接した状態で加熱され、ま
た、酸化物半導体層２０５の他の一部が電極２０７ａ、電極２０７ｂと接した状態で加熱
される。
第１の加熱処理で低抵抗化された酸化物半導体層２０５が酸化物絶縁層２０８ａと接した
状態で第２の加熱処理が施されると、酸化物絶縁層２０８ａが接した領域が酸素過剰な状
態となる。その結果、酸化物半導体層２０５の酸化物絶縁層２０８ａが接する領域から、
酸化物半導体層２０５の深さ方向に向けて、高抵抗化（Ｉ型化）する。
具体的には、酸化物半導体層２０５と酸化物絶縁層２０８ａが接する界面からゲート絶縁
層２０４にかけて、高抵抗化（Ｉ型化）された領域を有する酸化物半導体層２０５が形成
される。
本実施の形態で作製された薄膜トランジスタはチャネル形成領域に高抵抗化（Ｉ型化）さ
れた酸化物半導体層が形成されているため、閾値電圧が正の値を示し、エンハンスメント
型の挙動を示す。
なお、酸素との親和性が強い金属導電膜からなる電極２０７ａ、電極２０７ｂと酸化物半
導体層２０５が接する領域に第２の加熱処理を行うと、該金属導電膜側に酸素が移動しや
すくなり、酸素との親和性が強い金属導電膜と接する領域の該酸化物半導体層はＮ型化す
る。酸素と親和性が強い金属としては、例えばＴｉをその例に挙げることができる。
また、第２の加熱処理を行うタイミングは、第６のフォトリソグラフィ工程の終了直後に
限定されず、第６のフォトリソグラフィ工程よりも後の工程であれば特に限定されない。
なお、本実施の形態において、多階調マスクを用いたフォトリソグラフィ工程を適用する
こともできる。多階調マスクを用いたフォトリソグラフィ工程について、図６及び図７を
用いて説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には露
光部分、中間露光部分、及び未露光部分に３つの露光レベルで露光を行う。一度の露光及
び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形
成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を
削減することが可能である。
多階調マスクの代表例としては、図６（Ａ）に示すようなグレートーンマスク８０１ａ、
図６（Ｃ）に示すようなハーフトーンマスク８０１ｂがある。
図６（Ａ）に示すように、グレートーンマスク８０１ａは、透光性基板８０２及びその上
に形成される遮光部８０３並びに回折格子８０４で構成される。遮光部８０３においては
、光の透過率が０％である。一方、回折格子８０４はスリット、ドット、メッシュ等の光
透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率
を制御することができる。なお、回折格子８０４は、周期的なスリット、ドット、メッシ
ュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性基板８０２としては、石英等の透光性基板を用いることができる。遮光部８０３及
び回折格子８０４は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成するこ
とができる。
グレートーンマスク８０１ａに露光光を照射した場合、図６（Ｂ）に示すように、遮光部
８０３においては、光透過率８０５は０％であり、遮光部８０３及び回折格子８０４が設
けられていない領域では光透過率８０５は１００％である。また、回折格子８０４が設け
られた領域における光透過率８０５は、１０〜７０％の範囲で調整可能である。回折格子
８０４における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間
隔及びピッチの調整により可能である。
図６（Ｃ）に示すように、ハーフトーンマスク８０１ｂは、透光性基板８０２及びその上
に形成される半透過部８０７並びに遮光部８０６で構成される。半透過部８０７は、Ｍｏ
ＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮
光部８０６は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することがで
きる。
ハーフトーンマスク８０１ｂに露光光を照射した場合、図６（Ｄ）に示すように、遮光部
８０６においては、光透過率８０８は０％であり、遮光部８０６及び半透過部８０７が設
けられていない領域では光透過率８０８は１００％である。また、半透過部８０７が設け
られた領域における光透過率８０８は、１０〜７０％の範囲で調整可能である。半透過部
８０７における光の透過率の調整は、半透過部８０７の材料により調整により可能である
。
続いて、図７を用いて、前述した第３のフォトリソグラフィ工程と第５のフォトリソグラ
フィ工程を、１回の多階調マスクを用いたフォトリソグラフィ工程に置き換える例につい
て説明する。
前述した本実施の形態の第３のフォトリソグラフィ工程では、絶縁層２０４上に半導体層
２０５を形成した後に島状の半導体層としていたが、ここでは島状の半導体層とせず、続
けて半導体層２０５上に電極層２０７を形成する。次いで、電極層２０７の上に多階調マ
スクを用いて、凹部又は凸部を有するレジストマスク２３１を形成する（図７（Ａ）参照
）。
レジストマスク２３１は、厚さの異なる複数の領域（ここでは、２つの領域）からなるレ
ジストマスクともいうことができる。レジストマスク２３１において、厚い領域をレジス
トマスク２３１の凸部と呼び、薄い領域をレジストマスク２３１の凹部と呼ぶこととする
。
レジストマスク２３１において、ソース電極として機能する電極２０７ａ及びドレイン電
極として機能する電極２０７ｂが形成される部分には凸部が形成され、電極２０７ａ及び
電極２０７ｂが形成される部分に挟まれている部分には凹部が形成される。
次いで、レジストマスク２３１を用いて、電極層２０７、及び半導体層２０５を選択的か
つ同時にエッチングし、島状の半導体層２０５を形成する（図７（Ｂ）参照）。
次いで、レジストマスク２３１を後退（縮小）させることで、レジストマスク２３１ａ、
レジストマスク２３１ｂを形成する。レジストマスクを後退（縮小）させるには、酸素プ
ラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることによ
り、レジストマスク２３１ａとレジストマスク２３１ｂに挟まれた部分の電極層２０７が
露出する（図７（Ｃ）参照）。
次いで、レジストマスク２３１ａ及びレジストマスク２３１ｂに挟まれた部分の電極層２
０７を、レジストマスク２３１ａ及びレジストマスク２３１ｂを用いて選択的にエッチン
グすることにより、電極２０７ａ、及び電極２０７ｂを形成する。なお、この時、半導体
層２０５は一部のみがエッチングされ、溝部（凹部）を有する半導体層となる。また、半
導体層２０５の端部が、電極２０７ａ及び電極２０７ｂの端部より外側に突出した形状と
なる。（図７（Ｄ）参照）。次いで、レジストマスク２３１ａ及びレジストマスク２３１
ｂを除去する（図７（Ｅ）参照）。
多階調マスクを用いると、複数回のフォトリソグラフィ工程を一回のフォトリソグラフィ
工程に置き換えることが可能となるため、半導体装置の生産性を向上させることができる
。
なお、本実施の形態において、第６のフォトリソグラフィ工程において電極２０７ａとソ
ース配線２０９を接続するためのコンタクトホールを形成する際に、薄膜トランジスタを
囲むように、絶縁層２０４ｂ、絶縁層２０８ａ及び絶縁層２０８ｂに開口を形成し、絶縁
層２１１が該開口を介して絶縁層２０４ａと接するような構造の薄膜トランジスタ２５３
を形成してもよい。薄膜トランジスタ２５３の断面図を図３８に例示する。
図３８に例示した薄膜トランジスタ２５３は、薄膜トランジスタ２５０と同様に、チャネ
ルエッチ型の薄膜トランジスタであり、基板２００上に設けられた絶縁層２０１と、絶縁
層２０１に設けられたゲート配線２０２と、ゲート配線２０２上に設けられたゲート配線
２０３と、ゲート配線２０３上に設けられた絶縁層２０４ａと、絶縁層２０４ａ上に設け
られた絶縁層２０４ｂと、絶縁層２０４ｂ上に設けられた半導体層２０５と、半導体層２
０５上に設けられた一対の電極２０７ａ及び電極２０７ｂと、電極２０７ａ、電極２０７
ｂ、及び半導体層２０５上に設けられた絶縁層２０８ａと、絶縁層２０８ａ上に設けられ
た絶縁層２０８ｂと、絶縁層２０８ａ及び絶縁層２０８ｂに設けられた開口部を介して電
極２０７ａに接するソース配線２０９と、ソース配線２０９上に設けられたソース配線２
１０と、ソース配線２１０上に設けられた絶縁層２１１と、絶縁層２１１、絶縁層２０８
ａ及び絶縁層２０８ｂに設けられた開口部を介して電極２０７ｂに接する電極２１２と、
を有する。
ここで、絶縁層２０４ｂ、絶縁層２０８ａ及び絶縁層２０８ｂは、第６のフォトリソグラ
フィにおいて、選択的に開口を形成し、絶縁層２０４ａが露出するようにし、絶縁層２１
１は、絶縁層２０８ｂの上面及び側面、絶縁層２０８ａ及び絶縁層２０４ｂの側面を覆い
、該開口を介して絶縁層２０４ａと接する。
ここで、絶縁層２１１と絶縁層２０４ａは窒素を含む絶縁膜からなり、水分や、水素イオ
ンや、ＯＨ―などの不純物を含まず、これらが外部から侵入することをブロックする無機
絶縁膜である。
よって、図３８に示す構造とすることで、窒素を含む絶縁膜からなる絶縁層２１１と絶縁
層２０４ａによって、薄膜トランジスタ２５３を密封することができるので、絶縁層２１
１の形成後の製造プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、
表示装置、例えば液晶表示装置としてデバイスが完成した後にも長期的に、外部からの水
分の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
また、本実施の形態では一つの薄膜トランジスタを窒素を含む絶縁膜で囲む構成を示した
が特に限定されず、複数の薄膜トランジスタを窒素を含む絶縁膜で囲む構成としてもよい
し、画素部の複数の薄膜トランジスタをまとめて窒素を含む絶縁膜で囲む構成としてもよ
い。少なくともアクティブマトリクス基板の画素部の周縁を囲むように絶縁層２１１と絶
縁層２０４ａとが接する領域を設ける構成とすればよい。
また、電気抵抗の低い配線材料としてＡｌを主成分として含む導電膜をゲート配線２０３
及びソース配線２０９に用いることもできる。図１に示した表示装置の画素の構成例につ
いて、図３９を用いて説明する。図３９（Ａ）は、画素の平面構成を示す上面図であり、
図３９（Ｂ）乃至図３９（Ｃ）は、画素の積層構成を示す断面図である。なお、図３９（
Ａ）におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２の鎖線は、図３９（Ｂ）における断面
Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２に相当する。図３９（Ａ）におけるＤ１−
Ｄ２の鎖線は、図３９（Ｃ）における断面Ｄ１−Ｄ２に相当する。
断面Ａ１−Ａ２及び断面Ｄ１−Ｄ２は、画素部で用いられる薄膜トランジスタ２５２の積
層構造を示している。薄膜トランジスタ２５２はボトムゲート構造の一態様である。
断面Ａ１−Ａ２及び断面Ｄ１−Ｄ２において、基板２００上に設けられた絶縁層２０１と
、絶縁層２０１に設けられたゲート配線２０３と、ゲート配線２０３上に設けられた絶縁
層２０４と、絶縁層２０４上に設けられた半導体層２０５と、半導体層２０５上に設けら
れた一対の電極２０７ａ及び電極２０７ｂと、電極２０７ａ、電極２０７ｂ、及び半導体
層２０５上に設けられた絶縁層２０８と、絶縁層２０８に設けられた開口部を介して電極
２０７ａに接するソース配線２０９と、ソース配線２０９上に設けられた絶縁層２１１と
、絶縁層２１１及び絶縁層２０８に設けられた開口部を介して電極２０７ｂに接する電極
２１２と、を有する。
また、断面Ｂ１−Ｂ２は、保持容量（Ｃｓ容量ともいう）の積層構造を示している。断面
Ｂ１−Ｂ２において、基板２００上に絶縁層２０１と、絶縁層２０１上に保持容量配線２
１３と、保持容量配線２１３上に絶縁層２０４と、絶縁層２０４上に電極２０７ｂと、電
極２０７ｂ上に絶縁層２０８と、絶縁層２０８上に絶縁層２１１と、絶縁層２１１上に電
極２１２と、を有する。
また、断面Ｃ１−Ｃ２は、ゲート配線とソース配線の配線交差部における積層構造を示し
ている。断面Ｃ１−Ｃ２において、基板２００上に絶縁層２０１と、絶縁層２０１上にゲ
ート配線２０３と、ゲート配線２０３上に絶縁層２０４と、絶縁層２０４上に絶縁層２０
８と、絶縁層２０８上にソース配線２０９と、ソース配線２０９上に絶縁層２１１と、を
有する。なお、配線交差部において、絶縁層２０４と絶縁層２０８の間に半導体層を形成
する構造としてもよい。
電気抵抗の低い配線材料として用いるＡｌを主成分とする導電膜としては、純アルミニウ
ムを用いることもできるが、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、ニッ
ケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）
、炭素（Ｃ）、又はシリコン（Ｓｉ）などの耐熱性向上元素もしくはヒロック防止元素、
又はこれらの元素を主成分とする合金材料もしくは化合物が添加されたアルミニウム合金
を用いる方が好ましい。また、Ａｌを主成分とする導電膜と、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、Ｃ
ｒなどのＡｌよりも融点が高い元素を含む導電膜を積層して用いることもできる。
図３９に例示した表示装置の画素の構成例では、導電膜としてモリブデン膜上にアルミニ
ウムを主成分とする導電膜を積層し、さらにアルミニウムを主成分とする導電膜上にモリ
ブデン膜を積層した３層構造を有する導電膜や、チタンとアルミニウムを積層した導電膜
を用いればよい。
ボトムゲート型トランジスタにおいて、ゲート電極は工程の初期に形成される。従って、
ゲート電極を形成した後に続く工程の加熱処理に耐えられる材料を選定して、ゲート電極
に適用する必要がある。しかし、本実施の形態で説明した工程に含まれる加熱処理は穏和
であるため、ゲート電極に適用できる材料の幅が広く、表示装置が求められる性能に応じ
て選択できる。例えば、Ａｌを主成分として含む導電膜は電気抵抗が比較的低く、安価で
あり、加工性に優れているため有用であるが、比較的耐熱温度が低い。しかし、本実施の
形態の工程に従えばＡｌを主成分として含む導電膜であってもゲート電極に用いることが
できる。
また、透光性を有する薄膜トランジスタを提供できる。ここでは、実施の形態１及び実施
の形態２で説明した表示装置の画素部に設ける薄膜トランジスタに、透光性を有する酸化
物半導体層２０５、並びに透光性を有する導電膜をゲート配線２０３、電極２０７ａ、及
び電極２０７ｂを適用する場合について説明する。
図２（Ｂ）に示す画素構成が有する薄膜トランジスタに適用するとした場合、基板２００
上に設けられた絶縁層２０１と、絶縁層２０１に設けられたゲート配線２０２と、ゲート
配線２０２上に設けられた透光性を有するゲート配線２０３と、ゲート配線２０３上に設
けられた絶縁層２０４と、絶縁層２０４上に設けられた半導体層２０５と、半導体層２０
５上に設けられた一対の透光性を有する電極２０７ａ及び電極２０７ｂと、電極２０７ａ
、電極２０７ｂ、及び半導体層２０５上に設けられた絶縁層２０８と、絶縁層２０８に設
けられた開口部を介して電極２０７ａに接するソース配線２０９と、ソース配線２０９上
に設けられたソース配線２１０と、ソース配線２１０上に設けられた絶縁層２１１と、絶
縁層２１１及び絶縁層２０８に設けられた開口部を介して電極２０７ｂに接する電極２１
２と、を有する透光性を有する薄膜トランジスタを提供できる。
また、図３に例示したチャネル保護層を有するボトムゲート構造の薄膜トランジスタであ
ってもよい。具体的には、基板２００上に設けられた絶縁層２０１と、絶縁層２０１に設
けられたゲート配線２０２と、ゲート配線２０２上に設けられた透光性を有するゲート配
線２０３と、透光性を有するゲート配線２０３上に設けられた絶縁層２０４と、絶縁層２
０４上に設けられた半導体層２０５と、半導体層２０５上に設けられたチャネル保護層２
２５と、チャネル保護層２２５上に設けられた透光性を有する一対の電極２０７ａ及び電
極２０７ｂと、電極２０７ａ、電極２０７ｂ、及び半導体層２０５上に設けられた絶縁層
２０８と、絶縁層２０８に設けられた開口部を介して電極２０７ａに接するソース配線２
０９と、ソース配線２０９上に設けられたソース配線２１０と、ソース配線２１０上に設
けられた絶縁層２１１と、絶縁層２１１及び絶縁層２０８に設けられた開口部を介して電
極２０７ｂに接する電極２１２と、を有する透光性を有する薄膜トランジスタを提供でき
る。
実施の形態２で説明した酸化物半導体層２０５に適用できる酸化物半導体の多くは、可視
光を透過する。また、透光性を有する導電性材料、例えば、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯ
と示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系
、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系酸化物半導体などを、スパッタリング法などを用いて成膜し、
ゲート配線２０３、電極２０７ａ、及び電極２０７ｂに適用することができる。
透光性を有する酸化物半導体層２０５、並びに透光性を有する導電膜をゲート配線２０３
、電極２０７ａ、及び電極２０７ｂに適用した薄膜トランジスタは、透光性を有するため
、画素部の開口率を損なうことがない。
なお、透光性を有する導電性酸化物は、酸化物半導体層と接する領域においてｎ＋層とし
て機能するため、コンタクト抵抗が低く、寄生抵抗が低く抑制された薄膜トランジスタを
提供できる。
以上の工程により、配線抵抗の増大を抑え、表示品質の良い表示装置を代表とする半導体
装置を提供することができる。また、Ｃｕを含む導電層の下側及び上側に位置する絶縁層
を、窒化珪素を含む絶縁層とし、該絶縁層でＣｕを含む導電層を挟む、もしくは包むこと
で、Ｃｕの拡散を防ぎ、信頼性の良い半導体装置を提供することができる。
本実施の形態で例示する方法により作製した不純物の濃度が抑制された酸化物半導体層を
適用することにより、信頼性の高い半導体素子を提供できる。具体的には、閾値電圧が制
御された酸化物半導体を用いた薄膜トランジスタを提供できる。また、動作速度が速く、
製造工程が比較的簡単であり、十分な信頼性を有する、酸化物半導体を用いた薄膜トラン
ジスタを提供できる。
また、本実施の形態によって、閾値電圧が制御され、動作速度が速く、製造工程が比較的
簡単であり、十分な信頼性を有する、酸化物半導体を用いた薄膜トランジスタの作製方法
を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
本実施の形態では、実施の形態１において図１で示した表示装置３０について、ゲート駆
動回路９１またはソース駆動回路９２に用いられる薄膜トランジスタの構成の一例を示す
。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。本実施の形態では、駆動回路中に用いられる薄膜トランジスタとして、２つの薄膜トラ
ンジスタからなるインバータ回路の構成について説明する。２つのｎチャネル型ＴＦＴを
組み合わせてインバータ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する
場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型トランジスタとデプレッシ
ョン型トランジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）があ
る。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トラン
ジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型ト
ランジスタと定義し、本明細書を通してこの定義に従うものとする。
駆動回路のインバータ回路の断面構造を図８（Ａ）に示す。また、駆動回路のインバータ
回路の上面図を図８（Ｃ）に示す。図８（Ｃ）において、鎖線Ｚ１−Ｚ２で切断した断面
が図８（Ａ）に相当する。なお、図８に示す第１の薄膜トランジスタ４３０ａ、第２の薄
膜トランジスタ４３０ｂは、ボトムゲート構造の逆スタガ型薄膜トランジスタである。
図８（Ａ）に示す第１の薄膜トランジスタ４３０ａは、絶縁層４１０が形成された基板４
００上に第１のゲート配線４０１ａが設けられ、第１のゲート配線４０１ａ上に絶縁層４
１１及び絶縁層４１２が設けられ、絶縁層４１２上に第１の半導体層４０３ａが設けられ
、第１の半導体層４０３ａ上に電極４０５ａ及び電極４０５ｂが設けられている。同様に
、第２の薄膜トランジスタ４３０ｂも、絶縁層４１０が形成された基板４００上に第２の
ゲート配線４０１ｂが設けられ、第２のゲート配線４０１ｂ上に絶縁層４１１及び絶縁層
４１２が設けられ、絶縁層４１２上に第２の半導体層４０３ｂが設けられ、第２の半導体
層４０３ｂ上に電極４０５ｂ及び電極４０５ｃが設けられている。ここで、電極４０５ｃ
は、絶縁層４１１及び絶縁層４１２に形成されたコンタクトホール４０４を介して第２の
ゲート配線４０１ｂと直接接続する。また、電極４０５ａ、電極４０５ｂ及び電極４０５
ｃ上に絶縁層４１３、絶縁層４１４及び絶縁層４１５が形成されている。なお、電極４０
５ａ乃至電極４０５ｃは、図８（Ｃ）に示すように延伸されており、駆動回路において薄
膜トランジスタを電気的に接続する配線としても機能する。
ここで、第１のゲート配線４０１ａ及び第２のゲート配線４０１ｂは、実施の形態１また
は実施の形態２に示したゲート配線２０３と同様の材料、同様の方法を用いて形成するこ
とができる。また、第１の半導体層４０３ａ及び第２の半導体層４０３ｂは、実施の形態
１または実施の形態２に示した半導体層２０５と同様の材料、同様の方法を用いて形成す
ることができる。また、電極４０５ａ、電極４０５ｂ及び電極４０５ｃは、実施の形態１
または実施の形態２に示した一対の電極２０７ａ及び電極２０７ｂと同様の材料、同様の
方法を用いて形成することができる。また、絶縁層４１０乃至絶縁層４１５は、実施の形
態１または実施の形態２に示した、絶縁層２０１、絶縁層２０４ａ、２０４ｂ、絶縁層２
０８ａ、２０８ｂ及び絶縁層２１１と同様の材料、同様の方法を用いて形成することがで
きる。
また、コンタクトホール４０４は、実施の形態２に示す第４のフォトリソグラフィ工程に
おいて、絶縁層４１２上にマスクを形成し、該マスクを用いて絶縁層４１２及び絶縁層４
１１を選択的にエッチングすることによって形成する。コンタクトホール４０４を介して
電極４０５ｃと第２のゲート配線４０１ｂとを直接接続させることにより、良好なコンタ
クトを得ることができ、接触抵抗を低減することができる。また、電極４０５ｃと第２の
ゲート配線４０１ｂとを他の導電膜、例えば透明導電膜を介して接続する場合と比較して
、コンタクトホールの数の低減を図ることができ、これによって薄膜トランジスタの占有
面積を縮小し、駆動回路における薄膜トランジスタ間の距離を短くすることができる。
また上述のように、駆動回路内における薄膜トランジスタ間の距離は短くでき、配線抵抗
を十分に低減することができるので、各薄膜トランジスタを電気的に接続する配線として
Ｃｕを含む導電層を必ずしも用いる必要はない。これにより、駆動回路内の薄膜トランジ
スタとＣｕを含む導電層からなる配線との間に十分距離を取ることができるので、酸化物
半導体層にＣｕが拡散することを防ぐことができる。ただし、各薄膜トランジスタに電源
電位を与える電源線や、共通配線などの引き回し距離が比較的長い配線は、配線抵抗の影
響を比較的受けやすいので、Ｃｕを含む導電層からなる配線を用いるのが好ましい。
また、実施の形態２で説明したように、本実施の形態で説明した工程に含まれる加熱処理
は穏和であるため、ゲート電極に適用できる材料の幅が広く、表示装置が求められる性能
に応じて選択できる。例えば、Ａｌを主成分として含む導電膜は電気抵抗が比較的低く、
安価であり、加工性に優れているため有用であるが、比較的耐熱温度が低い。しかし、本
実施の形態の工程に従えばＡｌを主成分として含む導電膜であってもゲート電極に用いる
ことができる。
なお、実施の形態１で示したように、ゲート駆動回路９１はゲート配線（２０＿１〜２０
＿ｎ（但しｎは自然数））と、ソース駆動回路９２はソース配線（６０＿１〜６０＿ｍ（
但しｍは自然数））と接続されており、ゲート配線（２０＿１〜２０＿ｎ（但しｎは自然
数））及びソース配線（６０＿１〜６０＿ｍ（但しｍは自然数））はＣｕを含む導電層で
形成されているので、配線の引き回し距離の長い表示部においても、十分に配線抵抗を低
減することができる。
電極４０５ａは、接地電位の電源線（接地電源線）である。この接地電位の電源線は、負
の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。電極４０５ｃは、正の電圧
ＶＤＤが印加される電源線（正電源線）と電気的に接続されている。
また、ＥＥＭＯＳ回路の等価回路を図８（Ｂ）に示す。図８（Ａ）及び図８（Ｃ）示す回
路接続は、図８（Ｂ）に示す等価回路に相当し、第１の薄膜トランジスタ４３０ａ及び第
２の薄膜トランジスタ４３０ｂをエンハンスメント型のｎチャネル型トランジスタとする
例である。
なお、酸化物半導体層の上下にゲート電極を設けてしきい値制御を行うことによって、第
１の薄膜トランジスタ４３０ａ及び第２の薄膜トランジスタ４３０ｂをエンハンスメント
型のｎチャネル型トランジスタとしてもよい。
また、ＥＥＭＯＳ回路だけではなく、第１の薄膜トランジスタ４３０ａをエンハンスメン
ト型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ４３０ｂをデプレッショ
ン型のｎチャネル型トランジスタとすることで、ＥＤＭＯＳ回路を作製することもできる
。その場合、電極４０５ｃと第２のゲート配線４０１ｂを接続する代わりに電極４０５ｂ
と第２のゲート配線４０１ｂを接続する。
同一基板上にエンハンスメント型のｎチャネル型トランジスタとデプレッション型のｎチ
ャネル型トランジスタとを作製する方法は、例えば、第１の半導体層４０３ａと第２の半
導体層４０３ｂとを異なる材料や異なる成膜条件を用いて作製する。また、酸化物半導体
層の上側にしきい値制御用のゲート電極を設けてしきい値制御を行い、一方のＴＦＴがノ
ーマリーオンとなるようにしきい値制御用のゲート電極に電圧をかけ、もう一方のＴＦＴ
がノーマリーオフとなるようにしてＥＤＭＯＳ回路を構成してもよい。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態４）
本実施の形態では、半導体素子を用いた保護回路について、図９、及び図１０を用いて説
明する。また、絶縁膜を介して形成された異なる共通配線同士を接続する接続部の構成に
ついて図１１を用いて説明する。
保護回路９７に適用可能な回路の一例を図９（Ａ）に示す。この保護回路は非線形素子１
７０ａ及び１７０ｂによって構成されている。非線形素子１７０ａ及び１７０ｂは、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部が有するトランジスタと同じ工程で形成することが可能であり、例えばゲート端子
とドレイン端子を接続することによりダイオードと同様の特性を持たせることができる。
非線形素子１７０ａの第１端子（ゲート）と第３端子（ドレイン）は共通配線４５に接続
され、第２端子（ソース）はソース配線６０＿１に接続されている。また、非線形素子１
７０ｂの第１端子（ゲート）と第３端子（ドレイン）はソース配線６０＿１に接続され、
第２端子（ソース）は共通配線４５に接続されている。すなわち、図９（Ａ）で示す保護
回路は、二つのトランジスタのそれぞれが、整流方向を互いに逆向きにして、共通配線４
５とソース配線６０＿１を接続する構成である。言い換えると、共通配線４５とソース配
線６０＿１の間に、整流方向が共通配線４５からとソース配線６０＿１に向かうトランジ
スタと整流方向がとソース配線６０＿１から共通配線４５に向かうトランジスタを接続す
る構成である。
上記の保護回路は、ソース配線６０＿１が静電気等により正又は負に帯電した場合、その
電荷を打ち消す方向に電流が流れる。例えば、ソース配線６０＿１が正に帯電した場合は
、その正電荷を共通配線４５に逃がす方向に電流が流れる。この動作により、帯電したソ
ース配線６０＿１に接続している画素トランジスタの静電破壊又はしきい値電圧のシフト
を防止することができる。また、帯電しているソース配線６０＿１と絶縁層を介して交差
する他の配線との間で、絶縁層の絶縁破壊を防止することができる。
なお、保護回路は上記構成に限定されない。例えば、整流方向が共通配線４５からとソー
ス配線６０＿１に向かう複数のトランジスタと、整流方向がとソース配線６０＿１から共
通配線４５に向かう複数のトランジスタを接続する構成であってもよい。共通配線４５と
ソース配線６０＿１を複数の非線形素子で接続して、ソース配線６０＿１にサージ電圧が
印加された場合のみならず、共通配線４５が静電気等により帯電した場合であっても、そ
の電荷がそのままソース配線６０＿１に流れ込んでしまうのを防止することができる。ま
た、奇数個の非線形素子を使って保護回路を構成することもできる。
図９（Ａ）の保護回路はソース配線６０＿１と共通配線４５に設ける構成を例示したが、
同様な構成は他の部位の保護回路にも適用できる。なお、図９（Ａ）の保護回路は、本発
明の一態様の半導体素子を非線形素子１７０ａ及び非線形素子１７０ｂに適用して作製で
きる。
次に、本発明の一態様の半導体素子を用いて基板上に保護回路を作製する例を、図９（Ｂ
）、及び図１０を用いて説明する。なお、図９（Ｂ）は配線、及び配線間の接続部位の上
面図の一例であり、図１０は図９（Ｂ）中のＱ１−Ｑ２切断線、Ｑ３−Ｑ４切断線、及び
Ｑ５−Ｑ６切断線に対応した断面図である。
図９（Ｂ）で示す構成は、共通配線４５とソース配線６０＿１を非線形素子１７０ａ及び
非線形素子１７０ｂで接続する部位の上面図であり、保護回路９７の一例である。
非線形素子１７０ａはゲート配線１１１ａを有し、ゲート配線１１１ａは共通配線４５と
接続している。非線形素子１７０ａのソース電極またはドレイン電極の一方はソース配線
６０＿１と接続され、もう一方は第１の電極１１５ａからなる。また、第１の電極１１５
ａは共通配線４５と接続している。
非線形素子１７０ｂはゲート配線１１１ｂを有し、ゲート配線１１１ｂはコンタクトホー
ル１２６、第２の電極１１５ｂ、及びコンタクトホール１２５を介してソース配線６０＿
１と接続している。非線形素子１７０ｂのソース電極及びドレイン電極は第１の電極１１
５ａ及び第２の電極１１５ｂからなる。また、非線形素子１７０ｂは、半導体層１１３を
有する。
次に、共通配線４５、ソース配線６０＿１、及び非線形素子１７０ｂの構成について、図
１０を用いて説明する。
共通配線４５は、ゲート配線と同じ配線層で形成する。共通配線４５は、基板１００に設
けられた絶縁膜１０１上にゲート配線４５ａとゲート配線４５ｂを積層して形成する。な
お、ゲート配線４５ｂ上には絶縁層１０２が形成され、絶縁層１０２上に絶縁層１１７が
設けられ、絶縁層１１７上に絶縁層１１８が形成されている。
また、ソース配線６０＿１は、絶縁層１０２上に形成されている。ソース配線６０＿１は
ソース配線６０＿１ａ上にソース配線６０＿１ｂを積層して形成する。なお、ソース配線
６０＿１上には絶縁膜１１９が形成されている。
非線形素子１７０ｂは、基板１００に設けた絶縁膜１０１上にゲート配線１１１ｂを有し
、ゲート配線１１１ｂ上に絶縁層１０２を有する。また、絶縁層１０２を介してゲート配
線１１１ｂ上に半導体層１１３を有し、ゲート配線１１１ｂに端部を重畳して半導体層１
１３に接する電極１１５ａ及び電極１１５ｂを有する。また、ゲート配線１１１ｂに重畳
し、電極１１５ａと電極１１５ｂの端部に挟まれた半導体層１１３に接して絶縁層１１７
が形成され、絶縁層１１７上に絶縁層１１８が形成されている。なお、絶縁層１０２は絶
縁層１０２ａと絶縁層１０２ｂを積層して構成する。
また、電極１１５ｂは絶縁層１０２に設けたコンタクトホール１２５を介してゲート配線
１１１ｂと直接接続している。また、電極１１５ｂはコンタクトホール１２６を介してソ
ース配線６０＿１と接続している。また、絶縁層１１８及びソース配線６０＿１上に絶縁
膜１１９が形成されている。
電極１１５ａ及び電極１１５ｂとなる導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃ
ｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を
組み合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以
上の積層を用いることができる。
特に、半導体層１１３に接する導電膜は酸素親和性の金属が好ましく、酸素親和性の金属
と酸化物半導体の接合が形成される。酸素親和性の金属の中でも、特にチタンが好ましい
。本実施の形態では、チタン膜（膜厚１００ｎｍ）とアルミニウム膜（膜厚２００ｎｍ）
とチタン膜（膜厚１００ｎｍ）の３層構造の導電膜を形成する。また、チタン膜に変えて
窒化チタン膜を用いてもよい。
このような接合構造を半導体層１１３と電極１１５ａ、及び半導体層１１３と電極１１５
ｂの間に設けることにより、非線形素子１７０ａ及び非線形素子１７０ｂの動作が安定す
る。すなわち、熱的安定性が増し、安定動作をさせることが可能となる。それにより保護
回路の機能を高め動作の安定化を図ることができる。また、接合リークが低減し、非線形
素子１７０ａ及び非線形素子１７０ｂの寄生抵抗、及びそのバラツキを低減できる。
なお、非線形素子１７０ａ及び非線形素子１７０ｂは主要部において同じ構成を有してい
る。また、非線形素子１７０ｂは実施の形態１で説明した画素部の薄膜トランジスタと同
じ構成を適用できる。よって、本実施の形態においては、非線形素子１７０ａおよび非線
形素子１７０ｂの詳細な説明を省略する。また、上記薄膜トランジスタと共に同一基板上
に、同じ工程で作製できる。
共通配線間の接続の一例を、図１１を用いて説明する。なお、図１１（Ａ）は配線、及び
配線間の接続部位の上面図の一例であり、図１１（Ｂ）は図１１（Ａ）中のＲ１−Ｒ２切
断線、Ｒ３−Ｒ４切断線に対応した断面図である。
すでに説明した通り、共通配線４５はゲート配線４５ａ上にゲート配線４５ｂを積層した
構成を有する。また、共通配線６５は、ソース配線６０＿１と同じ構成を有する。すなわ
ち、共通配線６５はソース配線６５ａ上にソース配線６５ｂを積層した構成を有し、ソー
ス配線６５ａはソース配線６０＿１ａと同じ導電膜で形成され、ソース配線６５ｂはソー
ス配線６０＿１ｂと同じ導電膜で形成されている。
接続部９５において、共通配線４５と共通配線６５が電気的に接続している。接続部９５
を、図１１（Ｂ）を用いて説明する。共通配線４５と共通配線６５は、絶縁層１０２、絶
縁層１１７、及び絶縁層１１８に形成したコンタクトホール１２７を介して接続している
。
接続部９５では、Ｃｕよりも融点が高い元素を含む導電材料を含むゲート配線４５ｂとソ
ース配線６５ａが接続され、信頼性が高い接続を実現している。また、Ｃｕを含む導電材
料で形成されたゲート配線４５ａ及びソース配線６５ｂが配線抵抗を抑制している。
また、共通接続部９６は画素部の外側領域に設けられ、導電性粒子（プラスチック粒子表
面に金メッキ処理した粒子等）を介して対向して配置した接続部を有する基板と電気的に
接続する接続部である。共通接続部９６の一例として、ゲート配線４５ａ上にゲート配線
４５ｂを積層した導電層上に形成する構成について図１１（Ｂ）を用いて説明する。
共通接続部９６は共通配線４５と電気的に接続されている。ゲート配線４５ａ上にゲート
配線４５ｂを積層した導電層上の、絶縁層１０２に形成したコンタクトホール１２８を介
して、電極１１５ｃが導電層と電気的に接続されている。また、電極１１５ｃ上に絶縁層
１１７、及び絶縁層１１８に形成したコンタクトホールを介して共通配線６５と同じ構成
を有する導電層６６が積層され、さらに画素電極として機能する電極２１２と同じ透明導
電膜で導電層１２９を形成する。
本実施の形態で例示した保護回路と接続しているゲート配線４５ａ及びソース配線６０＿
１ｂは、Ｃｕを含む導電材料で形成されており、配線抵抗が低い。
また、ゲート配線４５ｂを、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い元
素を含む導電材料を用いて、ゲート配線４５ａに接し且つ覆うように形成することで、ゲ
ート配線４５ａのマイグレーションを抑制し、半導体装置の信頼性を向上させることがで
きる。また、Ｃｕを含むゲート配線４５ａの下側及び上側に位置する絶縁層を、窒化珪素
を含む絶縁とし、該絶縁層でＣｕを含むゲート配線４５ａを挟む、もしくは包む構成とす
ることで、Ｃｕ拡散を防ぐことができる。
また、本実施の形態で例示した保護回路は、非線形素子の第１端子（ゲート）が、第２端
子（ソース）または第３端子（ドレイン）と一つのコンタクトホールを介して直接接続す
る構成を有する。その結果、一つの接続で形成される界面およびコンタクトホールは各一
つに過ぎず、別の配線層を介して接続する場合に比べて少ない。
なお、接続に要する界面の数が少ないと電気抵抗を抑制できる。加えて、接続に要するコ
ンタクトホールの数が少ないと、接続部分が専有する面積を抑制できる。
従って、本実施の形態で例示した保護回路は接続抵抗を抑制することができる。その結果
、保護回路が安定動作する。また、接続に必要なコンタクトホールがひとつであるため、
保護回路の占有面積を小さくして、表示装置の小型化を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態５）
本実施の形態では、実施の形態１において図１で示した表示装置について、ゲート端子部
７のゲート信号線端子及びソース端子部８のソース信号線端子の構成の一例を示す。
図１２（Ａ１）、図１２（Ａ２）は、ゲート信号線端子の上面図及び断面図をそれぞれ図
示している。図１２（Ａ１）は図１２（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当す
る。ゲート信号線端子は、図１２（Ａ１）に示すように、基板３００上に絶縁層３６０が
形成され、絶縁層３６０上にゲート配線３５１ａが形成され、ゲート配線３５１ａの端部
を覆うようにゲート配線３５１ｂが形成され、ゲート配線３５１ｂ上に絶縁層３６１、絶
縁層３６２、絶縁層３６３、絶縁層３６４、絶縁層３６５が形成され、絶縁層３６５及び
ゲート配線３５１ｂ上に透明導電層３５５が形成されている。ここで、ゲート配線３５１
ａとゲート配線３５１ｂを合わせてゲート配線３５１と呼び、ゲート配線３５１ｂはゲー
ト信号線端子における第１の端子として機能する。また、絶縁層３６１乃至絶縁層３６５
の端部はパターニングされ、ゲート配線３５１ｂの端部は露出し、透明導電層３５５と直
接接している。第１の端子であるゲート配線３５１ｂの端部と直接接する透明導電層３５
５は、入力端子として機能する接続用の端子電極である。ここで、ゲート配線３５１ａ、
ゲート配線３５１ｂ及び透明導電層３５５は、実施の形態１及び実施の形態２に示した、
ゲート配線２０２、ゲート配線２０３及び電極２１２と同様の材料、同様の方法を用いて
形成することができる。また、絶縁層３６０乃至絶縁層３６５は、実施の形態１及び実施
の形態２に示した、絶縁層２０１、絶縁層２０４ａ、２０４ｂ、絶縁層２０８ａ、２０８
ｂ及び絶縁層２１１と同様の材料、同様の方法を用いて形成することができる。
ゲート配線３５１ａを、Ｃｕを含む導電材料で形成することにより、ゲート信号線端子及
びゲート信号線端子からの引き込み配線における配線抵抗を低減することができる。また
、ゲート配線３５１ｂを、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い元素
を含む導電材料を用いて、ゲート配線３５１ａに接し且つ覆うように形成することで、ゲ
ート配線３５１ａのマイグレーションを抑制し、半導体装置の信頼性を向上させることが
できる。また、Ｃｕを含むゲート配線３５１ａを、窒化珪素を含む絶縁層３６０と絶縁層
３６１で挟む構成とすることで、ゲート配線３５１ａからのＣｕ拡散を防ぐことができる
。
また、図１２（Ｂ１）、図１２（Ｂ２）は、ソース信号線端子の上面図及び断面図をそれ
ぞれ図示している。図１２（Ｂ１）は図１２（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に
相当する。ソース信号線端子は、図１２（Ｂ１）に示すように、基板３００上に絶縁層３
６０、絶縁層３６１及び絶縁層３６２が形成され、絶縁層３６２上に電極３５２が形成さ
れ、電極３５２上に絶縁層３６３及び絶縁層３６４が形成され、絶縁層３６４上にソース
配線３５４ａが形成され、ソース配線３５４ａ上にソース配線３５４ｂが形成され、ソー
ス配線３５４ｂ上に絶縁層３６５が形成され、絶縁層３６５及び電極３５２上に透明導電
層３５５が形成されている。ここで、ソース配線３５４ａとソース配線３５４ｂを合わせ
てソース配線３５４と呼ぶ。また、絶縁層３６３乃至絶縁層３６５の端部はパターニング
され、電極３５２の端部は露出し、透明導電層３５５と直接接している。また、絶縁層３
６３及び絶縁層３６４にはコンタクトホールが形成され、ソース信号線端子における第２
の端子として機能する電極３５２とソース配線３５４を接続している。また、第２の端子
である電極３５２の端部と直接接する透明導電層３５５は、入力端子として機能する接続
用の端子電極である。ここで、電極３５２、ソース配線３５４ａ、ソース配線３５４ｂ及
び透明導電層３５５は、実施の形態１及び実施の形態２に示した、一対の電極２０７ａ及
び電極２０７ｂ、ソース配線２０９、ソース配線２１０及び電極２１２と同様の材料、同
様の方法を用いて形成することができる。また、絶縁層３６０乃至絶縁層３６５は、実施
の形態１及び実施の形態２に示した、絶縁層２０１、絶縁層２０４ａ、２０４ｂ、絶縁層
２０８ａ、２０８ｂ及び絶縁層２１１と同様の材料、同様の方法を用いて形成することが
できる。
ソース配線３５４ｂを、Ｃｕを含む導電材料で形成することにより、ソース信号線端子及
びソース信号線端子からの引き込み配線における配線抵抗を低減することができる。また
、ソース配線３５４ａを、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い元素
を含む導電材料、または上述した元素を組み合わせた合金、または窒化タンタル（ＴａＮ
）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）等を用いて、ソース配線３５４ｂ
と接するように形成することで、ソース配線３５４ｂのマイグレーションを抑制し、半導
体装置の信頼性を向上させることができる。また、Ｃｕを含むソース配線３５４ｂを、窒
化珪素を含む絶縁層３６４と絶縁層３６５で挟む構成とすることで、ソース配線３５４ｂ
からのＣｕ拡散を防ぐことができる。
本実施の形態では、積層構造のゲート配線３５１のうち、第１の端子であるゲート配線３
５１ｂが、入力端子として機能する透明導電層３５５と接続される例を示したが、本実施
の形態はこれに限られるものではない。図１３（Ａ１）及び図１３（Ａ２）に示すように
、第１の端子がゲート配線３５１ａのみで構成され、ゲート配線３５１ａが透明導電層３
５５と直接接するような構成としてもよい。ここで図１３（Ａ１）は図１３（Ａ２）中の
Ｃ１−Ｃ２線に沿った断面図に相当する。
また、本実施の形態では、ソース配線３５４が第２の端子である電極３５２を介して、入
力端子として機能する透明導電層３５５と接続する例を示したが、本実施の形態はこれに
限られるものではない。図１３（Ｂ１）及び図１３（Ｂ２）に示すように、第２の端子と
して機能するソース配線３５４において、ソース配線３５４ｂが透明導電層３５５と直接
接するような構成としてもよい。ここで図１３（Ｂ１）は図１３（Ｂ２）中のＤ１−Ｄ２
線に沿った断面図に相当する。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成を適宜組み合わせてもちい
ることができることとする。
（実施の形態６）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態４に従って形成する
。また、実施の形態１乃至実施の形態４に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１８（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の
接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減
らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＬＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回
路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（ス
タートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＬＫ２）を供給する。ま
たタイミング制御回路５３０５は、信号線駆動回路５３０４に、信号線駆動回路用スター
ト信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＬＫ）、ビデオ信号用データ（
ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。
なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反
転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆
動回路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図１８（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
また、実施の形態１乃至実施の形態４に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
ある。図１９（Ａ）、図１９（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の
構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１９（Ａ）の信号線駆動回路の動作について、図１９（Ｂ）のタイミングチャー
トを参照して説明する。図１９（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態３に
示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シフトレ
ジスタ５６０１が有する全てのトランジスタの極性をｎチャネル型、又はｐチャネル型の
いずれかの極性のみで構成することができる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図２０及び図２１を用いて説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（
ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成さ
れる。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給され
る。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そし
て、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ
は大きな電流を流すことが可能なものが用いられる。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図２０（Ａ）参照）。図２０（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回
路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは２以上の自然数）が入力される
。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３か
らの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段
後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ
＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／または
二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜Ｏ
ＵＴ（Ｎ）（ＳＲ））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）
〜ＯＵＴ（Ｎ））が出力される。なお、図２０（Ａ）に示すように、シフトレジスタの最
終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないが、一例としては、別途
第６の配線１６より第２のスタートパルスＳＰ２、第７の配線１７より第３のスタートパ
ルスＳＰ３をそれぞれ入力する構成とすればよい。または、別途シフトレジスタの内部で
生成された信号であってもよい。例えば、画素部へのパルス出力に寄与しない第（Ｎ＋１
）のパルス出力回路１０＿（Ｎ＋１）、第（Ｎ＋２）のパルス出力回路１０＿（Ｎ＋２）
を設け（ダミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）及び第
３のスタートパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＬ
Ｋ、ＳＣＬＫということもあるが、ここではＣＫとして説明を行う
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜
第４の配線１４のいずれかと電気的に接続されている。例えば、図２０（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図２０（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
次に、パルス出力回路の具体的な回路構成の一例について、図２０（Ｃ）で説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１１のトランジスタ４
１を有している（図２０（Ｃ）参照）。また、上述した第１の入力端子２１〜第５の入力
端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤ
Ｄが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電
位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１１のトランジスタ
４１に信号、または電源電位が供給される。ここで図２０（Ｃ）における各電源線の電源
電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２
の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック
信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを
繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。な
お電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に
影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることが
でき、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。
図２０（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
が第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子
が電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気
的に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されて
いる。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、
第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、
第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電
極に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第
６のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２の
トランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続
され、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されて
いる。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び
第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極が電源線５２電気的に接続されている。第１０のトランジ
スタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力
端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的
に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続
され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジ
スタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されてい
る。
図２０（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする（図２１（Ａ）参照）。
図２１（Ａ）に、図２０（Ｃ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子
２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ
（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力
される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
ここで、図２１（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図２１（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図２１（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図２１（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減できる利点がある。
なお第１のトランジスタ３１乃至第１１のトランジスタ４１の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタ、ア
モルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されること
によるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する
電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回
す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極に第３の入力端子２３によって供給されるク
ロック信号、第８のトランジスタ３８のゲート電極に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極に第２の入力端子２２によっ
て供給されるクロック信号、第８のトランジスタ３８のゲート電極に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。この時、図２１（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及
び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８
のトランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトラン
ジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２
３の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲ
ート電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因し
て２回生じることとなる。一方、図２１（Ａ）に示すシフトレジスタにおいて、第７のト
ランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ
３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７が
オフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及
び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のト
ランジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため
、第７のトランジスタ３７のゲート電極に第３の入力端子２３からクロック信号ＣＫ３が
供給され、第８のトランジスタ３８のゲート電極に第２の入力端子２２からクロック信号
ＣＫ２が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位の変動
回数が低減され、またノイズを低減することができるからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システム
オンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極（画素電極層ともいう）のみが形成された状態であっても良いし
、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の
状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１４を用いて
説明する。図１４（Ａ１）（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶
素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネ
ルの平面図であり、図１４（Ｂ）は、図１４（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に
相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ法、ワ
イヤボンディング法、或いはＴＡＢ法などを用いることができる。図１４（Ａ１）は、Ｃ
ＯＧ法により信号線駆動回路４００３を実装する例であり、図１４（Ａ２）は、ＴＡＢ法
により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１４（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、４０２
０、４０４２、４０２１が設けられている。また、第１の基板４００１上には絶縁層４０
４３が設けられ、薄膜トランジスタのゲート電極層上には絶縁層４０４４、絶縁層４０４
５が設けられている。また、絶縁層４０２０上にはソース配線４０４６が設けられており
、絶縁層４０２０及び絶縁層４０４１に形成されたコンタクトホールを介して、薄膜トラ
ンジスタ４０１０のソース電極またはドレイン電極に接続されている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至実施の形態４で示した酸化物
半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。本実施の形態に
おいて、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
なお、実施の形態２で説明した工程に従って作製した薄膜トランジスタは、高純度化され
た酸化物半導体層を有する。例えば、酸化物半導体層の成膜時に不純物（水素原子や、Ｈ
２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等）が混入しないように、クラ
イオポンプ等により排気される。また、脱水化または脱水素化のために、成膜後に酸化物
半導体層は加熱処理される。また、薄膜トランジスタの所謂バックチャネルが形成される
領域に酸化物絶縁膜を形成することによって、不純物を酸化物半導体層から酸化物絶縁膜
に移動する。
また、チャネル形成領域と重なる位置に導電層４０４０を設けることにより、薄膜トラン
ジスタは静電気から遮蔽される。静電気から薄膜トランジスタを遮蔽することにより、静
電気が誘起するキャリアの量を低減できる。
酸化物半導体層が、高純度化され、静電気から遮蔽されることにより、酸化物半導体層の
キャリア密度は低減する。例えば、酸化物半導体層のキャリア密度は１×１０１４／ｃｍ
３以下に抑制できる。このようにキャリア密度が抑制された酸化物半導体層を薄膜トラン
ジスタに用いることにより、オフ電流（Ｉｏｆｆ）が小さい薄膜トランジスタを提供でき
る。また、オフ電流（Ｉｏｆｆ）が抑制された薄膜トランジスタを表示装置に適用するこ
とにより、消費電力が小さい表示装置を提供できる。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。
またスペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制
御するために設けられている。なおスペーサ４０３５として球状のスペーサを用いてもよ
い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる
共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電
性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。な
お、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラー
フィルター）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内
側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光
板及び着色層の材料や作製工程条件によって適宜設定すればよい。
薄膜トランジスタ４０１０、４０１１上には、保護絶縁膜としてチャネル形成領域を含む
半導体層に接して絶縁層４０４１が形成されている。絶縁層４０４１は、例えば実施の形
態１及び実施の形態２で示した絶縁層２０８と同様な材料及び方法で形成すればよい。こ
こでは、絶縁層４０４１として、実施の形態１及び実施の形態２と同様にスパッタリング
法により酸化珪素膜を形成する。
また、薄膜トランジスタ起因の表面凹凸を低減するため、絶縁層４０２０上に平坦化絶縁
膜として機能する絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、ア
クリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用
いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキ
サン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることがで
きる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１
を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを
兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５は、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
図２３は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図２３は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
実施の形態１乃至実施の形態５に示す表示装置を用いて上記液晶表示装置を作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、上記液晶表示装置の高速化及び省電力
化を図ることができるので、大画面、高精細画面に対応しうる液晶表示装置を提供するこ
とができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
半導体装置の一形態として電子ペーパーの例を示す。
実施の形態１の薄膜トランジスタは、スイッチング素子と電気的に接続する素子を利用し
て電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示
装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比
べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１の薄膜トランジ
スタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
図２２は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１及び実施の形態２で示
す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジ
スタである。
図２２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、半導体層と接する絶縁層５８３に覆われている。また、基板５８０上には、絶
縁層５９１が形成され、薄膜トランジスタのゲート電極層上には絶縁層５９２及び絶縁層
５８２が形成され、絶縁層５８３上には絶縁層５９７及び絶縁層５９８が形成される。ま
た、絶縁層５８３上にはソース配線５９９ａ及びソース配線５９９ｂが形成されており、
絶縁層５８３及び絶縁層５９７に形成されたコンタクトホールを介して薄膜トランジスタ
５８１のソース電極層またはドレイン電極層に接続されている。薄膜トランジスタ５８１
のソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５８５に形成
する開口で接しており電気的に接続している。第１の電極層５８７と基板５９６に形成さ
れた第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周り
に液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形
粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図２２参照。）。第１の電
極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極
層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接
続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電
極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて上記電子ペー
パーの画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのし
きい値電圧のバラツキに起因する表示ムラを抑制することができる。
実施の形態１乃至実施の形態５に示す表示装置を用いて上記電子ペーパーを作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、上記電子ペーパーの高速化及び省電力
化を図ることができるので、大画面、高精細画面に対応しうる電子ペーパーを提供するこ
とができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１６は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、発光素子駆動用トランジスタ６
４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジ
スタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン
電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他
方）が発光素子駆動用トランジスタ６４０２のゲートに接続されている。発光素子駆動用
トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され
、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素
電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は発光素子駆動用トランジスタ６４０２のゲート容量を代用して
省略することも可能である。発光素子駆動用トランジスタ６４０２のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、発光素子駆動用トランジスタ６４０２のゲー
トには、発光素子駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの
状態となるようなビデオ信号を入力する。つまり、発光素子駆動用トランジスタ６４０２
は線形領域で動作させる。発光素子駆動用トランジスタ６４０２は線形領域で動作させる
ため、電源線６４０７の電圧よりも高い電圧を発光素子駆動用トランジスタ６４０２のゲ
ートにかける。なお、信号線６４０５には、（電源線電圧＋発光素子駆動用トランジスタ
６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１６と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、発光素子駆動用トランジスタ６４０２のゲートに発光素子
６４０４の順方向電圧＋発光素子駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかけ
る。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少
なくとも順方向しきい値電圧を含む。なお、発光素子駆動用トランジスタ６４０２が飽和
領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すこと
ができる。発光素子駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６
４０７の電位は、発光素子駆動用トランジスタ６４０２のゲート電位よりも高くする。ビ
デオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、
アナログ階調駆動を行うことができる。
なお、図１６に示す画素構成は、これに限定されない。例えば、図１６に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１７を用いて説明する。ここでは、発光素子駆動用Ｔ
ＦＴがｎチャネル型の場合を例に挙げて、画素の断面構造について説明する。図１７（Ａ
）、図１７（Ｂ）、及び図１７（Ｃ）の半導体装置に用いられる発光素子駆動用ＴＦＴで
あるＴＦＴ７００１、７０１１、７０２１は、実施の形態１及び実施の形態２で示す薄膜
トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタで
ある。
発光素子は光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そし
て、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から光を取り出
す上面射出や、基板側の面から光を取り出す下面射出や、基板側及び基板とは反対側の面
から光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子に
も適用することができる。
下面射出構造の発光素子について図１７（Ａ）を用いて説明する。
図１７（Ａ）に、発光素子駆動用ＴＦＴ７０１１がｎチャネル型で、発光素子７０１２か
ら発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１７（Ａ）
では、発光素子駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１
７上に、発光素子７０１２の陰極７０１３が形成されており、陰極７０１３上にＥＬ層７
０１４、陽極７０１５が順に積層されている。また、基板上には、絶縁層７０３１が形成
され発光素子駆動用ＴＦＴ７０１１のゲート電極層上には絶縁層７０３２及び絶縁層７０
３６が形成され、発光素子駆動用ＴＦＴ７０１１のソース電極層及びドレイン電極層上に
は絶縁層７０３７、７０３８、７０３９が形成される。また、絶縁層７０３８上にはソー
ス配線７０１８ａ及びソース配線７０１８ｂが形成されており、絶縁層７０３７及び絶縁
層７０３８に形成されたコンタクトホールを介して発光素子駆動用ＴＦＴ７０１１のソー
ス電極層に接続されている。なお、透光性を有する導電膜７０１７は、絶縁層７０３７、
７０３８、７０３９に形成されたコンタクトホールを介して発光素子駆動用ＴＦＴ７０１
１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０１３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。図１７（Ａ）では、陰極７０１３の膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と陰極７０１３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、陰極７０１３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
１４が複数の層で構成されている場合、陰極７０１３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの内、発光層以外の層を全
て設ける必要はない。
また、上記積層順に限定されず、陰極７０１３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０１４上に形成する陽極７０１５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、窒化チタン、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、
Ｃｒ等や、ＩＴＯ、ＩＺＯ（酸化インジウム酸化亜鉛）、ＺｎＯなどの透明導電性材料が
好ましい。また、陽極７０１５上に遮蔽膜７０１６、例えば光を遮光する金属、光を反射
する金属等を用いる。本実施の形態では、陽極７０１５としてＩＴＯ膜を用い、遮蔽膜７
０１６としてＴｉ膜を用いる。
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１７（Ａ）に示した素子構造の場合、発光素子７０１２から発せられる光
は、矢印で示すように陰極７０１３側に射出する。
なお、図１７（Ａ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過して射出さ
せる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１７（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、保護絶縁層７０３５、オーバーコート層７０３４及び絶縁層７０３７、７０３８、
７０３９に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０１９
と重なる位置に配置する。図１７（Ａ）では、ドレイン電極層７０３０に達するコンタク
トホールと、隔壁７０１９と、を重ねるレイアウトとすることで開口率の向上を図ること
ができる。
次に、両面射出構造の発光素子について、図１７（Ｂ）を用いて説明する。
図１７（Ｂ）では、発光素子駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する
導電膜７０２７上に、発光素子７０２２の陰極７０２３が形成されており、陰極７０２３
上にＥＬ層７０２４、陽極７０２５が順に積層されている。また、基板上には、絶縁層７
０４１が形成され発光素子駆動用ＴＦＴ７０２１のゲート電極層上には絶縁層７０４２及
び絶縁層７０４６が形成され、発光素子駆動用ＴＦＴ７０２１のソース電極層及びドレイ
ン電極層上には絶縁層７０４７、７０４８、７０４９が形成される。また、絶縁層７０４
８上にはソース配線７０２８ａ及びソース配線７０２８ｂが形成されており、絶縁層７０
４７及び絶縁層７０４８に形成されたコンタクトホールを介して発光素子駆動用ＴＦＴ７
０２１のソース電極層に接続されている。なお、透光性を有する導電膜７０２７は絶縁層
７０４７、７０４８、７０４９に形成されたコンタクトホールを介して発光素子駆動用Ｔ
ＦＴ７０２１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０２３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。本実施の形態では、陰極７０２３の膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極７０２３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と陰極７０２３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、陰極７０２３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
２４が複数の層で構成されている場合、陰極７０２３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの内、発光層以外の層を全
て設ける必要はない。
また、上記積層順に限定されず、陰極７０２３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０２４上に形成する陽極７０２５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料
が好ましい。本実施の形態では、陽極７０２５として酸化珪素を含むＩＴＯ膜を用いる。
陰極７０２３及び陽極７０２５で、ＥＬ層７０２４を挟んでいる領域が発光素子７０２２
に相当する。図１７（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、図１７（Ｂ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０２２から陰極７０２３側に発せられる光は、カラーフィルタ層７０４３
を通過して射出させる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、保護絶縁層７０４５、オーバーコート層７０４４及び絶縁層７０４７、７０４８、
７０４９に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０２９
と重なる位置に配置する。ドレイン電極層に達するコンタクトホールと、隔壁７０２９と
を重ねるレイアウトとすることで陽極７０２５側の開口率と陰極７０２３側の開口率をほ
ぼ同一とすることができる。
また、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ、透光性を有する導電膜
７０２７に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
陽極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラーフィ
ルタ層を備えた封止基板を陽極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１７（Ｃ）を用いて説明する。
図１７（Ｃ）に、発光素子駆動用ＴＦＴ７００１がｎチャネル型で、発光素子７００２か
ら発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１７（Ｃ）で
は、発光素子駆動用ＴＦＴ７００１と電気的に接続された発光素子７００２の陰極７００
３が形成されており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積層されて
いる。また、基板上には、絶縁層７０５１が形成され発光素子駆動用ＴＦＴ７００１のゲ
ート電極層上には絶縁層７０５２及び絶縁層７０５６が形成され、発光素子駆動用ＴＦＴ
７００１のソース電極層及びドレイン電極層上には絶縁層７０５７、７０５８、７０５９
が形成される。また、絶縁層７０５８上にはソース配線７００８ａ及びソース配線７００
８ｂが形成されており、絶縁層７０５７及び絶縁層７０５８に形成されたコンタクトホー
ルを介して発光素子駆動用ＴＦＴ７００１のソース電極層に接続されている。なお、陰極
７００３は、絶縁層７０５７、７０５８、７０５９に形成されたコンタクトホールを介し
て発光素子駆動用ＴＦＴ７００１のドレイン電極層と電気的に接続されている。
また、陰極７００３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。
また、陰極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、陰極７００３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７００３及び隔壁７００９上に形成するＥＬ層７００４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
０４が複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの内、発光層以外の層を全
て設ける必要はない。
また、上記積層順に限定されず、陰極７００３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。この順に積層する場合は、陰極７００
３は陽極として機能することとなる。
図１７（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯ膜との積層を形成する。
ただし、消費電力を比較する場合、陰極７００３上に電子注入層、電子輸送層、発光層、
ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸
化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を
有する導電膜を用いても良い。
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に
相当する。図１７（Ｃ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
また、図１７（Ｃ）において、発光素子駆動用ＴＦＴ７００１のドレイン電極層は、絶縁
層７０５７、７０５８、７０５９に形成されたコンタクトホールを介して陰極７００３と
電気的に接続する。平坦化絶縁層７０５３は、ポリイミド、アクリル、ベンゾシクロブテ
ン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に
、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳ
Ｇ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁
膜を複数積層させることで、平坦化絶縁層７０５３を形成してもよい。平坦化絶縁層７０
５３の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコ
ート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフ
セット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター
等を用いることができる。
また、陰極７００３と、隣り合う画素の陰極とを絶縁するために隔壁７００９を設ける。
隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶
縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材
料を用い、陰極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、図１７（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１７（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（発光素子駆動用ＴＦＴ）と発光素子
が電気的に接続されている例を示したが、発光素子駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
また、発光素子、及び隔壁を設けない構成であれば液晶表示装置にも適用することができ
る。液晶表示装置の場合について図３７に示す。
発光素子駆動用ＴＦＴ７０６１がｎチャネル型の場合について示す。図３７では、発光素
子駆動用ＴＦＴ７０６１と電気的に接続された透光性を有する導電膜７０６７を有する。
また、基板上には、絶縁層７０７１が形成され発光素子駆動用ＴＦＴ７０６１のゲート電
極層上には絶縁層７０７２及び絶縁層７０７６が形成され、発光素子駆動用ＴＦＴ７０６
１のソース電極層及びドレイン電極層上には絶縁層７０７７、７０７８、７０７９が形成
される。また、絶縁層７０７８上にはソース配線７０６８ａ及びソース配線７０６８ｂが
形成されており、絶縁層７０７７及び絶縁層７０７８に形成されたコンタクトホールを介
して発光素子駆動用ＴＦＴ７０６１のソース電極層に接続されている。透光性を有する導
電膜７０６７は、絶縁層７０７７、７０７８、７０７９に形成されたコンタクトホールを
介して発光素子駆動用ＴＦＴ７０６１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０６７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
なお、図３７では、バックライトなどから発せられる光は、カラーフィルタ層７０６３を
通過して射出させる。カラーフィルタ層７０６３はインクジェット法などの液滴吐出法や
、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０６３はオーバーコート層７０６４で覆われ、さらに保護絶縁
層７０６５によって覆われる。なお、図３７ではオーバーコート層７０６４は薄い膜厚で
図示したが、オーバーコート層７０６４は、カラーフィルタ層７０６３に起因する凹凸を
平坦化する機能を有している。
さらに透光性を有する導電膜７０６７の上に液晶層を設けることにより、液晶表示装置に
も適用することができる。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１５を用いて説明する。図１５（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の平面図であり、図１５（Ｂ）は、図１５（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１５（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。薄膜ト
ランジスタ４５０９、４５１０上には絶縁層４５４１、４５４２、４５４３が設けられて
いる。また、薄膜トランジスタ４５１０上には絶縁層４５４４が設けられている。また、
第１の基板４５０１上には絶縁層４５４５が設けられ、薄膜トランジスタのゲート電極層
上には絶縁層４５４６、絶縁層４５４７が設けられている。また、絶縁層４５４２上には
ソース配線４５４８が設けられており、絶縁層４５４１及び絶縁層４５４２に形成された
コンタクトホールを介して、薄膜トランジスタ４５１０のソース電極層またはドレイン電
極層に接続されている。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至実施の形態３で示した酸化物
半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。本実施の形態に
おいて、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４３上において、駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、
導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、保護絶縁膜としてチャネル形成領域を含む半導体層に接し
て絶縁層４５４１が形成されている。絶縁層４５４１は実施の形態１で示した絶縁層２０
８と同様な材料及び方法で形成すればよい。また、薄膜トランジスタ起因の表面凹凸を低
減するため平坦化絶縁膜として機能する絶縁層４５４４で覆う構成となっている。ここで
は、絶縁層４５４１として、実施の形態１に示す絶縁層２０８を用いてスパッタ法により
酸化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４としては、実施の
形態７で示した絶縁層４０２１と同様な材料及び方法で形成すればよい。ここでは、平坦
化絶縁層とする絶縁層４５４４としてアクリルを用いる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光
素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変え
ることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソー
ス電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１５の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
実施の形態１乃至実施の形態５に示す表示装置を用いて上記発光表示装置を作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、上記発光表示装置の高速化及び省電力
化を図ることができるので、大画面、高精細画面に対応しうる発光表示装置を提供するこ
とができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２４及び図２５に示す。
図２４（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
実施の形態１乃至実施の形態５に示す表示装置を用いてポスター２６３１を作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、上記表示装置の高速化及び省電力化を
図ることができるので、大画面、高精細画面に対応しうるポスター２６３１を提供するこ
とができる。
また、図２４（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
実施の形態１乃至実施の形態５に示す表示装置を用いて車内広告２６３２を作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、上記表示装置の高速化及び省電力化を
図ることができるので、大画面、高精細画面に対応しうる車内広告２６３２を提供するこ
とができる。
図２５は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２５では表示部２７０５）に文章を表示し、左側の表示部
（図２５では表示部２７０７）に画像を表示することができる。
また、図２５では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側
面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケ
ーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成と
してもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１１）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラやデジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。
図２６（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
実施の形態１乃至実施の形態５に示す表示装置を用いてテレビジョン装置９６００を作製
することにより、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができ
るので、配線抵抗の増大を防ぐことができる。これにより、上記表示装置の高速化及び省
電力化を図ることができるので、大画面、高精細画面に対応しうるテレビジョン装置９６
００を提供することができる。
図２６（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２７（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２７（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２７（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図２７（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２７（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他
付属設備が適宜設けられた構成とすることができる。
図２８（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２８（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２８（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐
体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライド
させて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる
。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテ
レビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることがで
き、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図２８（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部の固定状態を調節する調
節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されて
いる。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図
２８（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指な
どで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２８（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２８（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図２８（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
なお、図２８（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
（実施の形態１２）
本実施の形態では、半導体装置の一形態として、実施の形態１で示す薄膜トランジスタを
有する表示装置の例を図２９乃至図３２を用いて説明する。本実施の形態は、表示素子と
して液晶素子を用いた液晶表示装置の例を図２９乃至図３２を用いて説明する。図２９乃
至図３２の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１で示す薄膜
トランジスタを適用することができ、実施の形態２で示す工程で同様に作製できる電気特
性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８及びＴＦＴ６２９は、酸化物
半導体層をチャネル形成領域とする薄膜トランジスタである。図２９乃至図３２では、薄
膜トランジスタの一例として図１に示す薄膜トランジスタを用いる場合について説明する
が、これに限定されるものではない。
ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型
の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。Ｖ
Ａ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直
方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サ
ブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチ
ドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が
考慮された液晶表示装置について説明する。
図３０及び図３１は、それぞれ画素電極及び対向電極を示している。なお、図３０は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を
図２９に表している。また、図３１は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２９は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形
成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせ
られ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ（図示せず）が形成される位置には、着色膜６３６（第
１の着色膜、第２の着色膜、第３着色膜（図示せず））、対向電極層６４０が形成され、
対向電極層６４０上に突起６４４が形成されている。この構造により、液晶の配向を制御
するための突起６４４とスペーサの高さを異ならせている。画素電極層６２４上には配向
膜６４８が形成され、同様に対向電極層６４０及び突起６４４上にも配向膜６４６が形成
されている。基板６００と対向基板６０１との間に液晶層６５０が形成されている。
スペーサは柱状スペーサを用いてもよいし、ビーズスペーサを散布してもよい。さらには
、スペーサを基板６００上に形成される画素電極層６２４上に形成してもよい。
絶縁層６６１が形成された基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層
６２４、及び保持容量部６３０が形成される。画素電極層６２４は、ＴＦＴ６２８、ソー
ス配線６１６、及び保持容量部６３０を覆う絶縁層６６４、絶縁層６６４上の絶縁層６６
５、絶縁層６６５上の絶縁層６６６及び絶縁層６６６上の絶縁層６２２をそれぞれ貫通す
るコンタクトホール６２３で、配線６１８と接続する。また、絶縁層６６５上にはソース
配線６１６ａ及びソース配線６１６ｂの積層からなるソース配線６１６が形成されており
、絶縁層６６５及び絶縁層６６４に形成されたコンタクトホールを介してＴＦＴ６２８の
ソース電極層またはドレイン電極層に接続されている。ここで、ＴＦＴ６２８は実施の形
態１で示す薄膜トランジスタを適宜用いることができる。
また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１の容
量配線である容量配線６０４と、ゲート配線６０２上の絶縁層６６２及び絶縁層６６３と
、配線６１８と同時に形成した第２の容量配線である容量配線６１７で構成される。ここ
で、ゲート配線６０２はゲート配線６０２ａ、６０２ｂの積層であり、ゲート配線６０２
ｂはＴＦＴ６２８のゲート電極層として機能する。また、容量配線６０４も容量配線６０
４ａ、６０４ｂの積層である。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
図３０に基板６００上の平面構造を示す。画素電極層６２４は実施の形態１で示した材料
を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液
晶の配向を制御するためのものである。
図３０に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。なお、保持容量部６３１を形成する容量配線６０５も、容量配線６０４と同様に
容量配線６０５ａ、６０５ｂの積層である。ここで、ＴＦＴ６２８とＴＦＴ６２９は共に
ソース配線６１６及びゲート配線６０２と接続している。この液晶表示パネルの画素（ピ
クセル）は、画素電極層６２４と画素電極層６２６により構成されている。画素電極層６
２４と画素電極層６２６はサブピクセルである。
図３１に対向基板側の平面構造を示す。対向電極層６４０は、画素電極層６２４と同様の
材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突
起６４４が形成されている。なお、図３１に基板６００上に形成される画素電極層６２４
及び画素電極層６２６とを破線で示し、対向電極層６４０と、画素電極層６２４及び画素
電極層６２６とが重なり合って配置されている様子を示している。
この画素構造の等価回路を図３２に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、ソース配線６１６と接続している。この場合、容量配線６０４と容量配線６０
５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせること
ができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することによ
り液晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図３３乃至図３６を用いて説明す
る。なお、以下に説明する発明の構成において、上述のＶＡ型の液晶表示装置と同一部分
又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返
しの説明は省略する。
図３３と図３４は、ＶＡ型液晶表示パネルの画素構造を示している。図３４は基板６００
の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図３３に表している。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極層６２４は、絶縁層６６４、絶縁層６６５、及び絶縁層６６６をそれぞれ貫通す
るコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、
画素電極層６２６は、絶縁層６６４、絶縁層６６５、及び絶縁層６６６をそれぞれ貫通す
るコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ
６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号
を与えることができるように分離されている。一方、データ線として機能するソース配線
６１６は、絶縁層６６４及び絶縁層６６５に形成されたコンタクトホールを介してＴＦＴ
６２８とＴＦＴ６２９のソース電極層と接続され、ＴＦＴ６２８とＴＦＴ６２９で共通に
用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを
適宜用いることができる。また、容量配線６９０が設けられている。なお、上述のＶＡ型
液晶表示パネルの画素構造と同様に、ゲート配線６０２はゲート配線６０２ａ、６０２ｂ
の積層であり、ゲート配線６０３はゲート配線６０３ａ、６０３ｂの積層であり、ソース
配線６１６はソース配線６１６ａ、６１６ｂの積層であり、容量配線６９０は容量配線６
９０ａ、６９０ｂの積層である。また、絶縁層６６１乃至絶縁層６６６も、上述のＶＡ型
液晶表示パネルの画素構造と同様に形成される。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図３６に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共にソース配線
６１６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与え
ることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち
、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液
晶素子６５２の液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。図３５に対向基板側の平面構造を示す。対向電極層６４０は異なる画素間で共通化
されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画
素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置
することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これに
より、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
なお、図３２に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線
で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なりあって配
置されている様子を示している。
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極
層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１との間に液
晶層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４
０が重なり合うことで、液晶素子６５１が形成されている。また、画素電極層６２６と液
晶層６５０と対向電極層６４０が重なり合うことで、液晶素子６５２が形成されている。
図３３乃至図３６で説明する表示パネルの画素構造は、一画素に液晶素子６５１と液晶素
子６５２が設けられたマルチドメイン構造となっている。
実施の形態１乃至実施の形態５に示す表示装置を用いることにより、以上のような液晶表
示装置を作製することができる。なお、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
型の液晶表示装置について説明したが、本実施の形態はこれに限られる物ではない。例え
ば、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現す
る横電界方式の液晶表示装置（例えばＩＰＳ型の液晶表示装置。）や、ＴＮ型の液晶表示
装置としてもよい。
実施の形態１乃至実施の形態５に示す表示装置を用いて上記液晶表示装置を作製すること
により、ゲート配線やソース配線を、Ｃｕを含む導電材料で形成することができるので、
配線抵抗の増大を防ぐことができる。これにより、表示装置の高速化及び省電力化を図る
ことができるので、大画面、高精細画面に対応しうる液晶表示装置を提供することができ
る。
（実施の形態１３）
本実施の形態では、薄膜トランジスタを有する第１の基板と、対向基板となる第２の基板
とを貼り合わせる表示パネルの作製例について以下に説明する。
液晶表示パネルやＥＬ表示パネルの生産工程では、静電気が電子回路に影響を与え、電気
的な特性の変動や、回路の破壊を招く恐れがある。また、静電気により製品にゴミが付着
しやすくなる問題もある。
特に絶縁性基板を用いる場合には静電気を帯電しやすく、絶縁性基板は、静電気を帯びや
すい材質、例えばガラス、樹脂などで形成されている。
なお、静電気とは、２つの物体を摩擦、接触、剥離した時に、一方が正に帯電し、もう一
方が負に帯電し、これらの電荷を指す。摩擦などによって２つの物体の間で電子の移動が
起こり、電荷が発生する現象を帯電と呼び、帯電が生じると、物体の材料が絶縁体の場合
には発生した電荷が流れず、静電気として蓄積される。
また、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が変動して設計範囲を逸脱する恐れがある。
そこで、薄膜トランジスタを有する第１の基板と、対向基板となる第２の基板とを貼り合
わせた後に、薄膜トランジスタに帯電した静電気が接地側に逃げ、帯電量を徐々に減衰さ
せてより解消されやすくなるようにした状態で加熱処理する。なお、この加熱処理を表示
パネルを作製する際に行われる加熱処理のうち少なくとも一つで兼ねることによって工程
数を増やすことなく、静電気の帯電量の低減を図ることができる。
以下に液晶表示パネルを作製する場合について図４０を用いて説明する。
まず、実施の形態２に従って、酸化物半導体層を有する薄膜トランジスタ７１０及び画素
電極７３０を基板上に形成した第１の基板７０１を用意する。また、第１の基板７０１に
は同一基板上に駆動回路が設けられており、駆動回路の薄膜トランジスタ７１１も薄膜ト
ランジスタ７１０と同一工程で作製する。薄膜トランジスタ７１１は層間絶縁膜７４２で
覆われ、層間絶縁膜７４２上に画素電極７３０が形成されている。また、駆動回路の薄膜
トランジスタ７１１には上方に導電層７４０を形成し、静電遮蔽を行っている。なお、導
電層７４０は、画素電極７３０と同一材料で形成されている。
画素電極の形成後、洗浄を行い、１５０℃、２分の乾燥を行う。次いで、配向膜を形成す
る。配向膜は、オフセット印刷法またはスクリーン印刷法などによって液状の水平配向膜
形成材料（或いは垂直配向膜形成材料）、例えばポリイミドを選択的に塗布し、焼成させ
ることで形成する。ホットプレートを用いて８０℃、２分のプリベークを行った後、クリ
ーンオーブンで２３０℃、４０分の焼成を行う。焼成後にラビング処理を行い、その後洗
浄し、１５０℃、２分の乾燥を行う。
また、対向基板となる第２の基板７０６にカラーフィルタ、配向膜、シール材などの形成
を行う工程を示す。
まず、第２の基板７０６にブラックマトリクスとなる黒色樹脂層パターンを形成する。次
いで、緑色の樹脂層パターン、青色の樹脂層パターン、赤色の樹脂層パターンを形成する
。緑色の樹脂層パターン、青色の樹脂層パターン、及び赤色の樹脂層パターンがカラーフ
ィルタを構成する。そしてこれらの樹脂層パターンを覆うオーバーコート層を形成する。
次いで、オーバーコート層上にスパッタ法で酸化ケイ素を添加したインジウム錫酸化物か
らなる対向電極７３１を形成する。対向電極７３１の抵抗を低減するため、２５０℃、１
時間の加熱を行う。
次いで、対向電極７３１上に柱状のスペーサ７３５を形成する。柱状のスペーサ７３５は
、アクリル樹脂膜等の有機樹脂膜を選択的にエッチングすることにより得られる。
次いで、洗浄を行い、１５０℃、２分の乾燥を行う。次いで、スペーサ７３５上に配向膜
を形成する。配向膜は、オフセット印刷法またはスクリーン印刷法などによって液状の水
平配向膜形成材料（或いは垂直配向膜形成材料）、例えばポリイミドを選択的に塗布し、
焼成させることで形成する。ホットプレートを用いて８０℃、２分のプリベークを行った
後、クリーンオーブンで２３０℃、４０分の焼成を行う。焼成後にラビング処理を行い、
その後洗浄し、１５０℃、２分の乾燥を行う。
次いで、スクリーン印刷法、インクジェット装置、またはディスペンス装置を用いてシー
ル材を形成する。シール材としては、アクリル系光硬化樹脂などを用いればよい。シール
材としてはフィラー（直径６μｍ〜２４μｍ）を含み、且つ、粘度４０〜４００Ｐａ・ｓ
のものを用いる。なお、後に接する液晶に溶解しないシール材料を選択することが好まし
い。このシール材は閉ループとなって表示領域を囲んでいる。
また、対向電極７３１と第１の基板に設けられる共通接続部７０２とを電気的に接続する
ため、導電性粒子を含むシール材７０４もインクジェット装置、またはディスペンス装置
を用いて形成する。共通接続部７０２は、第１の基板と第２の基板とを接着するためのシ
ール材と重なる位置に配置され、シール材に含まれる導電性粒子を介して対向電極と電気
的な接続が行われる。或いは、シール材と重ならない箇所（ただし画素部を除く）に共通
接続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途
設けて、対向電極と電気的な接続が行われる。また、共通接続部７０２は、画素電極７３
０及び導電層７４０と同一材料、且つ、同一工程で形成されている。
シール材を形成するまで第２の基板７０６は静電気が帯電しても薄膜トランジスタ等の素
子が形成されていないため問題ないが、後の工程で第１の基板と貼り合わせるため、貼り
合わせる前に第２の基板７０６の帯電量を低減しておくことが好ましい。従って、イオナ
イザーなどで第２の基板７０６の帯電量を低減してもよいし、対向電極７３１を固定電位
、例えば接地電位に電気的に接続した状態で上述した焼成などの熱処理を行えばよい。
次いで、第２の基板７０６の配向膜上に液晶の滴下を行う。大気圧下でインクジェット装
置、またはディスペンス装置を用いて液晶材料の滴下を行う。液晶材料としては、特に限
定されず、ＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高
分子分散型液晶、ディスコティック液晶などを用いることができる。
次いで、減圧下で一対の基板の貼り合わせを行う。液晶が滴下された第２の基板７０６と
、薄膜トランジスタ７１０を有する第１の基板７０１を貼り合わせる。次いで、基板の貼
り合わせ直後にシール材７０５への紫外線照射を行う。
次いで、シール材７０５をさらに硬化させるために、８０℃以上２００℃以下、０．５時
間以上１０時間以下の熱処理を行う。なお、ここでの熱処理は、図４０（Ａ）に示すよう
に加熱装置の炉７８０の中に貼り合わせた一対の基板を入れる。なお、炉７８０は接地電
位に電気的に接続されたステンレス製の床の上に接して設置させ、炉７８０を接地電位と
電気的に接続する。そして、共通接続部７０２と電気的に接続する共通接続端子７１５に
接地電位が接続された外部端子７１６を接続した状態で加熱を行う。また、炉７８０や共
通接続部７０２を電気的に接続するのは接地電位（ＧＮＤとも呼ぶ）に限定されず、固定
電位としてもよい。この加熱処理によって、シール材７０５の硬化することと、帯電した
静電気を好適に除去することを同時に行うことができる。
本実施の形態では１２０℃、１時間の加熱を行う。
なお、接地電位に接続した状態での加熱処理における表示領域の断面拡大図を図４０（Ｂ
）に示す。図４０（Ｂ）に示すように接地電位に電気的に接続された対向電極７３１と、
薄膜トランジスタ７１０と電気的に接続された画素電極７３０との間には、液晶層７０８
が存在しているが、液晶層７０８を加熱することにより、薄膜トランジスタ７１０に帯電
した静電気７９０が液晶層７０８を介して接地側に逃げる。また、その様子を簡略に示し
た模式図を図４０（Ｃ）に示す。等価回路を用いた模式図である図４０（Ｃ）には、薄膜
トランジスタ７１０に帯電した静電気７９０が液晶層を介して接地側に逃げる経路７９１
を示している。加熱処理により帯電した静電気は、接地側に逃げる経路７９１を経て徐々
に減衰されて解消されやすくなる。
対向電極を接地電位とした状態で加熱処理することで、ノーマリーオフの薄膜トランジス
タを安定して作製することができるため、液晶表示パネルの歩留まりを向上することがで
きる。
また、１枚の基板から複数のパネルを作製する場合には、一対の基板を貼り合わせた後、
スクライバー装置、ブレイカー装置、ロールカッターなどの切断装置を用いて第１の基板
または両方の基板を切断する。こうして、１枚の基板から複数のパネルを作製することが
できる。
次いで、液晶の配向を揃える加熱処理、即ち再配向処理（例えば８０℃〜２００℃、１０
分〜１時間、好ましくは１００℃〜１７０℃、１０分間〜１時間）を行う。
本実施の形態では再配向処理として１２０℃、１時間の加熱を行う。この熱処理において
も図４０（Ａ）に示したように対向電極を接地電位とした状態で加熱処理を行ってもよい
。また、本実施の形態では、シール材の硬化のための加熱処理と液晶の配向を揃える加熱
処理とを別々に行う例を示したが、同一の加熱処理としてもよい。
以上の工程で液晶表示パネルを形成することができる。
また、液晶表示装置に限定されず、実施の形態８に示した電子インクを駆動させる電子ペ
ーパーなどの表示パネルにも静電気の帯電を低減する加熱処理を行うことができる。例え
ば、電子インクを封止する第２の基板に設ける電極を接地電位に電気的に接続した状態で
、第２の基板を薄膜トランジスタが設けられている第１の基板に固定するシール材を硬化
する加熱処理を行えばよい。第２の基板に設ける電極を接地電位とした状態で加熱処理す
ることで、ノーマリーオフの薄膜トランジスタを安定して作製することができるため、ア
クティブマトリクス型の電子ペーパーの歩留まりを向上することができる。
また、液晶表示装置に限定されず、実施の形態９に示したＥＬ表示パネルにも静電気の帯
電を低減する熱処理を行うことができる。
ＥＬ表示パネルを作製する場合には、実施の形態２に従って第１の基板上に酸化物半導体
層を有する薄膜トランジスタと電気的に接続する第１の電極と、第１の電極の周縁を覆う
隔壁を形成した後に加熱を行う。この加熱は、窒素雰囲気での２００℃、１時間の加熱後
に、さらに真空で１５０℃１時間の熱処理を行い、その第１の基板の第１の電極上に有機
化合物を含む層を蒸着する。
次いで、有機化合物を含む層上に第２の電極を蒸着法またはスパッタ法により形成する。
第２の電極は、表示領域の薄膜トランジスタの上方に重なるように設けられる。また、駆
動回路の薄膜トランジスタの上方にも第２の電極を重なるように設けることができる。こ
の第２の電極を共通電位とする場合、後に行う加熱処理で第２の電極と接地電位とを電気
的に接続することが好ましい。
次いで、乾燥剤が固定された凹部を有する第２の基板を用いてシール材で第１の基板と固
定し、シール材を硬化するため加熱処理を行う。ＥＬ表示パネルの場合、８０℃よりも高
い加熱温度とすると発光素子が劣化する恐れがあるため、８０℃で０．５時間以上１０時
間以下の熱処理を行う。
第２の電極を接地電位とした状態で加熱処理することで、ノーマリーオフの薄膜トランジ
スタを安定して作製することができるため、ＥＬ表示パネルの歩留まりを向上することが
できる。
また、膜厚の薄いステンレス基板を第２の基板として発光素子の封止を行う場合には、ス
テンレス基板を固定するための接着材（エポキシ樹脂など）の硬化の際にステンレス基板
と接地電位を電気的に接続した状態で加熱処理する。ステンレス基板を用いる場合には、
表示領域の薄膜トランジスタだけでなく、同一基板上に形成された駆動回路の薄膜トラン
ジスタを含む全ての薄膜トランジスタと導電材料であるステンレス基板が重なる。薄膜ト
ランジスタと重なるステンレス基板を固定電位、例えば接地電位とした状態で加熱処理を
行うことで、ノーマリーオフの薄膜トランジスタを安定して作製することができるため、
フレキシブルなＥＬ表示パネルの歩留まりを向上することができる。
薄膜トランジスタと重なる電極を固定電位、例えば接地電位とした状態で加熱処理を行う
ことにより、半導体装置の製造工程において基板に帯電した静電気を好適に除去すること
ができる。
（実施の形態１４）
本実施の形態では、実施の形態２で説明した、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を
薄膜トランジスタの活性層として用いたチャネルエッチ構造の薄膜トランジスタにおいて
、ソース電極またはドレイン電極として用いる金属膜と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
半導体膜との界面近傍において、インジウムの濃度が他の領域よりも高い層（Ｉｎリッチ
な層）と、酸化チタン膜（ＴｉＯＸ）が形成される現象について、計算科学により検証し
た。
まず、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を構成しているインジウム、ガリウム、亜鉛
それぞれの酸化物が、酸素欠損状態を形成するために必要なエネルギー（欠損形成エネル
ギーＥｄｅｆ）を計算し、いずれの金属酸化物が酸素欠損状態を形成しやすいのかについ
て考察を行った。
なお、欠損形成エネルギーＥｄｅｆの定義は、以下の数式１に示す式で表される。Ａは、
インジウム単独、ガリウム単独、亜鉛単独、インジウムとガリウムと亜鉛、のいずれかを
意味する。なお、Ｅ（Ｏ）は、酸素原子のエネルギー、Ｅ（ＡｍＯｎ−１）は、酸素欠損
のある酸化物ＡｍＯｎ−１のエネルギーを表す。
（数式１）
Ｅｄｅｆ＝（Ｅ（ＡｍＯｎ−１）＋Ｅ（Ｏ））−Ｅ（ＡｍＯｎ）
欠損の濃度ｎと欠損形成エネルギーＥｄｅｆの関係は、近似的に以下の数式２に示す式で
表される。なお、Ｎは、欠損が形成されていない状態における酸素位置の数、ｋＢはボル
ツマン定数、Ｔは温度を表す。
（数式２）
ｎ＝Ｎ×ｅｘｐ（−Ｅｄｅｆ／ｋＢＴ）
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法とし
て平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡ−ＰＢＥを用いた。カットオフエ
ネルギーは５００ｅＶを用いた。ｋ点のグリッド数はＩＧＺＯについては３×３×１、Ｉ
ｎ２Ｏ３については２×２×２、Ｇａ２Ｏ３については２×３×２、ＺｎＯについては４
×４×１とした。
結晶構造は、ＩＧＺＯ結晶については対称性Ｒ−３（国際番号：１４８）の構造について
ａ軸、ｂ軸にそれぞれ２倍した８４原子の構造に対して、Ｇａ、Ｚｎをエネルギーが最小
になるように配置した構造を用いた。Ｉｎ２Ｏ３については８０原子のｂｉｘｂｙｉｔｅ
構造を、Ｇａ２Ｏ３については８０原子のβ−Ｇａｌｌｉａ構造を、ＺｎＯについては８
０原子のウルツ構造を用いた。
数式２から、欠損形成エネルギーＥｄｅｆが大きくなると、酸素欠損の濃度ｎ、すなわち
酸素の欠損量は小さくなることが分かる。以下の表１に、Ａがそれぞれ、インジウム単独
、ガリウム単独、亜鉛単独、インジウムとガリウムと亜鉛の場合の、欠損形成エネルギー
Ｅｄｅｆの値を示す。
ＩＧＺＯ（Ｍｏｄｅｌ１）は、結晶中においてインジウム３つと亜鉛１つに隣接する酸素
の欠損形成エネルギーＥｄｅｆの値を示している。図４１（Ａ）に構造を示す。
ＩＧＺＯ（Ｍｏｄｅｌ２）は、結晶中においてインジウム３つとガリウム１つに隣接する
酸素の欠損形成エネルギーＥｄｅｆの値を示している。図４１（Ｂ）に構造を示す。
ＩＧＺＯ（Ｍｏｄｅｌ３）は、結晶中において亜鉛２つとガリウム２つに隣接する酸素の
欠損形成エネルギーＥｄｅｆの値を示している。図４１（Ｃ）に構造を示す。
欠損形成エネルギーＥｄｅｆの値は、大きければ大きい程、酸素欠損状態を形成するのに
エネルギーが必要である、つまり、酸素との結合が強い傾向にあることを意味する。従っ
て、表１に示す欠損形成エネルギーＥｄｅｆの値から、インジウムが最も酸素との結合が
弱く、インジウムの近くにおいて酸素が抜けやすいことが分かる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体における酸素欠損状態の形成は、ソース電極または
ドレイン電極として用いられている金属が、酸化物半導体から酸素を引き抜くために起こ
ると考えられる。酸化物半導体は、酸素欠損状態が形成されることで電気伝導度が上がる
ため、上記の酸素の引き抜きが起これば、金属膜との界面近傍において酸化物半導体膜の
電気伝導度が上がることが期待される。
次に、金属による酸化物半導体からの酸素の引き抜きが起こっているかどうかを確認する
ために、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜と金属の積層構造に対して量子分子動力
学（ＱＭＤ）計算をした。
計算する構造は以下のようにして作製した。まず、古典分子動力学（ＣＭＤ）法により作
製したアモルファス構造のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体（Ｉｎ：Ｇａ：Ｚｎ：Ｏ
＝１：１：１：４ 全８４原子）に対して第一原理計算により構造最適化を行った。構造
最適化した単位格子を更に切断することで得られるａ−ＩＧＺＯ層上に、金属原子（Ｗ、
Ｍｏ、Ｔｉ）の結晶を積層し、構造最適化を行った。この構造を出発点として、６２３．
０Ｋで、量子分子動力学（ＱＭＤ）計算を行った。なお、界面の相互作用だけを見積もる
ために、ａ−ＩＧＺＯ層の下端と金属層の上端は固定した。
古典分子動力学計算の計算条件を以下に示す。計算プログラムにはＭａｔｅｒｉａｌｓ
Ｅｘｐｌｏｒｅｒを用いた。ａ−ＩＧＺＯを次の条件で作製した。一辺１ｎｍの計算セル
にＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の比率で全８４原子をランダムに配置し密度を
５．９ｇ／ｃｍ３に設定。ＮＶＴアンサンブルで温度を５５００Ｋから１Ｋに徐々に下げ
た後、１Ｋで１０ｎｓの構造緩和を行った。時間刻み幅は０．１ｆｓ、総計算時間は１０
ｎｓとした。ポテンシャルは金属−酸素間、酸素−酸素間にはＢｏｒｎ−Ｍａｙｅｒ−Ｈ
ｕｇｇｉｎｓ型を、金属−金属間にはＬｅｎｎａｒｄ Ｊｏｎｅｓ型を適用した。電荷は
Ｉｎ：＋３、Ｇａ：＋３、Ｚｎ：＋２、Ｏ：−２とした。
ＱＭＤ計算の計算条件を以下に示す。計算プログラムには第一原理計算ソフトＣＡＳＴＥ
Ｐを用いた。汎関数はＧＧＡ−ＰＢＥを、擬ポテンシャルはＵｌｔｒａｓｏｆｔをそれぞ
れ用いた。カットオフエネルギーは２６０ｅＶ、ｋ点の数は１×１×１である。ＭＤ計算
はＮＶＴアンサンブルで行い温度は６２３Ｋとした。総計算時間は２．０ｐｓで時間刻み
幅は１．０ｆｓである。
図４２〜図４４に上記計算の結果を示す。図４２乃至図４４において、白丸は金属原子を
表し、黒丸は酸素原子を表している。図４２は、Ｗからなる金属層を用いた場合の構造を
示す図であり、図４２（Ａ）はＱＭＤ計算前、図４２（Ｂ）はＱＭＤ計算後の構造である
。図４３は、Ｍｏからなる金属層を用いた場合の構造を示す図であり、図４３（Ａ）はＱ
ＭＤ計算前、図４３（Ｂ）はＱＭＤ計算後の構造である。図４４は、Ｔｉからなる金属層
を用いた場合の構造を示す図であり、図４４（Ａ）はＱＭＤ計算前、図４４（Ｂ）はＱＭ
Ｄ計算後の構造である。
図４３（Ａ）と図４４（Ａ）から、ＭｏとＴｉの場合には構造最適化時において、既に金
属層に移動した酸素が見られる。そして、図４２（Ｂ）、図４３（Ｂ）、図４４（Ｂ）の
比較から、Ｔｉの場合に、最も酸素の移動が見られることが分かった。これより、ａ−Ｉ
ＧＺＯに酸素欠損をもたらす電極として最適なのはＴｉであると考えられる。
チタンに引き抜かれた酸素がチタンと反応することで、酸化チタンが形成されると考えら
れる。そこで、酸化物半導体膜とチタン膜との間に形成される酸化チタン膜が、導電性を
有するかどうかの検証を行った。
二酸化チタンは、ルチル構造（高温型の正方晶）、アナターゼ構造（低温型の正方晶）、
ブルッカイト構造（斜方晶）など、幾つかの結晶構造をとる。アナターゼ型もブルッカイ
ト型も加熱すると最も安定な構造のルチル型に変化することから、上記二酸化チタンがル
チル構造であるものと仮定した。ルチル構造を有する二酸化チタンの結晶構造を、図４５
に示す。ルチル構造は正方晶であり、結晶の対称性を示す空間群はＰ４２／ｍｎｍである
。
上記二酸化チタンの構造に対して、ＧＧＡ−ＰＢＥ汎関数を用いた密度汎関数法により、
状態密度を求める計算を行った。対称性は維持したままセル構造も含めた構造最適化を行
い、状態密度を計算した。密度汎関数計算には、ＣＡＳＴＥＰコードに導入された平面波
擬ポテンシャル法を用いている。カットオフエネルギーは３８０ｅＶとした。
図４６に、ルチル構造の二酸化チタンの、状態密度図を示す。図４６に示すように、ルチ
ル構造の二酸化チタンはバンドギャップを有しているので、絶縁体または半導体的な状態
密度を有する事が分かる。なお、密度汎関数法ではバンドギャップが小さく見積もられる
傾向にあり、実際の二酸化チタンのバンドギャップは３．０ｅＶ程度と、図４６の状態密
度図に示すバンドギャップよりも大きい。
次いで、図４７に、酸素欠損がある場合の、ルチル構造の二酸化チタンの状態密度図を示
す。具体的に、計算には、Ｔｉ２４原子、Ｏ４８原子を有する酸化チタンから、Ｏ原子を
一つ抜いたＴｉ２４原子、Ｏ４７原子を有する酸化チタンを、モデルとして用いた。図４
７に示す状態密度図では、フェルミ準位が伝導帯内部に移動しており金属的であり、酸素
欠損がある場合、二酸化チタンがＮ型の導電性を示すことが分かる。
次いで、図４８に、一酸化チタン（ＴｉＯ）の状態密度図を示す。図４８から、一酸化チ
タンは金属的な状態密度を有することがわかる。
よって、図４６に示す二酸化チタンの状態密度図と、図４７に示す酸素欠損を有する二酸
化チタンの状態密度図と、図４８に示す一酸化チタンの状態密度図から、酸素欠損を有す
る二酸化チタン（ＴｉＯ２−δ）が、０＜δ＜１の範囲にわたってＮ型の導電性を有する
ものと予測される。したがって、チタン酸化膜の組成が、一酸化チタン、酸素欠損を有す
る二酸化チタンのいずれかを含んだものであっても、チタン酸化膜が、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系の酸化物半導体膜とチタン膜間の電流の流れを阻害しにくいと考えられる。
また、図４９は、薄膜トランジスタのソース電極とドレイン電極との間におけるエネルギ
ーバンド図である。なお、図４９においては、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−
Ｏ系膜（ＩＧＺＯ）を用い、酸化物半導体膜とソース電極との間、及び酸化物半導体膜と
ドレイン電極との間にＴｉＯｘ膜とを有する薄膜トランジスタである。ただし、ＴｉＯｘ
膜の膜厚は、０．１ｎｍ以上１０ｎｍ以下である。また、上記酸化物半導体膜は、金属（
Ｉｎ、Ｇａ、Ｚｎなど）を多く含み、なおかつ上記一対のＴｉＯｘ膜にそれぞれ接する一
対の複合層を有する。複合層以外の領域におけるＩｎ−Ｇａ−Ｚｎ−Ｏ系膜（ＩＧＺＯ）
の電子親和力を４．３ｅＶ、ＴｉＯｘ膜を４．３ｅＶ、ソース電極またはドレイン電極と
してのＴｉを４．１ｅＶ、複合層を４．５ｅＶとして表記している。なお、図４９では各
物質でフェルミ準位の位置が合うようにバンドの位置が変化している。ゲート電圧が印加
されていない時、ＩＧＺＯではキャリア数が少ないためフェルミ準位はバンドギャップ中
央付近にあり、ＴｉＯｘ膜や複合層ではキャリア数が多いためにフェルミ準位の位置が伝
導帯の近くになる。そのため、図４９において、各物質の伝導帯の位置は上記の電子親和
力の相対値と異なっている。図４９に示すように複合層は電子親和力に差がほとんどない
ため、酸化物半導体膜とソース電極の間、及び酸化物半導体膜とドレイン電極との間に、
良好な接続構造を実現できる。
７ ゲート端子部
８ ソース端子部
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
２０ ゲート配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３０ 表示装置
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４４ 共通配線
４５ａ ゲート配線
４５ｂ ゲート配線
４５ 共通配線
４６ 共通配線
５１ 電源線
５２ 電源線
５３ 電源線
６０ ソース配線
６１ 期間
６２ 期間
６５ 共通配線
６５ａ ソース配線
６５ｂ ソース配線
６６ 導電層
７１ 端子
７４ 端子
７５ 端子
８１ 端子
８４ 端子
８５ 端子
９１ ゲート駆動回路
９２ ソース駆動回路
９３ 画素
９４ 画素領域
９５ 接続部
９６ 共通接続部
９７ 保護回路
１００ 基板
１０１ 絶縁膜
１０２ 絶縁層
１０２ａ 絶縁層
１０２ｂ 絶縁層
１１１ａ ゲート配線
１１１ｂ ゲート配線
１１３ 半導体層
１１５ａ 電極
１１５ｂ 電極
１１５ｃ 電極
１１７ 絶縁層
１１８ 絶縁層
１１９ 絶縁膜
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ コンタクトホール
１２９ 導電層
１７０ａ 非線形素子
１７０ｂ 非線形素子
２００ 基板
２０１ 絶縁層
２０２ ゲート配線
２０３ ゲート配線
２０４ 絶縁層
２０４ａ 絶縁層
２０４ｂ 絶縁層
２０５ 半導体層
２０７ 電極層
２０７ａ 電極
２０７ｂ 電極
２０８ 絶縁層
２０８ａ 絶縁層
２０８ｂ 絶縁層
２０９ ソース配線
２１０ ソース配線
２１１ 絶縁層
２１２ 電極
２１３ 保持容量配線
２１４ 保持容量配線
２１６ 開口部
２１７ 開口部
２２５ チャネル保護層
２３１ レジストマスク
２３１ａ レジストマスク
２３１ｂ レジストマスク
２５０ 薄膜トランジスタ
２５１ 薄膜トランジスタ
２５２ 薄膜トランジスタ
２５３ 薄膜トランジスタ
３００ 基板
３５１ ゲート配線
３５１ａ ゲート配線
３５１ｂ ゲート配線
３５２ 電極
３５４ ソース配線
３５４ａ ソース配線
３５４ｂ ソース配線
３５５ 透明導電層
３６０ 絶縁層
３６１ 絶縁層
３６２ 絶縁層
３６３ 絶縁層
３６４ 絶縁層
３６５ 絶縁層
４００ 基板
４０１ａ ゲート配線
４０１ｂ ゲート配線
４０３ａ 半導体層
４０３ｂ 半導体層
４０４ コンタクトホール
４０５ａ 電極
４０５ｂ 電極
４０５ｃ 電極
４１０ 絶縁層
４１１ 絶縁層
４１２ 絶縁層
４１３ 絶縁層
４１４ 絶縁層
４１５ 絶縁層
４３０ａ 薄膜トランジスタ
４３０ｂ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８２ 絶縁層
５８３ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９１ 絶縁層
５９２ 絶縁層
５９４ キャビティ
５９５ 充填材
５９６ 基板
５９７ 絶縁層
５９８ 絶縁層
５９９ａ ソース配線
５９９ｂ ソース配線
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０２ａ ゲート配線
６０２ｂ ゲート配線
６０３ ゲート配線
６０３ａ ゲート配線
６０４ 容量配線
６０４ａ 容量配線
６０４ｂ 容量配線
６０５ 容量配線
６０５ａ 容量配線
６０５ｂ 容量配線
６１６ ソース配線
６１６ａ ソース配線
６１６ｂ ソース配線
６１７ 容量配線
６１８ 配線
６１９ 配線
６２２ 絶縁層
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６６１ 絶縁層
６６２ 絶縁層
６６３ 絶縁層
６６４ 絶縁層
６６５ 絶縁層
６６６ 絶縁層
６９０ 容量配線
６９０ａ 容量配線
６９０ｂ 容量配線
７０１ 基板
７０２ 共通接続部
７０４ シール材
７０５ シール材
７０６ 基板
７０８ 液晶層
７１０ 薄膜トランジスタ
７１１ 薄膜トランジスタ
７１５ 共通接続端子
７１６ 外部端子
７３０ 画素電極
７３１ 対向電極
７３５ スペーサ
７４０ 導電層
７４２ 層間絶縁膜
７８０ 炉
７９０ 静電気
７９１ 経路
８０１ａ グレートーンマスク
８０１ｂ ハーフトーンマスク
８０２ 透光性基板
８０３ 遮光部
８０４ 回折格子
８０５ 光透過率
８０６ 遮光部
８０７ 半透過部
８０８ 光透過率
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４０４３ 絶縁層
４０４４ 絶縁層
４０４５ 絶縁層
４０４６ ソース配線
４０４７ 絶縁層
４３４１ トランジスタ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 絶縁層
４５４２ 絶縁層
４５４３ 絶縁層
４５４４ 絶縁層
４５４５ 絶縁層
４５４６ 絶縁層
４５４７ 絶縁層
４５４８ ソース配線
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 発光素子駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 発光素子駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ ＥＬ層
７００５ 陽極
７００８ａ ソース配線
７００８ｂ ソース配線
７００９ 隔壁
７０１１ 発光素子駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ ＥＬ層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１８ａ ソース配線
７０１８ｂ ソース配線
７０１９ 隔壁
７０２１ 発光素子駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ ＥＬ層
７０２５ 陽極
７０２７ 導電膜
７０２８ａ ソース配線
７０２８ｂ ソース配線
７０２９ 隔壁
７０３０ ドレイン電極層
７０３１ 絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０３６ 絶縁層
７０３７ 絶縁層
７０３８ 絶縁層
７０３９ 絶縁層
７０４１ 絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０４６ 絶縁層
７０４７ 絶縁層
７０４８ 絶縁層
７０４９ 絶縁層
７０５１ 絶縁層
７０５２ 絶縁層
７０５３ 平坦化絶縁層
７０５６ 絶縁層
７０５７ 絶縁層
７０５８ 絶縁層
７０５９ 絶縁層
７０６１ 発光素子駆動用ＴＦＴ
７０６３ カラーフィルタ層
７０６４ オーバーコート層
７０６５ 保護絶縁層
７０６７ 導電膜
７０６８ａ ソース配線
７０６８ｂ ソース配線
７０７１ 絶縁層
７０７２ 絶縁層
７０７６ 絶縁層
７０７７ 絶縁層
７０７８ 絶縁層
７０７９ 絶縁層
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０４ バンド部
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (3)

  1. 窒化珪素を含む第１の絶縁層と、
    前記第１の絶縁層上の第１の導電層と、
    前記第１の導電層上の第２の導電層と、
    前記第２の導電層上の窒化珪素を含む第２の絶縁層と、
    前記第２の絶縁層上の酸化珪素を含む第３の絶縁層と、
    前記第３の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上の窒化珪素を含む第４の絶縁層と、
    前記第４の絶縁層上の第３の導電層と、
    前記第３の導電層上の第４の導電層と、
    前記第４の導電層上の窒化珪素を含む第５の絶縁層と、を有し、
    前記第３の導電層は、前記第４の絶縁層が有する開口部を介して、前記酸化物半導体層と接する領域を有し、
    前記第１の導電層は、Ｃｕを含み、
    前記第２の導電層は、Ｃｕよりも融点が高い元素を含み、
    前記第３の導電層は、アルミニウム、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムの少なくともいずれか一を含み、
    前記第４の導電層は、Ｃｕを含み、
    前記第１の導電層は、配線として機能することができ、
    前記第４の導電層は、配線として機能することができることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか一を含むことを特徴とする半導体装置。
  3. 請求項２において、
    前記酸化物半導体層において、前記第３の導電層が接する領域は、他の領域よりもインジウムの濃度が高いことを特徴とする半導体装置。
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Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007011061A1 (en) * 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
WO2011001881A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120093864A (ko) * 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240121336A (ko) * 2009-10-16 2024-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20170024130A (ko) 2009-10-21 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011048925A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5453303B2 (ja) * 2010-02-22 2014-03-26 パナソニック株式会社 発光装置とその製造方法
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8207025B2 (en) * 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011148537A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20120026970A (ko) 2010-09-10 2012-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 발광 장치
JP5241967B2 (ja) * 2010-12-08 2013-07-17 シャープ株式会社 半導体装置および表示装置
JP5429718B2 (ja) * 2011-03-08 2014-02-26 合同会社先端配線材料研究所 酸化物半導体用電極、その形成方法
KR101209163B1 (ko) * 2011-04-19 2012-12-06 주식회사 세미콘라이트 반도체 발광소자
CN102185070A (zh) * 2011-05-06 2011-09-14 西安神光安瑞光电科技有限公司 发光二极管及其制备方法
US9030837B2 (en) 2011-06-10 2015-05-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film that includes an internal connector
WO2012173035A1 (ja) * 2011-06-13 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
JP5869112B2 (ja) 2011-06-27 2016-02-24 シン フイルム エレクトロニクス エイエスエイ フレキシブルな基板上に設けられた積層体を含む強誘電体メモリセル中の短絡回路の低減
EP2740122B1 (en) * 2011-06-27 2016-08-31 Thin Film Electronics ASA Short circuit reduction in an electronic component comprising a stack of layers arranged on a flexible substrate
US8673426B2 (en) 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
KR101415684B1 (ko) * 2011-07-07 2014-08-07 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
WO2013042608A1 (ja) * 2011-09-20 2013-03-28 シャープ株式会社 半導体装置およびその製造方法
TWI613822B (zh) 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5717607B2 (ja) * 2011-10-28 2015-05-13 株式会社ジャパンディスプレイ 電気光学装置および表示装置
US20130140671A1 (en) * 2011-12-06 2013-06-06 Win Semiconductors Corp. Compound semiconductor integrated circuit with three-dimensionally formed components
JP5981711B2 (ja) * 2011-12-16 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JPWO2013111225A1 (ja) * 2012-01-26 2015-05-11 パナソニック株式会社 薄膜トランジスタアレイ装置及びそれを用いたｅｌ表示装置
JP5951329B2 (ja) * 2012-04-10 2016-07-13 株式会社ジャパンディスプレイ 液晶表示装置
US9519164B2 (en) * 2012-06-08 2016-12-13 Apple Inc. Systems and methods for mura calibration preparation
KR102099445B1 (ko) 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9742378B2 (en) * 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
CN107123688B (zh) * 2012-06-29 2021-04-09 株式会社半导体能源研究所 半导体装置
TWI657539B (zh) * 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
KR102459007B1 (ko) * 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103066017A (zh) * 2012-12-28 2013-04-24 北京京东方光电科技有限公司 一种阵列基板的制备方法
CN103117224A (zh) * 2013-01-21 2013-05-22 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板的制作方法
KR102069192B1 (ko) * 2013-02-08 2020-01-23 삼성디스플레이 주식회사 나노 결정 형성 방법 및 나노 결정의 형성된 박막을 포함한 유기 발광 표시 장치의 제조 방법
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP2014186200A (ja) * 2013-03-25 2014-10-02 Seiko Epson Corp 電気光学装置、及び電子機器
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6300589B2 (ja) * 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6386323B2 (ja) 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016027597A (ja) 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102658554B1 (ko) 2013-12-27 2024-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN103760730B (zh) * 2014-01-08 2017-03-22 京东方科技集团股份有限公司 一种黑矩阵及其制造方法、显示面板及显示装置
US9530801B2 (en) 2014-01-13 2016-12-27 Apple Inc. Display circuitry with improved transmittance and reduced coupling capacitance
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Ｊｏｌｅｄ 表示装置、電子機器
TWI532154B (zh) 2014-02-25 2016-05-01 群創光電股份有限公司 顯示面板及顯示裝置
CN104865761B (zh) * 2014-02-25 2018-06-08 群创光电股份有限公司 显示面板及显示装置
JP6585354B2 (ja) 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
JP2015173177A (ja) * 2014-03-11 2015-10-01 株式会社東芝 半導体発光素子
KR102354008B1 (ko) 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
CN110246850B (zh) * 2014-07-23 2022-12-02 索尼公司 显示装置
TWI552321B (zh) 2014-09-30 2016-10-01 群創光電股份有限公司 顯示面板及顯示裝置
KR102226601B1 (ko) * 2014-12-02 2021-03-15 삼성디스플레이 주식회사 터치 패널 및 그 제조방법
JP6444745B2 (ja) * 2015-01-22 2018-12-26 東芝メモリ株式会社 半導体装置及びその製造方法
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6609970B2 (ja) * 2015-04-02 2019-11-27 アイシン精機株式会社 周辺監視装置
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102314738B1 (ko) 2015-05-04 2021-10-20 삼성디스플레이 주식회사 표시장치 및 그 제조방법
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
WO2017111910A1 (en) * 2015-12-21 2017-06-29 Intel Corporation High performance integrated rf passives using dual lithography process
JP6746937B2 (ja) 2016-02-15 2020-08-26 セイコーエプソン株式会社 電気光学装置、および電子機器
WO2017149413A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6827270B2 (ja) * 2016-03-28 2021-02-10 株式会社ジャパンディスプレイ 半導体装置の作製方法
WO2017168283A1 (ja) 2016-04-01 2017-10-05 株式会社半導体エネルギー研究所 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置
US10483285B2 (en) 2016-06-01 2019-11-19 Innolux Corporation Element substrate and display device
CN107452748B (zh) * 2016-06-01 2020-03-17 群创光电股份有限公司 元件基板以及显示装置
JP6802653B2 (ja) * 2016-07-15 2020-12-16 株式会社ジャパンディスプレイ 表示装置
US10916430B2 (en) 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180033385A (ko) * 2016-09-23 2018-04-03 엘지디스플레이 주식회사 플렉서블 표시장치
KR20180062254A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 유기 발광 표시 패널
US10700011B2 (en) * 2016-12-07 2020-06-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an integrated SIP module with embedded inductor or package
KR102575531B1 (ko) * 2017-01-31 2023-09-06 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
KR102517092B1 (ko) * 2017-08-02 2023-04-04 삼성전자주식회사 가요성 디스플레이 패널을 포함하는 전자 장치
JP2019102153A (ja) * 2017-11-29 2019-06-24 株式会社ジャパンディスプレイ 発光素子、および表示装置
CN108231794B (zh) * 2018-01-02 2020-07-17 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板
CN110741428B (zh) * 2018-02-28 2021-12-21 京瓷株式会社 显示装置、玻璃基板及玻璃基板的制造方法
JP6706653B2 (ja) * 2018-03-20 2020-06-10 シャープ株式会社 アクティブマトリクス基板
JP2019169660A (ja) * 2018-03-26 2019-10-03 三菱電機株式会社 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法
JP7069937B2 (ja) 2018-03-27 2022-05-18 日本電産トーソク株式会社 電動アクチュエータ
KR102628795B1 (ko) * 2018-07-30 2024-01-25 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
CN110600381A (zh) * 2019-08-26 2019-12-20 深圳市华星光电半导体显示技术有限公司 阵列基板和阵列基板的制备方法
JP2021086380A (ja) * 2019-11-27 2021-06-03 双葉電子工業株式会社 タッチパネル
KR20210091390A (ko) * 2020-01-13 2021-07-22 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN113556882B (zh) * 2020-04-23 2022-08-16 鹏鼎控股(深圳)股份有限公司 透明电路板的制作方法以及透明电路板
KR20220006164A (ko) * 2020-07-07 2022-01-17 삼성디스플레이 주식회사 표시 장치
TWI732626B (zh) * 2020-07-14 2021-07-01 友達光電股份有限公司 顯示面板及其製造方法
KR20220034294A (ko) * 2020-09-10 2022-03-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US20240194154A1 (en) * 2021-09-23 2024-06-13 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display device
WO2024134442A1 (ja) * 2022-12-23 2024-06-27 株式会社半導体エネルギー研究所 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241327A1 (en) * 2006-04-18 2007-10-18 Samsung Electronics Co. Ltd. Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor
JP2008026433A (ja) * 2006-07-19 2008-02-07 Mitsubishi Electric Corp Ｔｆｔアレイ基板及びその製造方法、並びにこれを用いた表示装置
US20080203387A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd Thin film transistor and method of manufacturing the same
US20090026450A1 (en) * 2007-07-27 2009-01-29 Eun-Guk Lee Thin film transistor substrate and method of manufacturing the same
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009218577A (ja) * 2008-02-15 2009-09-24 Semiconductor Energy Lab Co Ltd 保護回路及びそれを有する表示装置
JP2009231664A (ja) * 2008-03-25 2009-10-08 Idemitsu Kosan Co Ltd 電界効果トランジスタ及びその製造方法
JP2011100669A (ja) * 2009-11-06 2011-05-19 Toshiba Corp 二次電池装置及びその組電池交換方法

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4447272A (en) * 1982-11-22 1984-05-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating MNOS structures utilizing hydrogen ion implantation
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05129760A (ja) * 1991-11-06 1993-05-25 Fujitsu Ltd 導体パターンの形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07326756A (ja) 1994-05-30 1995-12-12 Kyocera Corp 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3896624B2 (ja) * 1997-02-14 2007-03-22 ソニー株式会社 薄膜半導体装置及びそれを用いた表示装置
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW452860B (en) * 1998-12-14 2001-09-01 Lg Philips Lcd Co Ltd Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device
JP3356159B2 (ja) * 1999-05-20 2002-12-09 日本電気株式会社 薄膜トランジスタの製造方法
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG103846A1 (en) * 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002353245A (ja) 2001-03-23 2002-12-06 Seiko Epson Corp 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100415617B1 (ko) * 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
WO2004027740A1 (en) * 2002-09-20 2004-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP4439861B2 (ja) * 2002-09-20 2010-03-24 株式会社半導体エネルギー研究所 表示装置の作製方法
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100883769B1 (ko) 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR20050001936A (ko) * 2003-06-28 2005-01-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100939560B1 (ko) * 2003-06-30 2010-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6987059B1 (en) * 2003-08-14 2006-01-17 Lsi Logic Corporation Method and structure for creating ultra low resistance damascene copper wiring
US7495644B2 (en) * 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) * 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR101219038B1 (ko) 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) * 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) * 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
CA2708337A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR20060064264A (ko) 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101090258B1 (ko) * 2005-01-03 2011-12-06 삼성전자주식회사 플라스틱 기판을 이용한 박막 트랜지스터 표시판의 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP4696576B2 (ja) * 2005-02-04 2011-06-08 セイコーエプソン株式会社 電気光学装置及び電子機器
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7732330B2 (en) * 2005-06-30 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using an ink-jet method of the same
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) * 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
US7615495B2 (en) * 2005-11-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101232159B1 (ko) 2006-06-12 2013-02-12 엘지디스플레이 주식회사 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5214125B2 (ja) * 2006-09-11 2013-06-19 三星ディスプレイ株式會社 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI456663B (zh) 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
US7897971B2 (en) 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
KR101576813B1 (ko) * 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5388500B2 (ja) * 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009105390A (ja) 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009123957A (ja) 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5137798B2 (ja) * 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
EP2073255B1 (en) 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2009216977A (ja) * 2008-03-11 2009-09-24 Epson Imaging Devices Corp 電気光学装置及び電子機器
TWI450399B (zh) 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101499239B1 (ko) 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5399494B2 (ja) 2009-07-28 2014-01-29 シャープ株式会社 配線基板およびその製造方法、表示パネル、並びに表示装置
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR102113064B1 (ko) * 2009-09-16 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120093864A (ko) * 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011048925A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241327A1 (en) * 2006-04-18 2007-10-18 Samsung Electronics Co. Ltd. Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor
JP2007284342A (ja) * 2006-04-18 2007-11-01 Samsung Electronics Co Ltd ＺｎＯ半導体薄膜及びＺｎＯ薄膜トランジスタの製造方法、並びにその方法を適用したＺｎＯ薄膜トランジスタ
JP2008026433A (ja) * 2006-07-19 2008-02-07 Mitsubishi Electric Corp Ｔｆｔアレイ基板及びその製造方法、並びにこれを用いた表示装置
US20080203387A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd Thin film transistor and method of manufacturing the same
JP2008219008A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
US20090026450A1 (en) * 2007-07-27 2009-01-29 Eun-Guk Lee Thin film transistor substrate and method of manufacturing the same
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009218577A (ja) * 2008-02-15 2009-09-24 Semiconductor Energy Lab Co Ltd 保護回路及びそれを有する表示装置
JP2009231664A (ja) * 2008-03-25 2009-10-08 Idemitsu Kosan Co Ltd 電界効果トランジスタ及びその製造方法
JP2011100669A (ja) * 2009-11-06 2011-05-19 Toshiba Corp 二次電池装置及びその組電池交換方法

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