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JP2014072499A - 半導体装置 - Google Patents

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Abstract

【課題】貫通ビアの配置効率が高い半導体装置を提供する。
【解決手段】半導体チップが積層され、隣接する半導体チップが複数の貫通ビアにより電気的に接続される半導体装置において、半導体チップは、コア回路とその周囲に配置された複数のＩＯ回路とを有し、貫通ビア８０５はコア回路内に配置され、貫通ビア８０５の配置ピッチは、コア回路を構成するライブラリのセルピッチの整数倍である。
【選択図】図８

Description

本発明は、貫通ビアを備えた半導体装置に関する。
半導体装置、例えばＣ−ＭＯＳ半導体集積回路装置の大きな特徴は、それを構成する素子のサイズを微細化すると動作速度の向上や消費電力の削減が図れるというスケーリング則にある。これまで素子の微細化により、チップ（半導体チップ）あたりの集積度、性能を向上させてきた。しかし、微細化が進むにつれて集積度やチップ性能の向上に鈍化傾向が現れてきた。その理由には、微細化そのものの限界、素子の速度向上による素子間の配線遅延の顕在化、素子微細化によるリーク問題での消費電力増大が挙げられる。
一方、一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップの配置、そしてチップ間の接続が必須となる。これまで、チップの配置方向は水平であり、チップ間の信号の伝送距離はチップ一辺以上の長さとなる。このため、微細化によりチップあたりの動作速度が向上しても、依然としてチップ間の伝送では時間がかかるため、システム全体での速度向上が困難であった。
チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される半導体装置が提案されている。概要を図１Ａに示す。図１Ａは、チップが積層された半導体装置の一例を示す概略断面図である。非特許文献１には、半導体チップ１００の上下に別の半導体チップを３次元的に積層し、チップ間を貫通ビアで接続して情報や電力を伝送する技術が開示されている。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延を大幅に低減されることが期待できる。なお、符号１０１は貫通導体、符号１０２はパッド、符号１０３は絶縁層、符号１０４はピラー、符号１０５はバンプ、符号１１０はシリコン（Ｓｉ）基板である。
図１Ｂは、図１Ａに示す半導体装置を構成するチップの詳細断面図である。ここで用いられる貫通ビア１３０は、文字通りチップ表裏を貫通導体１０１が貫く構造をとっている。ドレイン領域１１１、ソース領域１１２及びゲート電極１１３を含むＭＯＳＦＥＴ１２０等が形成されたチップの回路面ではこの貫通導体１０１は配線層（チップ内配線）１０６で受けて、パッド１０２と接触している。別のチップには、このパッド１０２と貫通導体１０１がピラー１０４およびスズなどで構成したバンプ１０５を介して接触している。これらの導体とチップのシリコン（Ｓｉ）基板１０７が接する部分は絶縁層１０３を形成し、絶縁を保つ。
貫通ビアをチップ内に配置する場合、貫通導体の領域はもちろんのことその周囲も回路素子をおくことができない。この領域をキープアウトゾーン（ＫＯＺ：Keep Out Zone）という。キープアウトゾーンが必要な理由は二つある。まず、ビアを形成する際のパターニング精度によるものである。図２Ａは、チップが積層された半導体装置を構成するチップにおいて、貫通ビアとＫＯＺとの関係を説明するための図であり、上図が断面図、下図が要部平面図である。図２Ａに示すように、ピラー２０４や貫通導体１０１が接続される配線層（チップ内配線）２０６が、貫通ビアの貫通導体１０１の直径よりも大きく形成されている。実際にシリコン基板に形成されるビアの位置が設計値からずれると、貫通導体１０１の端部も同様にずれる。ここで回路素子の配置禁止領域としてＫＯＺを定義しておかないと回路素子と貫通導体１０１が接触し、回路が誤動作することになる。この精度は露光工程に依存する。通常、密着露光で数μｍ、ステッパ露光で数１００ｎｍのオーダである。
もう一つの理由は、貫通ビアのＳｉ基板に与えるストレスにより貫通ビア周辺に配置した回路素子の特性が変化することである。貫通導体１０１の構成材料として通常銅が使用される。この銅と基板材料であるシリコンとではそれぞれの熱膨張係数が異なる。このため、貫通ビアを形成した後に熱を加える工程を経過すると貫通ビア周辺にストレスが生じる。ＦＥＴ２２０を構成する基板にストレスの有無の影響でドレイン電流や閾値電圧が変化する。なお、符号２２０はＭＯＳＦＥＴやＭＩＳＦＥＴを含む。容認できる変動幅にもよるが、この理由による導体から隔離距離は、数μｍから１０μｍ程度までにおよぶ。図２Ｂは、チップが積層された他の半導体装置を構成するチップにおいて、貫通ビアとＫＯＺとの関係を説明するための図であり、上図が断面図、下図が要部平面図である。図２Ｂに示すように露光工程が進んで配線２０６が十分小さくできるようになっても、ストレスの影響によりＦＥＴ２２０をＫＯＺ内に配置することができない。この影響に関する研究は、非特許文献２、３に詳細に記述されている。なお、符号２０２はパッドである。
一方、回路を配置する観点から見て、貫通ビアやＫＯＺのような回路を構成できない領域があると、個々のトランジスタレベルでは配置できてもコンパレータや論理回路といった複数のトランジスタで構成された回路のレベルで配置できないことがある。この配置できない部分はそのままデッドスペースとなる。デッドスペースの大きさは、使用する回路の最小寸法により依存し、通常のテクノロジであれば、１μｍ前後である。
以上の理由により貫通ビアの配置設計では、そのビアの周辺に回路素子を配置できないＫＯＺの領域やデッドスペースを考慮する必要がある。
貫通ビアの配置場所は積層アーキテクチャに大きく依存する。本例では貫通ビアの実装密度に応じて、低密度実装および高密度実装に分けて説明する。図３Ａは、チップが積層された半導体装置において、貫通ビアが低密度実装（ＩＯ回路内に貫通ビアを配置）の場合の概念図であり、図３Ｂは、チップが積層された半導体装置において、貫通ビアが高密度実装（論理セル内に貫通ビアを配置）の場合の概念図である。
まず、図３Ａで示す低密度実装においてチップ間の貫通ビア本数は、数１００本から数１０００本を想定している。これは従来の複数のＩＣを実装基板上の配線を用いて接続する代わりに、積層チップ間で貫通ビアを用いて接続するものである。この場合、積層されるチップ間において、チップに供給する電源ピン同士またはＩＣ外部に接続されるＩＯ回路の入出力ピン同士の接続が主となる。このような積層例には積層メモリがあげられる。貫通ビアはＩＯ回路に接続した入出力パッドの下もしくは隣接して置かれることが一般的である。
一方、図３Ｂで示す高密度実装ではチップあたり１００００本を超える貫通ビアを想定する。これは同一チップ内の要素回路同士をチップ内配線で接続する代わりに、積層チップ間で貫通ビアを用いて接続するものである。ここで要素回路とはＩＯ回路からの信号を受けるもので、ＩＣ外部とは直接接続されていない部分である。ＩＯ回路と区別する意味でコア回路という。この場合、積層されるチップ間において、コア回路の要素回路レベルでの電源同士または要素回路の入出力同士の接続が主となる。このような積層例には、ＦＰＧＡ（Field Programmable Gate Array）の論理タイルを三次元方向に配置、配線する三次元ＦＰＧＡや、マイクロプロセッサ（ＣＰＵ）とメモリをバス幅の大きい配線で接続するものがあげられる。貫通ビアはＩＯ回路を介してではなく要素回路の間、つまりコア回路の内部に配置される（例えば、特許文献１参照）。
これらの積層例から貫通ビアはＩＯ回路に配置される場合とコア回路に配置される場合に分けることができる。図４に典型的な半導体チップのレイアウトを示す。中心にコア回路４０１をレイアウトし、その周囲にＩＯ回路４０２を半導体チップに接続するピン数、入出力数を考慮して配置する。なお、符号４０３はパッドを示す。それぞれのケースにおいて、貫通ビアのＫＯＺを考慮すると以下の課題が生じる。
特開２０１０−０１６３７７号公報
Ｋ．Ｔａｋａｈａｓｈｉ、ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， ４０， ３０３２−３０３７（２００１） Ｇｅｅｒｔ Ｖａｎ ｄｅｒ Ｐｌａｓ，ｅｔ．ａｌ．，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，４６，１，２９３−３０７（２０１１） Ｓａｍｓｕｎｇ，ＩＩＴＣ ２０１１
ＩＯ回路５００は、チップおよびパッケージ外とのインタフェイスの機能を有する。図５は、発明者の検討に係る、チップが積層された半導体装置を構成するチップにおけるＩＯ回路の構成および貫通ビア配置を示す図であり、上図が概略平面図、下図が概略断面図である。ＩＯパッド５０２からコア回路５０１に至るまでに、静電破壊（ＥＳＤ：Electric Static Damage）防止ダイオード５０３や入出力バッファ５０４を経由する。
これらの回路の特徴は、まず動作電圧がコア回路５０１と異なり高いことである。これはＩＣ間の接続規格による。このためＩＯ回路５００の入出力バッファ５０４のＦＥＴのゲート絶縁膜も厚いものが使用される。また、ＩＯ回路５００に接続される外部ピンは外部環境に直接触れる部分であり、静電気が流入しやすい。静電気はＦＥＴのゲート酸化膜やチャネルを破壊する。このＥＳＤに耐性をもたせるために、ＩＯ回路５００では、入力側のＦＥＴのゲートに接続されるＥＳＤ防止ダイオード５０３としてクランプＦＥＴを接続し、かつそのクランプＦＥＴや出力側ドライバとしてのＦＥＴのチャネル長を長くしている。
非特許文献２によると、これらのデバイスの特徴すなわち、厚膜型ゲート酸化膜や長いチャネルはＫＯＺを増大させる方向に働く。このためＩＯ回路５００で貫通ビアを配置するのはコア回路５０１で配置するのよりＫＯＺが増大することが予想される。これまで問題視されてこなかった理由は、図５に示すように貫通ビア５０５をＩＯパッド５０２の直下に配置したためであった。積層前のチップは何等かのテストを受ける必要があり、そのため貫通ビア接続を前提として設計したチップであっても針当てパッドとしてＩＯパッド５０２を備えていることが多い。
しかし微細化により集積度が上がってくると、チップにおけるＩＯ回路６００のインパクトが増大するため、図６Ａのように半導体チップＩＯパッド６０２の直下にも回路素子（ＥＳＤ防止ダイオード６０３）を置くことが増えてきた。図６Ａは、チップが平面配置の半導体装置を構成するチップにおいて、ＩＯ回路を高集積化した場合の図で、上図が概略平面図、下図が概略断面図である。
このような状況で、積層チップも貫通ビアをＩＯパッド６０２の直下に配置するのは、非常に困難となる。図６Ｂは、発明者の検討に係る、チップが積層された半導体装置を構成するチップにおいて、図６Ａの構成に倣ってＩＯ回路を高集積化した場合の貫通ビア配置を示す図で、上図が概略平面図、下図が概略断面図である。図６Ｂに示すように、パッド下に置く配置する回路６０３ａ、６０３ｂは貫通導体を避けて周囲に配置する必要がある。また、ＩＯ回路６００を周囲に配置できたとしても、ＫＯＺを１０μｍ程度に大きくとる必要があるため、配置効率（ここでは、チップ面積全体に対するトランジスタなどの全回路素子の配置面積）を大きく落とすことになる。なお、符号６０４は入出力バッファ、符号６０１はコア回路である。
ここで、５ｍｍ角のチップに２００個の電源を含んだＩＯパッド６０２を仮定する。１つのパッドに付き、１０μｍ角の貫通ビアを４本並列に配置し、１０μｍのＫＯＺを仮定する。この時のチップ全体に占める貫通ビアの占有率は、約３％であり、面積に与えるインパクトは小さくない。
一方、コア回路６０１に使用するＦＥＴは、ＩＯ回路６００のＦＥＴと比較してＦＥＴのゲート膜厚は薄いこと、チャネル長が短い。このため、貫通ビアを配置しても、ＩＯ回路６００ほどは貫通導体のストレスの影響を受けにくく、ＫＯＺを２−３μｍ程度に小さくできる。上記と同様に占有率を計算すると、約０．４％と１０分の１に低減する。
しかし、要素回路間に多数の貫通ビアを配置するため、デッドスペース低減の観点から設計の自由度はＩＯ回路６００の場合と比較して大きく制限される。
コア回路６０１内に貫通ビアを配置する方法の先行技術として特許文献１が挙げられる。この例では、ある１つの方向を想定しトラックと呼ばれる回路列の間に回路素子のない部分を作って、貫通ビアを配置する方法をとっている。この場合に貫通ビアの配置の自由度を一軸方向に保証するものである。しかしコア回路を構成する回路素子とＫＯＺの関係およびデッドスペースを考慮した配置効率については言及されていなかった。
一般的にコア回路では、標準セルと呼ばれるマクロセルを使用する。これは基本的な論理回路（論理ゲート、フリップフロップ、マルチプレクサなど）を縦および横のサイズを数種類に規定したレイアウトとして提供されるものである。図７Ａは、一般的なコア回路での標準セルの配置を示す平面図である。図７Ａに示すように標準セル７００は、上下にＶＤＤ電源ラインおよびＶＳＳ電源ラインを持っている。図７Ｂに標準セルの詳細を示す。図７Ｂの上図が平面図、下図が断面図である。ＶＤＤライン側にＰＭＯＳＦＥＴ７０１、ＶＳＳライン側にＮＭＯＳＦＥＴ７０２が形成されている。これをＶＤＤとＶＳＳの電源ラインが交互に一定間隔で配置されたコア回路領域に、電源の種類をあわせる一方向（たとえば横方向）に並走させたそのラインに沿う形で並べられる。
このように規則的に配置されているコア回路領域に内に、貫通ビアを配置すると貫通ビア周辺のＫＯＺの考慮はもとより、標準セル配置との干渉を考慮する必要がある。具体的には、ＫＯＺの一部が標準セルの一部にかかると、そこにはセル丸ごと配置できないことになる。つまりＫＯＺに加えて１セルピッチ分のデッドスペースが発生する。このため、コア回路への貫通ビアの配置次第では、ＫＯＺとコンパラブルなデッドスペースのため、回路素子の配置効率が悪くなりかねない。
以上、纏めると集積度の向上が必要なチップ設計では、貫通ビアを配置したことによるＫＯＺ、またはＫＯＺによる発生するデッドスペースの影響は大きく配置効率を落とす。特にＩＯ回路での貫通ビア配置はＫＯＺが大きいため、コア回路と比較して配置効率が低下する。また、コア回路とくに標準ライブラリで構成した回路への貫通ビア配置は、セルピッチとＫＯＺの大小関係でその配置の仕方次第ではデッドスペースの大きさつまり配置効率が低下しかねない。
本発明の目的は、貫通ビアの配置効率が高い半導体装置を提供することにある。
上記目的を達成するための一実施形態として、半導体で形成されるチップが積層され、隣接するチップが複数の貫通ビアにより電気的に接続される半導体装置において、
前記チップは、ＩＯ回路とコア回路とを有し、
前記貫通ビアは前記コア回路に配置され、前記貫通ビアの配置ピッチは、前記コア回路を構成するライブラリのセルピッチの整数倍であることを特徴とする半導体装置とする。
また、半導体チップが積層され、隣接する前記半導体チップが複数の貫通ビアにより電気的に接続される半導体装置において、
前記半導体チップは、コア回路と前記コア回路の周囲に配置された複数のＩＯ回路とを有し、
前記貫通ビアは、前記コア回路に配置されると共に前記ＩＯ回路のパッド電極に接続され、前記貫通ビアの配置ピッチは、前記コア回路を構成するライブラリのセルピッチの整数倍であることを特徴とする半導体装置とする。
本発明によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。
チップが積層された半導体装置の一例を示す概略断面図である。 図１Ａに示す半導体装置を構成するチップの詳細断面図である。 チップが積層された半導体装置を構成するチップにおいて、貫通ビアとＫＯＺとの関係を説明するための図であり、上図が断面図、下図が要部平面図である。 チップが積層された他の半導体装置を構成するチップにおいて、貫通ビアとＫＯＺとの関係を説明するための図であり、上図が断面図、下図が要部平面図である。 チップが積層された半導体装置において、貫通ビアが低密度実装（ＩＯ回路内に貫通ビアを配置）の場合の概念図である。 チップが積層された半導体装置において、貫通ビアが高密度実装（論理セル内に貫通ビアを配置）の場合の概念図である。 チップが積層された半導体装置を構成するチップにおけるコア回路とＩＯ回路の位置関係を示す概略平面図である。 発明者の検討に係る、チップが積層された半導体装置を構成するチップにおけるＩＯ回路の構成および貫通ビア配置を示す図であり、上図が概略平面図、下図が概略断面図である。 チップが平面配置の半導体装置を構成するチップにおいて、ＩＯ回路を高集積化した場合の図で、上図が概略平面図、下図が概略断面図である。 発明者の検討に係る、チップが積層された半導体装置を構成するチップにおいて、図６Ａの構成に倣ってＩＯ回路を高集積化した場合の貫通ビア配置を示す図で、上図が概略平面図、下図が概略断面図である。 一般的なコア回路での標準セルの配置を示す平面図である。 図７Ａに示す標準セルの詳細図であり、上図が平面図、下図がＡＡ’ライン部の断面図である。 本発明の実施の形態および第１の実施例に係る半導体装置を構成するチップにおけるコア回路内の貫通ビアの配置図である。 貫通ビアの配置ピッチｂを変えたときのデッドスペースの変化を説明するための図で、左側は配置ピッチｂがセルピッチｈの非整数倍の場合、右側は配置ピッチｂがセルピッチｈの整数倍の場合を示す。 貫通ビアの配置ピッチを変えたときの貫通ビアとＶＤＤライン又はＶＳＳラインとの位置関係を説明するための図で、左側は配置ピッチｂがセルピッチｈの奇数倍の場合、右側は配置ピッチｂがセルピッチｈの偶数倍の場合を示す。 本発明の実施の形態に係る半導体装置を構成するチップにおけるＩＯ回路と貫通ビアとの接続を示す図であり、上図は平面図、下図は断面図である。 本発明の第２の実施例に係る半導体装置を構成するチップにおけるコア回路内の貫通ビアの配置図である。 本発明の第４の実施例に係る半導体装置を構成するチップの平面図であり、上右図はチップ配線面側概略図、上左図はＩＯ回路と貫通ビアとの接続関係を説明するためのチップ配線面側要部拡大図、下図はチップ基板面側概略図である。 本発明の第３の実施例に係る半導体装置を構成するチップにおけるコア回路内の貫通ビアの配置図である。 本発明の第５の実施例に係る半導体装置を構成するチップにおいて、貫通ビアのウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。 本発明の第５の実施例に係る他の半導体装置を構成するチップにおいて、貫通ビアのウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。 本発明の第６の実施例に係る半導体装置を構成するチップにおいて、貫通ビアのウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。
本実施の形態による半導体装置は、互いに積層搭載され、貫通ビアによって接続された複数の半導体チップによって構成される。各々の半導体チップは、外部に接続されるＩＯ回路とＩＯ回路のみと接続されるコア回路からなる。本実施の形態に係る半導体装置を構成するチップにおけるコア回路内の貫通ビア配置図を図８に示す。まず貫通ビア８０５をコア回路内に配置する際に、その配置間隔についてコア回路を構成する標準セルのセルピッチｈすなわち電源配線間隔の偶数倍に設定する。セルピッチ方向（図の上下方向）のＫＯＺの幅をａとすると、適切な整数Ｎに対し以下の式を満たす。

（Ｎ−１）×ｈ ＜ ａ ＜Ｎ×ｈ （１）

ここで、貫通ビアの配置間隔（配置ピッチ）をｂとすると、適切な整数Ｍに対して以下の関係を満たすようにする。

ｂ ＝ ２Ｍｈ （２Ｍ ＞ Ｎ） （２）

図９Ａは、貫通ビア９０５の配置ピッチｂを変えたときのデッドスペースの変化を説明するための図で、左側は配置ピッチｂがセルピッチｈの非整数倍の場合、右側は配置ピッチｂがセルピッチｈの整数倍の場合を示す。まず、１つの貫通ビア９０５において、ＫＯＺによるデッドスペースが最小になるように貫通ビア９０５を配置する。この上で、複数の貫通ビアを（２）式のように配置することで貫通ビアの位置にかかわらず、図９Ａ右側で示したデッドゾーンは変化しない（セルピッチｈの整数倍。ここではｂ＝５ｈ）。
一方、配置ピッチを一致させない場合（セルピッチｈの非整数倍）は、貫通ビアの位置次第でＫＯＺが電源ラインを横切る。この際、図９Ａ左側に示すようにデッドスペースはセルピッチ一段分増加する。よって、貫通ビアの配置ピッチは、セルピッチの整数倍とするのがよい。図９Ｂは、貫通ビアの配置ピッチを変えたときの貫通ビアとＶＤＤライン又はＶＳＳラインとの位置関係を説明するための図で、左側は配置ピッチｂがセルピッチｈの奇数倍の場合（ここでは、ｂ＝５ｈ）、右側は配置ピッチｂがセルピッチｈの偶数倍の場合（ここでは、ｂ＝６ｈ）を示す。図９Ｂの右側に示すように、配置ピッチをセルピッチの偶数倍とすることで、貫通ビアのＫＯＺの端部と対向するコア回路の電源配線は貫通ビアの位置に依存せず、常に同種類となる。このため、貫通ビアに対向するＦＥＴの種類を同一にできるため、ＫＯＺのより小さいものを選択することで、コア回路全体でのＫＯＺを小さくできる。配置ピッチｂがセルピッチｈの奇数倍の場合には上記効果は得られないが、図９Ｂの左図からも分かるように貫通ビアの位置が異なってもデッドスペースは変化しない。また、図９Ａ、図９Ｂの何れの構成においてもデッドスペースの有効利用としてコア回路内に標準セルとは異なる貫通ビアに付属する回路を挿入することができ、その状況も貫通ビアの位置によって依存しないようにできる。
このような規則により貫通ビアをコア回路に配置することで、デッドスペースの低減、ＫＯＺの低減を１本の貫通ビアのみならず複数の貫通ビアで実現でき、コア回路全体で回路素子の配置効率を向上できる。
そのうえで、ＩＯ回路のパッドに接続される貫通ビアをコア回路内部に配置する。図１０は本発明の実施の形態に係る半導体装置を構成するチップにおけるＩＯ回路と貫通ビアとの接続を示す図であり、上図は平面図、下図は断面図である。図１０に示すように、パッド１００２と貫通ビア１００５とを配線１００６で接続し、貫通ビア１００５はコア回路内に配置する。ＩＯ回路１０００でのＫＯＺをコア回路１００１でのＫＯＺに置き換えることになるため、半導体チップ全体でみると、チップの面積の利用効率が向上することになる。さらにＩＯパッド１００２に接続する貫通ビア１００５をコア回路１００１に配置することで、ＩＯ回路１０００のピッチに影響しない貫通ビア配置が可能となる。なお、符号１００３はＥＳＤ防止ダイオード、符号１００４は入出力バッファである。
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。
本発明の第１の実施例を以下に説明する。本実施例は、コア回路に貫通ビアを配置し、（１）式でＮが偶数の場合のＫＯＺをもった貫通ビアを配置した例である（本実施例ではＮ＝６、５ｈ＜ａ＜６ｈである）。１本の貫通ビアを配置する場合、図８に示すように電源（ここでは、上から2番目のＶＳＳ線、及び下から2番目のＶＳＳ線）の延長線上（実際には配線されていない）部分に貫通ビアの中心が来るように配置する。ＫＯＺに対向する電源配置は、上下で同一となる（ここでは、ＶＤＤ線）。一般的にＮＭＯＳＦＥＴに対するＫＯＺはＰＭＯＳＦＥＴのそれより小さい。よって、Ｎを偶数にできる場合は貫通ビアにＶＳＳ線が対向するように配置する。複数の貫通ビアは、例えば図８のように配置される。貫通ビアの配置ピッチｂは、セルピッチhの偶数倍、本例では１２倍とした（ｂ＝１２ｈ）。このように配置することで、貫通ビアに対向する電源線は常にＶＳＳ（但し、図８ではＶＤＤ線）、ＫＯＺには常にＮＭＯＳＦＥＴを近接させることができ、ＫＯＺの低減、さらにはデッドスペース低減に貢献する。
図８に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。また、（１）式のＮが偶数の場合、貫通ビアにＶＳＳ線が対向するように配置することにより、ＫＯＺの低減、さらにはデッドスペース低減が可能となる。
本発明の第２の実施例を以下に説明する。本例は、コア回路に貫通ビアを配置し、（１）式でＮが奇数の場合のＫＯＺをもった貫通ビアを配置した例である（本実施例ではＮ＝３、２ｈ＜ａ＜３ｈである）。
１本の貫通ビアを配置する場合、図８と同様に電源の延長線上部分に貫通ビアの中心が来るように配置する。ＫＯＺに対向する電源配置は、上下で異なる。本来Ｎは偶数が望ましいが、ＫＯＺの大きさ、デッドスペースの低減ができない場合はこの配置となる。図１１は本実施例に係る半導体装置を構成するチップにおけるコア回路内の貫通ビアの配置図である。複数の貫通ビアは、図１１のように配置される(但し、ここでは、貫通ビアの中心は標準セルのＰＭＯＳＦＥＴ領域とＮＭＯＳＦＥＴ領域との境界線の延長線上に配置した例を示す)。貫通ビアの配置ピッチｂは、セルピッチｈの偶数倍本例では６倍とした（ｂ＝６ｈ）。このように配置することで、貫通ビアに対向する上下の電源線の関係は、常に一定となる（ここでは、上がＶＳＳ線、下がＶＤＤ線で一定）。このように配置することで、ＫＯＺの低減、さらにはデッドスペース低減に貢献する。
図１１に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。
本発明の第３の実施例を以下に説明する。本例は、実施例２の例のようにコア回路に貫通ビアを配置し、（１）式でＮが奇数の大きさであるＫＯＺをもった貫通ビアを配置した別の例である（ここでは、Ｎ＝３、２ｈ＜ａ＜３ｈである）。図１３は本実施例に係る半導体装置を構成するチップにおけるコア回路内の貫通ビアの配置図である。図１３に示すように電源線の方向に対して垂直に少なくとも２本の貫通ビアをセルピッチの奇数倍（ここでは、Ｎ＝３)で配置したものを最小単位構成として（ここでは、セルピッチ方向に並んだ２個の貫通ビアで最小単位を構成）、その複数の単位構成をセルピッチの偶数倍で配置するものである（ここでは、ｂ＝８ｈ）。この単位構成の座標は、これを構成する片方の貫通ビアの配置座標で良いし、また両貫通ビアでの重心でもよい。
最小構成単位の外側に対しては、対向する電源線は常にＶＳＳ線、ＫＯＺには常にＮＭＯＳＦＥＴを近接させることができ、ＫＯＺの低減、さらにはデッドスペース低減に貢献する。最小構成の内側に対しては、通常のコア回路を配置してもよいし、複数の貫通ビアで使用する専用回路でもよい。後者の例としてたとえば、ＩＯ回路を使用せずにコア回路内で構成された差動出力ドライバや差動入力増幅器があげられる。
図１３に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。
本発明の第４の実施例を以下に説明する。本例は、貫通ビアにＩＯ回路を接続した例である。図１２は、本実施例に係る半導体装置を構成するチップの平面図であり、上右図はチップ配線面側概略図、上左図はＩＯ回路と貫通ビアとの接続関係を説明するためのチップ配線面側要部拡大図、下図はチップ基板面側概略図である。図１２の上左図に示すようにＩＯ回路１２００のパッド１２０２から配線を引出し、コア回路１２０１に配置された貫通ビア１２０５に接続する。チップ上におけるＩＯ回路とコア回路の配置は図４と同様とした。
この方法の利点とて、チップ外に信号線、電源線を取り出す際にそのピッチ設定の自由度が向上することがあげられる。ＩＯ回路１２００のパッドピッチが狭い場合、チップの２次実装項目として再配線や別のインタポーザなどによって、基板に実装できるまでにピッチを変換する必要があった。再配線は一般的な技術であるが、積層チップでは、その上にチップを重ねるため、困難なことが多い。貫通ビア１２０５をコア回路１２０１に配置することで、その配置間隔をセルピッチの偶数倍という規則を守りつつ、実装可能なピッチまで拡大することができる。本実施例では、貫通ビアの配置候補領域１２０６は１０セルピッチ分であるが、裏面に２次実装用の電極（裏面バンプ電極）１２０７を直接実装用基板に接続することを考慮してビアの間隔を４０セルピッチまで拡大した。本実施例を用いることで、ピッチ変換用のインタポーザが不要となる。
図１２に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。また、貫通ビアをコア回路に配置することで、その配置間隔をセルピッチの偶数倍という規則を守りつつ、実装可能なピッチまで拡大することができる（ピッチ設定の自由度が向上）。
本発明の第５の実施例を以下に説明する。なお、実施例１乃至３の何れかに記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。本実施例は、貫通ビア周辺のシリコン基板をＶＳＳ電位に接続するウェル給電を標準セルの電源配線を用いて実施する例である。図１から明らかなように貫通導体１０１は絶縁膜１０３を隔ててシリコン基板１０７と接している。貫通ビアとシリコン基板で形成される寄生容量により、貫通ビアとシリコン基板が電気的に結合する。
このため、貫通ビアを通過する信号の影響を周囲の回路素子に与えないもしくはその逆方向の影響を与えないために、貫通ビアの周辺のシリコン基板でウェルを形成して電源電位に接続し、結合を弱める措置をとることがある。図１４は、本実施例に係る半導体装置を構成するチップにおいて、ウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。特にＰ型シリコン基板の場合、過剰にアクセプタイオンを基板に注入したＰ＋ウェル１４０１を形成しＶＳＳ側に設置する。図１４に貫通ビアの周辺にウェル給電構造１４０２とＦＥＴ（ここでは、標準セルのＮＭＯＳＦＥＴ）２２０の配置例を示す。この構造は標準セルのＶＳＳライン１４１１でも同等である。標準セルのＶＳＳ側に接続されるＦＥＴ（ここでは、標準セルのＮＭＯＳＦＥＴ）２２０の基板電位についてもＶＳＳに接地する必要があるからである。
ここで、実施例１に示すように貫通ビアをセルピッチの偶数倍ピッチで配置すると、貫通ビアが常にＶＳＳラインと対向できるような状況に置くことができる。図１５は、本実施例に係る他の半導体装置を構成するチップにおいて、貫通ビアのウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。図１５に示すようにＰ＋ウェル１５０１をＶＳＳ側に形成することにより、ウェル給電構造と標準セルの電源ラインとを兼用する構造１５０２が可能となる。貫通ビアと標準セルの間にウェル給電構造を配置すると貫通ビアの距離がＫＯＺを上回る場合は、この兼用によりＫＯＺの許す範囲内で貫通ビアと標準セルの電源ラインを接近させることができ、チップ内のスペースをより有効に使用することができる。
図１５に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。また、ウェル給電構造と標準セルの電源ラインとを兼用する構造により、チップ内のスペースをより有効に使用することができる。
本発明の第６の実施例を以下に説明する。なお、実施例１乃至３の何れかに記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。実施例５ではＶＳＳラインについて説明したが、本実施例では貫通ビア周辺のシリコン基板をＶＤＤ電位に接続するウェル給電を標準セルの電源ラインを用いて実施する例である。特にＮ型シリコン基板の場合、過剰にドナイオンを基板に注入したＮ＋ウェル１６０１を形成しＶＤＤ側に設置する。この構造は標準セルのＶＤＤラインでも同等である。標準セルのＶＤＤ側に接続されるＦＥＴ（ここでは、ＰＭＯＳＦＥＴ）２２０の基板電位についてもＶＤＤに接地する必要があるからである。
ここで、実施例１に示すように貫通ビアをセルピッチの偶数倍ピッチで配置すると、貫通ビアが常にＶＤＤラインと対向できるような状況に置くことができる。図１６は、本実施例に係る半導体装置を構成するチップにおいて、貫通ビアのウェル給電構造を説明するための図であり、上図が断面図、下図が要部平面図である。図１６に示したようにウェル給電構造と標準セルの電源ラインと兼用することが可能となる。貫通ビアと標準セルの間にウェル給電構造を配置すると貫通ビアの距離がＫＯＺを上回る場合は、この兼用構造１６０２によりＫＯＺの許す範囲内で貫通ビアと標準セルの電源ラインを接近させることができ、チップ内のスペースをより有効に使用することができる。
図１６に示す構成を有する半導体装置を公知の製造方法で作製した結果、消費電力や伝送遅延の低減、フットプリント当りの集積度向上による実装面積の削減を図ることができた。
以上、本実施例によれば、貫通ビアの配置効率が高い半導体装置を提供することができる。また、ウェル給電構造と標準セルの電源ラインとを兼用する構造により、チップ内のスペースをより有効に使用することができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１００：半導体チップ、１０１：貫通導体、１０２：パッド、１０３：絶縁層、１０４：ピラー、１０５：バンプ、１０６：配線層（チップ内配線）、１０７：シリコン基板、１１０：シリコン基板、１１１：ＭＯＳＦＥＴドレイン領域、１１２：ＭＯＳＦＥＴソース領域、１１３：ＭＯＳＦＥＴゲート電極、１２０：ＭＯＳＦＥＴ、１３０：貫通ビア、２０２：パッド、２０４：ピラー、２０６：チップ内配線、２２０：ＭＯＳＦＥＴ、４０１：コア回路、４０２：ＩＯ回路、４０３：パッド、５００：ＩＯ回路、５０１：コア回路、５０２：ＩＯパッド、５０３：ＥＳＤ防止ダイオード、５０４：入出力バッファ、５０５：貫通ビア、６００：ＩＯ回路、６０１：コア回路、６０２：ＩＯパッド、６０３：ＥＳＤ防止ダイオード、６０４：入出力バッファ、７００：標準セル、７０１：ＰＭＯＳＦＥＴ領域、７０２ＮＭＯＳＦＥＴ領域、８０５：貫通ビア、９０５：貫通ビア、１０００：ＩＯ回路、１００１：コア回路、１００２：パッド、１００３：ＥＳＤ防止ダイオード、１００４：入出力バッファ、１００５：貫通ビア、１００６：パッド接続配線、１２００：ＩＯ回路、１２０１：コア回路、１２０２：パッド、１２０５：貫通ビア、１２０６：貫通ビア配置候補領域、１２０７：裏面バンプ電極、１４０１：Ｐ＋ウェル、１４０２：ウェル給電構造、１４１１：ＶＳＳライン、１５０１：Ｐ＋ウェル、１５０２：ウェル給電およびＶＳＳライン兼用構造、１６０１：Ｎ＋ウェル、１６０２：ウェル給電およびＶＤＤライン兼用構造。

Claims (10)

  1. 半導体で形成されるチップが積層され、隣接するチップが複数の貫通ビアにより電気的に接続される半導体装置において、
    前記チップは、ＩＯ回路とコア回路とを有し、
    前記貫通ビアは前記コア回路に配置され、前記貫通ビアの配置ピッチは、前記コア回路を構成するライブラリのセルピッチの整数倍であることを特徴とする半導体装置。
  2. 請求項１において、
    前記貫通ビアの配置ピッチは、前記セルピッチの偶数倍であることを特徴とする半導体装置。
  3. 請求項２において、
    前記コア回路は、ＶＤＤ電源ラインとＶＳＳ電源ラインとを含み、
    前記複数の貫通ビアは、どれの一本でも前記コア回路の前記ＶＳＳ電源ラインと対向することを特徴とする半導体装置。
  4. 請求項３において、
    前記貫通ビアはウェル給電線を有し、
    前記貫通ビアのウェル給電線は、前記ＶＳＳ電源線と兼用されることを特徴とする半導体装置。
  5. 請求項１において、
    前記複数の貫通ビアは、互いに隣接する２本以上の貫通ビアで構成される第一の貫通ビアグループと、前記第一の貫通ビアグループと同数の貫通ビアで構成される第２、第３と続く貫通ビアグループとを含み、互いの前記貫通ビアグループの配置ピッチは、前記セルピッチの偶数倍であることを特徴とする半導体装置。
  6. 請求項２において、
    前記コア回路は、ＶＤＤ電源ラインとＶＳＳ電源ラインとを含み、
    前記複数の貫通ビアは、どれの一本でも前記コア回路の前記ＶＤＤ電源ラインと対向することを特徴とする半導体装置。
  7. 請求項６において、
    前記貫通ビアのウェル給電線は、前記ＶＤＤ電源線と兼用されることを特徴とする半導体装置。
  8. 半導体チップが積層され、隣接する前記半導体チップが複数の貫通ビアにより電気的に接続される半導体装置において、
    前記半導体チップは、コア回路と前記コア回路の周囲に配置された複数のＩＯ回路とを有し、
    前記貫通ビアは、前記コア回路に配置されると共に前記ＩＯ回路のパッド電極に接続され、前記貫通ビアの配置ピッチは、前記コア回路を構成するライブラリのセルピッチの整数倍であることを特徴とする半導体装置。
  9. 請求項８において、
    前記貫通ビアの配置ピッチは、前記チップが実装される基板に直接実装できるように拡大して設定されることを特徴とする半導体装置。
  10. 請求項８において、
    前記貫通ビアの配置ピッチは、前記セルピッチの偶数倍であることを特徴とする半導体装置。
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