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WO2011030467A1 - 半導体装置 - Google Patents

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Publication number
WO2011030467A1
WO2011030467A1 PCT/JP2009/066040 JP2009066040W WO2011030467A1 WO 2011030467 A1 WO2011030467 A1 WO 2011030467A1 JP 2009066040 W JP2009066040 W JP 2009066040W WO 2011030467 A1 WO2011030467 A1 WO 2011030467A1
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WO
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power supply
vias
lsi
power
tsv
Prior art date
Application number
PCT/JP2009/066040
Other languages
English (en)
French (fr)
Inventor
山岡　雅直
長田　健一
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to JP2011530722A priority Critical patent/JP5420671B2/ja
Priority to PCT/JP2009/066040 priority patent/WO2011030467A1/ja
Priority to US13/388,990 priority patent/US8653645B2/en
Publication of WO2011030467A1 publication Critical patent/WO2011030467A1/ja
Priority to US14/095,859 priority patent/US9318397B2/en

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Definitions

  • the present invention relates to a semiconductor device in which a plurality of semiconductor integrated circuits are three-dimensionally integrated using a through silicon via (TSV).
  • TSV through silicon via
  • Patent Document 1 a technique in which a plurality of chips are three-dimensionally stacked and each chip is connected using through-silicon vias to perform inter-chip communication is disclosed in Patent Document 1. Is disclosed. Further, Patent Document 2 introduces a technique for finding a short-circuit defect of a through electrode used for a signal.
  • the communication distance between chips can be shortened, and deterioration in performance due to communication between chips can be suppressed. It becomes.
  • the circuits in the chip operate at high speed, the power consumed by each chip is relatively large, and it is necessary to supply sufficient power to each chip.
  • the chips are not integrated three-dimensionally as in the past, the power consumed by one chip is limited, so power is supplied by wiring to the package substrate on which the chips are arranged. I was able to do it.
  • the power to be supplied increases as the number of stacked layers increases. Accordingly, it is necessary to prepare a large number of TSVs for supplying power.
  • TSV when used, it is necessary to form a hole penetrating the LSI silicon substrate and form a metal wiring penetrating the chip. Therefore, a relatively large circuit such as a CPU or the like is formed around the through via. Difficult to place on-chip memory. Therefore, it is necessary to examine how it is efficient to arrange a large number of power supply TSVs.
  • one type of chip may be stacked, or multiple types, for example, different chips such as a processor chip and a memory chip must be stacked. In this case, it is difficult to adopt the arrangement of through vias optimized for the circuit mounted on each chip.
  • the stacked LSIs do not operate at all or abnormal operation occurs. Further, when the number of defects is small relative to the total number of electrodes, abnormal operation may occur only in a specific operation state of the LSI.
  • a conventional LSI power supply test method a method of inspecting by applying a probe to an electrode on the wafer surface at the time of manufacture has been adopted.
  • a test method for stacked LSIs connected by through silicon vias in particular, a test method for the connection state of through silicon vias, is not assumed in the conventional test methods.
  • the test is performed by applying a probe to the electrode on the wafer surface. I can't test.
  • the electrodes of the LSI in the lower layer are hidden by the LSI in the upper layer, and the probe cannot be applied for inspection.
  • the method introduced in Patent Document 2 for discovering a short-circuit defect between a through electrode used for a signal and an LSI substrate is a defect in the disconnection of a through electrode or a poor contact between the through electrodes that occurs after stacking a plurality of LSIs. Etc. cannot be detected. When disconnection failure or contact failure occurs, necessary and sufficient power is not supplied, and operation failure occurs. Therefore, it is necessary to inspect for these failures.
  • the number of stacked layers can be changed from a chip having the same configuration to develop various products. Therefore, when a test is performed from outside the apparatus, it is necessary to change the test procedure for each number of stacked sheets, and there is a problem that the inspection process becomes complicated.
  • an object of the present invention is to supply sufficient power to three-dimensionally stacked LSI chips and to arrange common through vias in different types of chips. It is also to propose a new test method for through silicon vias for power supplies.
  • a typical semiconductor device of the present invention is as follows. First, regarding the arrangement of the power supply through vias, a first semiconductor having first and second sides extending in a first direction and third and fourth sides extending in a second direction intersecting the first direction. A first circuit block formed on the substrate and a plurality of signals connected to the first semiconductor substrate and transmitting a signal output from the first circuit block to a second circuit block formed on another second semiconductor substrate A plurality of power supply through vias for supplying power to the first circuit block, the plurality of power supply through vias extending along the third side and the fourth side.
  • One semiconductor substrate is formed at the end and formed in a plurality of rows in the first direction.
  • the first processing unit having the normal mode and the power consumption mode, the first LSI having the first power supply test circuit, and the first LSI are stacked and have the normal mode and the power consumption mode.
  • the power consumption of the first processing unit in the mode is greater than the power consumption of the first processing unit in the normal mode, and the power consumption of the second processing unit in the power consumption mode is the power consumption of the second processing unit in the normal mode.
  • the first power supply And the second power supply test circuit measures the voltage value of the operating voltage supplied through the power supply through-via when the first processing unit is in the power consumption mode. When the unit is in the power consumption mode, the voltage value of the operating voltage supplied through the power supply through via is measured.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 2 is a schematic diagram of a layout of TSVs and circuits of a laminated LSI to which the present invention is applied.
  • FIG. 2 is a schematic diagram of a layout of TSVs and circuits of a laminated LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied. It is the schematic of the power supply wiring of the laminated LSI to which this invention was applied.
  • FIG. 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied. It is the schematic of the power supply wiring of the laminated LSI to which this invention was applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied.
  • FIG. 3 is a schematic diagram of an arrangement of TSVs of a stacked LSI to which the present invention is applied.
  • 1 is a cross-sectional view of a laminated LSI to which the present invention is applied. It is a conceptual diagram of the cross-sectional direction of the semiconductor device which concerns on this invention. It is a circuit diagram which shows the structure of the principal part of the semiconductor device which concerns on this invention.
  • FIG. 5 is a schematic diagram showing a part of a circuit structure for simulating the maximum power in a functional block to be mounted in a semiconductor device according to the present invention.
  • 1 is a schematic diagram showing an embodiment of a functional block configuration for performing a power supply test in a semiconductor device according to the present invention.
  • 2 shows a procedure of a power supply test in a semiconductor device according to the present invention.
  • 2 shows a table configuration for recording a power test result in a semiconductor device according to the present invention.
  • It is a circuit diagram which shows the structure of the power supply of the semiconductor device which concerns on this invention.
  • It is a circuit diagram which shows the structure of the principal part of the semiconductor device which concerns on this invention.
  • 1 is a schematic diagram showing an embodiment of a functional block configuration for performing a power supply test in a semiconductor device according to the present invention.
  • 2 shows a procedure of a power supply test in a semiconductor device according to the present invention.
  • FIG. 1 shows a schematic arrangement of through silicon vias (TSV) of LSIs that are three-dimensionally stacked using the present invention.
  • TSV through silicon vias
  • black circles are power supply TSVs for supplying power to the stacked chips
  • white circles are signal line TSVs for transmitting signals between the stacked chips.
  • a plurality of power supply TSVs are arranged on the outer periphery of the chip, and signal line TSVs are arranged on the inner side.
  • FIG. 2 shows a cross-sectional structure when two CPU chips each having a plurality of CPUs (Central Processing Units) and two memory chips each having a memory array are stacked using this TSV arrangement configuration.
  • FIG. 2 is a cross section of the chip of FIG.
  • the power supply TSV and the signal line TSV connecting the respective chips are arranged at the same place in the vertical direction.
  • Each chip has a metal wiring layer stacked downward, and TSV is connected to the metal wiring layer of the chip stacked above, and then penetrates through the silicon layer of the chip stacked below. Are connected to the metal wiring layers of the chips stacked on the substrate. This is shown in FIG. Here, the lowermost chip is connected to the package substrate. Here, the lowermost chip has a metal wiring layer facing downward in order to shorten the distance of the signal line to the package substrate, and all chips are laminated downward accordingly.
  • FIG. 3 shows an example of the arrangement of TSVs and CPUs on a CPU chip using the present invention.
  • this LSI chip eight CPU cores CPU1 to CPU8 are integrated.
  • TSVs for power supply and signal lines are arranged around the chip, and a CPU is arranged at the center of the chip.
  • circuit blocks such as a CPU are arranged in an area where no TSV is placed.
  • FIG. 4 shows an example of TSV arrangement and memory arrangement of a memory chip using the present invention.
  • TSVs for power supply and signal lines are arranged around the chip, and RAM1 and RAM2 which are memory arrays are arranged at the center of the chip. In this way, circuit blocks such as memory are arranged in areas where TSVs are not placed.
  • a plurality of power supply TSVs are arranged on the outermost periphery of the chip.
  • the circuit block and the signal line TSV are arranged on the outermost periphery, the circuit block and the signal line TSV can be freely arranged and wired inside.
  • the power supply TSV is arranged on the outermost periphery of the chip, and the signal line TSV is arranged between the power supply TSV and the circuit block.
  • the reason why the power supply TSV and the signal line TSV are arranged on the outer periphery of the circuit block is to secure a large area where the circuit block can be arranged, and the signal line TSV is arranged inside the power supply TSV.
  • the distance between the circuit block and the signal line TSV is shortened, and stacking between different types of chips is taken into consideration as will be described later.
  • FIG. 5 shows a cross section of two CPU chips and two memory chips, and an interface chip and a package substrate for connecting an LSI to the package substrate.
  • the LSI chip and the package substrate are connected by metal bumps.
  • a TSV is connected to the upper layer metal wiring of the chip stacked above, and the TSV is formed through the silicon of the chip stacked below and connected to the upper layer metal wiring of the lower chip. Is done. Therefore, the metal wiring on the upper layer of each chip is designed to be connected to the TSV. That is, in the example of FIG. 5, when two memory chips are made in the same shape, the upper metal wiring of the lower memory chip is configured to be connected to the TSV.
  • the pitch between TSVs is narrower than the wiring pitch of the package substrate because a large number of TSVs are arranged. Therefore, it is difficult to directly connect metal bumps for connecting to the package substrate. Therefore, the interface chip is inserted between the lowermost memory chip and the package substrate, and the metal wiring is designed in a shape connectable to the TSV and the metal bump, thereby connecting the stacked CPU chip and memory chip to the package substrate. It becomes possible. That is, in the interface chip, the wiring for bump connection can be formed by extending the wiring from the TSV provided on the outer periphery to the inside by the uppermost wiring.
  • FIG. 6 shows an arrangement example of power supply wirings connected to the TSV of the LSI chip using the present invention.
  • the power supply wiring is a power supply wiring extending in the first direction (left-right direction in the figure) by the uppermost wiring layer and a power supply wiring extending in the second direction (up-down direction in the figure) by the lower layer wiring. It is composed of wiring, and upper and lower power supply wirings are connected at each intersection or arbitrary intersection, and wired in a mesh shape.
  • the power supply wiring passing through the central portion of the chip is configured to pass through at intervals, such as one out of two.
  • the signal wiring of the signal line TSV provided inside the power supply TSV can be easily passed.
  • the metal wiring layer connected to the TSV is necessary for the upper layer wiring of the chip in order to connect to the upper side of the TSV, and is also necessary for the lower layer wiring of the chip to connect to the lower side of the TSV penetrating silicon. . Since the lower layer wiring of the chip is also used for normal wiring, there is a demand for reducing the occupancy ratio of the area where the operation circuit is placed as much as possible.
  • the density of the power supply wiring is increased for the portion connected to the TSV, and the density of the power supply wiring is increased for the portion where the operation circuit such as the CPU circuit is arranged. It is possible to lower the signal wiring.
  • FIG. 7 is a cross-sectional view showing the connection of the LSI chip, package substrate, TSV, and metal bump using the present invention.
  • the TSV is connected to the metal wiring in the upper layer of the chip stacked above, and is connected to the metal wiring in the lower layer of the chip through the silicon portion of the chip stacked below.
  • Each bump connects the metal wiring of the upper layer of the chip laminated on the lowermost layer and the package substrate.
  • FIG. 8A shows an allocation diagram of LSI power supply TSVs using the present invention.
  • LSI power supplies include a ground potential power supply VSS and a high potential power supply VDD.
  • VSS ground potential power supply
  • VDD high potential power supply
  • the TSV density is actually low, and the wiring can be easily passed.
  • a TSV having a diameter of 10 ⁇ m can be arranged at a 50 ⁇ m pitch.
  • a space of 40 ⁇ m can be provided between the TSVs, and a plurality of power supply wirings can be easily arranged between the TSVs. is there.
  • the power supply line is made thick and convex. As a result, the power supply line and the power supply TSV can be reliably connected.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally. Further, by arranging a plurality of power supply TSVs, a large current can be supplied to a stacked LSI in which a plurality of chips are stacked and a large amount of current is consumed.
  • FIG. 9 is a schematic view of TSV arrangement when chips of different sizes are stacked three-dimensionally using the present invention.
  • the chip A is, for example, a CPU chip on which a plurality of CPUs are mounted
  • the chip B is, for example, a memory chip on which a memory is mounted. Since memory chips and the like have relatively low power consumption, the number of TSVs for power supply can be reduced. Therefore, the number of TSVs for power supply is larger in the chip A than in the chip B. Further, the number of signal line TSVs necessary for communication with another chip differs between chip A and chip B.
  • FIG. 10 is a cross section when the chip of FIG. 9 is cut along BB ′.
  • the power supply TSV and the signal line TSV that connect each chip are arranged in the same place in the vertical direction, and the TSVs on the right and lower half of the chip exist for the connection of the chip B. Not done.
  • the power supply TSV is arranged on the outermost periphery, and the signal TSV is arranged on the inner side thereof. It becomes possible to stack chips of different sizes. In addition, if one side is aligned in the same way, it is possible to stack smaller chips.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips.
  • the power supply TSVs on the outer periphery of the chip, it is possible to easily arrange the TSVs that supply power when LSIs having different sizes are stacked.
  • FIG. 11 is a schematic view of TSV arrangement when chips of different sizes are stacked three-dimensionally using the present invention.
  • the chip A is, for example, a CPU chip on which a plurality of CPUs are mounted
  • the chip C is, for example, a memory chip on which a memory is mounted. Since memory chips and the like have relatively low power consumption, the number of TSVs for power supply can be reduced, and the number of TSVs for power supply is larger in chip A than in chip B. In the present embodiment, unlike the embodiment 1-2, the number of signal TSVs can be made equal.
  • the power TSVs are arranged in a plurality of rows on the outermost periphery, so that it is possible to match the positions of the signal TSVs by not connecting a part of the power TSVs of the large chip to the small chips. . Therefore, in this case, it is necessary to align the positions of the signal line TSVs in the chip A and the chip C.
  • FIG. 12 is a cross section when the chip of FIG. 11 is cut along C-C ′.
  • the signal line TSVs connecting the respective chips are arranged at the same place in the vertical direction.
  • the TSV for power supply exists on the chip A that needs to supply a large amount of power, but there is a portion that does not exist on the chip C.
  • chips having different sizes and the same number of signal lines can be stacked.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips. Further, by arranging power supply TSVs on the outer periphery of the chip, when LSIs of different sizes are stacked, TSVs for supplying power can be easily arranged and the same number of communication TSVs can be arranged between different chips. Is possible.
  • FIG. 13 is a schematic view showing the arrangement of TSVs when chips of different sizes are three-dimensionally stacked using the present invention.
  • Chip A is a CPU chip on which a plurality of CPUs are mounted, for example
  • chip D is a memory chip on which a memory is mounted, for example.
  • a power supply wiring and a signal wiring are provided between the chip A and the chip D. It is necessary to insert an interface chip in order to connect.
  • FIG. 14 is a cross-sectional view of the chip of FIG. 13 including the interface chip when cut by D-D ′.
  • the power supply and signal line TSVs are not arranged at the same position in the vertical direction. Therefore, an interface chip is inserted between them, and the power supply wirings and signal lines of the upper and lower chips A and D are connected at that portion. In this way, when stacking chips having different sizes and having different TSVs of power supply lines and signal lines, the interface power supply and signal lines can be connected by inserting and stacking interface chips. It becomes possible.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips. Further, by arranging the power supply TSV on the outer periphery of the chip, when LSIs having different sizes are stacked, it is possible to supply substantially the same current to all the chips.
  • FIG. 15A shows an allocation diagram of LSI power supply TSVs using the present invention. Except for assigning VDD to the outermost TSV of the chip and assigning VSS to the inner TSV, this is the same as in Example 1-1.
  • VDD voltage division duplex
  • VSS voltage division multiplexing
  • FIG. 15 (b) either one of VDD or VSS power supply wiring may be provided between the power supply TSVs, and the number of power supply lines is reduced as compared with FIG. Can do. Therefore, it is possible to increase the thickness of each power supply line, and to reduce the resistance value.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips.
  • the allocation of TSVs to VDD and VSS from the outer periphery, it is possible to pass one power supply line for one TSV column, and it is possible to increase the width of the power supply line. .
  • FIG. 16A shows an allocation diagram of LSI power supply TSVs using the present invention.
  • power supply line TSVs are assigned to four columns on the outer periphery of the chip.
  • the same kind of power sources that is, VDD and VSS are allocated to four neighboring TSVs, and they are arranged in a staggered pattern.
  • Other configurations are the same as those in Example 1-1.
  • the number of TSVs for power supply can be made equal to VDD and VSS, and for example, when one TSV is destroyed during manufacturing, the system does not operate for some reason.
  • either one of the power lines VDD or VSS may be provided between the power supply TSVs (FIG. 16B). Can be made thicker.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips. Further, by allocating TSVs to VDD and VSS by a plurality of TSVs, it is possible to form a power TSV that is resistant to destruction during manufacturing, and one power line for one TSV column. Therefore, it is possible to increase the width of the power supply line.
  • FIG. 17 shows an allocation diagram of LSI power supply TSVs using the present invention.
  • power supply line TSVs are assigned to four columns on the outer periphery of the chip.
  • the same type of power supplies that is, VDD and VSS are assigned to TSVs in the same row arranged in the horizontal direction.
  • Other configurations are the same as those in Example 1-1.
  • the number of TSVs for power supply can be made equal to VDD and VSS, and the power supply wiring layer to which the TSV is connected can be arranged in the horizontal direction of the chip along the TSV. It becomes.
  • FIG. 18 shows the configuration of the power supply wiring layer connected to the TSV.
  • the power supply lines are wired between the power supply TSVs.
  • the same type of power supplies are arranged in the left-right direction, they are not wired between the power supply TSVs.
  • wiring can be performed on the power TSV, and the power line can be made thicker.
  • in order to connect the power supply wiring and the power supply TSV it is necessary to form a convex shape with a part of the power supply line thickened.
  • This wiring layer is a wiring layer on the upper layer of the chip connected to the upper surface of the TSV, and shows a state of the lower wiring layer of the chip connected to the TSV penetrating silicon.
  • the wiring layer in the lower layer of the chip has a shape through which the TSV penetrates. Therefore, in another embodiment, by providing the above-described convex shape, the lower layer can be connected to the power supply TSV.
  • the power supply line is thicker than TSV, a convex shape is unnecessary, and any part of the wiring may be in contact with the power supply line and power supply in the lower wiring layer. Connection of TSV becomes easy.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips. Further, by arranging the power supply types supplied by the TSVs arranged in the horizontal direction, it is possible to arrange the power supply lines for supplying power on the TSVs.
  • FIG. 19A shows an allocation diagram of LSI power supply TSVs using the present invention.
  • power supply line TSVs are assigned to four columns on the outer periphery of the chip.
  • this chip shows a configuration having a high power supply voltage VDDH, a low power supply voltage VDDL, and a ground potential power supply VSS.
  • power supplies of the same type that is, VDDH, VDDL, and VSS are assigned to four neighboring TSVs, and these are arranged in a staggered pattern.
  • the number of TSVs is equal to VSS, which is the sum of the number of TSVs for VDDH and the number of TSVs for VDDL.
  • the number of TSVs for power supply can be made equal to the number obtained by adding VDDH and VDDL and the number of VSS, and for example, one TSV is destroyed at the time of manufacturing. Even in the case where the system does not operate at the same time, current concentration does not occur because the same type of TSVs for power supply are arranged around. That is, by adopting this configuration, it is possible to arrange a power supply TSV that is resistant to destruction during manufacturing.
  • VDDH or VDDL TSVs are arranged in the same row (column) in the horizontal direction or the vertical direction. Therefore, as shown in FIG. 19B, only one of the VDDH, VDDL, and VSS power lines needs to be provided between the power TSVs, and the power lines can be made thicker. It becomes possible.
  • the present invention when used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips.
  • the three types of power supply in a solid manner, it is possible to pass one power supply line through one TSV column, and the width of the power supply line can be increased.
  • FIG. 20A shows an allocation diagram of LSI power supply TSVs using the present invention.
  • power supply line TSVs are assigned to four columns on the outer periphery of the chip.
  • this chip shows a configuration having a high power supply voltage VDDH, a low power supply voltage VDDL, and a ground potential power supply VSS.
  • power sources on the VDD side and the VSS side are assigned to four neighboring TSVs, and these are arranged in a staggered pattern.
  • the number of TSVs is equal to VSS, which is the sum of the number of TSVs for VDDH and the number of TSVs for VDDL.
  • the current supplied from VDDH and VDDL needs to flow through VSS, and the number of TSVs is determined by the current capacity. Furthermore, since VDDH supplies a higher potential than VDDL, it is considered that a large amount of current needs to be supplied. Therefore, more TSVs are assigned to VDDH than VDDL in order to equalize the current capacity. As shown in FIG. 20B, the uppermost power supply wiring adjacent to the TSV is assigned to VDDH and VSS, and connected from each TSV by wiring. Further, the power supply wiring adjacent to the TSV one layer below the uppermost layer is assigned to VDDH, VDDL, and VSS, and is connected from each TSV by wiring.
  • FIG. 21 is a schematic view of TSV arrangement when chips of different sizes are stacked three-dimensionally using the present invention.
  • the chip A is, for example, a CPU chip on which a plurality of CPUs are mounted
  • the chip E is, for example, a memory chip on which a memory is mounted. Basically, it is based on the same concept as in the embodiment 1-2, but in this example, an example in which the size of the chip E is about 1/4 of the chip A is shown. In this case, it is possible to stack chips having different areas by disposing the TSV for power supply on the outer peripheral portion of the chip A and disposing and stacking the TSV of the chip E at the same position above the chip A.
  • FIG. 22 is a cross-sectional view of the chip of FIG. 21 taken along E-E ′.
  • the power supply and signal line TSVs connecting the respective chips are arranged at the same location in the vertical direction. Thus, if the positions of the signal line TSVs are aligned, chips having different sizes and the same number of signal lines can be stacked.
  • FIG. 23 is a schematic diagram of TSV arrangement when a plurality of types of chips are stacked using the present invention.
  • the power supply TSVs are arranged at the outer periphery of the chip as in the first embodiment, and the signal line TSVs are arranged at the center of the chip, unlike the first embodiment.
  • FIG. 24 is a cross-sectional view when the chip of FIG. 23 is cut by F-F ′.
  • This example shows a configuration in which two CPU chips each having a plurality of CPUs and two memory chips each having a memory are stacked.
  • the power supply and signal line TSVs connecting the respective chips are arranged at the same location in the vertical direction.
  • FIG. 25 shows an arrangement configuration example of each CPU circuit in the CPU chip. Eight CPUs are mounted on this chip, and power supply TSVs are arranged on the outer periphery. Further, a signal line TSV is disposed in a portion where the CPU in the center of the chip is not disposed.
  • FIG. 26 shows an arrangement configuration example of each memory in the memory chip. In the memory chip, like the CPU chip, a memory circuit is arranged at the center of the chip, and a signal line TSV is arranged in a portion where the memory circuit is not arranged. In this configuration, necessary power supply capability is ensured by arranging the power supply wiring TSVs on the outer periphery of the chip, and the signal line TSVs are effectively utilized in the gaps of the internal circuits. It becomes possible to arrange the signal line TSV. Furthermore, since it is possible to arrange a TSV for a signal line in the vicinity of the internal operation circuit, the performance when performing communication through the signal line is improved.
  • FIG. 27 is a schematic diagram of TSV arrangement when a plurality of types of chips are stacked using the present invention.
  • a plurality of power supply TSVs are arranged on the left and right outer peripheral portions of the chip, and a plurality of signal line TSVs are arranged inside the TSVs. All the stacked chips have the same TSV arrangement.
  • TSVs are not disposed on the upper and lower peripheral portions of the chip.
  • FIG. 27 shows the case where chips having substantially the same area are stacked, but the configuration of this embodiment may be advantageous when a plurality of chips having a small area are stacked.
  • FIG. 28 shows an arrangement example of TSVs in this case and a schematic diagram of each chip.
  • the chip G is a chip having a large area
  • the chip H is a chip having an area of about 1/8 of the area of the chip G.
  • TSVs are arranged on the outer periphery of the chip in the left-right direction.
  • a plurality of chips having a small area are stacked at the same position as the TSV.
  • the arrangement efficiency is higher than that of the configuration of Embodiment 1-2.
  • FIG. 29 shows a schematic arrangement of coils used for communication between a TSV and chips when a plurality of types of chips are stacked using the present invention.
  • TSVs are used for signal communication between chips when the chips are three-dimensionally stacked.
  • a configuration example in the case of using inductively coupled communication using a coil for communication between chips will be described.
  • a plurality of power supply TSVs are arranged on the outer periphery of the chip.
  • an operation circuit of each chip such as a CPU and a memory, is disposed at the center of the chip, and a coil for chip-through credit is formed by using the upper layer wiring.
  • FIG. 30 is a cross-sectional view of the chip of FIG. 29 taken along the line I-I ′.
  • This example shows a configuration in which two CPU chips each having a plurality of CPUs and two memory chips each having a memory are stacked.
  • the TSVs for power supply connecting the respective chips are arranged at the same place in the vertical direction, and further the communication coils for performing communication between the chips are arranged at the same place in the vertical direction.
  • the TSV for power supply is arranged on the outer periphery of the chip, when the TSV is not used for communication between chips, it is possible to arrange an operation circuit and a circuit used for inter-chip communication at the center of the chip. Therefore, it is possible to arrange a circuit for a laminated chip by effectively using the area in the chip. Furthermore, when the present invention is used, it is possible to supply power to LSI chips stacked three-dimensionally and to stack different types of LSI chips.
  • FIG. 31 is a schematic view of TSV arrangement when chips of different sizes are stacked three-dimensionally using the present invention.
  • the chip J is a CPU chip on which a plurality of CPUs are mounted, for example
  • the chip A is a memory chip on which a memory is mounted, for example.
  • the number of TSVs for power supply can be reduced.
  • the number of TSVs for power supply is large. Necessary. Further, the number of signal line TSVs required for chip A and chip J is equal.
  • FIG. 32 is a cross-sectional view of the chip of FIG. 31 taken along J-J ′.
  • the signal line TSVs connecting the respective chips are arranged at the same place in the vertical direction.
  • the TSV for power supply exists on the chip J that needs to supply a large amount of power, but there is a portion that does not exist on the chip A.
  • chips having different sizes and the same number of signal lines can be stacked.
  • the large chip J is arranged on the small chip A, the region where the chip A under the chip J does not exist needs to be filled with an insulating layer or the like.
  • a chip with large power is stacked on the upper side of the stacked chip, it is necessary to supply power from the chip side with large power consumption by wire bonding or the like.
  • test method described below can be applied to configurations other than the invention described in the first embodiment.
  • the entire stacked LSI may be able to operate sufficiently.
  • the invention described below is particularly useful because such a situation can be taken into consideration.
  • FIG. 33 shows a sectional view of a semiconductor device according to the second embodiment of the present invention and the appearance of defects.
  • This embodiment shows a configuration in which semiconductor integrated circuits LSI_A, LSI_B, and LSI_C are stacked above the package substrate PKCB in this order. Each of the three LSIs is stacked with the circuit mounting surface facing downward (face-down).
  • the lowermost LSI_A is electrically connected to the package substrate PKCB via the solder bump BMP, and the LSI_B and LSI_C are electrically connected to the lower LSI via the micro bump MBMP and the through silicon via TSV.
  • TSV_VSS is a through silicon via for supplying a ground potential to each chip
  • TSV_VDD is a through silicon via for supplying a power supply potential to each chip.
  • TSV_VSS and TSV_VDD are arranged at the same position in each LSI, and the upper and lower chips are electrically connected via the micro bump MBMP. That is, LSI_B is supplied with power via LSI_A, and LSI_C is supplied with power via LSI_B. LSI_A is supplied with power from the outside via the package substrate PKCB.
  • the laminated LSI provides a power supply test means for detecting a power supply failure due to such disconnection or contact failure.
  • a power supply test control circuit PTEST_CTRL is a functional block for controlling the power supply test sequence of the stacked LSI package, and is mounted on the lowermost LSI_A.
  • the power test circuit PTEST is a functional block for executing a power test of the mounted LSI alone, and is mounted on LSI_B and LSI_C. The PTEST executes a power test for each LSI in response to a control signal from the PTEST_CTRL.
  • TSV_SIG is a signal through-silicon via for data communication with LSI_A, LSI_B, and LSI_C.
  • TSV_TREQ, TSV_SCK, TSV_TDI (TSV_TDI_A, TSV_TDI_B, TSV_TDI_C) and TSV_TDO (TSV_TDO_B, TSV_TDO_C) are through-silicon vias for signals used for power supply tests.
  • TSV_TREQ and TSV_SCK are through-silicon vias for transmitting a signal output from PTEST_CTRL to PTEST, TSV_TREQ is used to control a power test performed by PTEST, and TSV_SCK is a clock signal for reading a power test result. This is a through-silicon via for PTEST.
  • TSV_TDI and TSV_TDO are electrically separated inside the LSI. That is, TSV_TDO_C is electrically connected to TSV_TDI_B, and TSV_TDO_B is electrically connected to TSV_TDI_A.
  • FIG. 34 shows an embodiment of a logical configuration and connection of functional blocks mounted on LSI_A and LSI_B in FIG.
  • the logical configuration and connection of LSI_C are not shown, but are the same as LSI_B.
  • TSV_SIG, TSV_TREQ, TSV_SCK, TSV_TDI, and TSV_TDO indicate the same electrodes as those indicated by the same reference numerals in FIG. 33, and the broken lines indicate that there is an electrical connection.
  • LSI_A includes a processing unit PU_A0 that is an execution processing unit for arithmetic instructions, 3DI that is a communication interface between stacked LSIs, a test access port TAP that can be connected to an external debugger, an external tester, and the like, A local bus controller LBSC for accessing the device bus, PTEST_CTRL for controlling the power supply test sequence of the stacked LSI package shown in FIG. 33, and an on-chip interconnect OCI_A for connecting the functional blocks in the LSI_A Prepare.
  • PTEST_CTRL includes a test result table RSLT_TBL for storing a power test result.
  • LSI_A is connected to an external nonvolatile memory NVMEM via the LBSC.
  • the nonvolatile memory NVMEM stores a power supply test program PESTPROG describing a power supply test sequence.
  • LSI_B has four processing units (PU_B0, PU_B1, PU_B2, PU_B3) as execution processing units for arithmetic instructions, functional modules IP_B0 and IP_B1 for performing specific arithmetic processing and control processing, and a communication interface between stacked LSIs.
  • a read-only memory ROM composed of an array of fixed storage elements
  • an on-chip interconnect OCI_B that connects functional blocks in LSI_B
  • MD_CTRL includes a register MDREG for setting an operation mode.
  • the read-only memory ROM stores a maximum power consumption program MAXPROG.
  • LSI_B simulates an operation that consumes maximum power by activating all processing units and functional modules mounted on LSI_B for detecting defects in the power supply through silicon via. It is characterized by having a mechanism to perform. Hereinafter, this mechanism is called a maximum power consumption mechanism, which will be described in detail. Note that the “maximum power consumption” in this specification does not mean that the processing unit or functional module consumes the largest amount of power that can be logically considered, and the average power consumption in a predetermined period is This is a state in which it becomes larger than in normal operation (in normal mode, during normal program processing).
  • the operation start / end of the maximum power consumption mechanism is controlled by PTEST.
  • PTEST asserts the test request signal TREQ
  • MD_CTRL writes 1 to a specific bit (power consumption mode transition bit) in the internal register MDREG.
  • PTEST negates the test request signal TREQ MD_CTRL writes 0 to the power consumption mode transition bit in MDREG.
  • MD_CTRL switches assertion / negation of the power consumption mode transition request signal MAXPREQ according to the content of the power consumption mode transition bit in the MDREG.
  • MD_CTRL asserts the power consumption mode transition request signal MAXPREQ
  • the processing units PU_B0 to PU_B3 and the functional modules IP_B0 and IP_B1 shift to the power consumption mode.
  • MD_CTRL negates MAXPREQ it returns to the state before the power consumption mode transition.
  • the maximum power consumption program MAXPPROG is loaded from the read-only memory ROM and executed via the on-chip interconnect OCI_B.
  • the maximum power consumption program processing for activating all or most of the circuit blocks included in the processing unit is defined. This can be realized, for example, by executing a specific instruction sequence in a loop.
  • the processing unit performs the maximum power consumption operation. In this maximum power consumption operation, a larger number of circuit blocks are constantly activated than in the normal mode, so that a larger amount of power than that in the normal mode is consumed in a predetermined period.
  • the function module When the function module (IP_B0 / IP_B1) shifts to the power consumption mode, the function module performs a maximum power consumption operation preset in advance. This can be realized by executing the processing with the heaviest processing load among the processes that can be realized by the functional module. However, when communication with other LSIs is required for such processing, a specific operation mode as described below is provided inside, and the maximum power consumption operation is performed by transitioning to the operation mode.
  • FIG. 34 in the case of a functional block in which IP_B0 / IP_B1 needs to communicate with another LSI, for example, an Ethernet interface block that communicates with the outside of the stacked LSI, the receiving-side Ethernet interface is receivable. It is unclear whether it is in a state, and it is unclear whether the communication path to the external input / output pin via the communication interface 3DIC etc. is also operating. Can not be operated to consume. In this case, for example, an operation that consumes the maximum power is simulated by activating all or most of the included flip-flops. This is realized by the following method.
  • FIG. 35 is a schematic diagram showing a part of a circuit structure for simulating the maximum power in such a functional block.
  • FF is a flip-flop
  • CLOGIC is a circuit block configured by combinational logic
  • RNDGEN is a pseudo-random number generator
  • SEL is a selector that selects an output from two inputs according to a control signal.
  • MAXPREQ is the above-described power consumption mode transition request signal
  • CLK is an operation clock signal.
  • the power consumption of the entire functional module IP_B0 does not become maximum.
  • MAXPREQ is asserted, that is, in the power consumption mode
  • the output of each flip-flop FF is directly connected to the input of the neighboring flip-flop FF, that is, the entire flip-flop FF has a single chain configuration.
  • the starting point of this flip-flop chain is connected to the pseudo random number generator RNDGEN.
  • RNDGEN pseudo random number generator
  • the power consumption in the functional module is mostly the power required for clock supply for flip-flop operation and the power required for signal transition of the combinational logic circuit CLOGIC.
  • the power consumption becomes the maximum value.
  • the power consumption in the state in which most of the flip-flop FF is activated is often larger than the power consumption in the normal operation of the function block, but the function block is forcibly brought into the power consumption operation state. Therefore, a highly reliable test can be performed from the viewpoint of inspection of the power supply.
  • the configuration in which the flip-flops are connected in a chain shape is often incorporated by a conventional LSI test design, and may be configured by using it. Further, an operation of simulating the maximum power consumption using this flip-flop chain may be applied to the processing units PU_B0 to PU_B3.
  • the state in which the LSI_B to which power is supplied via the through silicon via consumes the maximum power in the operation realized by the LSI_B is characterized by comprising an operation mechanism that can be realized without accessing the system.
  • the power consumed by LSI_B at the time of design is estimated, and a large number of TSV_VDD are provided so that the drop in power supply potential is sufficiently small. Therefore, the power supply potential of LSI_B during operation rises to a predetermined value.
  • the parasitic resistance value of the power supply path rises and falls below a predetermined power supply potential estimated at the time of design. That is, if the power supply potential exceeds a predetermined value during the operation of LSI_B, it is determined that disconnection and contact failure have not occurred in the power supply through silicon via, or even if LSI_B does not affect the operation of LSI_B. it can.
  • the power supply potential on the LSI_B is predetermined in a state where the power of the LSI_B is maximized by the maximum power consumption mechanism, that is, in a state where the maximum current flows in the power supply path to the LSI_B.
  • the operation of a specific part of the circuit may cause a temporary or local voltage drop, and the LSI_B may malfunction.
  • the delay monitor may be provided as necessary, and need not be provided if an operation failure can be detected only by the voltage monitor. On the contrary, the delay monitor may be used to test only that the critical path is operating correctly. In this case, only the delay monitor may be provided.
  • LSI_C also has similar characteristics.
  • FIG. 36 shows an embodiment of a PTEST configuration for performing a power test of LSI_B in FIG.
  • PTEST includes a power supply test control block TESTCTRL, a delay monitor DELAYMON, a voltage monitor VMON, and a shift register SHIFTREG that takes in internal values of DELAYMON and VMON.
  • TSV_TREQ, TSV_SCK, TSV_TDI, and TSV_TDO are the same as the signals shown in FIG.
  • the power test control block TESTCTRL is a functional block that controls the start / end of the power test.
  • the power supply test requires checking the power supply potential and circuit operation as described above.
  • TEST_CTRL asserts a test request signal TREQ when TSV_TREQ is asserted.
  • the TEST_CTRL activates the delay monitor DELAYMON and the voltage monitor VMON to measure the operation state of the LSI_B.
  • the shift register SHIFTREG records a value input from each connected monitor block (delay monitor DELAYMON or voltage monitor VMON) in an internal register when no periodic cycle signal is input from TSV_SCK.
  • delay monitor DELAYMON or voltage monitor VMON
  • the value of the internal register is shifted upward by 1 bit, the most significant bit is output to the OUT terminal to the outside, and the value input from the IN terminal to the least significant bit Is granted.
  • the voltage monitor VMON is a block that measures the voltage supplied to the LSI_B. This is configured by combining, for example, a ring oscillator and a counter circuit.
  • the voltage monitor VMON operates as follows. First, the maximum voltage value that can be measured by the voltage monitor VMON is recorded in advance in the shift register SHIFTREG connected to the voltage monitor VMON. The voltage monitor VMON during the measurement operation periodically measures the voltage value of the LSI. Further, the measured value is compared with the value (recorded value) recorded in the shift register SHIFTREG connected to the voltage monitor VMON. When the measured value falls below the recorded value, the measured value is shifted to the shift register SHIFTREG. To record. That is, when the measurement operation is completed, the minimum voltage value during the measurement operation period is recorded in the shift register SHIFTREG.
  • the delay monitor DELAYMON is a block for determining whether a logical path (critical path) having the most severe timing constraint among the circuits mounted in the LSI_B operates correctly. This is constituted by, for example, a circuit configuration that imitates a critical path and a circuit that determines whether the operation result is correct or not.
  • the delay monitor DELAYMON records the occurrence of the fraudulent delay in the connected shift register SHIFTREG when the fraud occurs in the calculation result of the critical path imitation circuit even once during the measurement operation period.
  • the supply voltage value of the mounted LSI decreases and the LSI malfunctions, most of the causes are critical path malfunctions. That is, by determining whether the delay of the critical path imitation circuit is incorrect, it is possible to inspect a malfunction due to power failure of the LSI_B.
  • FIG. 37 shows one mode of a power supply test procedure for the stacked LSI in FIG.
  • This embodiment is a procedure for executing a power supply test at the time of starting up the stacked LSI.
  • the test procedure is divided into three stages: (1) reading the power test program by PU_A0, (2) executing the power test program by PU_A0, and (3) processing the power test result.
  • the processor units (PU_B0 to PU_B3, PU_C0 to PU_C3) and functional modules (IP_B0, IP_B1, IP_C0, IP_C1) mounted on the LSI_B and LSI_C ) Enters a standby state, and only the PU_A0 mounted on the LSI_A starts to operate.
  • the standby state of LSI_B and LSI_C here refers to a state that does not hinder the operation of LSI_A and the operation of PTEST mounted in each of LSI_B and LSI_C. Specifically, a state where the actual operation is stopped, such as a clock supply stop or a power cut-off, is desirable. This is because these are not particularly dependent on the quality of the through silicon via for supplying power.
  • the power supply test program PESTPROG is read from the external nonvolatile memory NVRAM via the local bus controller LBSC on the LSI_A.
  • Reading here is not particularly limited to loading a program into the internal memory or main memory, but means that the address pointed to by the program counter of PU_A0 is set in PESTPROG.
  • PU_A0 executes the power supply test program.
  • PU_A0 controls PTEST_CTRL via the on-chip interconnect OCI_A, and starts the power supply test sequence shown in the following (2-1) and (2-2).
  • PTEST_CTRL asserts the TSV_TREQ signal when the power supply test sequence starts.
  • the TSV_TREQ signal propagates to the PTEST provided in the LSI_B and LSI_C stacked through the through silicon via.
  • the processing units PU_B0 to PU_B3 or PU_C0 to PU_C3
  • functional modules IP_B0 / IP_B1 or IP_C0 / IP_C1 mounted on the LSI_B and LSI_C are shifted to the power consumption mode, and at the same time, In the upper PTEST, measurement of power supply potential and malfunction inspection are started.
  • This state is a power test, and the power test is continuously performed for a predetermined period determined by the power test program.
  • PU_A0 reads the power test result.
  • PU_A0 controls PTEST_CTRL and negates the TSV_TREQ signal.
  • the processing units PU_B0 to PU_B3 or PU_C0 to PU_C3
  • the functional modules IP_B0 / IP_B1 or IP_C0 / IP_C1 mounted on the LSI_B and LSI_C are restored from the power consumption mode to the original state (standby state).
  • PU_A0 controls PTEST_CTRL to generate a periodic cycle signal in TSV_SCK.
  • TSV_SCK is propagated to PTEST provided in LSI_B and LSI_C stacked via through silicon vias. Then, as shown in FIG. 36, the value recorded in the shift register SHIFTREG in each PTEST is output to the PTEST_CTRL of the LSI_A serially bit by bit through the TSV_TDI / TSV_TDO. That is, the PU_A0 continues the periodic cycle signal for a predetermined period, thereby transferring the lowest power supply potential and the incorrect lazy determination result of the stacked LSI_B and LSI_C inspected by the PTEST to the PTEST_CTRL in order from the lower LSI. It is possible to read.
  • the number of through-silicon vias used for the power supply test can be reduced. Further, since the test results can be read out in the stacking order, the results of LSI_B can be taken out even when LSI_C is not operating due to a power failure of the through silicon via as shown in FIG. Further, in the serial bit string to be read, the location where the test result in each LSI is recorded is naturally determined by the order of stacking. Thereby, although details will be described later in (3), the process of associating the test result with each LSI can be performed by LSI_A alone.
  • PU_A0 performs an analysis process on the test result read out to PTEST_CTRL.
  • the power supply measurement value in each LSI and the critical path delay fraud determination result are stored in the stacking order.
  • PU_A0 analyzes the case where the power supply measurement value is less than or equal to a predetermined threshold value and the case where the delay fraud occurs in each LSI, and if either one occurs, it is mounted on that LSI.
  • the processing unit and function module to be used are determined to be unusable.
  • the result of such analysis processing is recorded in the test result table RSLT_TBL in PTEST_CTRL.
  • test result table RSLT_TBL usable processing units and functional modules mounted on the stacked LSI are recorded in the test result table RSLT_TBL.
  • An example of the recording form of the test result table RSLT_TBL is shown in FIG.
  • the test result table RSLT_TBL has a corresponding bit “0” when a usable processing unit and a functional module are usable, and a corresponding bit “0” when a usable unit is not usable. Is recorded.
  • PU_A0 indicates a process of managing tasks of the entire stacked LSI and assigning tasks to usable processing units and functional modules while referring to the test result table RSLT_TBL.
  • task here refers to the overall processing executed by the processing unit or functional module.
  • LSIs with different configurations are used for LSI_A and LSI_B, but it is also possible to stack LSIs having the same configuration.
  • PTEST_CTRL having an input pad is mounted in advance on each LSI.
  • the PTEST_CTRL is configured to be in an inactive state when nothing is connected to the input pad, and to be in an active state only when an installation potential is applied.
  • the PTEST_CTRL After the LSIs are stacked, only the lowermost LSI, that is, the LSI connected to the package substrate PKCB, activates the PTEST_CTRL by applying a ground potential to the input pad connected to the PTEST_CTRL by wire bonding or the like.
  • the input pad connected to PTEST_CTRL is released and deactivated.
  • FIG. 36 it is shown that one voltage monitor VMON and one delay monitor DELAYMON are mounted on PTEST, but a plurality of voltage monitors VMON and delay monitors DELAYMON are mounted on PTEST. Also good. In general, power supply fluctuations are different in each part of an LSI. Therefore, by mounting multiple voltage monitors VMON and delay monitors DELAYMON, and measuring the power supply potential and delay fraud in many places on the mounted LSI, the effects of through silicon vias for power supply can be more accurately affected. It becomes possible to test. As a matter of course, a plurality of shift registers SHIFTREG connected to the voltage monitor VMON and the delay monitor DELAYMON are also mounted. Also in this case, the power supply test can be performed without changing the test procedure shown in FIG. 37 by connecting the shift registers SHIFTREG in a chain shape.
  • the PU_A0 on the LSI_A executes the power test program to perform the power test of the stacked LSI, but the present invention is not limited to this.
  • the power supply test program can be executed by directly controlling PTEST_CTRL via TAP in FIG. 34 using an external debugger or an external tester. Thereby, it is not particularly necessary to connect the nonvolatile memory NVRAM to the stacked LSI. Therefore, it is possible to perform a power supply test at a timing such as after packaging in manufacturing, and the test cost can be reduced.
  • Example 2-2 Next, a case where a defect due to a short circuit occurs in the through silicon via for supplying power in FIG. 33 will be described. Specifically, this corresponds to a failure in which electrical connection occurs between TSV_VDD or TSV_VSS in FIG.
  • FIG. 39 is a schematic configuration diagram schematically showing an embodiment of a power supply configuration in the stacked LSI according to the second embodiment of the present invention.
  • the portion described as “**” indicates all the symbols indicated by A0, B0, and the like.
  • VDD_SW_A 0, VDD_SW_A 1, VSS_SW_A 0, VSS_SW_A 1, VDD_SW_B 0, VDD_SW_B 1, VSS_SW_B 0, VSS_SW_B 1 are each a conduction switch that controls conduction / shutoff between two terminals, and is composed of, for example, a combination of a MOS transistor switch and a control circuit.
  • VDD_A is a wiring that supplies a power supply potential in LSI_A
  • VSS_A is a wiring that supplies a ground potential in LSI_A
  • VDD_STACK is a wiring for supplying a power supply potential to the LSI stacked on LSI_A and above LSI_A
  • VSS_STACK is a power supply potential applied to the LSI stacked on LSI_A and above LSI_A. Wiring.
  • VDD_A and VDD_STACK, VSS_A and VSS_STACK are not shown in the drawing, a power supply potential and a ground potential are respectively supplied from the outside via the package substrate PKCB.
  • VDD_B0 is a wiring that applies a power supply potential to PU_B0 in LSI_B
  • VSS_B0 is a wiring that supplies a ground potential to PU_B0.
  • VDD _ ** is a wiring that supplies a power supply potential to PU _ **
  • VSS _ ** is a wiring that supplies a ground potential to PU _ **.
  • TSV_VDD_C0 is a wiring formed by through silicon vias and micro bumps that electrically connect VDD_C0 and VDD_SW_B0.
  • VDD_SW_B0 is electrically connected to VDD_B0.
  • TSV_VDD_C1 is electrically connected to VDD_C1 and VDD_SW_B1
  • TSV_VSS_C0 is electrically connected to VSS_C0 and VSS_SW_B0
  • TSV_VSS_C1 is electrically connected to VSS_C1 and VSS_SW_B1
  • _SS is electrically connected to VDD_SW_B1 and VSS_B1 to VSS. Connected.
  • TSV_VDD_B0 is a wiring formed by through silicon vias and micro bumps that electrically connect VDD_B0 and VDD_SW_A0. Further, VDD_SW_A0 is electrically connected to VDD_STACK. Similarly, TSV_VDD_B1 is electrically connected to VDD_B1 and VDD_SW_A1, TSV_VSS_B0 is electrically connected to VSS_B0 and VSS_SW_A0, TSV_VSS_B1 is electrically connected to VSS_B1 and VSS_SW_A1, and ___ is electrically connected to VDD_SW_A1 and VDD_STACK. Has been.
  • TSV_VDD_B0 and TSV_VSS_B0 are electrically short-circuited due to defective formation of through silicon vias.
  • the conduction switches VDD_SW _ **, VSS_SW _ **
  • the power supply wiring is short-circuited in the LSI stacked above the LSI_A, and the power supply potential Does not rise to a predetermined value, or excessive current flows into the stacked LSI. Therefore, all of PU_B0, PU_B1, PU_C0, and PU_C1 cannot be operated or excessive power is consumed.
  • VDD_SW_A0 and VSS_SW_A0 are shut off, even if TSV_VDD_B0 and TSV_VSS_B0 are short-circuited, there is no path for supplying power, so that a power supply short-circuit does not occur. Accordingly, since no potential is supplied to VDD_B0, VSS_B0, VDD_C0, and VSS_C0, PU_B0 and PU_C0 cannot be operated, but the other PU_A0, PU_B1, and PU_C1 can be operated.
  • VDD_SW_B1 and VSS_SW_B1 are short-circuited.
  • VDD_SW_C0 and VSS_SW_C0 are short-circuited.
  • VSS_SW_C1 are cut off from each other, so that some of the processing units of the stacked LSI can be operated.
  • the multilayer LSI according to the present embodiment is characterized in that, when a short circuit occurs in the through silicon via group for supplying power, it is remedied by turning it off.
  • each conduction switch (VDD_SW _ **, VSS_SW _ **) is in a conduction state in the initial state, if there is a short circuit in the through silicon via for supplying power, the power supply is short-circuited when the stacked LSI is turned on. Will be activated. Therefore, it is desirable that the initial state of these conduction switches is a cut-off state. After the through-silicon via short-circuit test is completed, the conduction / cutoff state of each conduction switch is set. The procedure of this short circuit test will be described later. In addition, in FIG.
  • TSV_VDD _ ** and TSV_VSS _ ** are each shown as one wiring, but in the case where this is formed by a plurality of through silicon vias and micro bumps, they are similarly short-circuited. Needless to say, the situation can be remedied.
  • FIG. 40 shows an embodiment of a logical configuration and connection of functional blocks mounted on LSI_A and LSI_B in FIG. 33 in the stacked LSI according to the second embodiment of the present invention. It is a figure contrasted with FIG.
  • LSI_B has four processing units PU_B0 to PU_B3, but PU_B2 and PU_B3 not shown in FIG. 39 have the same power supply path as PU_B0 and PU_B1 in FIG. Shall.
  • FIG. 40 portions corresponding to those in FIG. 34 are denoted by the same reference numerals, and detailed description thereof will not be repeated. 40 differs from the configuration shown in FIG. 34 as follows.
  • LSI_A includes an interrupt controller INTC that receives an interrupt signal from a regulator REGULATOR that supplies power to the stacked LSI from the outside.
  • the regulator REGULATOR inputs an interrupt signal to the interrupt controller INTC when an excessive current exceeding a predetermined value flows into the stacked LSI.
  • PU_A0 of LSI_A can detect that the power supply is short-circuited.
  • LSI_B has four functional blocks that perform power test of PTEST_B0, PTEST_B1, PTEST_B2, and PTEST_B3 instead of PTEST and MD_CTRL. Yes.
  • the present invention is not limited to this.
  • the power supply test function block may be provided for each shared group.
  • FIG. 41 shows a connection configuration among PU_B0, PU_B1, PTEST_B0, and PTEST_B1 in FIG.
  • a difference between PTEST shown in FIG. 36 and PTEST_B0 and PTEST_B1 is that the TSV_TREQ_I signal is input to the shift register SHIFTFT in PTEST_B0, and the value input to the shift register SHIFTFTREG is input to TESTCTRL.
  • the output of the shift register SHIFTREG of PTEST_B0 is input to the shift register of PTEST_B1.
  • the shift register SHIFTREG for recording values of the voltage monitor VMON and the delay monitor DELAYMON is also configured in a chain shape. Further, although not shown in FIG.
  • PTEST_B2 connected to PU_B2 and PTEST_B3 connected to PU_B3 have the same configuration, and the value of the shift register SHIFTREG in PTEST_B3 is set via TSV_TREQ_O by the periodic cycle signal of TSV_TREQ_SCK. Then, it is propagated to LSI_C stacked above or to LSI_A stacked below via TSV_TDO_B.
  • TESTCTRL in PTEST_B0 switches assertion / negation of the power consumption mode transition request signal MAXPREQ_B0 to the connected processing unit PU_B0 according to the value of the connected shift register SHIFTREG. That is, when the value in the shift register SHIFTREG is “1”, the power consumption mode transition request signal MAXPREQ_B0 is asserted to the processing unit PU_B0. Thereby, PU_B0 transits to the power consumption mode described in the first embodiment. This configuration is the same in PTEST_B1.
  • any combination of processors can be operated in the power consumption mode in the processing units PU_B0 to PU_B3 mounted on LSI_B. It becomes possible to make it.
  • FIG. 42 shows an example of a procedure for performing a short-circuit test of a through silicon via for power supply in LSI_B in the present embodiment.
  • the value in the shift register SHIFTREG in PTEST_B0 to PTEST_B3 is set to “0”, and the power supply switches VDD_SW _ ** and VSS_SW _ ** in FIG. 39 are all set to the cutoff state. For this reason, power is not supplied to PU_B0 to PU_B3 on LSI_B, and it starts in a stopped state.
  • PU_A0 on LSI_A is activated in an operable state because power is supplied via VDD_A and VSS_A.
  • PU_B0 is activated, and only this PU_B0 is in a state where a power test can be executed.
  • “1” is input from TSV_TREQ_I for only one cycle.
  • a signal “1” is written to SHIFTREG in PTEST_B0, and a continuity test for PU_B0 is started.
  • PTEST_B0 asserts the power consumption mode transition request signal MAXPREQ_B0 to PU_B0, and PU_B0 operates in the power consumption mode.
  • FIG. 42 shows a state in which an interrupt signal from the regulator REGULATOR is input during the continuity test period of PU_B1.
  • an interrupt signal from the regulator REGULATOR is input only when an excessive current flows into the stacked LSI. That is, it is possible to determine that a short circuit has occurred on the through silicon via that supplies power to PU_B1 and the wiring connected thereto.
  • the PU_A0 records that the PU_B1 is unusable in the RSLT_TBL in the PTEST_CTRL, and as described in FIG. 39, the through silicon via that supplies power to the PU_B1
  • the conduction switches VDD_SW_A1 and VSS_SW_A0 connected to are cut off.
  • the semiconductor device provides a short circuit test for the power supply through silicon via and a relief means when a short circuit occurs.
  • CPU1 to CPU8 ... Processor, RAM1 / RAM2 ... Memory, PKCB ... Package substrate, LSI_A, LSI_B, LSI_C ... LSI for stacking, BMP ... Solder bump, MBMP ... Micro bump, TSV_VDD, TSV_VSS ... Through silicon via for power supply, TSV_SIG: Through silicon via for signal, TSV_SCK, TSV_TREQ, TSV_TDI_A, TSV_TDI_B, TSV_TDI_C, TSV_TDO_A, TSV_TDO_B, TSV_TDO_C ... Through silicon via for power test signal, PTEST ...
  • Power test circuit PTEST_CTRL: power supply test control circuit, PU_A0, PU_B0, PU_B1, PU_B2, PU_B3 ... processing unit, P_B0, IP_B1 ... functional block, OCI_A, OCI_B ... on-chip interconnect, 3DI ... communication interface between stacked LSIs, TAP ... test access port, LBSC ... local bus controller, NVMEM ... Non-volatile memory, PESTPROG ... Power supply test program, RSLT_TBL ... Test result table, TREQ ... Test request signal, MAXPREQ ... Power consumption mode transition request signal, MD_CTRL ... Operation mode control unit, MDREG ...
  • Operation mode register ROM ... Read only memory, MAXPROG ... Maximum power consumption program, SEL ... Selector, FF ... Flip flop, CLK ... Clock signal, TESTCTRL ... Source test control block, DELAYMON ... delay monitor, VMON ... voltage monitor, SHIFTFT ...
  • VDD_SW_B2 VSS_SW_A0 , VSS_SW_A1, VSS_SW_B0, VSS_SW_B1... Power switch, PTEST_B0, PTEST_B1, PTEST_B2, PTEST_B3.

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Abstract

３次元に積層した複数の半導体基板を有する半導体装置において、半導体基板は、第１の方向に延びる第１及び第２の辺と、第１の方向と交差する第２の方向に延びる第３及び第４の辺とを有し、回路ブロック、複数の信号線用貫通ビア、及び複数の電源用貫通ビアを具備するものであり、複数の電源用貫通ビアは、第３の辺及び第４の辺に沿って、半導体基板の端に、かつ、第１の方向に複数列形成されている。また、回路ブロックは、ノーマルモードにおける電力消費より大きい電力を消費する電力消費モードを有しており、電源用貫通ビアを介して供給される動作電圧の測定は、回路ブロックが電力消費モードとなっている時に行われる。

Description

半導体装置
　本発明は、複数の半導体集積回路がシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いて３次元に集積された半導体装置に関する。
　近年、半導体集積回路（ＬＳＩ：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）では、半導体製造プロセスの微細化に伴い、１枚のチップに集積される回路量が増加するとともに、その回路の性能も向上している。しかし、チップをパッケージに封入し、そのパッケージをボード上に搭載した場合、チップ間の通信距離が長いため通信の性能が低下し、チップ内の性能向上に追いつけない。また、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、今後はこれまでのような１チップ上への集積化による性能向上が必ずしも最適解ではなくなる。
　ここで、このチップ間の性能向上を可能とする技術として、複数のチップを３次元に積層し、それぞれのチップ間はシリコン貫通ビアを用いて接続してチップ間通信を行う技術が特許文献１に開示されている。また、信号に用いられる貫通電極のショート不良を発見する技術が特許文献２に紹介されている。
特開２００８－４８５３号公報 特開２００８－９６３１２号公報
　上記のように、複数のチップを３次元に積層し、ＴＳＶによりチップ間の通信を行えば、チップ間の通信距離を短縮することが出来、チップ間の通信による性能の劣化を抑えることが可能となる。その場合、チップ内の回路は高速に動作するため各チップが消費する電力は比較的大きく、それぞれのチップに十分に電力を供給する必要がある。従来のように、チップを３次元に集積してない場合には、１チップで消費される電力には限りがあったため、チップを配置しているパッケージ基板との間の配線により電力の供給を行うことが出来た。しかし、３次元にチップを集積した場合には、積層する数が大きくなればなるほど、供給する電力が増大する。従って、電源を供給するためのＴＳＶも大量に準備する必要がある。しかしながら、ＴＳＶを用いた場合には、ＬＳＩのシリコン基板を貫通する穴を開け、チップを貫通する金属配線を形成する必要があるため、貫通ビアの周辺に比較的大規模な回路、たとえばＣＰＵやオンチップメモリを配置することが難しい。従って、大量に準備した電源用のＴＳＶをどのように配置するのが効率的なのかを検討する必要がある。
　さらに、３次元にチップを積層する場合、１種類のチップを積層する場合もあれば、複数種、例えばプロセッサチップとメモリチップといった異なるチップを積層する必要がある。この場合に、それぞれのチップに搭載されている回路に最適化した貫通ビアの配置を採用することは困難である。
　また、電源供給用のシリコン貫通ビアに不良が発生すると、積層されたＬＳＩは全く動作しなかったり、異常動作が発生したりする。更に、不良の発生数が全体の電極数に対して少数の場合、ＬＳＩの特定の動作状態のみ異常動作が発生する場合もある。従来のＬＳＩの電源テスト手法は、製造時にウェハ表面に出ている電極にプローブを当てることにより検査する手法が取られていた。しかしながらシリコン貫通ビアにより接続された積層ＬＳＩのテスト手法、特にシリコン貫通ビアの接続状態のテスト手法は、従来のテスト手法で想定されていない点が存在する。即ち、従来のシリコン・ウェハ片面のみのデバイステスト手法では、ウェハ表面に出ている電極にプローブを当てることによりテストを行うが、貫通ビアを用いた積層ＬＳＩでは、当然のことだが、積層後にしかテストができない。そうすると、下層にあるＬＳＩの電極が上層にあるＬＳＩにより隠されてしまい、プローブをあてて検査することはできない。また、信号に用いられる貫通電極とＬＳＩ基板との間のショート不良を発見する特許文献２に紹介されている方法は、複数のＬＳＩを積層後に生じる貫通電極の断線不良や貫通電極同士の接触不良等を検出することはできない。断線不良や接触不良が生じると必要十分な電源が供給されなくなり、動作不良が生じるためこれらの不良の有無も検査する必要がある。
　更には、積層型半導体装置では、同一構成のチップから積層枚数を変更することで、多種の製品へ展開する。従って、装置外部からテストを行う場合は、積層枚数毎にテスト手順を変更する必要があり、検査工程が煩雑になるという課題がある。
　したがって、本発明の目的とするところは、３次元に積層したＬＳＩチップに十分な電力を供給するとともに、異なる種類のチップにおいて共通の貫通ビアの配置を行うことである。また、電源用シリコン貫通ビアのための新しいテスト手法を提案することにある。
　本発明の代表的な半導体装置は、以下の通りである。まず電源用貫通ビアの配置に関し、第１の方向に延びる第１及び第２の辺と、第１の方向と交差する第２の方向に延びる第３及び第４の辺とを有する第１半導体基板上に形成された第１回路ブロックと、第１半導体基板と接続され、第１回路ブロックから出力される信号を他の第２半導体基板に形成された第２回路ブロックに伝達する複数の信号線用貫通ビアと、第１回路ブロックに電源を供給するための複数の電源用貫通ビアとを具備し、複数の電源用貫通ビアは、第３の辺及び第４の辺に沿って、第１半導体基板の端に形成され、かつ、第１の方向に複数列形成されることを特徴とする。
　また、電源用貫通ビアのテストに関し、ノーマルモードと電力消費モードを有する第１プロセッシング・ユニットと、第１電源テスト回路を有する第１ＬＳＩと、第１ＬＳＩと積層され、ノーマルモードと電力消費モードを有する第２プロセッシング・ユニットと第２電源テスト回路とを有する第２ＬＳＩと、第１ＬＳＩと第２ＬＳＩとを接続し、第１ＬＳＩ及び第２ＬＳＩに動作電圧を供給する電源用貫通ビアとを具備し、電力消費モードにおける第１プロセッシング・ユニットの消費電力は、ノーマルモードにおける第１プロセッシング・ユニットの消費電力より大きく、電力消費モードにおける第２プロセッシング・ユニットの消費電力は、ノーマルモードにおける第２プロセッシング・ユニットの消費電力より大きく、第１電源テスト回路は、第１プロセッシング・ユニットが電力消費モードとなっている場合に、電源用貫通ビアを介して供給される動作電圧の電圧値を測定し、第２電源テスト回路は、第２プロセッシング・ユニットが電力消費モードとなっている場合に、電源用貫通ビアを介して供給される動作電圧の電圧値を測定することを特徴とする。
　本発明によれば、積層されたＬＳＩに対し、電源を確実に供給することが可能となる。
本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路の配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路の配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩの電源配線の概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの電源配線の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路配置の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路配置の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明に係る半導体装置の断面方向の概念図である。 本発明に係る半導体装置の主要部の構成を示す回路図である。 本発明に係る半導体装置において、搭載する機能ブロックにおける最大電力を模擬させるための回路構造の一部分を示した概略図である。 本発明に係る半導体装置において、電源テストを行う機能ブロックの構成の一実施形態を示した概略図である。 本発明に係る半導体装置における電源テストの手順を示したものである。 本発明に係る半導体装置における電源テスト結果を記録するテーブル構成を示したものである。 本発明に係る半導体装置の電源の構成を示す回路図である。 本発明に係る半導体装置の主要部の構成を示す回路図である。 本発明に係る半導体装置において、電源テストを行う機能ブロックの構成の一実施形態を示した概略図である。 本発明に係る半導体装置における電源テストの手順を示したものである。
　＜実施例１－１＞
　図１に本発明を用いた３次元に積層するＬＳＩのシリコン貫通ビア（ＴＳＶ）の配置概略図を示す。図１において、黒丸は電源を積層したチップに供給するための電源用ＴＳＶ、白丸は積層したチップ間で信号を伝送する信号線用ＴＳＶである。チップの外周部に電源用のＴＳＶが複数列配置され、その内側に信号線用のＴＳＶが配置されている。このＴＳＶの配置構成を用いて、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が複数搭載されているＣＰＵチップとメモリアレイが搭載されたメモリチップを２枚ずつ積層した場合の断面構造を図２に示す。図２は、図１のチップをＡ－Ａ’で切断した場合の断面である。それぞれのチップ間を接続する電源用ＴＳＶと信号線用ＴＳＶは上下方向に同じ場所に配置されている。ぞれぞれのチップはメタル配線層が下向きに積層され、ＴＳＶは上に積層されているチップの金属配線層に接続され、そこから下に積層されているチップのシリコン層を貫通して下に積層されているチップの金属配線層に接続される。この様子を図７に示す。ここで、一番下のチップは、パッケージ基板と接続する。ここで、一番下のチップはパッケージ基板との間の信号線の距離を短くするためメタル配線層を下向きとし、また、それに合わせてすべてのチップを下向きに積層している。
　図３に本発明を用いたＣＰＵチップのＴＳＶの配置とＣＰＵの配置の一例を示す。このＬＳＩチップには、８個のＣＰＵコアＣＰＵ１～８が集積されている。電源用および信号線用のＴＳＶがチップの周囲に配置され、チップの中央部にＣＰＵが配置されている。このように、ＣＰＵなどの回路ブロックは、ＴＳＶの置かれない領域に配置される。
　図４に本発明を用いたメモリチップのＴＳＶの配置とメモリの配置の一例を示す。電源用および信号線用のＴＳＶがチップの周囲に配置され、チップの中央部にメモリアレイであるＲＡＭ１およびＲＡＭ２が配置されている。このように、メモリなどの回路ブロックは、ＴＳＶの置かれない領域に配置される。
　ここで、図３及び図４に共通しているのは、第１にチップの最外周に電源用ＴＳＶを複数列配置している点である。このように最外周に電源用ＴＳＶを複数列まとめて配置することで、必要な電力を供給することが可能となる。また、最外周に配置しているため、回路ブロックや信号線用ＴＳＶを内側に自由に配置・配線することが可能となる。第２に、チップの最外周に電源用ＴＳＶを配置し、電源用ＴＳＶと回路ブロックの間に信号線用ＴＳＶを配置している点である。電源用ＴＳＶ及び信号線用ＴＳＶを回路ブロックの外周に配置したのは、回路ブロックが配置できる領域を大きく確保するためであり、また、電源用ＴＳＶより信号線用ＴＳＶを内側に配置したのは、回路ブロックと信号線用ＴＳＶの距離を短くすると共に、後述するように異種チップ間の積層を考慮したものである。
　図５にＣＰＵチップとメモリチップをそれぞれ２枚、さらにパッケージ基板にＬＳＩを接続するためのインタフェースチップとパッケージ基板の断面を示す。この図では、ＬＳＩチップとパッケージ基板は金属バンプで接続される。本実施例では、上に積層されるチップの上層の金属配線とＴＳＶが接続され、そのＴＳＶは下に積層されるチップのシリコンを貫通して形成され、下のチップの上層の金属配線と接続される。よって、それぞれのチップの上層の金属配線はＴＳＶに接続される形状に設計される。つまり、図５の例では、２枚のメモリチップが同じ形状で作られている場合には、下側のメモリチップの上層の金属配線はＴＳＶに接続するための構造となっている。通常、ＴＳＶ間のピッチは、数多くのＴＳＶを配置するため、パッケージ基板の配線ピッチより狭い。従って、ここにパッケージ基板と接続するための金属バンプを直接接続することは難しい。よって、最下層のメモリチップとパッケージ基板間にインタフェースチップを挿入し、ＴＳＶと金属バンプに接続可能な形状に金属配線を設計することで、積層されたＣＰＵチップおよびメモリチップとパッケージ基板を接続することが可能となる。即ち、インタフェースチップでは、最上層の配線で外周に設けられたＴＳＶから内側に向けて配線を延ばすことによりバンプ接続用の配線を形成することが可能となる。さらに、この構造をとった場合には、インタフェースチップに、ＤＤＲやＰＣＩなどの信号を外部と接続するためのインタフェースを持つ回路を搭載すれば、個々のメモリチップに外部と接続するためのインタフェース回路を搭載することなく、外部とＤＤＲやＰＣＩなどのプロトコルで通信することが可能となる。また、本発明では、信号用ＴＳＶが電源用ＴＳＶより内側に設けられているためパッケージ基板との接続に用いるバンプと信号用ＴＳＶとの距離を短くすることが可能となる。ＴＳＶと金属バンプのピッチが等しい場合や、同じ金属配線構造でＴＳＶと金属バンプを接続できる場合、または最下層のチップを金属バンプに対応した配線構造と出来る場合には、このインタフェースチップを挿入することなく積層されたＬＳＩチップとパッケージ基板を接続することが可能である。
　図６には、本発明を用いたＬＳＩチップのＴＳＶに接続する電源用配線の配置例を示す。電源用配線は、最上層の配線層により第１の方向（本図では左右方向）に延びた電源用配線と、下層の配線により第２の方向（本図では上下方向）に延びた電源用配線で構成され、各交点若しくは任意の交点で上下の電源用配線を接続し、メッシュ状に配線される。ここで、チップの最外周部には電源用ＴＳＶのみが配置されるため、金属配線に関しても電源用の配線で占めることが可能となり、抵抗値を下げることが可能となる。チップの中央部を通る電源用配線は、２本中１本等、間隔をあけて通すように構成される。これにより、電源用ＴＳＶの内側に設けられた信号線用ＴＳＶの信号配線を容易に通すことが可能となる。また、ＴＳＶに接続する金属配線層は、ＴＳＶの上側に接続するためにチップの上層配線に必要な上に、シリコンを貫通したＴＳＶの下側に接続するためにチップの下層配線に必要となる。チップの下層配線は、通常配線にも使用されるため、動作回路が置かれる領域の占有率はなるべく下げたいという要求がある。本発明のように、チップ外周部に電源用ＴＳＶを配置すれば、ＴＳＶに接続する部分に関しては電源配線の密度を高くし、ＣＰＵ回路などの動作回路を配置する部分に関しては電源配線の密度を低くして、信号配線を通すことが可能となる。
　図７に、本発明を用いたＬＳＩチップおよびパッケージ基板、ＴＳＶ、金属バンプの接続を示す断面図を示す。ＴＳＶは、上に積層されるチップの上層の金属配線に接続され、下に積層されるチップのシリコン部分を貫通しそのチップの下層の金属配線に接続される。各バンプは、最下層に積層されているチップの上層の金属配線とパッケージ基板を接続している。
　図８（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。ＬＳＩの電源には、接地電位電源であるＶＳＳと高い電位の電源であるＶＤＤが存在する。それぞれ用のＴＳＶを交互に配置することで、それぞれの電源間の容量を大きくすることが可能となり、電源の安定性を向上することが可能となる。また、図８（ｂ）に、電源用ＴＳＶと最上層の電源用配線との接続関係を示す。本図では、電源用ＴＳＶの間にＶＳＳとＶＤＤの２本の電源配線が通っている。なお、本図では、ＴＳＶおよび電源線の配置を明確化になるよう、ＴＳＶを大きく示しているため、配線およびＴＳＶが高い密度で配置されているように見える。しかし、実際にはＴＳＶの密度は低く、配線を容易に通すことが出来る。例えば、５０ｕｍピッチで直径１０ｕｍのＴＳＶを配置することが可能であり、この場合にはＴＳＶ間に４０ｕｍのスペースをとることができ、ＴＳＶ間に容易に複数の電源配線を配置することが可能である。また、電源線と電源用ＴＳＶを接続部分において、電源線を太くし、凸状とする。これにより、確実に電源線と電源用ＴＳＶを接続することが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給することが可能となる。また、電源用ＴＳＶを複数列配置することによって、複数チップが積層されて多くの電流が消費される積層ＬＳＩに大電流を供給することが可能となる。
　＜実施例１－２＞
　図９に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＢは例えばメモリが搭載されたメモリチップである。メモリチップ等は比較的消費電力が低いため、電源用のＴＳＶの数は少なくすることが可能である。よって、電源用のＴＳＶはチップＡの方がチップＢよりも多くなっている。また、チップＡとチップＢでは、別チップとの通信に必要な信号線用のＴＳＶ数は異なっている。図１０は、図９のチップをＢ－Ｂ’で切断した場合の断面である。チップの左および上半面では、それぞれのチップ間を接続する電源用ＴＳＶと信号線用ＴＳＶは上下方向に同じ場所に配置されており、さらに右および下半面のＴＳＶはチップＢの接続に関しては存在していない。このように、最外周に電源用ＴＳＶ、その内側に信号用ＴＳＶを配置しているため、チップの２辺の位置をそろえて配置し、電源用および信号線用ＴＳＶの位置を揃えることで、異なる大きさのチップを積層することが可能となる。また、同様の考え方で、１辺を揃えれば、さらに規模の小さいチップを積層することも可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、電源を供給するＴＳＶを容易に配置することが可能となる。
　＜実施例１－３＞
　図１１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＣは例えばメモリが搭載されたメモリチップである。メモリチップ等は比較的消費電力が低いため、電源用のＴＳＶの数は少なくすることが可能であり、電源用のＴＳＶはチップＡの方がチップＢよりも多くなっている。また、本実施例では、実施例１－２とは異なり、信号用ＴＳＶの数を等しくできる。これは、電源用ＴＳＶを最外周に複数列配置しているため、大きなチップの電源用ＴＳＶの一部を小さいチップに接続しないことで、信号用ＴＳＶの位置を併せることが可能となっている。よって、この場合には、チップＡとチップＣで信号線用のＴＳＶの位置を揃える必要がある。
　図１２は、図１１のチップをＣ－Ｃ’で切断した場合の断面である。それぞれのチップ間を接続する信号線用ＴＳＶは上下方向に同じ場所に配置されている。それに対して、電源用のＴＳＶは大きい電力を供給する必要のあるチップＡ上には存在するがチップＣ上には存在しない部分がある。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、電源を供給するＴＳＶを容易に配置するとともに通信用のＴＳＶを異なるチップ間で同数配置することが可能となる。
　＜実施例１－４＞
　図１３に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＤは例えばメモリが搭載されたメモリチップである。チップＡおよびチップＤともに同様に外周部分に電源用のＴＳＶおよび信号線用のＴＳＶを配置する必要があるチップを積層する必要がある場合には、チップＡとチップＤ間で電源配線および信号配線を接続するためにインタフェースチップを挿入する必要がある。
　図１４は、インタフェースチップを含んだ、図１３のチップをＤ－Ｄ’で切断した場合の断面である。チップＡとチップＤでは、電源用および信号線用のＴＳＶが上下方向に同じ位置に配置されていない。そのため、間にインタフェースチップが挿入され、その部分で上下のチップＡとチップＤの電源配線および信号線を接続している。このように、異なる大きさを持ち、さらに電源線や信号線のＴＳＶの異なるチップを積層する場合には、インタフェースチップを挿入して積層することによって、それぞれの電源および信号線を接続することが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、すべてのチップにほぼ同等の電流を供給することが可能となる。
　＜実施例１－５＞
　図１５（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。チップ最外周のＴＳＶにＶＤＤを割り当て、その内側のＴＳＶにＶＳＳが割り当てられている以外は、実施例１－１と同等である。このように、同じ役割を持つ電源を隣り合って配置することにより、電源配線とＴＳＶを接続するパターンを容易に作ることが可能となる。即ち、図１５（ｂ）に示すように、各電源用ＴＳＶの間にＶＤＤ若しくはＶＳＳの電源配線のいずれか一方を配線すればよく、図８と比較して、電源線の本数を少なくすることができる。よって、１本あたりの電源線を太くすることが可能となり、抵抗値を下げることが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、ＴＳＶのＶＤＤとＶＳＳへの割り当てを外周部から固定することによって、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
　＜実施例１－６＞
　図１６（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。このチップでは、近傍の４つのＴＳＶに同じ種類の電源、つまりＶＤＤおよびＶＳＳが割り当てられ、それらが千鳥格子状に配置されている。また、それ以外の構成に関しては、実施例１－１と同様である。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤとＶＳＳで揃えることが可能になるとともに、例えば一つのＴＳＶが製造時に破壊されるなどのなんらかの理由で動作しない状態となった場合にも周りに同種類の電源用のＴＳＶが配置されているため、電流の集中が起きない。つまり、この構成をとることで、製造時の破壊等に強い電源用ＴＳＶ配置が可能となる。更に本実施例では、実施例１－５と同様に、各電源用ＴＳＶの間にＶＤＤ若しくはＶＳＳのいずれか一方の電源線を配線すればよく（図１６（ｂ））、１本の電源線を太くすることが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、ＴＳＶのＶＤＤとＶＳＳへの割り当てを複数ＴＳＶでまとめることによって、製造時の破壊等に強い電源用ＴＳＶを形成することが可能であると共に、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
　＜実施例１－７＞
　図１７には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。このチップでは、横方向に並ぶ同一の行のＴＳＶには同じ種類の電源、つまりＶＤＤおよびＶＳＳが割り当てられている。また、それ以外の構成に関しては、実施例１－１と同様である。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤとＶＳＳで揃えることが可能となるとともに、ＴＳＶが接続される電源配線層をＴＳＶに沿ってチップの横方向に並べることが可能となる。ＴＳＶに接続される電源配線層の構成を図１８に示す。図に示すとおり、同じ種類の電源、ＶＤＤとＶＳＳが同一行状に並ぶため、電源用の金属配線をストライプ状に配置することが容易となる。特に、今までの実施例では、電源用ＴＳＶの間に電源線を配線していたが、本実施例では、同種の電源が左右方向に並ぶため、電源用ＴＳＶの間に配線するのではなく、電源用ＴＳＶ上に、配線することが可能となり、更に電源線を太くすることが可能となる。言い換えれば、上述の実施例では、電源配線と電源用ＴＳＶとを接続するために、電源線の一部を太くした凸型形状とする必要があるが、本実施例では、電源用ＴＳＶのすべてを包含する（電源用ＴＳＶより太い）配線とすることが可能となり、凸型形状を形成する必要がない。また、この配線層は、ＴＳＶの上面に接続するチップ上層の配線層であるとともに、シリコンを貫通したＴＳＶが接続するチップの下層の配線層の様子を示している。実際には、チップの下層の配線層は、ＴＳＶが突き抜ける形なるため、他の実施例においては、上述の凸型形状を設けることにより、下層においても電源用ＴＳＶとの接続が可能となる。しかしながら、凸型形状とＴＳＶの位置を合わせる必要があるため、位置ずれ等を考慮する必要がある。一方、本実施例では、電源線をＴＳＶより太くしているため、凸型形状が不要で、配線のどの部分と接触してもよいことになり、下層の配線層での電源線と電源用ＴＳＶの接続が容易となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、横方向に配置されるＴＳＶの供給する電源種を揃えることで、電源を供給する電源配線をＴＳＶ上に配置することが可能となる。
　＜実施例１－８＞
　図１９（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。また、このチップでは、高い電源電圧ＶＤＤＨと低い電源電圧ＶＤＤＬおよび接地電位電源ＶＳＳを持つ構成を示している。このチップでは、近傍の４つのＴＳＶに同じ種類の電源、つまりＶＤＤＨ、ＶＤＤＬおよびＶＳＳが割り当てられ、それらが千鳥格子状に配置されている。また、ＴＳＶの数は、ＶＤＤＨ用のＴＳＶの個数とＶＤＤＬ用のＴＳＶの個数を加えた数がＶＳＳと等しくなっている。これは、ＶＤＤＨおよびＶＤＤＬから供給された電流はＶＳＳを経由して流れる必要があるため、電流容量によってＴＳＶの個数が決められているためである。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤＨとＶＤＤＬを加えた数とＶＳＳの数で揃えることが可能となるとともに、例えば一つのＴＳＶが製造時に破壊されるなどのなんらかの理由で動作しない状態となった場合にもまわりに同種類の電源用のＴＳＶが配置されているため、電流の集中が起きない。つまり、この構成をとることで、製造時の破壊等に強い電源用ＴＳＶ配置が可能となる。また、この実施例では、電源の種類が３種類の場合の例を示しているが、同様の考え方で４種類以上の電源を持つ場合にも対応可能である。さらに、本実施例では４つのＴＳＶをまとめて千鳥格子状に並べる例を示したが、２ｘ３の６つや３ｘ３の９つのＴＳＶごとにまとめて千鳥格子状に並べる構成も可能となる。
　また、ＶＤＤＨ又はＶＤＤＬ用のＴＳＶは、左右方向若しくは上下方向に対し、同一行（列）に配置されている。よって、図１９（ｂ）に示されるように各電源用ＴＳＶの間には、ＶＤＤＨ，ＶＤＤＬ，ＶＳＳの電源線のうち、いずれか１本のみを配線すればよく、電源線を太くすることが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、３種類の電源種を固めて配置することで、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
　＜実施例１－９＞
　図２０（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。また、このチップでは、高い電源電圧ＶＤＤＨと低い電源電圧ＶＤＤＬおよび接地電位電源ＶＳＳを持つ構成を示している。このチップでは、近傍の４つのＴＳＶにＶＤＤ側およびＶＳＳ側の電源が割り当てられ、それらが千鳥格子状に配置されている。また、ＴＳＶの数は、ＶＤＤＨ用のＴＳＶの個数とＶＤＤＬ用のＴＳＶの個数を加えた数がＶＳＳと等しくなっている。これは、ＶＤＤＨおよびＶＤＤＬから供給された電流はＶＳＳを経由して流れる必要があるため、電流容量によってＴＳＶの個数が決められているためである。さらに、ＶＤＤＨはＶＤＤＬよりも高い電位を供給しているため多くの電流を供給する必要があると考えられるため、電流容量を揃えるために、ＶＤＤＨにＶＤＤＬよりも多くのＴＳＶが割り当てられている。また、図２０（ｂ）に示されるように、ＴＳＶに隣接する最上層の電源配線はＶＤＤＨおよびＶＳＳに割り当てられ、それぞれのＴＳＶから配線で接続される。また、最上層の１層下のＴＳＶに隣接する電源配線はＶＤＤＨ、ＶＤＤＬおよびＶＳＳに割り当てられ、それぞれのＴＳＶから配線で接続される。この構造を持つことによって、３種類以上ある電源用のすべてのＴＳＶから各電源配線に接続することが可能となる。本図では、ＴＳＶに隣接する電源配線のみ図示したが、実際にはＴＳＶ間には十分のスペースがあるため、追加の配線層が配置されている。たとえば、最上層にはＶＤＤＨおよびＶＳＳの配線層のみ図示しているが、その間にＶＤＤＬの配線や、ＶＤＤＨおよびＶＳＳの余分な配線を配置することで、電源配線の抵抗を下げることは可能である。また、本実施例では、電源の種類が３種類の場合の例を示しているが、同様の考え方で４種類以上の電源を持つ場合にも対応可能である。さらに、本実施例では４つのＴＳＶをまとめて千鳥格子状に並べる例を示したが、２ｘ３の６つや３ｘ３の９つのＴＳＶごとにまとめて千鳥格子状に並べる構成も可能となる。その場合には、さらに細かくＶＤＤＨとＶＤＤＬの比率を設定することも可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　＜実施例１－１０＞
　図２１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＥは例えばメモリが搭載されたメモリチップである。基本的には、実施例１－２と同じ考え方に基づくが、この例では、チップＥの大きさがチップＡの約１／４となっている場合の例を示す。この場合、チップＡの外周部に電源用のＴＳＶを配置し、その上部の同じ位置にチップＥのＴＳＶを配置して積層することによって、異なる面積のチップを積層することが可能となる。
　図２２は、図２１のチップをＥ－Ｅ’で切断した場合の断面である。それぞれのチップ間を接続する電源用および信号線用ＴＳＶは上下方向に同じ場所に配置されている。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　＜実施例１－１１＞
　図２３に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶの配置概略図を示す。この構成では、実施例１同様電源用ＴＳＶをチップ外周部に配置するとともに、信号線用ＴＳＶは実施例１と異なり、チップ中央部に配置している。
　図２４は、図２３のチップをＦ－Ｆ’で切断した場合の断面である。この例では、ＣＰＵを複数搭載したＣＰＵチップを２枚と、メモリを搭載したメモリチップを２枚積層した構成を示している。それぞれのチップ間を接続する電源用および信号線用ＴＳＶは上下方向に同じ場所に配置されている。
　さらに、ＣＰＵチップ内での各ＣＰＵ回路の配置構成例を図２５に示す。このチップにはＣＰＵが８個搭載され、外周部には電源用ＴＳＶが配置されている。さらにチップ中央部のＣＰＵが配置されていない部分に信号線用ＴＳＶが配置されている。図２６にはメモリチップ内での各メモリの配置構成例を示す。メモリチップにおいてもＣＰＵチップと同様、チップ中央部にメモリ回路が配置され、その中でメモリ回路が置かれていない部分に信号線用ＴＳＶが配置されている。この構成では、チップ外周部に電源配線用ＴＳＶを配置することで必要な電流供給能力を確保し、さらに内部回路の隙間に信号線用のＴＳＶを配置することでチップ内を有効に利用して信号線用ＴＳＶを配置することが可能となる。さらに、内部の動作回路の近傍に信号線用のＴＳＶを配置することが可能となるため、信号線を通して通信を行う際の性能が向上する。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　＜実施例１－１２＞
　図２７に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶの配置概略図を示す。この構成では、実施例１－１と異なり、チップの左右の外周部に電源用のＴＳＶを複数列配置し、その内側に信号線用のＴＳＶを複数列配置している。積層されたチップはすべて同様のＴＳＶ配置の構成をしている。この構成では、実施例１－１と異なり、チップの上下側の外周部にはＴＳＶが配置されていない。内部の回路の形状が縦に長く、外周部に近い場所まで内部回路を置く必要がある場合には、本実施例の構成をとることで、チップ面積を縮小することが可能となる。
　また、図２７は面積がほぼ等しいチップを積層する場合について示したが、小さい面積のチップを複数積層する場合に、本実施例の構成が有利となる場合がある。この場合のＴＳＶの配置例と、それぞれのチップの概略図を図２８に示す。この例では、チップＧが面積の大きいチップを、チップＨがチップＧの面積の約１／８の面積のチップを示している。チップＧでは左右方向のチップ外周部にＴＳＶを配置している。そのＴＳＶと同じ位置に、小さい面積のチップが複数積層されている。本実施例の構成では、このように例えば１／８の面積のチップを８枚積層する場合には、実施例１－２の構成よりも配置効率が高くなる。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　＜実施例１－１３＞
　図２９に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶとチップ間の通信に用いられるコイルの配置概略図を示す。実施例１－１～１－１２では、チップを３次元に積層した場合に、チップ間の信号通信にＴＳＶを用いる例を示した。本実施例では、チップ間の通信に、コイルによる誘導結合通信を用いる場合の構成例を示す。この構成では、チップの外周部に電源用のＴＳＶを複数列配置している。さらに、チップの中央部にはそれぞれのチップの動作回路、たとえばＣＰＵやメモリが配置されるが、その上層の配線を用いて、チップ貫通信用のコイルが形成される。
　図３０は、図２９のチップをＩ－Ｉ’で切断した場合の断面である。この例では、ＣＰＵを複数搭載したＣＰＵチップを２枚と、メモリを搭載したメモリチップを２枚積層した構成を示している。それぞれのチップ間を接続する電源用のＴＳＶは上下方向に同じ場所に配置され、さらにチップ間の通信を行う通信用コイルも上下方向に同じ場所に配置される。
　このように、チップ外周部に電源用のＴＳＶを配置すれば、チップ間の通信にＴＳＶを用いない場合には、チップ中央部に動作回路とチップ間通信に用いる回路を配置することが可能となり、チップ内の領域を有効に利用して、積層チップ用の回路を配置することが可能となる。さらに、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　＜実施例１－１４＞
　図３１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＪは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＡは例えばメモリが搭載されたメモリチップである。メモリチップ等の比較的消費電力が低いチップに関しては、電源用のＴＳＶの数は少なくすることが可能であり、逆にＣＰＵチップ等の電力が大きいチップに関しては、電源用のＴＳＶの数が多く必要となる。また、チップＡとチップＪで必要な信号線用ＴＳＶの数は等しい。
　図３２は、図３１のチップをＪ－Ｊ’で切断した場合の断面図である。それぞれのチップ間を接続する信号線用ＴＳＶは上下方向に同じ場所に配置されている。それに対して、電源用のＴＳＶは大きい電力を供給する必要のあるチップＪ上には存在するがチップＡ上には存在しない部分がある。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。さらに、本構成では、大きいチップＪが小さいチップＡ上配置されているため、チップＪ下のチップＡが存在しない領域は、絶縁層等を充填する必要がある。また、本構成では、積層チップの上側に電力の大きいチップが積層されているため、ワイヤボンディング等によって、電力消費量の大きいチップ側から電源を供給する必要がある。
　以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
　次に電源用のＴＳＶに不良が発生したか否かをテストする手法について説明する。以下、説明するテスト手法は、実施例１に記載される発明以外の構成についても適用可能である。しかし、実施例１に記載される発明のように外周部に多数の電源用のＴＳＶを配置した場合、一つのＴＳＶに不良があったとしても積層型ＬＳＩ全体としては十分動作可能な場合があり、これから説明する発明は、このような状況をも考慮できるため、特に有用となる。
　＜実施例２－１＞
　図３３は、本発明の実施例２に係る半導体装置の積層断面図と不良の発生の様相を示したものである。
　本形態においては、半導体集積回路ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃが、この順でパッケージ基板ＰＫＣＢの上方に積層された構成を示している。３つのＬＳＩは、それぞれ回路実装面を下向き（フェイス・ダウン）に積層される。最下層のＬＳＩ＿Ａは、半田バンプＢＭＰを介してパッケージ基板ＰＫＣＢと電気的に接続され、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃは、マイクロバンプＭＢＭＰとシリコン貫通ビアＴＳＶを介して下層のＬＳＩと電気的に接続される。
　ＴＳＶ＿ＶＳＳは、接地電位を各チップに供給するためのシリコン貫通ビアであり、ＴＳＶ＿ＶＤＤは電源電位を各チップに供給するためのシリコン貫通ビアである。ＴＳＶ＿ＶＳＳ、ＴＳＶ＿ＶＤＤは、それぞれ各ＬＳＩで同一の位置に配置されており、マイクロバンプＭＢＭＰを介して、上下のチップを電気的に接続する。即ち、ＬＳＩ＿Ｂは、ＬＳＩ＿Ａを介して電源の供給を受け、ＬＳＩ＿ＣはＬＳＩ＿Ｂを介して電源の供給を受ける。また、ＬＳＩ＿Ａはパッケージ基板ＰＫＣＢを介して外部から電源の供給を受ける。
　ここで、例えば図３３のＴＳＶ＿ＶＳＳ、ＴＳＶ＿ＶＤＤにおいて、Ｘで示した部分全てに断線が発生した場合、ＬＳＩ＿ＡおよびＬＳＩ＿Ｂには電源が供給されるが、ＬＳＩ＿Ｃには電源が供給されないため、ＬＳＩ＿Ｃは動作しない。また、図３３におけるＸで示した部分において接触不良が発生し抵抗値が上昇していた場合、ＬＳＩ＿Ｃにおいて大電力を消費する処理を行おうとすると、その処理が電力不足のため正しく動作しない可能性がある。これは、Ｘで示した部分の一部において断線していた場合も、同様の事象が発生する可能性がある。本実施例に係る積層ＬＳＩは、このような断線もしくは接触不良による電源不良を検出する電源テスト手段を提供する。
　図３３において、電源テスト制御回路ＰＴＥＳＴ＿ＣＴＲＬは、積層ＬＳＩパッケージの電源テストシーケンスを制御するための機能ブロックであり、最下層のＬＳＩ＿Ａに搭載される。電源テスト回路ＰＴＥＳＴは、搭載されたＬＳＩ単体の電源テストを実行するための機能ブロックであり、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載される。ＰＴＥＳＴは、ＰＴＥＳＴ＿ＣＴＲＬからの制御信号により各ＬＳＩの電源テストを実行する。
　ＴＳＶ＿ＳＩＧは、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃとの間で、データ通信を行うための信号用のシリコン貫通ビアである。
　ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ（ＴＳＶ＿ＴＤＩ＿Ａ、ＴＳＶ＿ＴＤＩ＿Ｂ、ＴＳＶ＿ＴＤＩ＿Ｃ）、ＴＳＶ＿ＴＤＯ（ＴＳＶ＿ＴＤＯ＿Ｂ、ＴＳＶ＿ＴＤＯ＿Ｃ）は、電源テストに用いられる信号用シリコン貫通ビアである。ＴＳＶ＿ＴＲＥＱとＴＳＶ＿ＳＣＫは、それぞれＰＴＥＳＴ＿ＣＴＲＬから出力された信号をＰＴＥＳＴへ伝送するためのシリコン貫通ビアであり、ＴＳＶ＿ＴＲＥＱはＰＴＥＳＴが行う電源テストを制御するために用いられ、ＴＳＶ＿ＳＣＫは電源テスト結果を読み出すクロック信号をＰＴＥＳＴに与えるシリコン貫通ビアである。ＴＳＶ＿ＴＤＩとＴＳＶ＿ＴＤＯは、他のシリコン貫通ビアと異なり、シリコン貫通ビアがＬＳＩ内部で電気的に分離されている。即ち、ＴＳＶ＿ＴＤＯ＿ＣはＴＳＶ＿ＴＤＩ＿Ｂと、ＴＳＶ＿ＴＤＯ＿ＢはＴＳＶ＿ＴＤＩ＿Ａと、電気的に接続された構成を取る。
　図３４は、図３３におけるＬＳＩ＿ＡとＬＳＩ＿Ｂとに実装される機能ブロックの論理的な構成と接続の一実施の形態を示したものである。なお、図３４において、ＬＳＩ＿Ｃの論理的な構成と接続とは図示されないが、ＬＳＩ＿Ｂと同一である。また、ＴＳＶ＿ＳＩＧ、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ、ＴＳＶ＿ＴＤＯは、図３３における同一の符号で示された電極と同一のものを示し、破線は電気的な接続があることを示す。
　図３４において、ＬＳＩ＿Ａは、演算命令の実行処理部であるプロセッシング・ユニットＰＵ＿Ａ０と、積層ＬＳＩ間の通信インタフェースである３ＤＩと、外部デバッガや外部テスタなどと接続可能なテストアクセスポートＴＡＰと、外部のデバイスバスにアクセスするためのローカルバスコントローラＬＢＳＣと、図３３で示した積層ＬＳＩパッケージの電源テストシーケンスを制御するためのＰＴＥＳＴ＿ＣＴＲＬと、ＬＳＩ＿Ａ内部の機能ブロック間を接続するオンチップ・インタコネクトＯＣＩ＿Ａとを備える。ＰＴＥＳＴ＿ＣＴＲＬには、電源テスト結果を格納するためのテスト結果テーブルＲＳＬＴ＿ＴＢＬを備える。また、ＬＳＩ＿Ａは、ＬＢＳＣを介して外部の不揮発メモリＮＶＭＥＭと接続する。不揮発メモリＮＶＭＥＭには、電源テストシーケンスが記載された電源テストプログラムＰＴＥＳＴＰＲＯＧなどが記憶される。
　ＬＳＩ＿Ｂは、演算命令の実行処理部であるプロセッシング・ユニットを４つ（ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３）と、特定の演算処理や制御処理を行う機能モジュールＩＰ＿Ｂ０およびＩＰ＿Ｂ１と、積層ＬＳＩ間の通信インタフェースである３ＤＩと、固定の記憶素子の配列などで構成された読み出し専用メモリＲＯＭと、ＬＳＩ＿Ｂ内部の機能ブロック間を接続するオンチップ・インタコネクトＯＣＩ＿Ｂと、動作モード制御部ＭＤ＿ＣＴＲＬと、図３３に示したＬＳＩ＿Ｂの電源テストを制御するためのＰＴＥＳＴと、を備える。ＭＤ＿ＣＴＲＬは、動作モードを設定するためのレジスタＭＤＲＥＧを備える。読み出し専用メモリＲＯＭには、最大電力消費プログラムＭＡＸＰＰＲＯＧが記憶されている。
　ＬＳＩ＿Ｂは、通常の処理を実行する他に、電源供給用シリコン貫通ビアの不良を検出する為のＬＳＩ＿Ｂに搭載されるプロセッシング・ユニットや機能モジュールを全て活性化させて最大電力を消費する動作を模擬する機構を備えることを特徴とする。以下、この機構を最大電力消費機構と呼び、これについて詳細に説明する。なお、本明細書における「最大電力消費」とは、そのプロセッシング・ユニット若しくは機能モジュールの論理的に考えられる最も大きく電力を消費することを意味するものでなく、所定の期間における平均消費電力が、通常動作時（ノーマルモードにおいて、通常のプログラムを処理する動作時）より大きくなる状態を言う。
　最大電力消費機構の動作開始・終了はＰＴＥＳＴによって制御される。ＰＴＥＳＴがテスト要求信号ＴＲＥＱをアサートすると、ＭＤ＿ＣＴＲＬは内部のレジスタＭＤＲＥＧ内の特定のビット（電力消費モード遷移ビット）に１を書き込む。また、ＰＴＥＳＴがテスト要求信号ＴＲＥＱをネゲートすると、ＭＤ＿ＣＴＲＬはＭＤＲＥＧ内の電力消費モード遷移ビットに０を書き込む。
　ＭＤ＿ＣＴＲＬは、ＭＤＲＥＧ内の電力消費モード遷移ビットの内容に応じて、電力消費モード遷移要求信号ＭＡＸＰＲＥＱのアサート／ネゲートを切り替える。ＭＤ＿ＣＴＲＬが電力消費モード遷移要求信号ＭＡＸＰＲＥＱをアサートすることにより、プロセッシング・ユニットＰＵ＿Ｂ０～ＰＵ＿Ｂ３と機能モジュールＩＰ＿Ｂ０・ＩＰ＿Ｂ１とは電力消費モードに遷移する。一方、ＭＤ＿ＣＴＲＬがＭＡＸＰＲＥＱをネゲートすると、電力消費モード遷移前の状態に復帰する。
　プロセッシング・ユニットＰＵ＿Ｂ０～ＰＵ＿Ｂ３は、電力消費モードに遷移すると、オンチップ・インタコネクトＯＣＩ＿Ｂを介して、最大電力消費プログラムＭＡＸＰＰＲＯＧを読み出し専用メモリＲＯＭからロードして実行する。最大電力消費プログラムには、プロセッシング・ユニットが内包する全てもしくは大部分の回路ブロックを活性化させる処理を定義しておく。これは例えば、特定命令シーケンスをループ実行することにより実現できる。この最大電力消費プログラムを実行することにより、プロセッシング・ユニットは最大電力消費動作を行う。この最大電力消費動作では、ノーマルモードに比べ定常的により多くの回路ブロックが活性化されるため、所定の期間においてはノーマルモードにおける消費電力より大きな電力を消費する。
　機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１）は、電力消費モードに遷移すると、内部に予め設定された最大電力消費動作を行う。これは、機能モジュールが実現しうる処理の中で最も処理負荷が重い内容を実行することなどで実現できる。しかし、このような処理に他のＬＳＩとの通信が必要となる場合は、以下に述べるような特定の動作モードを内部に備え、その動作モードに遷移することで最大電力消費動作を行う。
　機能モジュールが備える最大電力消費動作を行うための特定の動作モードの一実施の形態を説明する。図３４において、ＩＰ＿Ｂ０・ＩＰ＿Ｂ１が他のＬＳＩとの通信を必要とするような機能ブロック、例えば積層ＬＳＩ外部との通信を行うイーサネット・インタフェースブロックなどの場合、受信側のイーサネット・インターフェースが受信可能な状態となっているかは不明であり、また通信インタフェース３ＤＩＣなどを介した外部入出力ピンまでの通信経路も動作しているか不明であるため、通常の通信を行ってしまう上述の方法では最大の電力を消費させる動作をさせることができない。その場合、例えば内包するフリップ・フロップの全てもしくは大部分を活性化することで、最大電力を消費する動作を模擬する。これは次のような方法で実現する。図３５は、このような機能ブロックにおいて、最大電力を模擬させるための回路構造の一部分を示した概略図である。
　図３５において、ＦＦはフリップ・フロップであり、ＣＬＯＧＩＣは組み合わせ論理によって構成された回路ブロックであり、ＲＮＤＧＥＮは擬似乱数発生器であり、ＳＥＬは制御信号に応じて二つの入力から出力を選択するセレクタ回路である。ＭＡＸＰＲＥＱは、前述の電力消費モード遷移要求信号であり、ＣＬＫは動作クロック信号である。ＭＡＸＰＲＥＱがネゲート、つまり通常動作においては、各フリップ・フロップＦＦから動作クロック信号ＣＬＫのサイクル毎に出力される信号は、組み合わせ論理ＣＬＯＧＩＣによって演算され、次のステージのフリップ・フロップＦＦに入力される。このとき、信号遷移がなかった回路部分や、演算に使用していない回路ブロックが存在すると、機能モジュールＩＰ＿Ｂ０全体の消費電力は最大とはならない。一方、ＭＡＸＰＲＥＱがアサート、つまり電力消費モードにおいては、各フリップ・フロップＦＦの出力が近傍のフリップ・フロップの入力に直接接続され、即ちフリップ・フロップＦＦ全体で１つのチェーン状の構成をとる。そして、このフリップフロップチェーンの始点は、擬似乱数発生器ＲＮＤＧＥＮに接続される。この電力消費モードにおいては、動作クロック信号ＣＬＫのサイクル毎にフリップフロップチェーンに順次乱数列が入力されることになり、各フリップ・フロップＦＦおよび組み合わせ論理回路ＣＬＯＧＩＣの全てもしくは大部分が常に信号が遷移する状態となる。機能モジュールにおける消費電力は、フリップ・フロップ動作のためのクロック供給に要する電力と、組み合わせ論理回路ＣＬＯＧＩＣの信号遷移に要する電力が大部分を占めるため、このようにフリップフロップチェーンによって乱数的に動作させることで、ＩＰ＿Ｂ０全体が活性化し消費電力が最大値となる動作を模擬することが可能となる。
　このようにして、フリップ・フロップＦＦの大部分を活性化する状態の消費電力は、機能ブロックの通常動作の消費電力より大きくなる場合が多いが、強制的に機能ブロックを電力消費動作状態にさせることが可能であるため、供給電源の検査という観点からは確実性の高いテストが実施できる。なお、このフリップ・フロップをチェーン状に接続する構成は、従来のＬＳＩテスト設計によって組み込まれていることが多く、それを流用して構成しても良い。また、このフリップフロップチェーンを利用して最大消費電力を模擬する動作を、プロセッシング・ユニットＰＵ＿Ｂ０～ＰＵ＿Ｂ３に適用しても良い。
　以上のようにして、ＬＳＩ＿Ｂ内に搭載される機能ブロックＰＵ＿Ｂ０～ＰＵ＿Ｂ３、ＩＰ＿Ｂ０・ＩＰ＿Ｂ１の全てが、消費電力が最大となる動作を行うことにより、ＬＳＩ＿Ｂは最大電力消費状態となる。このとき、３ＤＩを介した積層ＬＳＩ間の通信は発生しない。
　このように、本発明に係る積層ＬＳＩにおいては、シリコン貫通ビアを介して電源が供給されるＬＳＩ＿Ｂが、ＬＳＩ＿Ｂが実現する動作の中で最大の電力を消費する状態を、他のＬＳＩやパッケージ外部にアクセスすることなく実現する動作機構を備えることを特徴とする。
　本実施例に係る積層ＬＳＩにおいて、この動作機構を用いて、電源供給用シリコン貫通ビアの接続不良を判定する方法を以下に示す。
　図３３において、積層ＬＳＩ外部からＰＫＣＢおよびＬＳＩ＿Ａ上のＴＳＶ＿ＶＤＤを介したＬＳＩ＿Ｂへの電源電位の供給経路においては、ＴＳＶ＿ＶＤＤが持つ固有の抵抗値などから決まる寄生抵抗が存在する。この寄生抵抗によって、ＬＳＩ＿Ｂの動作時に電源供給経路上を流れる電流量に応じて、ＬＳＩ＿Ｂの電源電位は積層ＬＳＩ外部から与えた電位より降下する。ＬＳＩによって定まる所定の電源電位を下回ると、トランジスタのスイッチング速度の低下による誤動作の発生や、トランジスタが正常にスイッチングしないといった不具合が生じる。そこで、通常は、設計時にＬＳＩ＿Ｂで消費される電力を見積もり、この電源電位の降下が十分小さくなるようにＴＳＶ＿ＶＤＤを多数設けるため、動作時のＬＳＩ＿Ｂの電源電位は所定の値まで上昇する。
　ここで、ＬＳＩ＿Ｂに電源を供給するＴＳＶ＿ＶＤＤの一部もしくは全てに断線もしくは接触不良が発生していた場合、電源供給経路の寄生抵抗値が上昇し、設計時に見積もられた所定の電源電位より降下する。即ち、ＬＳＩ＿Ｂの動作時に、電源電位が所定の値を上回っていれば、電源供給用シリコン貫通ビアに断線および接触不良が発生していない、もしくは発生していてもＬＳＩ＿Ｂの動作に影響しないと判断できる。そこで、本実施例に係る積層ＬＳＩにおいては、最大電力消費機構によりＬＳＩ＿Ｂの電力を最大にした状態、即ちＬＳＩ＿Ｂへの電源供給経路に最大の電流が流れた状態で、ＬＳＩ＿Ｂ上の電源電位が所定の値まで上昇しているか電圧モニタで判定することで、電源供給用シリコン貫通ビアの不良をテストする。
　一方、ＬＳＩ＿Ｂ上の電源電位が平均的に所定の電源電位まで上昇していても、回路の特定箇所の動作により、一時的もしくは局所的な電圧降下が引き起こされて、ＬＳＩ＿Ｂが誤動作する場合がある。このような一時的もしくは局所的な電圧降下を測定する電圧モニタを実装することは困難なことが多い。そこで、本実施例に係る積層ＬＳＩにおいては、最大電力消費動作状態において、このような一時的もしくは局所的な電圧降下の発生によって回路の誤動作が発生していないか判定するために、ＬＳＩ＿Ｂ内に搭載される回路の中で最もタイミング制約が厳しい論理経路（クリティカル・パス）が正しく動作しているか判定するディレイ・モニタを更に備える。通常、半導体集積回路ＬＳＩを積層する前の段階で、それぞれの半導体集積回路ＬＳＩ単体で動作テストを行い、動作不良が生じないことを確認する。従って、最大電力動作機構を作動させた状態で、ＬＳＩ＿Ｂ内のクリティカル・パスに誤動作が発生した場合は、その原因は、積層時にＬＳＩ＿Ｂに電源を供給するシリコン貫通ビアにおける接続不良が生じたものと考えられる。なお、ディレイ・モニタは必要に応じて設ければよく、電圧モニタのみで動作不良を検出可能であれば設ける必要はない。逆に、ディレイ・モニタによりクリティカル・パスが正しく動作していることのみでテストしてもよく、この場合、ディレイ・モニタのみ設けてもよい。
　このようにして、ＬＳＩ＿Ｂの電源電位およびクリティカル・パスの動作チェックを行うことにより、ＬＳＩ＿Ｂの電源供給用シリコン貫通ビアにおける接続不良のテストを行うことが可能となる。なお、ＬＳＩ＿Ｃも同様の特徴を備えることは言うまでもない。
　図３６は、図３４におけるＬＳＩ＿Ｂの電源テストを行うＰＴＥＳＴの構成の一実施形態を示したものである。図３６において、ＰＴＥＳＴは、電源テスト制御ブロックＴＥＳＴＣＴＲＬと、ディレイ・モニタＤＥＬＡＹＭＯＮと、電圧モニタＶＭＯＮと、ＤＥＬＡＹＭＯＮとＶＭＯＮのそれぞれ内部の値を取り込むシフトレジスタＳＨＩＦＴＲＥＧとを備える。また、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ、ＴＳＶ＿ＴＤＯは、それぞれ図３４に示した信号と同一のものを示す。
　電源テスト制御ブロックＴＥＳＴＣＴＲＬは、電源テストの開始・終了を制御する機能ブロックである。電源テストには、上述のように電源電位および回路動作のチェックが必要である。まず、ＴＥＳＴ＿ＣＴＲＬは、ＴＳＶ＿ＴＲＥＱがアサートされると、テスト要求信号ＴＲＥＱをアサートする。同時に、ＴＥＳＴ＿ＣＴＲＬは、ディレイ・モニタＤＥＬＡＹＭＯＮと電圧モニタＶＭＯＮとを稼動させ、ＬＳＩ＿Ｂの動作状態の測定を行う。
　シフトレジスタＳＨＩＦＴＲＥＧは、ＴＳＶ＿ＳＣＫから周期サイクル信号が入力されていない場合は、それぞれ接続されたモニタブロック（ディレイ・モニタＤＥＬＡＹＭＯＮもしくは電圧モニタＶＭＯＮ）から入力される値を内部のレジスタに記録する。一方、ＴＳＶ＿ＳＣＫから周期サイクル信号が入力されると、内部のレジスタの値を１ビットずつ上位にシフトさせ、最上位ビットを外部にＯＵＴ端子に出力し、最下位ビットにＩＮ端子から入力された値を付与する。
　電圧モニタＶＭＯＮは、ＬＳＩ＿Ｂ内に供給される電圧を測定するブロックである。これは、例えばリングオシレータと、カウンタ回路などを組み合わせることにより構成する。電圧モニタＶＭＯＮは、次のように動作する。まず、電圧モニタＶＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧには、予め測定前に電圧モニタＶＭＯＮが測定でき得る最大電圧値を記録する。測定動作中の電圧モニタＶＭＯＮは、ＬＳＩの電圧値を周期的に測定する。また、その測定値と、電圧モニタＶＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧに記録されている値（記録値）とを比較し、測定値が記録値を下回った場合は、その測定値をシフトレジスタＳＨＩＦＴＲＥＧに記録する。即ち、測定動作が終了すると、その測定動作期間における電圧最小値がシフトレジスタＳＨＩＦＴＲＥＧに記録されている状態になる。
　ディレイ・モニタＤＥＬＡＹＭＯＮは、ＬＳＩ＿Ｂ内に搭載される回路の中で最もタイミング制約が厳しい論理経路（クリティカル・パス）が正しく動作するか判定するブロックである。これは、例えばクリティカル・パスを模倣する回路構成と、その演算結果の正否を判定する回路などにより構成する。ディレイ・モニタＤＥＬＡＹＭＯＮは、測定動作期間中に一度でもクリティカル・パス模倣回路の演算結果に不正が発生した場合、接続されるシフトレジスタＳＨＩＦＴＲＥＧに、ディレイ不正が発生したことを記録する。搭載されるＬＳＩの供給電圧値が低下してＬＳＩの誤動作が発生する場合、大半の原因はクリティカル・パスの誤動作である。即ち、クリティカル・パス模倣回路のディレイ不正を判定することにより、ＬＳＩ＿Ｂの電源不良による誤動作を検査できる。
　以上のように、ＰＴＥＳＴにより、電源テストの開始および終了を制御することに加えて、テスト期間における搭載ＬＳＩの電圧値の測定、および電源不良の影響による誤動作検査を行うことが可能となる。
　図３７は、図３３における積層ＬＳＩの電源テスト手順の一形態を示す。本形態は、積層ＬＳＩの起動時に電源テストを実行する手順である。テストの手順は、（１）ＰＵ＿Ａ０による電源テストプログラムの読み込み、（２）ＰＵ＿Ａ０による電力テストプログラムの実行、（３）電源テスト結果の処理の３段階に分かれる。
　まず、（１）において、積層ＬＳＩに電源が投入されると（パワーオン）、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッサユニット（ＰＵ＿Ｂ０～ＰＵ＿Ｂ３、ＰＵ＿Ｃ０～ＰＵ＿Ｃ３）および機能モジュール（ＩＰ＿Ｂ０、ＩＰ＿Ｂ１、ＩＰ＿Ｃ０、ＩＰ＿Ｃ１）は待機状態となり、ＬＳＩ＿Ａに搭載されるＰＵ＿Ａ０のみ動作を開始する。ここで言う、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃの待機状態とは、ＬＳＩ＿Ａの動作およびＬＳＩ＿Ｂ・ＬＳＩ＿Ｃそれぞれに搭載されるＰＴＥＳＴの動作を妨げない状態を指す。具体的には、クロック供給停止もしくは電源遮断など実動作を停止させる状態などが望ましい。これらは、電源供給用のシリコン貫通ビアの品質に特に依存しない状態であるからである。
　ＰＵ＿Ａ０は動作を開始すると、ＬＳＩ＿Ａ上のローカルバスコントローラＬＢＳＣを介して外部の不揮発メモリＮＶＲＡＭから、電源テストプログラムＰＴＥＳＴＰＲＯＧを読み込む。ここで読み込むとは、特に内部のメモリやメインメモリにプログラムをロードすることに限定せず、ＰＵ＿Ａ０のプログラムカウンタが指すアドレスをＰＴＥＳＴＰＲＯＧに設定することを意味する。
　次に、（２）において、ＰＵ＿Ａ０は電源テストプログラムを実行する。まず、ＰＵ＿Ａ０は、オンチップ・インタコネクトＯＣＩ＿Ａを介して、ＰＴＥＳＴ＿ＣＴＲＬを制御し、次の（２－１）および（２－２）に示す電源テストシーケンスを開始する。
　（２－１）において、ＰＴＥＳＴ＿ＣＴＲＬは電源テストシーケンスが開始すると、ＴＳＶ＿ＴＲＥＱ信号をアサートする。ＴＳＶ＿ＴＲＥＱ信号は、シリコン貫通ビアを介して積層されるＬＳＩ＿ＢとＬＳＩ＿Ｃとに備えられるＰＴＥＳＴへと伝播する。すると、上述したように、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッシング・ユニット（ＰＵ＿Ｂ０～ＰＵ＿Ｂ３もしくはＰＵ＿Ｃ０～ＰＵ＿Ｃ３）や機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１もしくはＩＰ＿Ｃ０・ＩＰ＿Ｃ１）を電力消費モードへ遷移し、また同時に各ＬＳＩ上のＰＴＥＳＴにおいて電源電位の測定および誤動作検査が開始される。この状態を電源テストとし、電源テストは電源テストプログラムによって定められる所定の期間継続して実施される。ここで、ＬＳＩ＿Ｂ及びＬＳＩ＿Ｃの電源テストは、並行して実行するほうがよい。テスト時間の短縮化ができることはもちろんだが、ＬＳＩ＿ＢとＬＳＩ＿Ｃが貫通ビアで電源が供給されているためである。即ち、ＬＳＩ＿ＢとＬＳＩ＿Ｃは、電源の供給元が同じであり、ＬＳＩ＿Ｂで多くの電力を消費すると、ＬＳＩ＿Ｃに電源を供給する貫通ビアでは電圧降下が起こる可能性がある。一方、上述したとおり、電源用ＴＳＶでは、一部に接触不良・断線不良があったとしても、その他の正常なＴＳＶで十分な電力が供給できる場合がある。従って、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃ単体でテストした場合は、他の正常な電源用ＴＳＶを介して十分な電力が供給されてしまい、テストを行ったとしてもパスしてしまうことがある。しかしながら、通常動作時では、ＬＳＩ＿ＢとＬＳＩ＿Ｃは並列して動作することが多い。よって、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃを並行して電力消費モードにてテストすることにより、各ＬＳＩでの電力消費も考慮したテストを行うことが可能となる。
　次に（２－２）において、ＰＵ＿Ａ０は電源テスト結果の読み出しを行う。ここでは、まず、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬを制御し、ＴＳＶ＿ＴＲＥＱ信号をネゲートする。すると、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッシング・ユニット（ＰＵ＿Ｂ０～ＰＵ＿Ｂ３もしくはＰＵ＿Ｃ０～ＰＵ＿Ｃ３）や機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１もしくはＩＰ＿Ｃ０・ＩＰ＿Ｃ１）を電力消費モードから元の状態（待機状態）に復帰する。続いて、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬを制御し、ＴＳＶ＿ＳＣＫに周期サイクル信号を発生させる。ＴＳＶ＿ＳＣＫは、シリコン貫通ビアを介して積層されるＬＳＩ＿ＢとＬＳＩ＿Ｃとに備えられるＰＴＥＳＴへと伝播される。すると、図３６に示したように、各ＰＴＥＳＴ内のシフトレジスタＳＨＩＦＴＲＥＧに記録されている値が、ＴＳＶ＿ＴＤＩ・ＴＳＶ＿ＴＤＯを介して、１ビットずつシリアル状にＬＳＩ＿ＡのＰＴＥＳＴ＿ＣＴＲＬへと出力される。即ち、ＰＵ＿Ａ０は、周期サイクル信号を所定の期間継続することで、ＰＴＥＳＴによって検査された積層するＬＳＩ＿ＢとＬＳＩ＿Ｃとの最低電源電位およびディレイ不正判定結果を、下層にあるＬＳＩから順番に、ＰＴＥＳＴ＿ＣＴＲＬへと読み出すことが可能である。このように、シフトレジスタＳＨＩＦＴＲＥＧに記録されている結果を、チェーン状に順次読み出すことにより、電源テストに用いられるシリコン貫通ビアの数を減らすことが可能となる。更に、積層順にテスト結果を読み出すことが出来るため、図３３に示したようにＬＳＩ＿Ｃがシリコン貫通ビアの電源不良により動作していない場合でも、ＬＳＩ＿Ｂの結果を取り出すことが可能となる。また、読み出されるシリアル状のビット列において、それぞれのＬＳＩでのテスト結果が記録されている箇所は、積層の順番によって自ずと決定される。これにより、詳細は（３）において後述するが、テスト結果と各ＬＳＩを対応付ける処理を、ＬＳＩ＿Ａ単体で行うことが可能である。
　（３）において、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬに読み出されたテスト結果の解析処理を行う。前述のように、読み出されたビット列は、各ＬＳＩでの電源測定値とクリティカル・パスのディレイ不正判定結果が、積層順に格納されている。ＰＵ＿Ａ０は、各ＬＳＩにおいて、電源測定値が所定の閾値以下である場合と、ディレイ不正が発生している場合とを解析し、それぞれのどちらかが発生している場合は、そのＬＳＩに搭載されるプロセッシング・ユニットおよび機能モジュールは使用不能であると判定する。こうした解析処理の結果は、ＰＴＥＳＴ＿ＣＴＲＬ内のテスト結果テーブルＲＳＬＴ＿ＴＢＬに記録する。
　なお、図３７において（２－２）の処理と（３）の処理とが行われる期間は、明確に別に記載されているが、本発明はこれに限定するものではない。即ち、（３）の処理を、（２－２）と並行して行うことで、ＰＴＥＳＴ＿ＣＴＲＬにテスト結果を格納するための記憶領域を減らすことが可能となり、また、並行動作により処理時間の短縮も期待できる。
　以上のような手順を経ることにより、積層ＬＳＩに搭載されるプロセッシング・ユニットおよび機能モジュールのうち、使用可能なものがテスト結果テーブルＲＳＬＴ＿ＴＢＬに記録される。この、テスト結果テーブルＲＳＬＴ＿ＴＢＬの記録形態の一例を図３８に示す。図３８において示される表のように、テスト結果テーブルＲＳＬＴ＿ＴＢＬには、使用可能なプロセッシング・ユニットおよび機能モジュールが、使用可能な場合は対応ビットを「１」、使用不可能な場合は対応ビット「０」と記録される。
　また、図３７においては、積層ＬＳＩの起動時に電源テストを行った後、通常のプログラムの実行を行う。本形態において、ＰＵ＿Ａ０が積層ＬＳＩ全体のタスクを管理し、テスト結果テーブルＲＳＬＴ＿ＴＢＬを参照しながら、使用可能なプロセッシング・ユニットおよび機能モジュールにタスクを割り付けてゆく処理を示している。なお、ここで言うタスクとは、プロセッシング・ユニットもしくは機能モジュールが実行する処理全般を指す。
　以上、本発明を実施の形態に従って具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、図３４において、ＬＳＩ＿ＡとＬＳＩ＿Ｂは異なる構成のＬＳＩを用いているが、全て同一の構成を持つＬＳＩを積層する場合も想定される。この場合、各ＬＳＩ上に入力パッドを備えたＰＴＥＳＴ＿ＣＴＲＬを予め実装しておく。このＰＴＥＳＴ＿ＣＴＲＬは入力パッドに何も接続されない場合は非活性状態、設置電位を与えた場合にのみ活性状態になるよう構成する。ＬＳＩを積層後、最下層のＬＳＩ、即ちパッケージ基板ＰＫＣＢと接続されているＬＳＩのみ、ＰＴＥＳＴ＿ＣＴＲＬに接続された入力パッドにワイヤボンディングなどにより接地電位を与えてＰＴＥＳＴ＿ＣＴＲＬを活性化させ、その他のＬＳＩ上のＰＴＥＳＴ＿ＣＴＲＬに接続された入力パッドは解放して不活性化させる。このような構成を取ることで、最下層のＬＳＩのみＰＴＥＳＴ＿ＣＴＲＬを動作させることが可能となり、図３７に示したテスト手順を変更することなく電源テストを行うことが可能である。
　図３６において、ＰＴＥＳＴには電圧モニタＶＭＯＮおよび、ディレイ・モニタＤＥＬＡＹＭＯＮは、それぞれ１つずつ搭載されている様相が図示されているが、ＰＴＥＳＴに複数の電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮを搭載しても良い。一般に、ＬＳＩの各箇所において電源変動は異なる。従って、電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮを複数搭載し、搭載ＬＳＩ上の多数の箇所における電源電位やディレイ不正を測定することにより、電源供給用のシリコン貫通ビアの不良による影響を、より正確にテストすることが可能となる。なお、当然のことながら、電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧも複数搭載する。この場合も、シフトレジスタＳＨＩＦＴＲＥＧのチェーン状に接続することで、図３７に示したテスト手順を変更することなく電源テストを行うことが可能である。
　図３７のテスト手順においては、ＬＳＩ＿Ａ上のＰＵ＿Ａ０が電源テストプログラムを実行することにより、積層ＬＳＩの電源テストを行ったが、本発明はこれに限定するものではない。例えば、外部デバッガや外部テスタを用いて、図３４におけるＴＡＰを介して直接ＰＴＥＳＴ＿ＣＴＲＬを制御することにより電源テストプログラムを実行することが可能となる。これにより、特に不揮発性メモリＮＶＲＡＭを積層ＬＳＩに接続する必要がない。従って、製造におけるパッケージ後などのタイミングで電源テストを行うことが可能となり、テストコストの削減が見込まれる。
　＜実施例２－２＞
　次に、図３３における電源供給用のシリコン貫通ビアで短絡による不良が発生している場合について言及する。具体的には、図３３においてＴＳＶ＿ＶＤＤもしくはＴＳＶ＿ＶＳＳの間で電気的な接続が発生してしまう不良に相当する。
　図３９は、本発明による第２の実施形態に係る積層ＬＳＩにおける、電源供給構成の一実施の形態を模式的に示した概略構成図である。以下、図３９の説明において、「＊＊」と記載された部分は、Ａ０、Ｂ０などで示される符号を全て示すものとする。
　ＶＤＤ＿ＳＷ＿Ａ０、ＶＤＤ＿ＳＷ＿Ａ１、ＶＳＳ＿ＳＷ＿Ａ０、ＶＳＳ＿ＳＷ＿Ａ１、ＶＤＤ＿ＳＷ＿Ｂ０、ＶＤＤ＿ＳＷ＿Ｂ１、ＶＳＳ＿ＳＷ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１は、それぞれ、二つの端子間の導通・遮断を制御する導通スイッチであり、例えばＭＯＳトランジスタスイッチと制御回路の組み合わせで構成される。
　ＶＤＤ＿Ａは、ＬＳＩ＿Ａにおける電源電位を与える配線であり、ＶＳＳ＿Ａは、ＬＳＩ＿Ａにおける接地電位を与える配線である。ＶＤＤ＿ＳＴＡＣＫは、ＬＳＩ＿Ａ上にあって、ＬＳＩ＿Ａの上方に積層されるＬＳＩへ電源電位を与えるための配線であり、ＶＳＳ＿ＳＴＡＣＫは、ＬＳＩ＿Ａ上にあって、ＬＳＩ＿Ａの上方に積層されるＬＳＩへ電源電位を与えるための配線である。ＶＤＤ＿ＡおよびＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＡおよびＶＳＳ＿ＳＴＡＣＫは、図では示されないが、パッケージ基板ＰＫＣＢを介して、それぞれ外部から電源電位および接地電位が供給されている。なお、このように、ＰＵ＿Ａ０の電源配線と、積層されるＬＳＩへ電源を与える配線を別にすることで、シリコン貫通ビア形成の不良により、電源供給用のシリコン貫通ビアに短絡が発生していた場合でも、ＰＵ＿Ａ０のみ動作させることが可能となる。なお、図３９では、ＰＵ＿Ａ０のみ図示されているが、ＬＳＩ＿Ａ上に搭載される全ての機能ブロックはＶＤＤ＿ＡおよびＶＳＳ＿Ａを電源配線とするように構成する。
　ＶＤＤ＿Ｂ０は、ＬＳＩ＿ＢにおけるＰＵ＿Ｂ０に電源電位を与える配線であり、ＶＳＳ＿Ｂ０は、ＰＵ＿Ｂ０に接地電位を与える配線である。この対応関係と同様に、ＶＤＤ＿＊＊は、ＰＵ＿＊＊に電源電位を与える配線であり、ＶＳＳ＿＊＊は、ＰＵ＿＊＊に接地電位を与える配線を示す。
　ＴＳＶ＿ＶＤＤ＿Ｃ０は、ＶＤＤ＿Ｃ０とＶＤＤ＿ＳＷ＿Ｂ０とを電気的に接続するシリコン貫通ビアおよびマイクロバンプで形成された配線である。また、ＶＤＤ＿ＳＷ＿Ｂ０は、ＶＤＤ＿Ｂ０と電気的に接続されている。同様に、ＴＳＶ＿ＶＤＤ＿Ｃ１は、ＶＤＤ＿Ｃ１とＶＤＤ＿ＳＷ＿Ｂ１とを、ＴＳＶ＿ＶＳＳ＿Ｃ０はＶＳＳ＿Ｃ０とＶＳＳ＿ＳＷ＿Ｂ０とを、ＴＳＶ＿ＶＳＳ＿Ｃ１はＶＳＳ＿Ｃ１とＶＳＳ＿ＳＷ＿Ｂ１とを、それぞれ電気的に接続しており、ＶＤＤ＿ＳＷ＿Ｂ１とＶＤＤ＿Ｂ１、ＶＳＳ＿ＳＷ＿Ｂ０とＶＳＳ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１とＶＳＳ＿Ｂ１は電気的に接続されている。
　ＴＳＶ＿ＶＤＤ＿Ｂ０は、ＶＤＤ＿Ｂ０とＶＤＤ＿ＳＷ＿Ａ０とを電気的に接続するシリコン貫通ビアとマイクロバンプとで形成された配線である。また、ＶＤＤ＿ＳＷ＿Ａ０は、ＶＤＤ＿ＳＴＡＣＫと電気的に接続されている。同様に、ＴＳＶ＿ＶＤＤ＿Ｂ１はＶＤＤ＿Ｂ１とＶＤＤ＿ＳＷ＿Ａ１とを、ＴＳＶ＿ＶＳＳ＿Ｂ０はＶＳＳ＿Ｂ０とＶＳＳ＿ＳＷ＿Ａ０とを、ＴＳＶ＿ＶＳＳ＿Ｂ１はＶＳＳ＿Ｂ１とＶＳＳ＿ＳＷ＿Ａ１とを、それぞれ電気的に接続しており、ＶＤＤ＿ＳＷ＿Ａ１とＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ１とＶＳＳ＿ＳＴＡＣＫは電気的に接続されている。
　ＴＳＶ＿ＶＤＤ＿Ｂ０とＴＳＶ＿ＶＳＳ＿Ｂ０とが、シリコン貫通ビア形成の不良などにより電気的に短絡していた場合について説明する。この場合、導通スイッチ（ＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊）の全てが、それぞれ導通状態にある場合は、ＬＳＩ＿Ａより上方に積層されているＬＳＩで電源配線は短絡を起こしていることになり、電源電位が所定の値まで上昇しなかったり、積層ＬＳＩに過剰な電流が流入したりする。そのため、ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｃ０、ＰＵ＿Ｃ１は全て動作させることが不可能であったり、過剰な電力を消費したりすることになる。
　ここで、ＶＤＤ＿ＳＷ＿Ａ０とＶＳＳ＿ＳＷ＿Ａ０とを遮断状態にした場合、ＴＳＶ＿ＶＤＤ＿Ｂ０およびＴＳＶ＿ＶＳＳ＿Ｂ０とが短絡していても、電源を供給する経路が存在しなくなるため、電源短絡は発生しない。これにより、ＶＤＤ＿Ｂ０、ＶＳＳ＿Ｂ０、ＶＤＤ＿Ｃ０、ＶＳＳ＿Ｃ０にはそれぞれ電位が供給されないため、ＰＵ＿Ｂ０およびＰＵ＿Ｃ０は動作させることができないが、その他のＰＵ＿Ａ０、ＰＵ＿Ｂ１、ＰＵ＿Ｃ１は動作させることが可能となる。
　同様にして、ＴＳＶ＿ＶＤＤ＿Ｂ１とＴＳＶ＿ＶＳＳ＿Ｂ１とが短絡している場合はＶＤＤ＿ＳＷ＿Ｂ１とＶＳＳ＿ＳＷ＿Ｂ１とを、ＴＳＶ＿ＶＤＤ＿Ｃ０とＴＳＶ＿ＶＳＳ＿Ｃ０とが短絡している場合はＶＤＤ＿ＳＷ＿Ｃ０とＶＳＳ＿ＳＷ＿Ｃ０とを、ＴＳＶ＿ＶＤＤ＿Ｃ１とＴＳＶ＿ＶＳＳ＿Ｃ１とが短絡している場合はＶＤＤ＿ＳＷ＿Ｃ１とＶＳＳ＿ＳＷ＿Ｃ１とを、それぞれ遮断状態にすることで、積層ＬＳＩの一部のプロセッシング・ユニットを動作させることが可能となる。また、ＴＳＶ＿ＶＳＳ＿Ｂ０とＴＳＶ＿ＶＤＤ＿Ｂ１というように、異なるプロセッシング・ユニットの電源を供給しているシリコン貫通ビアが電気的に短絡している場合は、ＶＤＤ＿ＳＷ＿Ａ０とＶＳＳ＿ＳＷ＿Ａ０の組、もしくはＶＤＤ＿ＳＷ＿Ａ１とＶＳＳ＿ＳＷ＿Ａ１の組のどちらか一方を遮断状態にすれば良い。
　このように、本実施例に係る積層ＬＳＩは、電源を供給するシリコン貫通ビア群に短絡が発生していた場合、それを遮断状態にすることで救済することを特徴とする。
　なお、初期状態においてそれぞれの導通スイッチ（ＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊）が導通状態であると、電源供給用のシリコン貫通ビアに短絡があった場合は、積層ＬＳＩの電源投入時に電源短絡状態で起動することとなる。従って、これらの導通スイッチの初期状態は遮断状態であることが望ましい。シリコン貫通ビアの短絡テストが完了した後に、それぞれの導通スイッチの導通・遮断状態を設定する。この短絡テストの手順については後述する。また、図３９において、ＴＳＶ＿ＶＤＤ＿＊＊およびＴＳＶ＿ＶＳＳ＿＊＊は、それぞれ１本の配線として図示されているが、これが複数のシリコン貫通ビアとマイクロバンプで形成される場合がある場合も、同様にして短絡状態を救済できることは言うまでもない。
　図４０は、本発明による第２の実施形態に係る積層ＬＳＩにおいて、図３３におけるＬＳＩ＿ＡとＬＳＩ＿Ｂとに実装される機能ブロックの論理的な構成と接続の一実施の形態を示したものであり、図３４と対比される図である。図４０において、ＬＳＩ＿Ｂは、プロセッシング・ユニットをＰＵ＿Ｂ０～ＰＵ＿Ｂ３の４つが具備しているが、図３９に記載されていないＰＵ＿Ｂ２、ＰＵ＿Ｂ３については、図３９におけるＰＵ＿Ｂ０、ＰＵ＿Ｂ１と同様の電源供給経路を持つものとする。なお、図４０において、図３４と対応する部分については同一符号を付し、その詳細な説明は繰り返さない。図４０において、図３４で示される構成と異なる点は、以下の通りである。
　図４０において、ＬＳＩ＿Ａは、外部から積層ＬＳＩに電源を供給するレギュレータＲＥＧＵＬＡＴＯＲから割込み信号を受信する割込みコントローラＩＮＴＣを備える。レギュレータＲＥＧＵＬＡＴＯＲは、積層ＬＳＩに所定の値を超える過剰な電流が流入した場合は、割込みコントローラＩＮＴＣに対して割込み信号を入力する。これにより、ＬＳＩ＿ＡのＰＵ＿Ａ０は電源の短絡があったことを検知できる。
　ＬＳＩ＿Ｂは、ＰＴＥＳＴおよびＭＤ＿ＣＴＲＬに代わり、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１、ＰＴＥＳＴ＿Ｂ２、ＰＴＥＳＴ＿Ｂ３の４つの電源テストを行う機能ブロックを備え、それぞれＰＴＥＳＴ＿Ｂ０はＰＵ＿Ｂ０に、ＰＴＥＳＴ＿Ｂ１はＰＵ＿Ｂ１というように、特定のプロセッシング・ユニットに接続されている。
　なお、ここでは、プロセッシング・ユニット毎に１つの電源テスト機能ブロックが接続されている場合を示しているが、これに限定するものではない。複数のプロセッシング・ユニットが電源を供給される配線を共有する場合は、その共有しているグループ毎に電源テスト機能ブロックを具備する構造であれば良い。
　図４１は、図４０におけるＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１との間の接続構成を示したものである。図３６に示されるＰＴＥＳＴと、ＰＴＥＳＴ＿Ｂ０およびＰＴＥＳＴ＿Ｂ１との間で異なる点は、ＴＳＶ＿ＴＲＥＱ＿Ｉ信号がＰＴＥＳＴ＿Ｂ０内のシフトレジスタＳＨＩＦＴＲＥＧに入力され、シフトレジスタＳＨＩＦＴＲＥＧに入力された値がＴＥＳＴＣＴＲＬに入力される点である。また、ＰＴＥＳＴ＿Ｂ０のシフトレジスタＳＨＩＦＴＲＥＧの出力は、ＰＴＥＳＴ＿Ｂ１のシフトレジスタに入力される。このようにシフトレジスタをチェーン状に構成することにより、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫから周期サイクル信号を入力すると、ＴＳＶ＿ＴＲＥＱ＿Ｉに入力されている値がＰＴＥＳＴ＿Ｂ３のシフトレジスタＳＨＩＦＴＲＥＧ取り込まれ、これまでＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧに記録されていた値が、ＰＴＥＳＴ＿Ｂ２内のシフトレジスタＳＨＩＦＴＲＥＧに取り込まれる。同様に、電圧モニタＶＭＯＮおよびディレイ・モニタＤＥＬＡＹＭＯＮの値を記録するシフトレジスタＳＨＩＦＴＲＥＧもチェーン状に構成される。また、図４１には示されないが、ＰＵ＿Ｂ２に接続されるＰＴＥＳＴ＿Ｂ２やＰＵ＿Ｂ３に接続されるＰＴＥＳＴ＿Ｂ３も同様の構成であり、ＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧの値は、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号によって、ＴＳＶ＿ＴＲＥＱ＿Ｏを介して上方に積層されるＬＳＩ＿Ｃへと、もしくはＴＳＶ＿ＴＤＯ＿Ｂを介して下方に積層されるＬＳＩ＿Ａへと伝播される。
　また、ＰＴＥＳＴ＿Ｂ０内のＴＥＳＴＣＴＲＬは、接続されているシフトレジスタＳＨＩＦＴＲＥＧの値に応じて、接続されるプロセッシング・ユニットＰＵ＿Ｂ０に対して、電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０のアサート／ネゲートを切り替える。即ち、このシフトレジスタＳＨＩＦＴＲＥＧ内の値が「１」の場合は、プロセッシング・ユニットＰＵ＿Ｂ０に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をアサートする。これにより、ＰＵ＿Ｂ０は実施例１で述べた電力消費モードに遷移する。また、この構成はＰＴＥＳＴ＿Ｂ１においても同様である。
　以上のような構成により、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号に対応してＴＳＶ＿ＴＲＥＱ＿Ｉから所定のビット列を入力することで、ＬＳＩ＿Ｂに搭載されるプロセッシング・ユニットＰＵ＿Ｂ０～ＰＵ＿Ｂ３において任意の組み合わせのプロセッサを電力消費モードで動作させることが可能となる。
　図４２は、本実施の形態において、ＬＳＩ＿Ｂにおける電源供給用のシリコン貫通ビアの短絡テストを行う手順の一例を示したものである。まず、初期状態においては、ＰＴＥＳＴ＿Ｂ０～ＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧ内の値は「０」と設定しておき、また図３９における電源スイッチＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊は全て遮断状態に設定する。このため、ＬＳＩ＿Ｂ上のＰＵ＿Ｂ０～ＰＵ＿Ｂ３には電源が供給されず停止状態で起動する。従って、ＴＳＶ＿ＶＤＤ＿＊＊およびＴＳＶ＿ＶＳＳ＿＊＊において短絡不良が存在する場合でも、積層ＬＳＩは短絡不良の影響を受けずに起動することができる。一方、ＬＳＩ＿Ａ上にあるＰＵ＿Ａ０は、ＶＤＤ＿Ａ、ＶＳＳ＿Ａを介して電源が供給されるため、動作可能な状態で起動する。
　次に、まず図３９における電源スイッチＶＤＤ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ０の遮断を解除する。すると、ＰＵ＿Ｂ０が起動し、このＰＵ＿Ｂ０のみ電源テストが実行可能な状態となる。ここで、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号に応じて、ＴＳＶ＿ＴＲＥＱ＿Ｉより「１」を１周期のみ入力する。次のＴＳＶ＿ＴＲＥＱ＿ＳＣＫのサイクルにおいて、ＰＴＥＳＴ＿Ｂ０内のＳＨＩＦＴＲＥＧに信号「１」が書き込まれ、ＰＵ＿Ｂ０に対する導通テストを開始する。ＰＴＥＳＴ＿Ｂ０はＰＵ＿Ｂ０に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をアサートし、ＰＵ＿Ｂ０は電力消費モードとして動作する。そして、次のＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクルにおいては、ＰＴＥＳＴ＿Ｂ０内のＳＨＩＦＴＲＥＧは信号「０」に、ＰＴＥＳＴ＿Ｂ１内のＳＨＩＦＴＲＥＧは信号「１」に遷移し、図３９における電源スイッチＶＤＤ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ０を再び遮断状態に戻し、電源スイッチＶＤＤ＿ＳＷ＿Ａ１およびＶＳＳ＿ＳＷ＿Ａ１の遮断を解除する。ＰＴＥＳＴ＿Ｂ０は電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をネゲートし、ＰＵ＿Ｂ０の電力消費モード動作は終了する。同時に、ＰＴＥＳＴ＿Ｂ１が導通テストを実施するためにＰＵ＿Ｂ１に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ１をアサートし、ＰＵ＿Ｂ１は電力消費モードとして動作する。このようにして、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫのサイクル毎に、順次ＰＵ＿０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３の順で、それぞれ１つずつプロセッシング・ユニットを電力消費モードで動作させることが可能である。
　これらの導通テスト期間を通じて、ＬＳＩ＿Ａ上のＰＵ＿Ａ０は、レギュレータＲＥＧＵＬＡＴＯＲからの割込みを監視しておく。図４２においては、ＰＵ＿Ｂ１の導通テスト期間に、レギュレータＲＥＧＵＬＡＴＯＲからの割込み信号が入力された様相を示している。上述のように、積層ＬＳＩに過剰な電流が流入した場合にのみレギュレータＲＥＧＵＬＡＴＯＲからの割込み信号が入力される。即ち、ＰＵ＿Ｂ１に電源を供給しているシリコン貫通ビアおよびそれに接続される配線上に短絡が発生していることを判別可能となる。
　短絡が発生している場合は、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬ内のＲＳＬＴ＿ＴＢＬにＰＵ＿Ｂ１が使用不可能であることを記録し、また、図３９で説明したように、ＰＵ＿Ｂ１へ電源を供給しているシリコン貫通ビアに接続されている導通スイッチＶＤＤ＿ＳＷ＿Ａ１およびＶＳＳ＿ＳＷ＿Ａ０を遮断する。
　以上のようにして、本形態に係る半導体装置は、電源用シリコン貫通ビアの短絡テストおよび短絡発生時の救済手段を提供する。
　ＣＰＵ１～ＣＰＵ８…プロセッサ、ＲＡＭ１・ＲＡＭ２…メモリ、ＰＫＣＢ・・・パッケージ基板、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃ・・・積層向けＬＳＩ、ＢＭＰ・・・半田バンプ、ＭＢＭＰ・・・マイクロバンプ、ＴＳＶ＿ＶＤＤ、ＴＳＶ＿ＶＳＳ・・・電源用シリコン貫通ビア、ＴＳＶ＿ＳＩＧ・・・信号用シリコン貫通ビア、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＴＤＩ＿Ａ、ＴＳＶ＿ＴＤＩ＿Ｂ、ＴＳＶ＿ＴＤＩ＿Ｃ、ＴＳＶ＿ＴＤＯ＿Ａ、ＴＳＶ＿ＴＤＯ＿Ｂ、ＴＳＶ＿ＴＤＯ＿Ｃ・・・電源テスト信号用シリコン貫通ビア、ＰＴＥＳＴ・・・電源テスト回路、ＰＴＥＳＴ＿ＣＴＲＬ・・・電源テスト制御回路、ＰＵ＿Ａ０、ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３・・・プロセッシング・ユニット、ＩＰ＿Ｂ０、ＩＰ＿Ｂ１・・・機能ブロック、ＯＣＩ＿Ａ、ＯＣＩ＿Ｂ・・・オンチップ・インタコネクト、３ＤＩ・・・積層ＬＳＩ間通信インタフェース、ＴＡＰ・・・テストアクセスポート、ＬＢＳＣ・・・ローカルバスコントローラ、ＮＶＭＥＭ・・・不揮発性メモリ、ＰＴＥＳＴＰＲＯＧ・・・電源テストプログラム、ＲＳＬＴ＿ＴＢＬ・・・テスト結果テーブル、ＴＲＥＱ・・・テスト要求信号、ＭＡＸＰＲＥＱ・・・電力消費モード遷移要求信号、ＭＤ＿ＣＴＲＬ・・・動作モード制御部、ＭＤＲＥＧ・・・動作モードレジスタ、ＲＯＭ・・・読み出し専用メモリ、ＭＡＸＰＰＲＯＧ・・・最大電力消費プログラム、ＳＥＬ・・・セレクタ、ＦＦ・・・フリップ・フロップ、ＣＬＫ・・・クロック信号、ＴＥＳＴＣＴＲＬ・・・電源テスト制御ブロック、ＤＥＬＡＹＭＯＮ・・・ディレイ・モニタ、ＶＭＯＮ・・・電圧モニタ、ＳＨＩＦＴＲＥＧ・・・シフトレジスタ、ＴＳＶ＿ＶＤＤ＿Ｂ０、ＴＳＶ＿ＶＤＤ＿Ｂ１、ＴＳＶ＿ＶＤＤ＿Ｃ０、ＴＳＶ＿ＶＤＤ＿Ｃ１、ＴＳＶ＿ＶＳＳ＿Ｂ０、ＴＳＶ＿ＶＳＳ＿Ｂ１、ＴＳＶ＿ＶＳＳ＿Ｃ０、ＴＳＶ＿ＶＳＳ＿Ｃ１・・・電源用シリコン貫通ビア、ＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＳＴＡＣＫ・・・積層ＬＳＩへ電源電位を与える配線、ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ０、ＶＤＤ＿Ｂ１、ＶＤＤ＿Ｃ０、ＶＤＤ＿Ｃ１、ＶＳＳ＿Ａ、ＶＳＳ＿Ｂ０、ＶＳＳ＿Ｂ１、ＶＳＳ＿Ｃ０、ＶＳＳ＿Ｃ１・・・各ＬＳＩの電源配線、ＶＤＤ＿ＳＷ＿Ａ０、ＶＤＤ＿ＳＷ＿Ａ１、ＶＤＤ＿ＳＷ＿Ｂ１、ＶＤＤ＿ＳＷ＿Ｂ２、ＶＳＳ＿ＳＷ＿Ａ０、ＶＳＳ＿ＳＷ＿Ａ１、ＶＳＳ＿ＳＷ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１・・・電源スイッチ、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１、ＰＴＥＳＴ＿Ｂ２、ＰＴＥＳＴ＿Ｂ３・・・電源テスト機能ブロック。

Claims (20)

  1. 　第１の方向に延びる第１及び第２の辺と、前記第１の方向と交差する第２の方向に延びる第３及び第４の辺とを有する第１半導体基板上に形成された第１回路ブロックと、
    　前記第１半導体基板と接続され、前記第１回路ブロックから出力される信号を他の第２半導体基板に形成された第２回路ブロックに伝達する複数の信号線用貫通ビアと、
    　前記第１回路ブロックに電源を供給するための複数の電源用貫通ビアとを具備し、
    　前記複数の電源用貫通ビアは、前記第３の辺及び第４の辺に沿って、前記第１半導体基板の端に形成され、かつ、前記第１の方向に複数列形成されることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記複数の信号線用貫通ビアは、前記第１回路ブロックと前記複数の電源用貫通ビアの間に形成されることを特徴とする半導体装置。
  3. 　請求項１において、
    　前記複数の電源用貫通ビアは、更に、前記第１の辺及び前記第２の辺に沿って、前記第２の方向に複数列形成されることを特徴とする半導体装置。
  4. 　請求項１において、
    　前記複数の電源用貫通ビアは、前記第１半導体基板の前記第３の辺に沿った第１の領域と前記第４の辺に沿った第２の領域に形成され、前記第１回路ブロック及び前記複数の信号線用貫通ビアは、前記第１の領域と前記第２の領域との間の第３の領域に形成され、
    　前記第１の領域に形成された前記複数の電源用貫通ビアを接続する第１電源線は、前記第１の方向に延在すると共に、前記第２の方向に並んだ前記複数の電源用貫通ビアの間のすべてに形成され、
    　前記第２の領域に形成された前記複数の電源用貫通ビアを接続する第２電源線は、前記第１の方向に延在すると共に、前記第２の方向に並んだ前記複数の電源用貫通ビアの間のすべてに形成され、
    　前記第１の領域に形成された前記複数の電源用貫通ビアと前記第２の領域に形成された前記複数の電源用貫通ビアとを接続する第３電源線の数は、前記第１の電源線及び前記第２の電源線の数より少ないことを特徴とする半導体装置。
  5. 　請求項１において、
    　前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    　前記第２の方向に一列に並んで形成された前記複数の電源用貫通ビアは、前記第１電源用貫通ビアと、前記第２電源用貫通ビアとが交互に設けられ、
    　前記第１の方向に一列に並んで形成された複数の電源用貫通ビアは、前記第１電源用貫通ビアと前記第２電源用貫通ビアとが交互に設けられることを特徴とする半導体装置。
  6. 　請求項１において、
    　前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    　前記複数の第１電源用貫通ビアは、前記第２の方向に一列に形成され、
    　前記複数の第２電源用貫通ビアは、前記複数の第１電源用貫通ビアと前記複数の信号線用貫通ビアの間に、前記第２の方向に一列に形成されることを特徴とする半導体装置。
  7. 　請求項１において、
    　前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    　前記第２の方向に一列に並んで形成された前記複数の電源用貫通ビアは、前記第１電源用貫通ビアと、前記第２電源用貫通ビアとが所定数毎に交互に設けられ、
    　前記第１の方向に一列に並んで形成された複数の電源用貫通ビアは、前記第１電源用貫通ビアと前記第２電源用貫通ビアとが前記所定数毎に交互に設けられることを特徴とする半導体装置。
  8. 　請求項１において、
    　前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含むと共に、前記第１半導体基板の前記第３の辺に沿った第１の領域と前記第４の辺に沿った第２の領域に形成され、
    　前記第１及び第２の領域に形成された複数の第１電源用貫通ビアは、前記第１の方向に一列に配置され、
    　前記第１及び第２の領域に形成された複数の第２電源用貫通ビアは、前記第１の方向に一列に配置され、
    　前記第１及び第２の領域に形成された複数の電源用貫通ビアを接続する電源線は、前記第１の方向に延在することを特徴とする半導体装置。
  9. 　請求項１において、
    　前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアと、前記第１及び第２の電圧とは異なる第３の電圧を供給する複数の第３電源用貫通ビアとを含み、
    　前記複数の第１電源用貫通ビアは、前記複数の第２及び第３電源用貫通ビアから前記第１回路ブロックを介して電流が流れ、
    　前記複数の第１電源用貫通ビアの数は、前記複数の第２電源用貫通ビアの数、及び、前記複数の第３電源用貫通ビアの数の夫々より多いことを特徴とする半導体装置。
  10. 　請求項９において、
    　前記複数の第１電源用貫通ビアの数は、前記複数の第２電源用貫通ビア及び前記複数の第３電源用貫通ビアの数の合計と同数であることを特徴とする半導体装置。
  11. 　請求項１において、
    　前記第１回路ブロックは、プロセッシング・ユニットを有し、
    　前記プロセッシング・ユニットは、通常動作を行うノーマルモードにおける電力消費より大きい電力を消費する電力消費モードを有することを特徴とする半導体装置。
  12. 　請求項１１において、
    　前記第１回路ブロックは、機能モジュールを更に有し、
    　前記機能モジュールは、スキャン・チェーン部と、前記スキャン・チェーン部に接続された乱数発生部と、を有し、
    　前記プロセッシング・ユニットが前記電力消費モードとなった場合に、前記乱数発生部から前記スキャン・チェーン部に乱数を送出することを特徴とする半導体装置。
  13. 　請求項１１において、
    　前記第１回路ブロックは、前記電力消費モードにおいて、前記複数の電源用貫通ビアより供給された電圧を計測する電圧モニタを有することを特徴とする半導体装置。
  14. 　請求項１３において、
    　前記第１回路ブロックは、前記電力消費モードにおいて、クリティカル・パスのディレイを計測するディレイ・モニタを有することを特徴とする半導体装置。
  15. 　ノーマルモードと電力消費モードを有する第１プロセッシング・ユニットと、第１電源テスト回路を有する第１ＬＳＩと、
    　前記第１ＬＳＩと積層され、前記ノーマルモードと前記電力消費モードを有する第２プロセッシング・ユニットと第２電源テスト回路とを有する第２ＬＳＩと、
    　前記第１ＬＳＩと前記第２ＬＳＩとを接続し、前記第１ＬＳＩ及び前記第２ＬＳＩに動作電圧を供給する電源用貫通ビアとを具備し、
    　前記電力消費モードにおける前記第１プロセッシング・ユニットの消費電力は、前記ノーマルモードにおける前記第１プロセッシング・ユニットの消費電力より大きく、
    　前記電力消費モードにおける前記第２プロセッシング・ユニットの消費電力は、前記ノーマルモードにおける前記第２プロセッシング・ユニットの消費電力より大きく、
    　前記第１電源テスト回路は、前記第１プロセッシング・ユニットが前記電力消費モードとなっている場合に、前記電源用貫通ビアを介して供給される前記動作電圧の電圧値を測定し、
    　前記第２電源テスト回路は、前記第２プロセッシング・ユニットが前記電力消費モードとなっている場合に、前記電源用貫通ビアを介して供給される前記動作電圧の電圧値を測定することを特徴とする半導体装置。
  16. 　請求項１５において、
    　前記第１プロセッシング・ユニットが前記電力消費モードで動作する期間は、前記第２プロセッシング・ユニットが前記電力消費モードで動作する期間と並行し、
    　前記第１電源テスト回路が前記動作電圧の電圧値を測定する期間及び前記第２電源テスト回路が前記動作電圧の電圧値を測定する期間は、前記第１プロセッシング・ユニットと前記第２プロセッシング・ユニットが前記電力消費モードにて動作している期間と並行していることを特徴とする半導体装置。
  17. 　請求項１５において
    　前記第１ＬＳＩは、前記電力消費モードにおいて、前記第１プロセッシング・ユニットが実行する最大電力消費プログラムを格納する第１メモリを更に具備し、
    　前記第２ＬＳＩは、前記電力消費モードにおいて、前記第２プロセッシング・ユニットが実行する最大電力消費プログラムを格納する第２メモリを更に具備することを特徴とする半導体装置。
  18. 　請求項１５において、
    　前記第１ＬＳＩは、動作モードが設定される第１レジスタを有し、
    　前記第２ＬＳＩは、動作モードが設定される第２レジスタを有し、
    　前記半導体装置は、外部から前記第１レジスタに動作モードを設定するためにデータを転送する第１テスト用貫通ビアと、前記第１ＬＳＩから前記第２レジスタに動作モードを設定するためにデータを転送する第２テスト用貫通ビアを更に具備することを特徴とする半導体装置。
  19. 　請求項１５において、
    　前記第１電源テスト回路は、前記第１プロセッシング・ユニットのクリティカル・パスを模擬した第１ディレイ・モニタを有し、
    　前記第２電源テスト回路は、前記第２プロセッシング・ユニットのクリティカル・パスを模擬した第２ディレイ・モニタを有し、
    　前記第１及び第２ディレイ・モニタは、前記電力消費モードにおいて、前記クリティカル・パスを正しく動作しているか否かを判定することを特徴とする半導体装置。
  20. 　請求項１５において、
    　前記第１ＬＳＩは、第１スキャン・チェーンと前記第１スキャン・チェーンに接続される第１乱数発生部とを有する第１機能モジュールを更に有し、
    　前記第２ＬＳＩは、第２スキャン・チェーンと前記第２スキャン・チェーンに接続される第２乱数発生部とを有する第２機能モジュールを更に有し、
    　前記第１及び第２乱数発生部は、前記電力消費モードにおいて、前記第１及び第２スキャン・チェーンに乱数を送出することを特徴とする半導体装置。
     
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