JP2013065870A - 半導体装置 - Google Patents

Abstract

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。
【選択図】図２

Description

本発明は、マイクロプロセッサやメモリが集積された半導体集積回路チップ（単に、チップ、回路チップなどとも略称する）を積層した半導体装置に関し、特に、複数の半導体集積回路チップ間の接続技術に適用して有効な技術に関する。

例えば、半導体装置に関する技術において、Ｃ−ＭＯＳ半導体回路の大きな特徴は、素子サイズを微細化すると動作速度の向上や消費電力の削減というスケーリング則にある。これまで素子の微細化により、チップ当たりの集積度、性能を向上させてきた。しかし、微細化が進むにつれて集積度やチップ性能の向上に鈍化傾向が現れてきた。その理由には、微細化そのものの限界、素子の速度向上による素子間の配線遅延の顕在化、素子微細化によるリーク問題での消費電力増大が挙げられる。

一方、一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップの配置、そしてチップ間の接続が必須となる。これまで、チップの配置方向は水平であり、チップ間の信号の伝送距離はチップ一辺以上の長さとなる。このため、微細化によりチップ当たりの動作速度が向上しても、依然としてチップ間の伝送では時間がかかるため、システム全体での速度向上が困難であった。

そこで、チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１や特許文献１に代表される積層チップシステムが提案されている。この積層チップシステムは、回路チップの上下に別の回路チップを縦方向に積層し、最後にインターポーザに設置した構造となっている。チップに埋め込んだ貫通ビア、貫通ビア接続用パッド、およびチップ間を接続するバンプにより、チップ間を情報や電力が伝送する技術である。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延が大幅に低減されることが期待できる。また、チップ間の配線に伴う浮遊容量も同時に低減できるため、信号伝送レートの向上、および伝送で消費する電力の削減も可能となる。

このような積層チップシステムには、異種のチップを積層するヘテロ積層、および同一チップを積層するホモ積層がある。ヘテロ積層の例では、センサチップシステムが提案されている。最上層にセンサを集積したチップを配置し、下層に増幅器やＡ／Ｄ変換器を集積し、最後に信号処理回路やＩＯ回路を集積する。また、プロセッサチップの直上（または直下）にメモリチップを積層したシステムも提案されている。これらは、先に示した伝送遅延の低減と伝送電力の低減のほか、チップの縦積み実装におけるフットプリント面積の縮減、チップ間を従来より密に接続することによるデータ伝送における帯域の向上が期待できる。

一方、ホモ積層では、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やメモリチップなどの同種のチップ同士の積層が提案されている。これらのチップは、１つのチップ内でも繰り返し構造を持つことが特徴である。ホモ積層では、マスク開発コストを抑制した上で、積層数を増やすことでゲート規模やメモリ容量の向上が期待される。これを積層スケーラビリティと言う。また、ヘテロ積層と同様に配線遅延と消費電力の低減に伴う性能向上も期待できる。

積層チップシステムへの信号の入出力は、この積層チップシステムを実装する実装基板と最下層チップまたは最上層チップにアクセスして行うことになる。実際は、積層チップ間の貫通ビアのピッチが数ミクロン〜５０ミクロンであり、実装基板との接続で使用されるＢＧＡなどの電極ピッチより狭い。このため、ピッチ変換のためのインターポーザを使用する。インターポーザと実装基板は、バンプで接続される。積層チップを構成するチップ群のうち、このインターポーザと接するチップがアクセスチップとなる。

特開２００６−３３０９７４号公報 特開平９−９２７８１号公報 特開２００９−２９５７５０号公報

Ｋ．Ｔａｋａｈａｓｈｉ、ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，４０，３０３２−３０３７（２００１）

ところで、上述したような半導体装置に関する技術において、一般にチップにはＩＯ回路が搭載される。ここで定義するＩＯ回路とは、チップと実装基板の間でやり取りする信号をチップ側で最初に処理する部分である。

ここで、従来のＩＯ回路とその周辺回路を、図１２を用いて説明する。図１２に示すように、従来のＩＯ回路とその周辺回路は、ＩＯパッド１２０１から入力される信号に対しては入力バッファ回路１２０４を介してコア回路１２０５へ、コア回路１２０５から出力される信号に対しては出力ドライバ回路１２０３を介してＩＯパッド１２０１に接続される。入力バッファ回路１２０４と出力ドライバ回路１２０３は、両回路とも論理機能としてはバッファであるが、特に出力ドライバ回路１２０３は数ｐＦ〜数１０ｐＦの負荷容量を持つ基板上の配線を駆動する必要があるため、ＦＥＴのチャネル幅が数１００μｍと大きく構成される。

また、入出力に共通な要素回路として静電破壊防止用ダイオードで構成したＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路１２０２がある。このＥＳＤ保護回路１２０２もチップ外からの静電破壊耐性を維持するため、出力ドライバ回路１２０３並みに大きく構成される。このため、ＩＯ回路のチップに占める面積は少なくない。例えば、６５ｎｍプロセスの場合、ＥＳＤ保護回路１２０２、入力バッファ回路１２０４と出力ドライバ回路１２０３を構成して、面積は２００〜３００μｍ^２とされる。

ここで、積層チップシステムにおけるＩＯ回路について説明する。積層チップシステムがヘテロ積層の場合は、特許文献２に示すように、アクセスチップにＩＯ回路を集中して配置することができる。実装基板からの信号、および各積層チップからの信号は、このアクセスチップを中継して互いに接続する。アクセスチップとその他の積層チップは、貫通ビアを介して接続されているため、各積層チップは負荷容量が高々数１０ｆＦ〜数１００ｆＦの貫通ビアを駆動できるだけの最小限の大きさのＩＯ回路があれば良い。また、システム外からの静電破壊を防止するＥＳＤ保護回路もアクセスチップに集積して、各積層チップには省略することができる。

一方、ホモ積層の場合、各積層チップはすべて同一レイアウトであり、すべてＩＯ回路を有することになる。このため、積層後はアクセスチップ以外のチップに集積したＩＯ回路がすべて無駄になる。すなわち、各層のＩＯ回路をすべて有効に利用することができない。もしくは、各積層チップに集積したＩＯパッドをすべて貫通ビアで接続した場合、不要なＥＳＤ保護回路の容量が付加されてＩＯ性能を低下させることになる。

また、ホモ積層の場合でも、アクセスチップを新たに作成してそこにＩＯ回路を集積することも考えられる。各積層チップからＩＯ回路を排除できるため、ヘテロ積層のようにチップ当たりの面積効率が向上する。メモリチップのようなＩＯ信号をバス方式で共有して伝送するチップの積層に限れば、スケーラビリティも実現できる。特許文献３に示すように、このアクセスチップをメモリコントローラと呼んでいる。

しかし、ホモ積層の場合、ＦＰＧＡのような論理規模とそれに対応したＩＯパッド数までスケーラビリティを要求される積層チップには依然として不向きである。例えば、メモリチップのようにＩＯ回路を各層からアクセスチップに移動させたとしても、ＩＯ数の増加には対応できない。とくにＦＰＧＡは、論理規模に応じて積層数を変更することが考えられる。そのたびにＩＯ数を変更したアクセスチップを設計する必要がある。よって、積層するごとに規模や性能を上げるスケーラビリティがＩＯ回路の部分で実現できないことになる。

そこで、本発明の代表的な目的は、積層チップシステムにおいてアクセスチップを新たに作ることなく、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で従来のサイズから縮小し、積層システム全体では積層数に応じてＩＯ数を変化させることができる半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、複数の同一デザインのチップを積層し、複数のチップを貫通ビアで電気的に接続してインターポーザ上に設置した積層チップシステムの半導体装置に適用され、以下のような特徴を有するものである。

積層チップシステムの半導体装置において、各チップは、各ＩＯ端子と各ＩＯ回路の一端を接続し、各ＩＯ回路の他端を各スイッチ回路の一端に接続してＩＯチャネルを構成し、このＩＯチャネルを積層チップシステムの最大積層予定数のＩＯチャネル分まとめて各スイッチ回路の他端を一点にまとめてコア回路の一端に接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ端子は、貫通ビアを受ける構造とし、各ＩＯ端子は貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、積層されたチップがインターポーザ上に設置された際に、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ端子が導体で接続されていることを特徴とする。

また、別の積層チップシステムの半導体装置において、各チップは、各ＩＯ端子と各ＩＯ回路の一端を接続し、各ＩＯ回路の他端を再構成可能回路の一端に接続してＩＯチャネルを構成し、このＩＯチャネルを１個以上持つ。各ＩＯ端子は、貫通ビアを受ける構造とし、各ＩＯ端子は貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。再構成可能回路においては、積層されたチップがインターポーザ上に設置された際に、再構成可能回路も貫通ビアを受ける構造の複数の接続端子を有し、接続端子は貫通ビアにて別層のチップの再構成可能回路と同一位置にある接続端子と接続されていることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

すなわち、積層チップシステムの半導体装置において、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから積層数で割った値に縮小することができる。また、積層数を増加させるにつれて、システムのＩＯ数をスケーラブルに増加させることができる。

本発明の実施形態による半導体装置の一例として、積層チップシステムの概略断面を示す説明図である。 本発明の実施形態による半導体装置の一例としての積層チップシステムにおいて、各回路チップのＩＯ回路とその周辺回路を示す説明図である。 本発明の第１の実施形態における積層チップシステムにおいて、１チップ当たりのＩＯ回路を示す説明図である。 本発明の第１の実施形態における積層チップシステムにおいて、チップ間の接続例（１層）を示す説明図である。 本発明の第１の実施形態における積層チップシステムにおいて、チップ間の接続例（２層）を示す説明図である。 本発明の第１の実施形態における積層チップシステムにおいて、チップ間の接続例（４層）を示す説明図である。 本発明の第２の実施形態における積層チップシステムにおいて、１チップ当たりのＩＯ回路を示す説明図である。 本発明の第２の実施形態における積層チップシステムにおいて、出力バッファ回路のタンデム駆動を実現する構成を示す説明図である。 本発明の第３の実施形態における積層チップシステムにおいて、１チャネル分のＩＯ回路を示す説明図である。 本発明の第３の実施形態における積層チップシステムにおいて、１チップ当たりの制御回路を含むＩＯ回路を示す説明図である。 本発明の第４の実施形態における積層チップシステムにおいて、１チップ当たりのＩＯ回路を示す説明図である。 従来のＩＯ回路とその周辺回路を示す説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

＜本発明の実施形態の概要＞
本発明の実施形態による半導体装置は、互いに同一デザインの回路チップが貫通ビアによって接続された複数の回路チップから構成される積層チップシステムである。この積層チップシステムの概略断面を図１に示す。図１に示すように、積層チップシステムは、複数（ここではＮ個の例を図示）の回路チップ１００（１００_１〜１００_Ｎ）と、インターポーザ１１０などから構成され、Ｎ個の回路チップ１００_１〜１００_Ｎが縦方向（垂直方向、上下方向）に積層され、最下層の回路チップ１００_１がインターポーザ１１０に設置された構造となっている。

各回路チップ１００_１〜１００_Ｎには、縦方向に貫通する貫通ビア１０１が埋め込まれており、各貫通ビア１０１の下側（下側と上側の両方に設けることも可能）には各回路チップ１００_１〜１００_Ｎの裏面に露出する貫通ビア接続用パッド１０２が設けられている。

Ｎ個の回路チップ１００_１〜１００_Ｎを縦方向に積層する場合には、最上層の回路チップ１００_Ｎの貫通ビア接続用パッド１０２とその下層の回路チップ１００_Ｎ−１の貫通ビア１０１とがチップ間接続用の半田バンプ１０３を介して接続され、…、最下層の回路チップ１００_１の貫通ビア接続用パッド１０２とインターポーザ１１の接続用パッドとが半田バンプ１０３を介して接続される。インターポーザ１１０の裏面には、実装基板に実装するためのインターポーザ実装基板間接続用の半田バンプ１１２が設けられている。

各回路チップ１００間の電気的な接続は、回路チップ１００に埋め込んだ貫通ビア１０１、貫通ビア接続用パッド１０２、および回路チップ１００間を接続する半田バンプ１０３により接続され、回路チップ１００間を情報や電力が伝送する構造となっている。そして、各回路チップ１００からインターポーザ１１０の裏面の半田バンプ１１２までは、インターポーザ１１０上の配線を介して電気的に接続される。

このように、回路チップ１００内での信号の長距離配線や回路チップ１００間での信号配線を回路チップ１００直上の貫通ビア１０１で伝送することで、回路チップ１００内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延を大幅に低減することが期待できる。また、回路チップ１００間の配線に伴う浮遊容量も同時に低減できるため、信号伝送レートの向上、および伝送で消費する電力の削減も可能となる。

次に、積層チップシステムにおいて、積層される各回路チップのＩＯ回路とその周辺回路を図２に示す。図２に示すように、各回路チップには、従来のＩＯパッドの代わりとして、貫通ビアを受ける構造のＩＯ用の貫通ビア接続用パッド２０１が設けられている。各回路チップには、このＩＯ用の貫通ビア接続用パッド２０１と、ＩＯ回路２０２と、ＯＮ／ＯＦＦ制御可能なスイッチ回路２０６と、図示しないコア回路とを有し、ＩＯ用の貫通ビア接続用パッド２０１とＩＯ回路２０２の一端を接続し、このＩＯ回路２０２の他端をスイッチ回路２０６の一端に接続してＩＯチャネル２０７が構成され、このＩＯチャネル２０７が複数設けられている。ここでは説明を簡略化するため、ＩＯ回路２０２はＥＳＤ保護回路のみとする。

このＩＯチャネル２０７の数は、積層チップシステムの最大積層予定数の最大値Ｎであり、１つのＩＯグループを構成する。ＩＯグループ内のすべてのＩＯチャネル２０７は、それぞれ独立にＯＮ／ＯＦＦ制御可能なスイッチ回路２０６を介して、この各スイッチ回路２０６の他端を一点にまとめてコア回路側に接続される。１回路チップ当たりに構成されるＩＯチャネル数はグループ数をＫとすると、Ｎ×Ｋチャネルである。さらに、ＩＯ回路２０２を構成するダイオード、ＦＥＴのチャネル幅は、従来の１／Ｎまで縮小される。例えば、ＥＳＤ保護回路を構成する静電破壊防止用ダイオードのチャネル幅は、チップ製造仕様で推奨される値から、この値を最大積層予定数の最大値Ｎで割った値までの間に設定される。また、出力ドライバ回路を構成するＦＥＴのチャネル幅は、チップ製造仕様で推奨される値もしくは実装基板上の配線を駆動するに足る幅のいずれかの値から、この値を最大積層予定数の最大値Ｎで割った値までの間に設定される。

この図２に示したＩＯ回路２０２とその周辺回路を有するチップを積層する場合、以下のようになる。チップ積層数を最大値Ｎで積層した場合は、各列の貫通ビア接続用パッド２０１はそれぞれ貫通ビアを通じて垂直方向に接続される。各チップの１チャネル分のＩＯ回路２０２の能力（ここではＥＳＤ保護回路の耐力）は従来回路と比べて１／Ｎであるが、積層予定数Ｎ個分垂直に並列に接続されるので、積層チップシステムの外側から見ると１つのＩＯ端子当たりＮ×（１／Ｎ）となり、従来回路と等倍である。つまり、ＥＳＤ保護回路は、貫通ビア接続を介して垂直方向にシェアリングされることになる。また、各チップのＩＯチャネル２０７はＮ×Ｋであり、そのまま貫通ビア、および貫通ビア接続用パッド２０１による積層チップシステムで利用できるＩＯ数となる。各層のスイッチ回路２０６は、グループ内で１つのみがＯＮとなり、その他はすべてＯＦＦである。さらに、ＯＮになるスイッチ回路２０６の位置は、層によって異なる。これにより、貫通ビアに接続されたグループ内のＩＯチャネル２０７をすべて異なる層に割り振ることが可能となる。

一方、チップ積層数が１の場合はインターポーザ上の配線を介して同一グループ内のＩＯチャネル２０７がすべて水平方向に並列接続される。各チップのＩＯ回路２０２の１チャネル分の能力（ＥＳＤ保護回路の耐力）は、従来回路と比べて１／Ｎであるが、グループ内のＩＯチャネル２０７が水平方向にＮ個並列に接続されるので、積層チップシステムの外側から見た耐力は、ＩＯ回路２０２の１端子当たりＮ×（１／Ｎ）となり、同様に従来と等倍である。つまり、ＥＳＤ保護回路は、インターポーザ上の配線を介して水平方向にシェアリングされることになる。この場合、利用できるＩＯ数はＫである。各層のスイッチ回路２０６は、グループ内でいずれかがＯＮとなっていれば良く、ＩＯチャネル２０７の信号をコア回路に接続することができる。

また、チップ積層数が最大値Ｎに満たない場合は、貫通ビアによる垂直接続とインターポーザによる水平接続が併用される。例えば、積層予定数がＮ／２の場合、各列の貫通ビア接続用パッド２０１を貫通ビアで接続した上で、さらに隣接する２つのＩＯチャネル２０７をインターポーザ上で水平接続する。各チップの１チャネル分のＥＳＤ保護回路の耐力は、従来回路と比べて１／Ｎであるが、各列のＩＯチャネル２０７が垂直方向にＮ／２並列接続され、かつ水平方向に２本並列に接続されるので、積層チップシステムの外側から見たＩＯ回路２０２の能力は、１チャネル当たりＮ／２×２×（１／Ｎ）となり、従来と等倍である。つまり、ＥＳＤ保護回路は、貫通ビア接続を介した垂直方向とインターポーザ上の配線を介した水平方向が併用されてシェアリングされることになる。この場合、利用できるＩＯ数はＮ／２×Ｋである。各層のスイッチ回路２０６は、インターポーザで水平接続されているいずれかがＯＮとなり、かつ層間ですべて異なっている。これにより、グループ内のＩＯチャネル２０７を異なる層に割り振ることが可能となる。

以上の方法により、チップ積層数に応じて、ＩＯ能力を減少させることなく、かつ利用しないＩＯ回路２０２を生じることなく、ＩＯ数のみを変化させて積層チップシステムを構成することができるため、積層スケーラビリティを実現できる。

上記の説明は、ＩＯ回路２０２がＥＳＤ保護回路のみの場合を説明したが、同様の接続方法を入力バッファ回路にも適用できる。入力バッファ回路を適用する場合は、ＥＳＤ保護回路とスイッチ回路の間に入力バッファ回路が挿入される。

上記の説明は、ＩＯ回路２０２と明示的なスイッチ回路２０６で構成した場合を示したが、実際には、このスイッチ回路がチップ内部のコア回路、例えばＦＰＧＡなどに代表されるプログラマブルロジックデバイスのように再構成可能な回路に含まれている場合もある。

また、ＩＯ回路が出力バッファ回路（出力ドライバ回路）を含む場合は、スイッチ回路とＥＳＤ保護回路の間に出力バッファ回路を挿入する。ただし、出力バッファ回路は積層チップから出る外部配線を駆動する能力が要求されるので、ＥＳＤ保護回路と同様にチップ間でのシェアリングを行う。各出力バッファ回路を層間で同時に駆動するため、ＩＯパッドの貫通ビア接続だけでなく、出力バッファ回路の入力端子も貫通ビアで接続して複数の出力バッファ回路をタンデムに駆動させる。

以上説明した本発明の実施形態の概要に基づいた、各実施形態を以下において具体的に説明する。以下に説明する実施形態は本発明を用いた一例であり、本発明は以下の実施形態により限定されるものではない。

＜第１の実施形態＞
本発明の第１の実施形態を、図３〜図６を用いて以下に説明する。本実施形態では、ＩＯ端子にデジタル信号入力の機能を割り当て、ＩＯ回路がＥＳＤ保護回路と入力バッファ回路で構成される場合を示す。特に、本実施形態は、ＩＯ回路が入力バッファ回路を含む例である。

図３に、１チップ当たりのＩＯ回路を示す。本実施形態では、最大積層予定数（Ｎ）を４、１チップ当たりのＩＯグループ（Ｋ）を２とした場合を説明する。４個のＩＯチャネルを１つのグループとして構成する。１つのＩＯチャネルは、ＩＯ端子としてのＩＯ用の貫通ビア接続用パッド３０１、ＥＳＤ保護回路３０２、入力バッファ回路３０４、およびスイッチ回路３０６で構成される。各ＩＯチャネルは、スイッチ回路３０６を介して１グループ４チャネルで１つに接続され、チップ内部のコア回路に接続される。スイッチ回路３０６の構成には、一般的なアナログスイッチ回路を使用しても良いし、入力バッファ回路３０４をトライステートバッファ回路で構成して、入力バッファ回路自体にスイッチ機能を持たせても良い。

次に、図４〜図６に基づいて、チップ間の接続例を説明する。なお、図４〜図６においては、チップ間の接続を分かり易くするために、回路チップ内の貫通ビアを露出した状態で図示し、チップ間接続用の半田バンプ、チップとインターポーザ間を接続する半田バンプは省略している。また、回路チップの部分は、説明の簡略化のため、ＩＯ用の貫通ビア接続用パッド３０１とスイッチ回路３０６の部分を図示し、入力バッファ回路３０４は省略している。

図４に、１層でチップを積層、すなわち１チップで使用する場合の構成例を示す。この構成例では、インターポーザ４１０上に回路チップ４００（４００_１）を実装し、インターポーザ４１０側でＩＯ用の接続用パッド４１１を１グループで４チャネルすべて並列配線（１チャネル目の接続用パッド４１１と２チャネル目の接続用パッド４１１と３チャネル目の接続用パッド４１１と４チャネル目の接続用パッド４１１とを導体の配線で接続）する。回路チップ４００_１上のスイッチ回路３０６はすべてＯＮとなる。インターポーザ４１０の外側から見たＩＯチャネル数は１チップのグループ数である２となる。同様に、外側から見たＥＳＤ保護回路の負荷は、１チップ当たり従来の１／４であるものの、全体では４回路並列接続されているため、従来と等倍となる。各入力信号は、４チャネルごとにＩＯ回路を並列に通り、スイッチ回路３０６を介してチップ内部回路に接続される。

図５に、２層でチップを積層した場合の構成例を示す。この構成例では、インターポーザ５１０上に２つの回路チップ４００_１および４００_２を積層し、貫通ビアで各回路チップのＩＯ用の貫通ビア接続用パッド３０１を接続した上で、インターポーザ５１０側でＩＯ用の接続用パッド５１１を１グループで２チャネルごとに並列配線（１チャネル目の接続用パッド５１１と２チャネル目の接続用パッド５１１とを導体の配線で接続し、３チャネル目の接続用パッド５１１と４チャネル目の接続用パッド５１１とを導体の配線で接続）する。１グループ当たりのＩＯチャネル数は２となり、インターポーザ５１０の外側から見たＩＯチャネル数は４となる。同様に、外側から見たＥＳＤ保護回路の負荷は、１チップ当たり従来の１／４であるものの、全体では垂直に２回路、さらに水平に２組並列接続されているため、従来と等倍となる。各入力信号は、グループごとにＩＯ回路を並列に通り、スイッチ回路３０６を介してチップ内部回路に接続される。各スイッチ回路３０６は、１層目の回路チップ４００_１における各グループの３，４チャネル目がＯＮ、２層目の回路チップ４００_２における各グループの１，２チャネル目がＯＮとなる。

図６に、最大積層数である４層でチップを積層した場合の構成例を示す。この構成例では、インターポーザ６１０上に４つの回路チップ４００_１、４００_２、４００_３および４００_４を積層し、貫通ビアで各回路チップのＩＯ用の貫通ビア接続用パッド３０１を接続する。インターポーザ６１０側ではＩＯ用の接続用パッド６１１同士の接続はしない。１グループ当たりのＩＯチャネル数は４となり、インターポーザ６１０の外側から見たＩＯチャネル数は８となる。同様に、外側から見たＥＳＤ保護回路の負荷は、１チップ当たり従来の１／４であるものの、全体では垂直に４回路に並列接続されているため、従来と等倍となる。各入力信号は、各列ごとにＩＯ回路を通り、スイッチ回路３０６を介してチップ内部回路に接続される。各スイッチ回路３０６は、ＯＮになる部分がすべて異なる（１層目の回路チップ４００_１は各グループの４チャネル目がＯＮ、２層目の回路チップ４００_２は各グループの３チャネル目がＯＮ、３層目の回路チップ４００_３は各グループの２チャネル目がＯＮ、４層目の回路チップ４００_４は各グループの１チャネル目がＯＮ）ため、各層へデジタル信号の入力を割り振ることができる。

以上説明したように、本実施形態の構成（ＩＯ回路がＥＳＤ保護回路３０２と入力バッファ回路３０４で構成）を用いることにより、チップ当たりのＩＯ回路（ＥＳＤ保護回路３０２）の面積縮減、積層スケーラビリティ、つまり積層するごとにＥＳＤ保護回路３０２の負荷を一定に維持したまま、ＩＯチャネルの増加を実現することができる。すなわち、各チップのＩＯ回路の大きさを、そのＩＯ回路を構成するＥＳＤ保護回路３０２のＥＳＤ耐性能力を維持した上で、従来のサイズから積層数で割った値に縮小することができる。また、積層数を増加させるにつれて、システムのＩＯ数をスケーラブルに増加させることができる。

＜第２の実施形態＞
本発明の第２の実施形態を、図７〜図８を用いて以下に説明する。本実施形態では、ＩＯ端子にデジタル信号出力の機能を割り当て、ＩＯ回路がＥＳＤ保護回路と出力バッファ回路（出力ドライバ回路）で構成される場合を示す。特に、本実施形態は、ＩＯ回路が出力ドライバ回路を含み、出力ドライバ回路の信号入力端子（タンデム駆動用の貫通ビア接続用パッド７０８）も貫通ビアを受ける構造とし、この信号入力端子は貫通ビアにて別層のチップの同一位置にある出力ドライバ回路の信号入力端子と接続される例である。

図７に、１チップ当たりのＩＯ回路を示す。本実施形態では、前記第１の実施形態と同様に、最大積層予定数（Ｎ）を４、１チップ当たりのＩＯグループ（Ｋ）を２とした場合を説明する。４個のＩＯチャネルを１つのグループとして構成する。１つのＩＯチャネルは、ＩＯ端子としてのＩＯ用の貫通ビア接続用パッド７０１、ＥＳＤ保護回路７０２、出力バッファ回路７０３、もう一つのタンデム駆動用の貫通ビア接続用パッド７０８、およびスイッチ回路７０６で構成される。各ＩＯチャネルは、スイッチ回路７０６を介して１グループ４チャネルで１つに接続され、チップ内部のコア回路に接続される。スイッチ回路７０６の構成には、一般的なアナログスイッチ回路を使用しても良いし、出力バッファ回路７０３をトライステートバッファ回路で構成して、出力バッファ回路自体にスイッチ機能を持たせても良い。

前記第１の実施形態と比較して、貫通ビア接続用パッド７０８が追加されているのは、並列接続したＩＯ回路、この場合は出力バッファ回路７０３をタンデム駆動するためである。すなわち、複数個（Ｍ個）の出力バッファ回路７０３の入力端子と出力端子をそれぞれ貫通ビア接続用パッド７０８および７０１で接続し、同じデジタル信号を入力した上で、出力のドライブ能力を接続した個数と等しいＭ倍にする。この方法により、１チップ当たりの出力バッファ回路７０３のドライブ能力が従来の１／Ｎとしても、システム全体では、Ｍ／Ｎ倍となる。前記第１の実施形態のＥＳＤ保護回路の並列接続で説明したように、最大積層数Ｎに対して、貫通ビアによる垂直接続とインターポーザ上の配線による並列接続により、従来と等倍とすることが可能である。

本実施形態も、前記第１の実施形態と同様に、チップ積層数に応じて、インターポーザ上の配線、各チップ上のスイッチ回路７０６の制御により、積層スケーラビリティを実現することができる。その方法は、前記第１の実施形態（図４〜図６）と同様なので説明を省略する。

図８に、チップ積層数が２である場合の出力バッファ回路７０３のタンデム駆動を実現する構成を示す。なお、図８においても、図４〜図６と同様に、チップ間の接続を分かり易くするために、回路チップ内の貫通ビアを露出した状態で図示し、チップ間接続用の半田バンプ、チップとインターポーザ間を接続する半田バンプは省略している。

この構成例では、インターポーザ８１０上に２つの回路チップ８００_１および８００_２を積層し、貫通ビアで各回路チップのＩＯ用の貫通ビア接続用パッド７０１を接続した上で、各出力バッファ回路７０３の入力を別の貫通ビアでタンデム駆動用の貫通ビア接続用パッド７０８を接続する。図８では、下から数えて１層目の回路チップ８００_１のコア回路からの信号をチップ外部に出力する例を示す。１層目の回路チップ８００_１のコア回路からの信号は、タンデム駆動用の貫通ビア接続用パッド７０８_１と７０８_２との間の貫通ビアを介して、１層目の出力バッファ回路７０３_１だけでなく、２層目の出力バッファ回路７０３_２にも入力されるため、２つの出力バッファ回路７０３_１および７０３_２を同時に駆動することができる。各出力バッファ回路７０３の出力は、ＩＯ用の貫通ビア接続用パッド７０１_２と７０１_１との間の貫通ビアを介してまとめられ、インターポーザ８１０を介して出力される。

以上説明したように、本実施形態の構成（ＩＯ回路がＥＳＤ保護回路７０２と出力バッファ回路７０３で構成）を用いることにより、各チップのＩＯ回路の大きさを、そのＩＯ回路を構成する出力バッファ回路７０３のドライブ能力や、ＥＳＤ保護回路７０２のＥＳＤ耐性能力を維持した上で、従来のサイズから積層数で割った値に縮小することができる。また、積層数を増加させるにつれて、システムのＩＯ数をスケーラブルに増加させることができる。

＜第３の実施形態＞
本発明の第３の実施形態を、図９〜図１０を用いて以下に説明する。本実施形態では、ＩＯ端子にデジタル信号入出力の機能を割り当て、ＩＯ回路がＥＳＤ保護回路と入出力バッファ回路で構成される場合を示す。特に、本実施形態は、ＩＯ回路が入力バッファ回路と出力ドライバ回路とを含む入出力バッファ回路を含み、出力ドライバ回路の信号入力端子（タンデム駆動用の貫通ビア接続用パッド９０８）も貫通ビアを受ける構造とし、この信号入力端子は貫通ビアにて別層のチップの同一位置にある出力ドライバ回路の信号入力端子と接続され、入力バッファ回路と出力ドライバ回路のいずれかをアクティブとする方向選択端子（入出力バッファ回路方向選択用の貫通ビア接続用パッド９０９）も貫通ビアを受ける構造とし、この方向選択端子は貫通ビアにて別層のチップの同一位置にある方向選択端子と接続される例である。

図９に、説明の簡略化のため、１チャネル分のＩＯ回路を示す。１つのＩＯチャネルは、ＩＯ端子としてのＩＯ用の貫通ビア接続用パッド９０１、ＥＳＤ保護回路９０２、入出力バッファ回路９０３、もう二つのタンデム駆動用の貫通ビア接続用パッド９０８および入出力バッファ回路方向選択用の貫通ビア接続用パッド９０９で構成される。前記第１の実施形態と比較して、貫通ビア接続用パッド９０８が追加されているのは、前記第２の実施形態で説明したように並列接続したＩＯ回路、この場合は入出力バッファ回路９０３をタンデム駆動するためである。さらに、この入出力バッファ回路９０３の方向、すなわち入力または出力の選択を制御するための貫通ビア接続用パッド９０９が追加される。この貫通ビア接続用パッド９０９の追加は、タンデム駆動する入出力バッファ回路９０３の機能を一致させるためである。

図１０に、１チップ当たりの制御回路を含むＩＯ回路を示す。この制御回路を含むＩＯ回路は、最大積層予定数（Ｎ）を４、１チップ当たりのＩＯグループ（Ｋ）を１とした場合を説明する。この場合は、４個のＩＯチャネルを１つのグループとして構成する。１つのＩＯグループは、図９で示した、ＩＯ端子としてのＩＯ用の貫通ビア接続用パッド９０１（９０１_１〜９０１_４）、ＥＳＤ保護回路９０２（９０２_１〜９０２_４）、入出力バッファ回路９０３（９０３_１〜９０３_４）、入出力バッファ回路９０３をタンデム駆動する貫通ビア接続用パッド９０８（９０８_１〜９０８_４）、入出力バッファ回路９０３の方向を決定する貫通ビア接続用パッド９０９（９０９_１〜９０９_４）と、スイッチ回路１００６（１００６_１〜１００６_４）、ＩＯ回路方向選択レジスタ１０３１、およびスイッチ回路制御レジスタ１０３２で構成される。１つの各ＩＯチャネルはスイッチ回路１００６を介して１グループ４チャネルで１つに接続され、チップ内部に接続される。スイッチ回路１００６の構成には、一般的なアナログスイッチ回路を使用しても良いし、入出力バッファ回路９０３にスイッチ機能を持たせても良い。図１０では、ＩＯ用の貫通ビア接続用パッド９０１からの入力信号の経路、およびチップ内部回路からの出力信号の経路を太線で記した。

スイッチ回路制御レジスタ１０３２は、各スイッチ回路１００６_１〜１００６_４を独立にＯＮ／ＯＦＦする。前記第１の実施形態で説明したように、各スイッチ回路１００６を制御して積層数に応じたＩＯ用の貫通ビア接続用パッド９０１と各層の内部回路の関連付けを行う。ＩＯ回路方向選択レジスタ１０３１は、各入出力バッファ回路９０３の方向（入力バッファ回路もしくは出力バッファ回路）を独立に決定する。各層内でタンデム駆動する複数の入出力バッファ回路９０３は、その方向をすべての回路にて一致させるため、このＩＯ回路方向選択レジスタ１０３１にも対応した制御内容が書き込まれる。また、層をまたがって入出力バッファ回路９０３をタンデム駆動する場合は、各層でのＩＯ回路方向選択レジスタ１０３１の制御内容を一致させるか、貫通ビア接続用パッド９０９を経由して各層に方向を決定する信号を供給する。

以上説明したように、本実施形態の構成（ＩＯ回路がＥＳＤ保護回路９０２と入出力バッファ回路９０３で構成）を用いることにより、各チップのＩＯ回路の大きさを、そのＩＯ回路を構成する入出力バッファ回路９０３のドライブ能力や、ＥＳＤ保護回路９０２のＥＳＤ耐性能力を維持した上で、従来のサイズから積層数で割った値に縮小することができる。また、積層数を増加させるにつれて、システムのＩＯ数をスケーラブルに増加させることができる。

なお、本実施形態のように、ＩＯ回路が入出力バッファ回路を含む場合には、入力バッファ回路と出力ドライバ回路とを分離してＩＯ回路を構成することも可能であり、この場合にも同様の効果が期待できる。

＜第４の実施形態＞
本発明の第４の実施形態を、図１１を用いて以下に説明する。本実施形態では、前記第３の実施形態と同様に、ＩＯ端子にデジタル信号入出力の機能を割り当て、ＩＯ回路がＥＳＤ保護回路と入出力バッファ回路で構成される場合を示す。

本実施形態が前記第３の実施形態と異なる点は、スイッチ回路の代わりに再構成可能回路（ＦＰＧＡ回路１１４０）をコア回路に含み、この再構成可能回路においては、貫通ビアを受ける構造の複数の接続端子（ＦＰＧＡ３次元化用の貫通ビア接続用パッド１１５１）を有し、この接続端子は貫通ビアにて別層のチップの再構成可能回路と同一位置にある接続端子と接続される点である。さらに、本実施形態は、ＩＯ回路が入力バッファ回路と出力ドライバ回路とを含む入出力バッファ回路を含み、再構成可能回路が、出力ドライバ回路の信号入力端子を別層のチップの同一位置にある出力ドライバ回路の信号入力端子と接続する回路と、入力バッファ回路と出力ドライバ回路のいずれかをアクティブとする方向選択端子を別層のチップの同一位置にある方向選択端子と接続する回路とを含む例である。

図１１に、ＩＯ回路の構成を示す。ＩＯ回路は、前記第３の実施形態と異なり、ＩＯ用の貫通ビア接続用パッド１１０１（１１０１_１〜１１０１_４）、ＥＳＤ保護回路１１０２（１１０２_１〜１１０２_４）、入出力バッファ回路１１０３（１１０３_１〜１１０３_４）、およびＦＰＧＡ３次元化用の貫通ビア接続用パッド１１５１（１１５１_１〜１１５１_Ｋ）を有するＦＧＰＡ回路１１４０で構成される。前記第１〜第３の実施形態と異なり、入出力バッファ回路１１０３に繋がるスイッチ回路の代わりにＦＰＧＡ回路１１４０をコア回路に設け、入出力バッファ回路１１０３からＦＰＧＡ回路１１４０へ、また、ＦＰＧＡ回路１１４０から入出力バッファ回路１１０３へ直接入力される。

ＦＰＧＡ回路１１４０は、積層時にＦＰＧＡ３次元化用の貫通ビア接続用パッド１１５１が各層で接続されて３次元構成をとる。タンデム駆動する入出力バッファ回路１１０３の層間での入力信号の共有は、この貫通ビア接続用パッド１１５１が接続されたＦＰＧＡ回路１１４０の内部で行われるため、入出力バッファ回路１１０３の入力側に直接接続される貫通ビア接続用パッドは存在しない。また、スイッチ回路も存在しない。各層のＦＰＧＡ回路１１４０が貫通ビアを通して協調し、各層のＦＰＧＡ回路１１４０から出力される信号を入出力バッファ回路１１０３に直接入力する。タンデム駆動する層間の入出力バッファ回路１１０３には、互いに一致した真理値の信号が入力され、互いに一致した方向で入出力バッファ回路１１０３が制御される。

以上説明したように、本実施形態の構成（ＩＯ回路がＥＳＤ保護回路１１０２と入出力バッファ回路１１０３で構成、スイッチ回路の代わりにＦＰＧＡ回路１１４０を有する構成）を用いることにより、各チップのＩＯ回路の大きさを、そのＩＯ回路を構成する入出力バッファ回路１１０３のドライブ能力や、ＥＳＤ保護回路１１０２のＥＳＤ耐性能力を維持した上で、従来のサイズから積層数で割った値に縮小することができる。また、積層数を増加させるにつれて、システムのＩＯ数をスケーラブルに増加させることができる。

なお、本実施形態では、３次元構造のＦＰＧＡ回路１１４０で入出力バッファ回路１１０３を制御する場合を示したが、前記第１の実施形態と同様にＩＯ回路を構成する入力バッファ回路を制御する場合や、前記第２の実施形態と同様にＩＯ回路を構成する出力バッファ回路を制御する場合、さらに入力バッファ回路と出力ドライバ回路とを分離して両回路を制御する場合にも適用可能である。

さらに、本実施形態は、ＦＰＧＡ回路以外にも、貫通ビアで各層間で複数接続されたマイクロプロセッサ、メモリ、または簡単な順序回路に適用しても良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、マイクロプロセッサやメモリが集積されたチップを積層した半導体装置に関し、特に、複数の同一デザインのチップを積層したホモ積層の積層チップシステムにおけるチップ間の接続技術に利用可能である。

１００：回路チップ、１０１：貫通ビア、１０２：貫通ビア接続用パッド、１０３：チップ間接続用の半田バンプ、１１０：インターポーザ、１１２：インターポーザ実装基板間接続用の半田バンプ、
２０１：ＩＯ用の貫通ビア接続用パッド、２０２：ＩＯ回路、２０６：スイッチ回路、２０７：ＩＯチャネル、
３０１：ＩＯ用の貫通ビア接続用パッド、３０２：ＥＳＤ保護回路、３０４：入力バッファ回路、３０６：スイッチ回路、
４００：回路チップ、４１０：インターポーザ、４１１：ＩＯ用の接続用パッド、
５１０：インターポーザ、５１１：ＩＯ用の接続用パッド、
６１０：インターポーザ、６１１：ＩＯ用の接続用パッド、
７０１：ＩＯ用の貫通ビア接続用パッド、７０２：ＥＳＤ保護回路、７０３：出力バッファ回路、７０６：スイッチ回路、７０８：タンデム駆動用の貫通ビア接続用パッド、
８００：回路チップ、８１０：インターポーザ、
９０１：ＩＯ用の貫通ビア接続用パッド、９０２：ＥＳＤ保護回路、９０３：入出力バッファ回路、９０８：タンデム駆動用の貫通ビア接続用パッド、９０９：入出力バッファ回路方向選択用の貫通ビア接続用パッド、
１００６：スイッチ回路、１０３１：ＩＯ回路方向選択レジスタ、１０３２：スイッチ回路制御レジスタ、
１１０１：ＩＯ用の貫通ビア接続用パッド、１１０２：ＥＳＤ保護回路、１１０３：入出力バッファ回路、１１４０：ＦＰＧＡ回路、１１５１：ＦＰＧＡ３次元化用の貫通ビア接続用パッド、
１２０１：ＩＯパッド、１２０２：ＥＳＤ保護回路、１２０３：出力ドライバ回路、１２０４：入力バッファ回路、１２０５：コア回路。

Claims (5)

1. 複数の同一デザインのチップを積層し、前記複数のチップを貫通ビアで電気的に接続してインターポーザ上に設置した半導体装置であって、
   前記各チップは、複数のＩＯ端子と複数のＩＯ回路と再構成可能回路を含むコア回路とを有し、前記各ＩＯ端子と前記各ＩＯ回路の一端を接続し、前記各ＩＯ回路の他端を前記再構成可能回路の一端に接続してＩＯチャネルを構成し、前記ＩＯチャネルを１個以上持ち、
   前記各ＩＯ端子は、貫通ビアを受ける構造とし、前記各ＩＯ端子は前記貫通ビアにて別層のチップの同一位置のＩＯ端子と接続され、
   前記再構成可能回路においては、積層されたチップが前記インターポーザ上に設置された際に、前記再構成可能回路も貫通ビアを受ける構造の複数の接続端子を有し、前記接続端子は前記貫通ビアにて別層のチップの再構成可能回路と同一位置にある接続端子と接続されている、ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記各ＩＯ回路は、静電破壊防止用ダイオードを含み、
   前記静電破壊防止用ダイオードのチャネル幅は、チップ製造仕様で推奨される値から、この値を最大積層予定数で割った値までの間に設定される、ことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記各ＩＯ回路は、さらに入力バッファ回路を含む、ことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記各ＩＯ回路は、さらに出力ドライバ回路を含み、
   前記出力ドライバ回路を構成するＦＥＴのチャネル幅は、チップ製造仕様で推奨される値もしくは実装基板上の配線を駆動するに足る幅のいずれかの値から、この値を前記最大積層予定数で割った値までの間に設定され、
   前記再構成可能回路は、前記出力ドライバ回路の信号入力端子を、別層のチップの同一位置にある出力ドライバ回路の信号入力端子と接続する回路を含む、ことを特徴とする半導体装置。
5. 請求項２記載の半導体装置において、
   前記各ＩＯ回路は、さらに入力バッファ回路と出力ドライバ回路とを含み、
   前記出力ドライバ回路を構成するＦＥＴのチャネル幅は、チップ製造仕様で推奨される値もしくは実装基板上の配線を駆動するに足る幅のいずれかの値から、この値を前記最大積層予定数で割った値までの間に設定され、
   前記再構成可能回路は、
   前記出力ドライバ回路の信号入力端子を、別層のチップの同一位置にある出力ドライバ回路の信号入力端子と接続する回路と、
   前記入力バッファ回路と前記出力ドライバ回路のいずれかをアクティブとする方向選択端子を、別層のチップの同一位置にある方向選択端子と接続する回路とを含む、ことを特徴とする半導体装置。

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