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JP2018526876A - セキュア・スイッチ・アセンブリ - Google Patents

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JP2018526876A JP2018502423A JP2018502423A JP2018526876A JP 2018526876 A JP2018526876 A JP 2018526876A JP 2018502423 A JP2018502423 A JP 2018502423A JP 2018502423 A JP2018502423 A JP 2018502423A JP 2018526876 A JP2018526876 A JP 2018526876A
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Abstract

セキュア・スイッチ・アセンブリが提供され、本アセンブリは、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部と、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入スイッチ要素出力部と、入力部とスイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)とを含む。FPGAは、入力部に面する第1の側とスイッチ要素出力部に面する第2の側とを有し、かつ、ゲート・アレイを含む。ゲート・アレイは、第1の側から第2の側へ延びる複数の物理相互接続部を完全に分離して生成するようにプログラムすることが可能であり、ゲート・アレイにより、第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になり、及び、第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になる。

Description

本発明は、スイッチ・アセンブリに関連し、特に、軍用機に使用するセキュア・スイッチ・アセンブリに関連する。
商標の運用では、イーサーネット・ファブリックは、ファブリックのマッピングを変更するためにイーサーネット・スイッチの設定レジスタを再構成することによって変更される。しかしながら、軍用アプリケーションはより厳しい条件を有し、受託業者は、或るチャネルのデータが他のチャネルで検出できないように物理的な分離(physical separation)を示すように要求される。この分離は、設計を確認するために実証されなければならない。
本発明の一実施形態によれば、セキュア・スイッチ・アセンブリが提供され、本アセンブリは、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部と、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入スイッチ要素出力部と、入力部とスイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)とを含む。FPGAは、入力部に面する第1の側とスイッチ要素出力部に面する第2の側とを有し、かつ、ゲート・アレイを含む。ゲート・アレイは、第1の側から第2の側へ延びる複数の物理相互接続部を完全に分離して生成するようにプログラムすることが可能であり、ゲート・アレイにより、第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になり、及び、第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になる。
本発明の別の実施形態によれば、セキュア・スイッチ・アセンブリが提供され、本アセンブリは、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部をそれぞれが有する複数のコンピューティング・デバイスと、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられるスイッチ要素出力部をそれぞれが有する複数のスイッチ要素と、入力部とスイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)とを含む。FPGAは、入力部に面する第1の側とスイッチ要素出力部に面する第2の側とを有し、かつ、第1の側から第2の側へ延びる複数の物理相互接続部を完全に分離して生成するようにプログラムすることが可能であるゲート・アレイを有し、ゲート・アレイにより、第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスとスイッチ要素との通信を可能にするように接続可能になり、第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスとスイッチ要素との通信を可能にするように接続可能になる。
本発明の別の実施形態によれば、セキュア・スイッチ・アセンブリが提供され、本アセンブリは、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部をそれぞれが有する第1及び第2コンピューティング・デバイスと、少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられるスイッチ要素出力部をそれぞれが有する第1及び第2スイッチ要素と、入力部とスイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)とを含む。FPGAは、入力部に面する第1の側とスイッチ要素出力部に面する第2の側とを有し、かつ、第1の側から第2の側へ延びる複数の物理相互接続部を完全に分離して生成するようにプログラムすることが可能であるゲート・アレイを有し、ゲート・アレイにより、第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスと第1スイッチ要素との通信を可能にするように接続可能になり、及び、第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスと第2スイッチ要素との通信を可能にするように接続可能になる。
追加的な特徴及び利点は本発明の技術により実現される。本発明の他の実施形態及び側面は、本願で詳細に説明され、保護が請求される発明の一部分と考えられる。利点及び特徴とともに本発明の更なる理解のために、明細書及び図面が参照される。
本発明としての対象事項は明細書とともに添付されている特許請求の範囲に具体的に記載され且つ明確に保護が求められている。本発明の上記及び他の特徴及び利点は、添付図面に関連して為される以下の詳細な説明から明らかである。
簡易なセキュア・スイッチ・ハードウェア構成の概略図。
実施形態による図1の簡易なセキュア・スイッチ・ハードウェア構成のマルチ・ドメイン実現例の概略図。
代替的な実施形態による図1の簡易なセキュア・スイッチ・ハードウェア構成のマルチ・ドメイン実現例の概略図。
実施形態によるフィールド・プログラマブル・ゲート・アレイ(FPGA)のレイアウトの平面図。
実施形態による制御要素のオペレーションをフローチャートで示す図。
少なくとも図3の実現例に関し、図4のFPGA上で交差する物理的な相互接続の概略図。
以下に説明されるように、シンプル・セキュア・スイッチ・アセンブリ(a simple secure switch assembly)は、簡易かつ検証可能なデザインで、非機密データから分類される機密データを、個々のチャネル(例えば、イーサーネット・チャネル)に物理的に分離する仕組みとして提供される。このデザインは、ユーザーにより望まれるように、動作中にチャネル・ファブリックをマッピングし直すことを許容する。必ずしも全ての場合ではない或る場合において、シンプル・セキュア・スイッチは、民生品の(commercial off-the-shelf (COTS))イーサーネット・スイッチを利用して、分離に関してスイッチ設計を検証しなければならないことを回避し、フィールド・プログラマブル・ゲート・アレイ(FPGA)を利用して、変化する分類のイーサーネット・レーン(Ethernet lanes)を物理的に分離する。このデザインは、政府の検証プロセスを可能な限り合理化(又はストリームライン化)し、データが分類境界を越えないことを保証する。これは、スイッチ・ファブリックが切り替えられることを許容する一方、動作中に、任務の段階に応じて変えられることが可能なアーキテクチャを可能にする。
図1を参照すると、セキュア・スイッチ・アセンブリ10が提供されており、それは、複数のコンピューティング・デバイス(例えば、第1コンピューティング・デバイス11、第2コンピューティング・デバイス12、第3コンピューティング・デバイス13、及び第4コンピューティング・デバイス14)と、バックプレーン要素15と、スイッチ・カード16とを含む。複数のコンピューティング・デバイスはバックプレーン要素15によりスイッチ・カード16に接続され、それにより、複数のコンピューティング・デバイスは、互いに、及び、バックプレーン要素15によりスイッチ・カード16に配置されるスイッチと通信する。
実施形態では、図2に示されるように、第1及び第2コンピューティング・デバイス11及び12はそれぞれ入力部110及び120を有し、入力部110及び120はそれぞれ第1ドメイン又は第1セキュリティ・レベルに関連付けられている。一方、第3及び第4コンピューティング・デバイス13及び14はそれぞれ入力部130及び140を有し、入力部130及び140はそれぞれ第2ドメイン又は第2セキュリティ・レベルに関連付けられている。と同時に、スイッチ・カード16はフィールド・プログラマブル・ゲート・アレイ(FPGA)要素30と複数のスイッチ要素(例えば、第1スイッチ要素21、第2スイッチ要素22、第3スイッチ要素23及び第4スイッチ要素24)とを含んでいても良い。第1及び第2スイッチ要素21及び22はそれぞれスイッチ要素出力部210及び220を有し、スイッチ要素出力部210及び220はそれぞれ第1ドメイン又は第1セキュリティ・レベルに関連付けられる一方、第3及び第4スイッチ要素23及び24はそれぞれスイッチ要素出力部230及び240を有し、スイッチ要素出力部230及び240はそれぞれ第2ドメイン又は第2セキュリティ・レベルに関連付けられる。
図2の実施形態において、複数のスイッチ要素は民生品の(COTS)イーサーネット・スイッチとして提供されても良いが、それに限定されない。より一般的には、複数のスイッチ要素は、シリアル無線入出力(Serial Rapid Input Output：SRIO)スイッチ、PCIe要素又はイーサーネット・スイッチのような高速スイッチ・インターフェースとして提供されて良い。入力部110，120，130，140は複数のコンピューティング・デバイスに対してローカルなものであっても良いし或いはバックプレーン要素16に応じて規定されていても良い。スイッチ要素出力部210，220，230，240はスイッチ・カード16において特徴付けられていても良い。FPGA要素30は、入力部110，120，130，140と、スイッチ要素出力部210，220，230，240との間で動作可能に介在している。FPGA要素30は、入力部110，120，130，140に面するように配置される第1の側301と、スイッチ要素出力部210，220，230，240に面するように配置される第2の側302とを有する。第1の側301において、FPGA要素30は複数のモジュラー入力インターフェース303を含み、複数のモジュラー入力インターフェース303は入力部110，120，130，140のうちの何れかに接続され得る。同様に、第2の側302において、FPGA要素30は複数のモジュラー出力インターフェース304を含み、複数のモジュラー出力インターフェース304はスイッチ要素出力部210，220，230，240のうちの何れかに接続され得る。
本願で説明されるように、第1及び第2コンピューティング・デバイス11及び12は、パイロット/乗組員の環境設定、日時設定などのような低レベルのセキュリティ・クリアランス条件(low-level security clearance requirements)の影響下にある演算負荷を監視又は処理する航空機コンピューティング・デバイスとして提供されても良い。同様な方法で、第1及び第2スイッチ要素21及び22は、互いに又は第1，第2コンピューティング・デバイス11，12に関連するデータの通信を処理する。即ち、第1及び第2スイッチ要素21及び22は、低レベルのセキュリティ・クリアランス条件のみの影響下にあるデータを送受信する。これに対して、第3及び第4コンピューティング・デバイス13及び14は、パイロット/乗組員の身元、ミッション計画、兵器制御などのような高レベルのセキュリティ・クリアランス条件の影響下にある演算負荷を監視又は処理する航空機コンピューティング・デバイスとして提供されても良い。同様な方法で、第3及び第4スイッチ要素23及び24は、互いに及び第3，第4コンピューティング・デバイス13，14に関連するデータの通信を処理する。即ち、第3及び第4スイッチ要素23及び24は、高レベルのセキュリティ・クリアランス条件のみの影響下にあるデータを送受信する。
FPGA要素30は、完全に個別的な物理相互接続部32を形成するようにプログラムすることが可能なゲート・アレイ31を含む。これらの物理相互接続部32は、第1の側301におけるモジュラー入力インターフェース303のうちの任意の何れかから、第2の側302におけるモジュラー出力インターフェース304のうちの任意の何れかへ延びる。
形成される物理相互接続部32、及び、第1コンピューティング・デバイス11の入力部110の各々、第2コンピューティング・デバイス12の入力部120の各々、第1スイッチ要素21のスイッチ要素出力部210の各々、第2スイッチ要素22のスイッチ要素出力部220の各々のような第1ドメイン又は第1セキュリティ・レベルに関連付けられるものにより、少なくとも、第1コンピューティング・デバイス11及び第1スイッチ要素21は接続可能であり、第2コンピューティング・デバイス12及び第2スイッチ要素22は接続可能である。
より詳細に言えば、物理相互接続部32は、第1スイッチ要素21のスイッチ要素出力部210に第1コンピューティング・デバイス11の入力部110を接続できるようにする第1物理相互接続部321と、第2スイッチ要素22のスイッチ要素出力部220に第2コンピューティング・デバイス12の入力部120を接続できるようにする第2物理相互接続部322と、第1，第2スイッチ要素21，22のスイッチ要素出力部210，220を互いに接続できるようにする第3物理相互接続部323とを含む。
同様に、形成される物理相互接続部32、及び、第3コンピューティング・デバイス13の入力部130の各々、第4コンピューティング・デバイス14の入力部140の各々、第3スイッチ要素23のスイッチ要素出力部230の各々、第4スイッチ要素24のスイッチ要素出力部240の各々のような第2ドメイン又は第2セキュリティ・レベルに関連付けられるものにより、少なくとも、第3コンピューティング・デバイス13及び第3スイッチ要素23は接続可能であり、第4コンピューティング・デバイス14及び第4スイッチ要素24は接続可能である。
より詳細に言えば、物理相互接続部32は、第3スイッチ要素23のスイッチ要素出力部230に第3コンピューティング・デバイス13の入力部130を接続できるようにする第4物理相互接続部324と、第4スイッチ要素24のスイッチ要素出力部240に第4コンピューティング・デバイス14の入力部140を接続できるようにする第5物理相互接続部325と、第3，第4スイッチ要素23，24のスイッチ要素出力部230，240を互いに接続できるようにする第6物理相互接続部326とを含む。
代替的な実施形態では、図3に示されるように、第1コンピューティング・デバイス11は、第1，第2，第3及び第4ドメイン又はセキュリティ・レベルにそれぞれ関連付けられる入力部110，120，130及び140を有する。同様に、第2，第3及び第4コンピューティング・デバイス12，13及び14は何れも、第1，第2，第3及び第4ドメイン又はセキュリティ・レベルにそれぞれ関連付けられる入力部110，120，130及び140を有する(簡明化のため、第2コンピューティング・デバイス12に関する入力部110，120，130及び140しか図示されていない)。この場合、スイッチ・カード16はFPGA要素30と複数のスイッチ要素(例えば、第1スイッチ要素21、第2スイッチ要素22、第3スイッチ要素23及び第4スイッチ要素24)とを含み、この場合において、第1，第2，第3及び第4スイッチ要素21，22，23及び24は何れも、第1，第2，第3又は第4ドメイン又はセキュリティ・レベルにそれぞれ関連付けられるスイッチ要素出力部210，220，230及び240を有する。
図3の実施形態において、複数のスイッチ要素は民生品の(COTS)イーサーネット・スイッチとして提供されても良いが、それに限定されない。より一般的には、複数のスイッチ要素は、シリアル無線入出力(SRIO)スイッチ、PCIe要素又はイーサーネット・スイッチのような高速スイッチ・インターフェースとして提供されて良い。複数のコンピューティング・デバイスの各々に対する入力部110，120，130，140は複数のコンピューティング・デバイスに対してローカルなものであっても良いし或いはバックプレーン要素16に応じて規定されていても良い。複数のスイッチ要素の各々に対するスイッチ要素出力部210，220，230，240はスイッチ・カード16において特徴付けられていても良い。FPGA要素30は、入力部110，120，130，140と、複数のスイッチ要素の各々に対するスイッチ要素出力部210，220，230，240との間で動作可能に介在している。また、FPGA要素30は、入力部110，120，130，140に面するように配置される第1の側301と、スイッチ要素出力部210，220，230，240に面するように配置される第2の側302とを有する。第1の側301において、FPGA要素30は複数のモジュラー入力インターフェース303を含み、複数のモジュラー入力インターフェース303は複数のコンピューティング・デバイスの各々に対する入力部110，120，130，140のうちの何れかに接続され、第2の側302において、FPGA要素30は複数のモジュラー出力インターフェース304を含み、複数のモジュラー出力インターフェース304は複数のスイッチ要素の各々に対するスイッチ要素出力部210，220，230，240のうちの何れかに接続される。
所定数のドメイン又はセキュリティ・レベルがここで説明されているが、ドメイン又はセキュリティ・レベルの個数は、説明されてきたもの/説明されているものを超えることが可能であることが、理解されるべきである。
本願で説明されるように、第1コンピューティング・デバイス11は、パイロット/乗組員の環境設定、日時設定などのような低レベルのセキュリティ・クリアランス条件の影響下にある演算負荷を監視又は処理する航空機コンピューティング・デバイスとして提供されても良い。同様な方法で、第1スイッチ要素21は、第1コンピューティング・デバイス11に関連するデータの通信を処理する。即ち、第1スイッチ要素21は、低レベル・セキュリティ・クリアランス条件のみの影響下にあるデータを送受信する。第2，第3及び第4コンピューティング・デバイス12，13及び14は、第1コンピューティング・デバイス11のものと比較すると更に厳しい高レベルのセキュリティ・クリアランス条件の影響下にある演算負荷を監視又は処理する航空機コンピューティング・デバイスとして提供されても良い。同様な方法で、第2，第3及び第4スイッチ要素22，23及び24は、第2，第3及び第4コンピューティング・デバイス12，13及び14のうち対応するものに関連するデータの通信を処理する。即ち、第2，第3及び第4スイッチ要素22，23及び24は、更に厳しい高レベルのセキュリティ・クリアランス条件の影響下にあるデータを送受信する。
上述したように、FPGA要素30は、完全に個別的な物理相互接続部32を形成するようにプログラムすることが可能なゲート・アレイ31を含み、物理相互接続部32は、第1の側301におけるモジュラー入力インターフェース303のうちの任意の何れかから、第2の側302におけるモジュラー出力インターフェース304のうちの任意の何れかへ延びる。
形成される物理相互接続部32により、第1ないし第4ドメイン又はセキュリティ・レベルに関連付けられる複数のコンピューティング・デバイス各々の各入力部110，120，130，140により、及び、第1ないし第4ドメイン又はセキュリティ・レベルの何れかに関連付けられる複数のスイッチング要素のうちの各スイッチ要素出力部210，220，230，240により、複数のコンピューティング・デバイスの各々は、各スイッチ要素に接続可能である。
より詳細に言えば、物理相互接続部32は、第2スイッチ要素22のスイッチ要素出力部210に第2コンピューティング・デバイス12の入力部110を接続できるようにする第1物理相互接続部3211222と、第2スイッチ要素22のスイッチ要素出力部220に第2コンピューティング・デバイス12の入力部120を接続できるようにする第2物理相互接続部3221222と、第2スイッチ要素22のスイッチ要素出力部230に第2コンピューティング・デバイス12の入力部130を接続できるようにする第3物理相互接続部3231222と、第2スイッチ要素22のスイッチ要素出力部240に第2コンピューティング・デバイス12の入力部140を接続できるようにする第4物理相互接続部3241222とを含む(他のコンピューティング・デバイス及びスイッチ要素に対する同様な物理相互接続部も同様にルーティングされるが、簡明化のため図示されていない)。
図2及び図3に示されるように、スイッチ・カード16は様々な形態で提供されて良いが、一般に、FPGA要素30が配置される第1部分160と、複数のスイッチ要素が配置される第2部分161とを有する。或る場合には、FPGA要素30の第1の側301は第1部分160のエッジ(端又は辺)と同一平面上にある一方、FPGA要素30の第2の側302は、第1及び第2部分160，161間の境界上に又はその近辺に配置される。これらの場合、FPGA要素30の第1の側301及びモジュラー入力インターフェース303はバックプレーン要素15に隣接して配置され、それにより、入力部110，120，130，140は、バックプレーン要素15に配置される、或いは、スイッチ・カード16又はFPGA要素30から隔たっている。これに対して、スイッチ要素出力210，220，230，240は、スイッチ・カード16の第2部分の少なくとも一部分を横断する。
他の例では、図2又は図3に示されていないが、モジュラー入力インターフェース303及びモジュラー出力インターフェース304は、第1の側301又は第2の側302から離れたスイッチ・カード16の平面に配置されても良い。
図4を参照すると、別の実施形態に従って、スイッチ・カード16は、シングル・ボード・コンピュータ(a single board computer：SBC)シャーシ41上に複数のチャネル入力を含む複数入力シンプル・セキュア・スイッチ(a multiple-input, simple secure switch)40として提供されも良い。そのような場合、複数入力シンプル・セキュア・スイッチ40はその中央領域にFPGA要素30を含み、それにより、シャーシ41の第1端部でグループ状に配置されるモジュラー入力インターフェース303、シャーシの第2端部で列状に配置される複数のスイッチ要素、及び、制御要素42とともに、FPGA要素30は通信を行う。
図4に示されるように、FPGA要素30に隣接してシャーシ41に(即ち、スイッチ・カード16上に)制御要素42が配置されても良い。この配置又は他の任意の配置において、制御要素42はFPGA要素30のプログラミングを制御するように構成され、それにより、セキュア・スイッチ・アセンブリ10の初期化の際に物理相互接続部32が生成されるようにする。即ち、FPGA要素30が図2のスイッチ・カード16に導入される場合に、制御要素42は、図2に示される物理相互接続部32を生成するようにFPGA要素30をプログラムする。これに対して、FPGA要素30が図3のスイッチ・カード16に導入される場合、制御要素42は、図3に示される物理相互接続部32を生成するようにFPGA要素30をプログラムする。
図4及び図5に関する実施形態によれば、制御要素42は、処理ユニット420及び実行可能命令をそこに保存したメモリ・ユニット421として提供されて良い。例えば、オペレータにより実行される場合、複数のコンピューティング・デバイスが、既に導入されているFPGA要素30及び複数のスイッチ要素を有するスイッチ・カード16に結合されると、実行可能な命令は、処理ユニット420に、FPGA要素30を初期化させる(オペレーション501)。この時点において、処理ユニット420は、(もしあれば)何れのドメイン又はセキュリティ・レベルに、複数のコンピューティング・デバイス各々の各入力が関連付けられるかを決定する(オペレーション502)。並列的なオペレーションにおいて、処理ユニット420は、(もしあれば)何れのドメイン又はセキュリティ・レベルに、複数のスイッチ要素各々の各スイッチ要素出力が関連付けられるかを決定する(オペレーション503)。その後、処理ユニット420は、FPGA要素30により必要とされる各々の物理相互接続32に関して正確にルーティングを計画し(オペレーション504)、その計画(又はマッピング)に従って物理相互接続部32を生成することをFPGA要素30に指示する(オペレーション505)。
制御要素42の処理ユニット420によりプログラム可能なFPGA要素30により、上述されたように、物理相互接続部32がFPGA要素30に生成されることが可能であり、それにより、物理相互接続部32により搬送される信号が第1の側303から第2の側304へFPGA要素30の範囲を横断する限り、物理相互接続部32に沿って搬送されるデータ又は情報のタイプへの更なる言及、或いは、何らかのドメイン又はセキュリティ・レベルへの言及は、為されることを要しない。
図2に示される実現例では、コンピューティング・デバイスとスイッチ要素との接続を完成させるために、様々な物理相互接続部32は互いに交差する必要は無い。しかしながら、図3の実現例では、コンピューティング・デバイスとスイッチ要素との接続を完成させるために、そのような交差(cross-overs)が必要になる。このため、FPGA要素30のオペレーション及び物理相互接続部32の生成についての完全な説明はここでは為されない点に留意を要し、そのような事項についての説明は例えば以下の文献に見受けられ、その文献は全体的に本願のリファレンスに組み入れられる：
“Isolation Design Flow for Xilinx 7 Series FPGAs or Zynq-7000 AP SoCs (ISE Tools),” XAPP1086 (v1.3.1), February 5, 2015 document
上記に関し、図6を参照すると、互いに交差する物理相互接続部32がFPGA要素30の構造の中でそのように交差し、それにより、物理相互接続部32は複数の平面で互いに隔てられる。即ち、図6に示されるように、物理相互接続部32は、必須ではないが、概して基本平面P1内にあって良い。しかしながら、物理相互接続部32が互いに交差する場所では、物理相互接続部32のうち少なくとも何れかが第1及び第2水平末端部601，602を有するように提供され、水平末端部は交差する物理相互接続部32から隔てられている。この例では、第1，第2垂直コンポーネント603，604は、第1，第2水平末端部601，602に結合され且つ基本平面P1から遠ざかるように延びる。そして、水平コンポーネント605は、第1，第2垂直コンポーネント603，604の遠方端どうしの間で、ずれた平面P2において延び、それにより、水平コンポーネント605は、交差する物理相互接続部32からずらされる(即ち、上方で支持される)。
本願で使用される用語は，特定の実施形態を説明することのみを目的としており、本発明の限定であるようには意図されていない。本願で使用されるように、「或る」及び「その」(“a”, “an” and “the”)という形式の語は、文脈上明らかに別意でない限り、複数の形式をも包含するように意図される。「有する(comprises)」及び/又は「有している(comprising)」という用語は、本明細書で使用される場合、言及される特徴、整数(integers)、ステップ、オペレーション、要素及び/又はコンポーネントの存在を示すが、1つ以上の他の特徴、整数、ステップ、オペレーション、要素及び/又はコンポーネント及び/又はそのグループの存在又は追加を排除しないことが、更に理解されるであろう。
対応する構造、材料、動作、及び、請求項における全ての手段又はステップの均等物プラス機能要素は、具体的に保護が請求されるものとは別の保護が請求される要素との組み合わせにおいて機能を発揮する任意の構造、材料又は動作を含むように意図されている。本発明の説明は、例示及び説明を意図して為されており、網羅的であることも、本発明を開示される形態に限定することも意図されていない。本発明の範囲及び精神から逸脱することなく、多くの修正及び変形が当業者にとって明らかであろう。本発明の原理及び実際のアプリケーションを最良に説明するため、及び、想定される特定の用途に相応しくいように様々な変形とともに様々な実施形態に関する発明を当業者に理解可能にするために、実施形態は選択され説明されている。
以上、本発明の実施形態が説明されてきたが、現在及び将来の当業者は特許請求の範囲に属する様々な改良及び改善を行って良いことが、理解されるであろう。特許請求の範囲は、説明される本発明に対する適切な保護をもたらすように解釈されるべきである。

Claims (20)

  1. セキュア・スイッチ・アセンブリであって：
    少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部；
    前記少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入スイッチ要素出力部；及び
    前記入力部と前記スイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)；
    を有し、前記FPGAは、前記入力部に面する第1の側と前記スイッチ要素出力部に面する第2の側とを有し、かつ、前記第1の側から第2の側へ延びる完全に分離した複数の物理相互接続部を生成するようにプログラムすることが可能であるゲート・アレイを有し、前記ゲート・アレイにより：
    前記第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になり；及び
    前記第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が接続可能になる、セキュア・スイッチ・アセンブリ。
  2. 前記FPGAの第1の側を前記入力部に接続可能にするバックプレーンを更に有する請求項1に記載のセキュア・スイッチ・アセンブリ。
  3. 前記入力部はシングル・ボード・コンピューティング要素を有する、請求項1に記載のセキュア・スイッチ・アセンブリ。
  4. 前記スイッチ要素出力部が接続することが可能な高速スイッチ・インターフェースを更に有する、請求項1に記載のセキュア・スイッチ・アセンブリ。
  5. 前記FPGA、前記スイッチ要素出力部及び前記高速スイッチ・インターフェースを配置することが可能なカードを更に有する、請求項1に記載のセキュア・スイッチ・アセンブリ。
  6. 前記カードに配置され、かつ、前記FPGAのプログラミングを制御するように構成される制御要素を更に有する請求項5に記載のセキュア・スイッチ・アセンブリ。
  7. 前記物理相互接続部は1つの平面内で互いに隔たっている、請求項1に記載のセキュア・スイッチ・アセンブリ。
  8. 前記物理相互接続部は複数の平面内で互いに隔たっている、請求項1に記載のセキュア・スイッチ・アセンブリ。
  9. セキュア・スイッチ・アセンブリであって：
    少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部をそれぞれが有するコンピューティング・デバイス；
    少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられるスイッチ要素出力部をそれぞれが有するスイッチ要素；及び
    前記入力部と前記スイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)；
    を有し、前記FPGAは、前記入力部に面する第1の側と前記スイッチ要素出力部に面する第2の側とを有し、かつ、前記第1の側から第2の側へ延びる完全に分離した複数の物理相互接続部を生成するようにプログラムすることが可能であるゲート・アレイを有し、前記ゲート・アレイにより：
    前記第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスとスイッチ要素との通信を可能にするように接続可能になり；及び
    前記第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、コンピューティング・デバイスとスイッチ要素との通信を可能にするように接続可能になる、セキュア・スイッチ・アセンブリ。
  10. 前記FPGAの第1の側を前記入力部に接続可能にするバックプレーンを更に有する請求項9に記載のセキュア・スイッチ・アセンブリ。
  11. 前記スイッチ要素が高速スイッチ・インターフェースを有する、請求項9に記載のセキュア・スイッチ・アセンブリ。
  12. 前記FPGA、前記スイッチ要素出力部及び前記高速スイッチ・インターフェースを配置することが可能なカードを更に有する、請求項9に記載のセキュア・スイッチ・アセンブリ。
  13. 前記カードに配置され、かつ、前記FPGAのプログラミングを制御するように構成される制御要素を更に有する請求項12に記載のセキュア・スイッチ・アセンブリ。
  14. 前記物理相互接続部は複数の平面内で互いに隔たっている、請求項9に記載のセキュア・スイッチ・アセンブリ。
  15. セキュア・スイッチ・アセンブリであって：
    少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられる入力部をそれぞれが有する第1及び第2コンピューティング・デバイス；
    少なくとも第1及び第2セキュリティ・レベルにそれぞれ関連付けられるスイッチ要素出力部をそれぞれが有する第1及び第2スイッチ要素；及び
    前記入力部と前記スイッチ要素出力部との間に動作可能に介在するフィールド・プログラマブル・ゲート・アレイ(FPGA)；
    を有し、前記FPGAは、前記入力部に面する第1の側と前記スイッチ要素出力部に面する第2の側とを有し、かつ、前記第1の側から第2の側へ延びる完全に分離した複数の物理相互接続部を生成するようにプログラムすることが可能であるゲート・アレイを有し、前記ゲート・アレイにより：
    前記第1セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、第1コンピューティング・デバイスと第1スイッチ要素との通信を可能にするように接続可能になり；及び
    前記第2セキュリティ・レベルに関連する入力部及びスイッチ要素出力部の各々が、第2コンピューティング・デバイスと第2スイッチ要素との通信を可能にするように接続可能になる、セキュア・スイッチ・アセンブリ。
  16. 前記FPGAの第1の側を前記入力部に接続可能にするバックプレーンを更に有する請求項15に記載のセキュア・スイッチ・アセンブリ。
  17. 前記スイッチ要素が高速スイッチ・インターフェースを有する、請求項15に記載のセキュア・スイッチ・アセンブリ。
  18. 前記FPGA、前記スイッチ要素出力部及び前記高速スイッチ・インターフェースを配置することが可能なカードを更に有する、請求項15に記載のセキュア・スイッチ・アセンブリ。
  19. 前記カードに配置され、かつ、前記FPGAのプログラミングを制御するように構成される制御要素を更に有する請求項18に記載のセキュア・スイッチ・アセンブリ。
  20. 前記物理相互接続部は1つの平面内で互いに隔たっている、請求項15に記載のセキュア・スイッチ・アセンブリ。
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