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JP2013070053A - 不純物濃度を選択的に減少させたiii−v族デバイス構造 - Google Patents

不純物濃度を選択的に減少させたiii−v族デバイス構造 Download PDF

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Abstract

【課題】HEMT及びその他の高速スイッチングデバイスにおいて、意図しない不純物のドープはを防ぎ高性能なデバイスを提供する。
【解決手段】半導体構造は、基板、基板上方の遷移体、及び遷移体上方に底面を有するIII−V族中間体を備える。半導体構造はさらに、III−V族中間体の頂面上方にIII−V族デバイス層を備える。III−V族中間体213は、前記底面211において高く、前記頂面213において低くなる形で連続的に減少された不純物濃度を有する。
【選択図】図3

Description

本発明は、選択的に減少された不純物濃度を有するIII−V族デバイス構造に関する。
[関連出願の相互参照]
本願は、2011年9月21日に「Impurity Graded III-Nitride Material Structures and Methods」とのタイトルで出願された係属中の米国特許仮出願第61/537,540号に基づく優先権を主張するものである。この係属中の仮特許出願の全内容は、参照により本明細書に全体的に組み入れられる。
[定義]
本明細書では、「III−V族」との用語は、V族元素及び少なくとも1つのIII族元素を有する化合物半導体を意味する。また、「III族窒化物」又は「III−N」は、窒素(N)と、少なくとも1つのIII族元素とを含む化合物半導体を意味し、当該III族元素は、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、及びボロン(B)など、並びに、III族元素の合金(例えば、これらに限定されないが、窒化アルミニウムガリウム(AlGa(1−x)N)、窒化インジウムガリウム(InGa(1−y)N)、窒化アルミニウムインジウムガリウム(AlInGa(1−x−y)N)、窒化リン化ヒ化ガリウム(GaAsN(1−a−b))、窒化リン化ヒ化アルミニウムインジウムガリウム(AlInGa(1−x−y)AsN(1−a−b))など)を含む。III族窒化物はさらに、一般的に、Ga極、N極、半極性、又は無極性の結晶方位などの極性を意味するが、これらに限定されない。また、III族窒化物材料は、ウルツ鉱、閃亜鉛鉱、及び混合ポリタイプのいずれかを含み、単結晶、モノクリスタル、多結晶、又はアモルファス構造を含み得る。
例えば窒化ガリウム(GaN)材料又はその他のIII族窒化物材料などのIII−V族半導体は、高出力密度及び高効率スイッチングが必要とされる、超小型電子技術の多くの実装形態において用いられている。そうした実装形態の例として、電界効果トランジスタ(FET)や高電子移動度トランジスタ(HEMT)が含まれる。
III族窒化物半導体の本質的な材料特性としては、理論的には高性能なデバイスが形成可能であるが、実際問題としては、従来のIII族窒化物材料の成長環境は通常不純物源を含む。これらの不純物源がIII族窒化物の成長環境に存在することで、デバイスの重要な層に意図しないドープがなされ得る。例えば、HEMT及びその他の高速スイッチングデバイスにおいては、意図しない不純物のドープは、デバイス性能を低下させる恐れがある。
一実施形態に係る、選択的に減少された不純物濃度を有する例示的なIII−V族デバイス構造に対応するブロック構造である。 別の実施形態に係る、選択的に減少された不純物濃度を有する例示的なIII−V族デバイス構造に対応するブロック構造である。 例示的な一実施形態に係る、図2に示されたIII族窒化物デバイス構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物デバイス構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物デバイス構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物デバイス構造の複数部分間で不純物濃度を選択的に減少させたことを示すグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物デバイス構造の複数部分間で不純物濃度を選択的に減少させたことを示すグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を選択的に減少させたことを示すグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を選択的に減少させたことを示すグラフである。 A〜Dは、例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を選択的に減少させたことを示すグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な別の実施形態に係る、図2に示されたIII族窒化物素子構造の複数部分間で不純物濃度を連続的に減少させたことを示す選択的に減少された不純物濃度に対応するグラフである。 例示的な一実施形態に係る、図2に示されたIII族窒化物素子構造の遷移体の複数部分間で選択的に減少された不純物濃度に対応し、当該デバイス構造のIII族窒化物中間体の複数部分間で不純物濃度を連続的に減少させたことを示すグラフである。 例示的な一実施形態に係る、図2に示されたIII族窒化物素子構造の遷移体の複数部分間で選択的に減少された不純物濃度に対応し、当該デバイス構造のIII族窒化物中間体の複数部分間で不純物濃度を連続的に減少させたことを示すグラフである。 III族窒化物デバイス構造において印加電圧により発生される例示的な臨界電界と、当該III族窒化物デバイス構造における不純物濃度を選択的に減少させた例とに関する図である。
本発明は、選択的に減少された不純物濃度を有するIII−V族デバイス構造に関し、図面のうち少なくとも一つの図に示され、及び/又は、その一つの図と関連して説明され、特許請求の範囲において、より完全に記述される。
以下の説明は、本発明の実施形態に関する具体的な情報を含む。なお、当業者であれば、本発明が、本明細書において具体的に記載されたものとは別な形で実施され得ることを理解できるだろう。本願の図面及びそれらに付随する詳細な説明は、単なる例示的実施形態に関するものである。特に断りのない限り、図中の同じ又は対応するデバイスは同じ又は対応する参照番号で示され得る。さらに、本願の図面及び説明は概して、縮尺通りに描かれておらず、実際の相対的寸法には対応していない。
III−V族半導体は、窒化ガリウム(GaN)、及び/又は、窒化ガリウム(GaN)の合金(例えば窒化アルミニウムガリウム(AlGaN)、窒化インジウムガリウム(InGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)など)から成るIII族窒化物材料を含む。これらの材料は、比較的広い直接バンドギャップと強い圧電分極とを有する化合物半導体であり、高い破壊電界と二次元電子ガス(2DEG)の生成とを可能にする。結果として、GaNなどのIII族窒化物材料は、高出力密度及び高効率スイッチングが必要とされる、超小型電子技術の多くの実施形態において用いられている。そうした実装例には、電界効果トランジスタ(FET)、高電子移動度トランジスタ(HEMT)、及びダイオードが含まれる。
先述したように、III族窒化物半導体の本質的な材料特性としては、理論的には高性能なデバイスが形成可能であるが、実際問題としては、従来のIII族窒化物材料の成長環境は通常不純物源を含む。例えば、有機金属気相エピタキシ(OMVPE)とも称される有機金属化学的気相成長法(MOCVD)を用いて成長されるIII族窒化物材料には、有機金属源から生じる炭素不純物が混入され得る。不純物源がIII族窒化物の成長環境に存在することで、デバイスの重要な層に意図しないドープがなされ得る。
例えばHEMTなどのトランジスタにおいて、意図しない不純物のドープは、動的オン抵抗(Rdson)を上昇させ、デバイス性能を低下させる作用を引き起こす恐れがある。しかし、III族窒化物半導体材料又はその他のIII−V族半導体材料の生成に用いる成長条件を精密に操作することにより、特定の重要なデバイス領域における不純物プロファイルを選択的に減少させて、デバイス性能を向上又は最適化することができる。
本願は、不純物濃度を連続的に減少、又は選択的に減少させたIII族窒化物材料を含む半導体材料、及びそうした材料の形成方法を開示する。例えば、本願は、HEMTデバイス構造の一つ又は複数の層における不純物濃度プロファイルに勾配又は調整を加えることにより、低リーク、低い動的オン抵抗、高いパンチスルー(高い横方向ブレークダウン)、及び高い縦方向ブレークダウン又は高い隔離度といった性能を示す電子デバイスの製造を可能にする。
本願においては炭素不純物濃度が具体的に言及されるが、別の不純物種を本発明の思想に従って選択的に減少させることもできる。例えば、炭素(C)、酸素(O)、水素(H)、シリコン(Si)、ゲルマニウム(Ge)、マグネシウウム(Mg)、ベリリウム(Be)、亜鉛(Zn)、鉄(Fe)、クロム(Cr)、カドミウム(Cd)が、III族窒化物半導体構造あるいはその他のIII−V族半導体構造において意図せず存在し得るか、又は当該構造における特定の層又は構成に選択的に注入され得る。また、具体的な不純物材料が説明されているが、理解されるように、本発明の思想の範囲を逸脱することなく、追加の不純物を半導体構造に含ませ得る。
さらに、III族窒化物材料体又はその他のIII−V族材料体の成長時にその成長環境において不純物源が存在することによる不純物濃度は、一般的に、当該材料体の形成中におけるその成長速度、及び/又は、成長温度に対応し得る。例えば、III族窒化物体の不純物濃度の減少は、III族窒化物体の成長時における成長速度の低下により生じ得る。逆に、III族窒化物体の不純物濃度の増加は、III族窒化物体の成長時における成長速度の上昇により生じ得る。
図1は、一実施形態に係る、不純物濃度を選択的に減少させた例示的なIII−V族デバイス構造に対応するブロック構造を示す。図1に示されているように、半導体構造100は、遷移体110、当該遷移体110上方に底面111を有するIII−V族中間体112、及び当該III−V族中間体112の頂面113上方のIII−V族デバイス層114を備える。本実施形態によれば、III−V族中間体112はドープされたIII族窒化物層であり得る。いくつかの実施形態において、III−V族中間体112は、前記底面111において高く、前記頂面113において低くなる形で選択的に減少された不純物濃度を有する、不純物ドープされた勾配のあるIII族窒化物層であり得る。さらに、一実施形態において、III−V族中間体112が、前記底面111において高く、前記頂面113において低くなる形で連続的に減少された不純物濃度を有するようIII−V族中間体112を形成することが効果的であるか、又は好ましくあり得る。
留意すべき点として、一つの層若しくは体が、もう一つの層、体、若しくは基板の「上」、「上方」、若しくは「上を覆う」と言う場合、当該「上」、「上方」、若しくは「上を覆う」層若しくは体は、その下にある層、体、若しくは基板の直接上にあるか、又は、仲介層若しくは仲介体が存在し得る。一つの層がもう一つの層、体、又は基板の「直接上」にあると言う場合、仲介層又は仲介体は存在しない。また、一つの層若しくは体が、もう一つの層、体、若しくは基板の「上」、「上方」、若しくは「上を覆う」と言う場合、当該「上」、「上方」、若しくは「上を覆う」層若しくは体は、その下にある層、体、若しくは基板の全体を覆うか、又は、一部を覆い得る。
さらに、本明細書中で用いられる「不純物ドープされた勾配のある層」又は「不純物勾配のある層」との語は、当該層の厚みにおける少なくとも一部で変化した不純物濃度プロファイルを有する層のことを意味する。したがって、III−V族中間体112は、当該層の様々な深さにおいて少なくとも2つの異なる不純物濃度を有する。後述するように、III−V族中間体112の不純物濃度(例えば、ドーパントプロファイル)又は勾配方式(grading scheme)は、様々な形で変化され得る。いずれの不純物濃度プロファイルに従っても、選択的に減少された不純物濃度はIII−V族中間体112の全体にわたって変化し得るが、そうしたプロファイルが、底面111において高く、頂面113において低い不純物濃度を有することが効果的であり得る。一般的に、低リーク、低い動的オン抵抗、高いパンチスルー(高い横方向ブレークダウン)、及び高い縦方向ブレークダウン/高い隔離度といった十分なデバイス性能が得られるように、調整してIII−V族中間体112における不純物濃度を選択的に減少させることが効果的である。
ある実施形態においては、III−V族中間体112は、選択的に減少された不純物濃度を有する上、組成勾配のあるIII族窒化物体であり得る。すなわち、III−V族中間体112は、底面111において第1のIII族窒化物化合物を有し、底面111より上方(例えば、底面111と頂面113との間)において第2のIII族窒化物化合物を有する。
また、留意すべき点として、本明細書で開示されたとおりの選択的に減少されたIII−V族中間体112の不純物濃度は、複数の不純物種により形成され得る。その場合は、1つ、2つ、又は3つ以上の不純物濃度が、底面111と頂面113との間で連続的又は選択的に減少され得る。結果として、不純物濃度は、全体的に見て、底面111に比べて頂面113で減少する。さらに、各不純物種に対応する不純物濃度は、同一又は異なる不純物濃度プロファイルに基づき減少され得る。
図2は、別の実施形態に係る、不純物濃度を選択的に減少させた例示的なIII−V族デバイス構造に対応するブロック構造を示す。図2に示されているように、半導体構造200は、基板202、基板202上方の遷移体210、遷移体210上方に底面211を有するIII族窒化物中間体212、及びIII族窒化物中間体212の頂面213上方のIII族窒化物デバイス層214を備える。本実施形態によれば、III族窒化物中間体212は、不純物ドープされた勾配のあるIII族窒化物体であって、底面211において高く、頂面213において低くなる形で選択的に減少された不純物濃度を有し得る。
遷移体210、III族窒化物中間体212、及びIII族窒化物デバイス層214は、概して、図1における遷移体110、III−V族中間体112、及びIII−V族デバイス層114にそれぞれ対応する。図2にはさらに、遷移体210の底面209とIII族窒化物デバイス層214の頂面215とが示されている。基板202は、炭化ケイ素(SiC)、バルクIII族窒化物材料、シリコン(Si)、サファイア、及びその他の適当な材料から形成され得る。また、基板202は、単結晶基板、多結晶基板、又は複合基板であり得る。
本明細書で用いられるシリコン基板又はSi基板との語は、シリコン表面を有する任意の基板を意味する。Si基板の例としては、全体がSiから成る基板(例えば、バルクSiウェハ)、絶縁物上シリコン(SOI)基板、サファイア上シリコン(SOS)基板、及び酸素注入分離(SIMOX)プロセス基板が挙げられる。適切なSi基板は、また、複合基板であって、別の材料(例えば、ダイアモンド、窒化アルミニウム(AlN)、又はその他の多結晶質材料など)に接合されたシリコンウェハを有するものも含み得る。
いくつかの実施形態において、様々な結晶方位を有するSi基板も用いられ得る。場合によっては、シリコン(111)基板が効果的である。また、シリコン(100)基板又はシリコン(110)基板が好ましい場合もあり得る。他実施形態においては、基板202などのSi基板は、様々なデバイス層、ホモ接合、ヘテロ接合、又は回路層を有し、これらは、基板に埋め込まれているか、又は基板の表面又は裏面に形成され得る。そのようなシリコン基板は、セミスペック標準厚み若しくはそれより大きな厚みであるか、又は、いくつかの実施形態においてはセミスペック標準より薄くあり得る。例えば、Si基板の直径は、いくつかの実施形態においては100mm未満であり、他実施形態においては約100mm〜150mmの範囲であり得る。さらに別の実施形態においては、基板の直径は、約150mm〜200mm、又は200mmより大きい範囲であり得る。さらに別の実施形態において、シリコン基板は、テクスチャ表面又は非平面表面を有し得る。
図2に示されているように、遷移体210は、基板202の上方に形成される。遷移体210は、2011年3月3日に「III-Nitride Material Interlayer Structures」とのタイトルで出願された米国特許仮出願第61/449,046号に記載されているように、2つ以上の中間膜を有するIII族窒化物体として形成され得る。また、遷移体210は、2003年9月9日に「Gallium Nitride Materials And Methods」とのタイトルで発行された米国特許第6,617,060号、2003年11月18日に「Gallium Nitride Materials And Methods」とのタイトルで発行された米国特許第6,649,287号、2009年10月14日に「Group III-V Semiconductor Device with Strain-Relieving Interlayers」とのタイトルで出願された米国特許出願第12/587,964号、及び2010年12月21日に「Stress Modulated Group III-V Semiconductor Device and Related Method」とのタイトルで出願された米国特許出願第12/928,946号に記載されているような他の遷移層を有し得る。これらの仮特許出願、特許、及び出願の全内容は、参照により本明細書に全体的に組み入れられる。
追加的又は代替的に、遷移体210は、III族窒化物遷移構造又はその他のIII−V族遷移構造を有し得る。例えば、遷移体210は、III族窒化物超格子構造、又は2003年11月18日に「Gallium Nitride Materials And Methods」とのタイトルで発行された米国特許第6,649,287号、2006年9月26日に「Super Lattice Modification Of Overlying Transistor」とのタイトルで発行された米国特許第7,112,830号、2008年11月25日に「Super Lattice Modification Of Overlying Transistor」とのタイトルで発行された米国特許第7,456,442号、及び2006年9月13日に「Process for Manufacture of Super Lattice Using Alternating High and Low Temperature Layers to Block Parasitic Current Path」とのタイトルで出願された米国特許出願第11/531,508号に記載された構造を有し得る。これらの特許及び出願の全内容は、参照により本明細書に全体的に組み入れられる。
いくつかの実施形態において、遷移体210は、III族窒化物遷移構造又はその他のIII−V族遷移構造を有し、この遷移構造は、その底面における不純物濃度から、その頂面における不純物濃度まで選択的に変化された不純物濃度を有する。例えば、一実施形態において、遷移体210の不純物濃度は、遷移体210の底面209と、III族窒化物中間体212の底面211の下にある、遷移体210の頂面との間で、選択的に変化され得る。遷移体210における不純物濃度のそうした選択的変化は、多くの異なる不純物濃度プロファイル又はドーパント勾配方式を用いて行われ得る。例えば、不純物濃度は、連続的及び段階的な形で選択的に変化されるか、又は底面における不純物濃度と頂面における不純物濃度との間で増加及び減少され得る。また、不純物濃度は、遷移体210の厚み全体又は一部のみで選択的に変化され得る。
III族窒化物中間体212を参照すると、いくつかの実施形態においては、III族窒化物中間体212は、一定の二元組成(例えば、AlN、GaN、又はInN(窒化インジウム)など)であり得る。しかし、他実施形態においては、III族窒化物中間体212は、III族窒化物材料の合金(例えば、AlInGa(1−x−y)N、AlGa(1−x)N、及びInGa(1−y)Nなど)から成ることが好ましくあり得る。さらに、その他の組成を有するIII族窒化物材料も用いられ得る。
図2にさらに示されているように、底面211を有するIII族窒化物中間体212は、遷移体210の上方に形成される。III族窒化物中間体212は、一定の合金組成を有し得る。また、他実施形態において、III族窒化物中間体212には、底面211と頂面213との間に組成勾配があり得る。例えば、一実施形態において、III族窒化物中間体212の合金組成には、底面211と頂面213との間で連続的に勾配があり得る。そして、III族窒化物デバイス層214は、III族窒化物中間体212の頂面213の上方に形成され得る。
半導体構造200がHEMTである場合、III族窒化物デバイス層214が、GaNチャネル層(図2においては、それ自体は図示されていない)を含み、当該GaNチャネル層は、トラップ中心を最小化し、III族窒化物デバイス層214内の2DEG生成を促進するような低い不純物濃度を有することが効果的であり得る。しかし、他実施形態においては、III族窒化物デバイス層214は、デバイスの設計や用途に応じて、N型ドーパント又はP型ドーパントにより意図的にドープされていることが好ましくあり得る。ほとんど全ての場合において、III族窒化物デバイス層214内の不純物濃度(例えば、炭素不純物濃度)を減少させると共に、III族窒化物中間体212の少なくとも一部で不純物濃度を減少させることが好ましい。
例えば、III族窒化物中間体212の底面211と頂面213との間で、III族窒化物デバイス層214に形成されたデバイスにドレイン電圧を印加することにより発生する臨界電界の侵入深さに応じて不純物濃度を減少させることが効果的であり得るか、又は好ましくあり得る。本明細書において用いられる臨界電界とは、ドレインへの印加電圧に対応したものであって、臨界電界を越えると、III族窒化物層内の臨界電界付近に残留する不純物の電荷状態を変化させる確率が高くなる最小の電界として定義される。臨界電界は、デバイスの動作中におけるドレインバイアスへの最大の印加電圧に比例する。したがって、ある実施形態においては、III族窒化物中間体212は、底面211において高く、頂面213において低い不純物濃度を有することが好ましくあり得る。また、頂面213における低い不純物濃度を、III族窒化物デバイス層214においても略一定の低いレベルで維持することが効果的であり得る。
III族窒化物中間体212における不純物濃度は、底面211と頂面213との間で、多くの異なる不純物濃度プロファイル又はドーパント勾配方式を用いて減少され得る。例えば、不純物濃度は、連続的及び段階的に減少され得る。あるいは、例えば、不純物濃度は、高い不純物濃度と低い不純物濃度との間で増加及び減少され得る。加えて、不純物濃度は、III族窒化物中間体212の厚み全体又は厚みの一部のみで減少され得る。
図3、4、5A−5H、6A−6D、及び7A−7F(以下、図3−7Fと称する)は、III族窒化物中間体212又は半導体構造200の厚みに応じて、不純物濃度を選択的に減少させた例示的な不純物濃度プロファイルを示す。図3−7Fにより示される不純物濃度の選択的減少は、図2におけるIII族窒化物中間体212又は半導体構造200の厚みでの炭素濃度の選択的減少に対応するように見えるかもしれない。しかし、他実施形態においては、図3−7Fのいずれか又は全てに示されるグラフは、炭素以外(例えば、水素又は酸素など)の不純物又はドーパントの濃度を表し得ることを理解されたい。本図の表現方法によれば、図2におけるIII族窒化物中間体212又は半導体構造200の厚みは、III族窒化物中間体212の底面211から離れる方向であって、III族窒化物デバイス層214の頂面215に近づく方向において大きくなる。
図3−7Fにより表される不純物濃度プロファイルは一般的に、上述したように、III族窒化物中間体212の成長速度、及び/又は、成長温度に対応し得る。例えば、III族窒化物中間体212の不純物濃度が、底面211において高く、頂面213において低くなる形で選択的に減少されるようにIII族窒化物中間体212を形成することは、III族窒化物中間体212の成長速度を、底面211において高く、頂面213において低くなる形で選択的に減少させることに対応し得る。逆に、III族窒化物中間体212の不純物濃度が、底面211において高く、頂面213において低くなる形で選択的に減少されるようにIII族窒化物中間体212を形成することは、III族窒化物中間体212の成長温度を、底面211において低く、頂面213において高くなる形で選択的に上昇させることに対応し得る。
後者の実施形態の具体例として、III族窒化物中間体212の底面211の成長温度は約930°Cであり、最初の約1マイクロメータ(um)分の成長中はほとんど変わらず維持され得る。その後、成長温度は、約1um分の成長につき約20°C〜40°Cだけ上昇され、頂面213において、約1000°C〜1020°Cの範囲にまで上昇され得る。こうした温度上昇は例えば、連続的又は段階的であり得る。
図3を参照する。図3は、例示的な一実施形態に係る、図2におけるIII族窒化物中間体212で不純物濃度を連続的に減少させたことを示すグラフ300である。グラフ300は、III族窒化物中間体212の底面211から上面213まで略一定のレートで連続的に減少された不純物濃度を表す不純物濃度プロファイル320を有する。
図4を参照する。図4は、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を減少させたことを示すグラフ400である。グラフ400は、III族窒化物中間体212の底面211から「d」で示される深さまで略一定のレートで連続的に減少された不純物濃度を表す不純物濃度プロファイル420を有する。不純物濃度プロファイル420により示される連続的に減少された不純物濃度は次に、III族窒化物中間体212の深さ「d」と頂面213との間においては、底面211における不純物濃度より低い略一定の値に維持される。
図5Aは、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を連続的に減少させたことを示すグラフ500Aである。グラフ500Aは、III族窒化物中間体212の底面211から第1の中間深さ「a」までは、略一定な初期不純物濃度であり、次に、深さ「a」から深さ「b」までは、位置に応じて略一定のレートで連続的に減少された不純物濃度を表す不純物濃度プロファイル520Aを有する。不純物濃度プロファイル520Aにより示される連続的に減少された不純物濃度は次に、III族窒化物中間体212の深さ「b」と頂面213との間においては、底面211における不純物濃度より低い略一定の値に維持される。
図5Bは、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を減少させたことを示すグラフ500Bである。グラフ500Bは、2段階を含む形で、選択的かつ段階的に減少された不純物濃度を表す不純物濃度プロファイル520Bを有する。また、図5Cは、厚みに応じて、複数段階を含む形で段階的に減少された不純物濃度を表す不純物濃度プロファイル520Cを有するグラフ500Cである。
図5D、5E、5Fは、高い不純物濃度から低い不純物濃度まで、様々な指数関数的なレートで連続的に減少された不純物濃度を表す不純物濃度プロファイル520D、520E、520Fをそれぞれ有するグラフ500D、500E、500Fである。高い不純物濃度は、III族窒化物中間体212の底面211における不純物濃度と実質的に等しく、低い不純物濃度は、III族窒化物中間体212の頂面213における不純物濃度と実質的に等しい。
図5Gは、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を選択的に減少させたことを示すグラフ500Gである。グラフ500Gは、不純物濃度が、底面211における高い不純物濃度と頂面213における低い不純物濃度との間で増加及び減少され得ることを表す不純物濃度プロファイル520Gを有する。さらに、図5Hは、連続的な段階の間に不純物濃度が連続的かつ略一定のレートで減少される形で、段階的に減少された不純物濃度を表す不純物濃度プロファイル520Hを有するグラフ500Hである。
いくつかの実施形態において、III族窒化物中間体212は、不純物勾配のある超格子であるか、又は、不純物勾配のある超格子又は組成勾配のある超格子であり得る。つまり、III族窒化物中間体212は、交互に繰り返される、III族窒化物組成の異なる2つ以上のIII族窒化物材料のサブ層(交互サブ層)を含み得る。さらに、これら2つ以上の交互サブ層は、互いに異なる不純物濃度又は互いに異なる選択的に減少された不純物濃度プロファイルを有し得る。図6−6Dに、4つの例示的な超格子の実施形態が示されている。
図6Aを参照する。図6Aは、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を選択的に減少させたことを示すグラフ600Aである。グラフ600Aは、III族窒化物中間体212が超格子として形成された場合に、交互サブ層により生じる例示的な不純物濃度プロファイル620Aを有する。図6Aに示された実施形態によれば、超格子の交互サブ層の不純物濃度レベルは、互いに異なるが、各サブ層について見れば略一定レベルで維持されている。不純物濃度は、サブ層同士のインタフェースにおいて段階的に変化され、結果として、底面211から頂面213まで減少される。
図6Bを参照する。図6Bは、例示的な別の実施形態に係る、III族窒化物中間体212で不純物濃度を選択的に減少させたことを示すグラフ600Bである。グラフ600Bは、III族窒化物中間体212が超格子として作成された場合に、交互サブ層により生じる別の例示的な不純物濃度プロファイル620Bを有する。図6Bに示される実施形態によると、一方のサブ層の不純物濃度は、超格子層全体の低い不純物濃度において略一定に維持されている。他方のサブ層の不純物濃度には勾配があり、超格子サブ層全体で見れば、略一定のレートで連続的に減少している。
また、図6Cにおいて、グラフ600Cの不純物濃度プロファイル620Cは、一方のサブ層の不純物濃度は、当該一方のサブ層の超格子内の繰り返しのそれぞれにおいて、低い不純物濃度で略一定に維持されることを表している。しかし、図6Cの例示的な実施形態によると、介在するサブ層の不純物濃度はそれぞれ、超格子の各サブ層内について見れば略一定に維持されながらも、超格子全体では段階的に減少されている。代替的に、図6Dにおいて、グラフ600Dの不純物濃度プロファイル620Dは、超格子内の両方の交互サブ層の組それぞれの不純物濃度が、超格子の各サブ層内について見れば略一定に維持されながらも、超格子全体では段階的に減少されることを表している。
繰り返し述べるように、図3−6Dに示されたIII族窒化物中間体212の不純物濃度プロファイルは、一例にすぎない。他実施形態において、III族窒化物中間体212の不純物濃度は、本発明の思想の範囲内の他のプロファイルに従って、選択的に減少され得る。また、III族窒化物中間体212の底面211から頂面213まで不純物濃度を選択的に減少させることに加えて、図7A−7Fに示されているように、半導体構造200のその他の部分で不純物濃度を調整することも本発明の思想に含まれる。
図7Aは、例示的な一実施形態に係る、選択的に減少された不純物濃度に対応するグラフ700Aであって、図2の半導体構造200の複数部分で不純物濃度を連続的に減少させたことを示す。グラフ700Aは、遷移体210で(遷移体210の底面209からIII族窒化物中間体212の底面211まで)略一定のレートで連続的に減少された不純物濃度を表す不純物濃度プロファイル720Aを有する。不純物濃度プロファイル720Aは次に、III族窒化物中間体212の底面211において不純物濃度が段階的に減少され、その後、III族窒化物中間体212全体で(III族窒化物中間体212の頂面213まで)不純物濃度が、略一定のレートで連続的に減少されることを表している。遷移体210及びIII族窒化物中間体212それぞれで略一定である不純物濃度減少レートは、図7Aに示されるように、互いに異なる減少レートであるか、又は同一の減少レートであり得る。また、不純物濃度プロファイル720Aは、III族窒化物中間体212の頂面213において、不純物濃度が段階的にさらに減少され、その後、III族窒化物デバイス層214全体で(頂面215まで)不純物濃度が、略一定の低いレベルで維持されることを表している。
図7Bを参照する。図7Bは、例示的な別の実施形態に係る、選択的に減少された不純物濃度に対応するグラフ700Bであって、半導体構造200の複数部分で不純物濃度を連続的に減少させたことを示す。グラフ700Bは、遷移体210で(遷移体210の底面209からIII族窒化物中間体212の底面211まで)略一定である第1の減少レートで連続的に減少された不純物濃度を表す不純物濃度プロファイル720Bを有する。不純物濃度プロファイル720Bは次に、III族窒化物中間体212の底面211において不純物濃度が段階的に減少され、その後、III族窒化物中間体212の底面211から深さ「d」までは、不純物濃度が、略一定である第2の減少レートで連続的に減少されることを表している。また、不純物濃度プロファイル720Bは、III族窒化物中間体212の深さ「d」から頂面213を超えて、III族窒化物デバイス層214の頂面215までは、不純物濃度が、略一定の低いレベルで維持されることを表している。
図7Cを参照する。図7Cは、例示的な別の実施形態に係る、選択的に減少された不純物濃度に対応するグラフ700Cであって、半導体構造200の複数部分で不純物濃度を選択的に減少させたことを示す。グラフ700Cは、遷移体210、及びIII族窒化物中間体212の底面211から深さ「a」まで、不純物濃度が、連続的に略一定の高い濃度で維持されることを表す不純物濃度プロファイル720Cを有する。不純物濃度プロファイル720Cは次に、III族窒化物中間体212の深さ「a」から深さ「d」までは、不純物濃度が、略一定のレートで連続的に減少されることを表している。また、不純物濃度プロファイル720Cは、III族窒化物中間体212の深さ「d」から頂面213を超えて、III族窒化物デバイス層214の頂面215までは、不純物濃度が、略一定の低いレベルで維持されることを表している。
図7Dを参照する。図7Dは、例示的な別の実施形態に係る、選択的に減少された不純物濃度に対応するグラフ700Dであって、半導体構造200の複数部分で不純物濃度を連続的に減少させたことを示す。グラフ700Dは、遷移体210で(遷移体210の底面209からIII族窒化物中間体212の底面211まで)略一定である第1の減少レートで連続的に減少された不純物濃度を表す不純物濃度プロファイル720Dを有する。不純物濃度プロファイル720Dは次に、III族窒化物中間体212の底面211において不純物濃度が段階的に減少され、その後、III族窒化物中間体212の底面211から深さ「a」までは、不純物濃度が、略一定である第2の減少レートで連続的に減少されることを表している。不純物濃度プロファイル720Dはさらに、III族窒化物中間体212の深さ「a」から深さ「d」までは、不純物濃度が、略一定である第3の減少レートで連続的に減少されることを表している。また、不純物濃度プロファイル720Dは、III族窒化物中間体212の深さ「d」から頂面213を超えて、III族窒化物デバイス層214の頂面215までは、不純物濃度が、略一定の低いレベルで維持されることを表している。
図7Eは、例示的な別の実施形態に係る、半導体構造200の遷移体210の複数部分で選択的に変化された不純物濃度、及びIII族窒化物中間体212の一部で連続的に減少された不純物濃度に対応するグラフ700Eである。グラフ700Eは、不純物濃度が、遷移体210では選択的に変化され、その後、III族窒化物中間体212では略一定のレートで連続的に減少され、その後さらに、III族窒化物デバイス層214では略一定の低いレベルで維持されることを表す不純物濃度プロファイル720Eを有する。
図7Fは、例示的な別の実施形態に係る、半導体構造200の遷移体210の複数部分で選択的に変化された不純物濃度、及びIII族窒化物中間体212の一部で連続的に減少された不純物濃度に対応するグラフ700Fである。グラフ700Fは、遷移体210で選択的に変化された不純物濃度を表す不純物濃度プロファイル720Fを有する。不純物濃度プロファイル720Fは、遷移体210の底面209における底面不純物濃度から、III族窒化物中間体212の底面211における不純物濃度に略一致する頂面不純物濃度まで、不純物濃度が選択的に変化されることを表す。不純物濃度プロファイル720Fは次に、III族窒化物中間体212で当該III族窒化物中間体212の深さ「a」まで、第1の減少レートで連続的に減少される。不純物濃度プロファイル720Fはさらに、III族窒化物中間体212の深さ「a」から深さ「d」までは、不純物濃度が、略一定である第2の減少レートで連続的に減少されることを表している。また、不純物濃度プロファイル720Fは、III族窒化物中間体212の深さ「d」から頂面213を超えて、III族窒化物デバイス層214の頂面215までは、不純物濃度が、略一定の低いレベルで維持されることを表している。
遷移体210での不純物濃度プロファイルは、段階的な形であるか、図7E及び7Fに示されたような増加及び減少される形であるか、若しくは、2011年3月3日に「III-Nitride Material Interlayer Structures」とのタイトルで出願された米国特許仮出願第61/449,046号に記載されているような、互いに異なる不純物濃度を有する追加的な複数の中間膜を備えた遷移層の構成に対応する形であり得るか、又は、これらの形の組み合わせであり得る。この仮特許出願の全内容は、参照により本明細書に全体的に組み入れられる。遷移体210の不純物濃度プロファイルを形成する不純物又はドーパントは、意図せず存在し得るか、又は遷移体210の形成中に意図的に注入され得る。
図2の半導体構造200のIII族窒化物デバイス層214は、例えば、FET又はHEMTを含み得る。半導体構造200がHEMTを形成する実施形態において、III族窒化物デバイス層214は、例えば、GaNチャネル層、AlNスペーサ層、AlGaNバリア層、及びデバイス形成に必要なその他の層(パシベーション層、金属層、及びP型のIII族窒化物ゲート層など)のいずれか又は全てを示すと考えられ得る。
III族窒化物デバイス層214がHEMTデバイスのGaNチャネル層に相当する実施形態においては、不純物濃度、特にP型不純物濃度は、実質的に最小化されることが好ましくあり得る。例えば、P型不純物濃度又はその他の不純物濃度が必要以上に高いと、それらが電子移動及び2DEG形成の妨げとなり、場合によっては動的オン抵抗の上昇、高リーク、低スタンドオフ、及び低いブレークダウン電圧につながる。実際には、GaNチャネル層の厚みは比較的薄くし得る。すなわち、GaNチャネル層の厚みは、導電性2DEGチャネルがヘテロ接合インタフェース付近で形成されるようなヘテロ接合を形成するのに必要なものより厚くする必要がない。
いくつかの実施形態において、III族窒化物デバイス層214は、厚みが約0.1um〜0.5umの範囲のGaNチャネル層として実施され得る。また、他実施形態において、III族窒化物デバイス層214は、厚みが約0.15um〜0.25umの範囲のGaNチャネル層として実施され得る。III族窒化物デバイス層214に対応する様々なIII族窒化物デバイス層から形成されるHEMT構造のいくつかは、2005年2月1日に「Group-III Nitride Based High Electron Mobility Transistor (HEMT) with Barrier/Spacer Layer」とのタイトルで発行された米国特許第6,849,882号、2008年6月3日に「Enhancement Mode III-Nitride FET」とのタイトルで発行された米国特許第7,382,001号、2010年7月20日に「III-Nitride Enhancement Mode Devices」とのタイトルで発行された米国特許第7,759,699号、1993年3月9日に「High Electron Mobility Transistor with GAN/ALXGA1-XN Heterojunctions」とのタイトルで発行された米国特許第5,192,987号、2010年6月29日に「Enhancement Mode III-Nitride Semiconductor Device with Reduced Electric Field Between the Gate and the Drain」とのタイトルで発行された米国特許第7,745,849号、2011年2月4日に「Programmable III-Nitride Transistor with Aluminum-Doped Gate」とのタイトルで出願された米国特許出願第13/021,437号、2011年1月31日に「Enhancement Mode III-Nitride Transistors with Single Gate Dielectric Structure」とのタイトルで出願された米国特許出願第13/017,970号、2009年12月7日に「Gated AlGaN/GaN Heterojunction Schottky Device」とのタイトルで出願された米国特許出願第12/653,097号、2008年8月21日に「Enhancement Mode III-Nitride Device with Floating Gate and Process for Its Manufacture」とのタイトルで出願された米国特許出願第12/195,801号、2008年9月16日に「III-Nitride Semiconductor Device with Reduced Electric Field Between Gate and Drain and Process for Its Manufacture」とのタイトルで出願された米国特許出願第12/211,120号、及び2007年9月18日に「III-Nitride Power Semiconductor Device Having a Programmable Gate」とのタイトルで出願された米国特許出願第11/857,113号に記載されている。これらの特許及び出願の全内容は、参照により本明細書に全体的に組み入れられる。
いくつかの実施形態において、半導体構造200は、高圧FET又はHEMTを形成し得る。そうした実施形態において、デバイス構造、及び/あるいはIII族窒化物材料層の厚みは、高圧及びそれにより生じる高臨界電界に適応できるよう変更が必要であり得る。例えば、ある装置で印加電圧が上昇すると、ドレイン電極と関連する電界も、デバイス構造の横方向及び侵入深さ(penetration depth)の両方において増加する。HEMT構造において、印加電圧が高くなると、電界の侵入深さはドレイン領域を超えて2DEGより深くなり、場合によってはIII族窒化物デバイス層214の厚みより深くなり、III族窒化物中間体212にまで達し得る。このような状況では、III族窒化物デバイス層214のチャネル領域内の不純物、又はIII族窒化物中間体212内のいくつかの領域の不純物でさえ、トラップ中心として作用し、それにより、これらの層の電荷状態が変化され、ひいては、高圧HEMTの性能が劣化され得る。したがって、III族窒化物デバイス層214のチャネル領域だけでなく、III族窒化物中間体212においても、不純物濃度を減少又は実質的に最小化することが好ましくあり得る。
逆に、III族窒化物中間体212の抵抗率を向上し、それによりスタンドオフ電圧性能を向上させるためには、III族窒化物デバイス層214の下方における不純物濃度(例えば、炭素濃度)は、比較的高いことが好ましくあり得る。結果として、III族窒化物中間体212における不純物濃度(例えば、炭素濃度)は、ブレークダウン抵抗を向上させるためには高くなければならず、同時に、トラップを最小化して動的オン抵抗を低下させるためには低くなければならない、という矛盾した設計目的が生じる。この矛盾は、本明細書に記載されたような、底面211において高く、頂面213において低くなる形で不純物濃度を選択的に減少させたIII族窒化物中間体212を実施することにより解決され得る。
図8を参照すると、一般的なGaNベースのHEMT構造800を形成するIII族窒化物材料スタックが示されている。構造800は、遷移体210を備える。先述したように、遷移体210は、例えばAlNなどを含むIII族窒化物遷移体として形成され得る。遷移体210は、図2における基板202に対応する基板(図8においては、基板及び遷移体210の下にある層は図示されていない)だけでなく、III族窒化物核形成層、歪み軽減層、及びその他の追加層の上方に形成され得る。
構造800はさらに、遷移体210上方に底面211を有するIII族窒化物中間体212を備える。いくつかの実施形態において、III族窒化物中間体212は、一定の合金組成を持つAlGa1−xNであって、0.04<x<0.10であることが好ましくあり得る。また、III族窒化物中間体212の厚み、すなわち、III族窒化物中間体212の底面211から頂面213までの距離は、約200nm〜2,000nmの範囲内であることが好ましくあり得る。
図8にさらに示されているように、III族窒化物中間体212の上方にはIII族窒化物デバイス層214が形成されている。III族窒化物デバイス層214は、III族窒化物HEMTデバイスを示し、複数のサブ層(例えば、GaNベースのチャネル層214a、AlGaNバリア層及びスペーサ層214b、並びに、誘電層又はその他の層214cなど)を有し得る。図8には3つの例示的なサブ層が示されているが、他の層又は他のサブ層も本発明の思想の範囲内に含まれ得る。図8にはさらに、2DEG216及びドレインコンタクト(又はドレイン電極)218がさらに示されている。本発明を明瞭にするため、ソースコンタクト(又はソース電極)、及びゲートコンタクト(又はゲート電極)は、図8から省略されている。
構造800は、適切に形成された場合は、GaNチャネル層214aとAlGaNデバイス層214bに含まれるAlGaNバリア層とのインタフェース付近に2DEG216を生成する。図8に示された実施形態によれば、構造800は、デプレッションモード(ノーマリーオン型)のHEMTを提供し、2DEG216は、ゲート電圧が印加されない状態において存在し得る。2DEG216は、構造800のソース(図示しない)からドレインコンタクト(又はドレイン電極)218に移動する多数キャリアである高移動度電子を含む。
HEMTの動作中、構造800のドレインコンタクト(又はドレイン電極)218に電圧バイアスが印加されると、ドレインコンタクト(又はドレイン電極)218の下には、ドレインコンタクト(又はドレイン電極)218に印加された電圧に比例する形で臨界電界が生じる。先述したように、本明細書において用いられる臨界電界とは、ドレインコンタクト(又はドレイン電極)218への印加電圧に対応したものであって、臨界電界を越えると、III族窒化物層内の臨界電界付近に残留する不純物の電荷状態を変化させる確率が高くなる最小の電界として定義される。
例えば、ドレインコンタクト(又はドレイン電極)218にある電圧1(V1)が印加されるとすると、それに対応する臨界電界は、図8においてECRITICAL1で示される。ECRITICAL1は、GaNチャネル層214aに侵入し、さらに、図8においてd1で示されたIII族窒化物中間体212の深さまで達し得る。ECRITICAL1の侵入深さの範囲内に含まれる不純物又はトラップ中心の電荷状態は、変化され易くなる。
印加電圧が、より高い電圧2(V2)に上昇されると、臨界電界ECRITICAL2はより深く、III族窒化物中間体212の深さd2まで、不純物の電荷状態に影響を与える。その結果、電荷状態は、電界の影響を受けた、より広い領域内で変化され易くなる。高電圧動作時において、ECRITICAL3で示される臨界電界は、さらに深く、III族窒化物中間体212の深さd3まで、不純物の電荷状態に影響を与えるため、電荷状態は、より変化され易くなる。
GaNチャネル層214a及びIII族窒化物中間体212にP型不純物(例えば、炭素不純物)が存在する時、不純物が臨界電界の影響領域の範囲内にある場合は、不純物の電荷状態は変化され易い。電荷状態が変わった不純物又はトラップは、構造800により形成されるHEMTのスイッチング速度及び動的オン抵抗に不利な影響を与え得る。したがって、GaNチャネル層214a、及びIII族窒化物中間体212のうち、デバイスの動作中に生じる臨界電界の影響領域においては、不純物又はアクセプタ状態を最小に抑えることが好ましい。そのため、臨界電界の侵入深さに応じて、GaNチャネル層214a、及びIII族窒化物中間体212の少なくとも一部における不純物濃度を減少又は実質的に最小化することが好ましくあり得る。
しかし、先述したように、抵抗率を向上し、構造800により形成されるHEMTのスタンドオフ電圧性能を向上させるためには、底面211付近及びその下にある遷移体210における炭素濃度が高くなるよう、III族窒化物中間体212を形成しなければならない、という矛盾した目的がある。図8は、そうした明らかな矛盾を解決するための方法であって、III族窒化物中間体212の底面211において高く、III族窒化物中間体212の頂面213において低くなる形で不純物濃度を選択的に減少させた3つの例を示している。
たとえば、構造800が、低電圧(例えば、V1)印加用のものである場合は、ドレインコンタクト(又はドレイン電極)218への印加電圧により、それに対応する臨界電界ECRITICAL1がドレイン領域付近に発生して、III族窒化物中間体212の深さd1まで侵入する。したがって、炭素不純物濃度が成長初期では(すなわち、底面211においては)高いレベルとなり、その後、一定レートで連続的に減少されて少なくとも深さd1において低いレベルとなるよう、III族窒化物中間体212を形成することが好ましくあり得る。さらに、III族窒化物中間体212の残りの成長段階では(すなわち、頂面213までは)、不純物濃度を低いレベル又は略低いレベルで維持することが好ましくあり得る。深さd1における炭素不純物濃度を低い(実質的には最小)濃度まで選択的に減少させることにより、本解決法は、デバイスのバイアス電圧(V1)により電荷状態が最も変わりやすい炭素不純物の分布を減少又は実質的に最小化する。
あるいは、構造800が、より高いドレイン電圧V2で動作するものである場合は、それにより生じる臨界電界ECRITICAL2の影響領域、すなわちIII族窒化物中間体212の深さd2までの領域において、炭素不純物濃度を最小化することが好ましくあり得る。この実施形態によれば、ECRITICAL1により形成される不純物濃度プロファイルと同様のプロファイルがIII族窒化物中間体212に形成され得る。しかし、図8に示されるように、不純物濃度の減少レートは、不純物濃度が深さd2において低く(すなわち、実質的に最小に)なるよう、増加され得る。
また、構造800が、さらに高いドレイン電圧V3で動作するものである場合は、それにより生じる臨界電界ECRITICAL3の影響領域、すなわちd3で示された、III族窒化物中間体212のさらに深い深さまでの領域において、炭素不純物濃度を最小化することが好ましくあり得る。この場合も、ECRITICAL1により形成される不純物濃度プロファイルと同様のプロファイルがIII族窒化物中間体212に形成され得る。
しかし、図8に示されるように、不純物濃度の減少レートは、不純物濃度が深さd3において低く(すなわち、実質的に最小に)なるよう、さらに増加され得る。
このように、本発明の実施形態は、不純物濃度を選択的に減少させたIII−V族デバイス構造を提供する。不純物濃度を選択的に減少させたIII−V族中間体の上方にIII−V族デバイス層を形成することにより、より良いデバイス性能及び信頼性が実現され得る。例えば、不純物濃度を、III−V族中間体の底面において高く、III−V族中間体の頂面において低くなる形で連続的に減少させることにより、本解決法は、低リーク及び高スタンドオフ電圧といった性能を実現すると同時に、不要な動的オン抵抗の源を減少又は実質的に最小化して高速スイッチングを可能にする。
上記説明から、様々な技術を用いて、本発明の範囲から逸脱することなく本明細書に記載された本発明の思想を実施できることは明らかである。また、ここまで、特定の実施形態を具体的に参照しながら本発明を説明してきたが、当業者であれば理解できるように、本発明の思想の範囲から逸脱することなく、形式や細部において変更を加えることは可能である。従って、上述した実施形態は全て例であって限定されるべきものではない。さらに、本発明は、本明細書に記載の特定の実施形態に限定されず、発明の範囲から逸脱することなく、多くの再構成、修正、そして置換が可能であることを理解されたい。

Claims (20)

  1. 基板と、
    前記基板上の遷移体と、
    前記遷移体上方に底面を有するIII−V族中間体と、
    前記III−V族中間体の頂面上方のIII−V族デバイス層と、を備え、
    前記III−V族中間体は、前記底面において高く、前記頂面において低くなる形で連続的に減少された不純物濃度を有する半導体構造。
  2. 前記不純物濃度を形成する不純物は、P型不純物である、請求項1記載の半導体構造。
  3. 前記連続的に減少された不純物濃度は、連続的に減少された炭素濃度を含む、請求項1記載の半導体構造。
  4. 前記連続的に減少された不純物濃度は、複数の不純物種を含む、請求項1記載の半導体構造。
  5. 前記III−V族中間体は、前記底面において第1のIII族窒化物化合物を有し、前記底面より上方において第2のIII族窒化物化合物を有する、組成勾配のあるIII族窒化物体を備える、請求項1記載の半導体構造。
  6. 前記III−V族デバイス層は、III族窒化物電界効果トランジスタ(FET)及びIII族窒化物高電子移動度トランジスタ(HEMT)の少なくとも一方を有する、請求項1記載の半導体構造。
  7. 前記遷移体は、III−V族遷移体を有し、当該III−V族遷移体は、当該III−V族遷移体の底面における不純物濃度から当該III−V族遷移体の頂面における不純物濃度まで選択的に変化された不純物濃度を有する、請求項1記載の半導体構造。
  8. 前記選択的に変化された不純物濃度は、前記III−V族遷移体の底面における不純物濃度から前記III−V族遷移体の頂面における不純物濃度まで段階的に変化されている、請求項7記載の半導体構造。
  9. 前記選択的に変化された不純物濃度は、前記III−V族遷移体の底面における不純物濃度と前記III−V族遷移体の頂面における不純物濃度との間で増加及び減少する、請求項7記載の半導体構造。
  10. 基板上に遷移体を形成するステップと、
    前記遷移体上方に底面を有するIII−V族中間体を形成するステップと、
    前記III−V族中間体の頂面上方にIII−V族デバイス層を形成するステップと、を含み、
    前記III−V族中間体を形成するステップは、前記底面において高く、前記頂面において低くなる形で連続的に減少された不純物濃度を形成するステップを含む方法。
  11. 前記III−V族中間体を形成するステップは、当該III−V族中間体の成長速度を、前記底面において高く、前記頂面において低くなる形で選択的に減少させるステップを含む、請求項10記載の方法。
  12. 前記III−V族中間体を形成するステップは、当該III−V族中間体の成長温度を、前記底面において低く、前記頂面において高くなる形で選択的に上昇させるステップを含む、請求項10記載の方法。
  13. 前記不純物濃度を形成する不純物は、P型不純物である、請求項10記載の方法。
  14. 前記連続的に減少された不純物濃度を形成するステップは、連続的に減少された炭素濃度を形成するステップを含む、請求項10記載の方法。
  15. 前記連続的に減少された不純物濃度は、複数の不純物種を含む、請求項10記載の方法。
  16. 前記III−V族中間体は、前記底面において第1のIII族窒化物化合物を有し、前記底面より上方において第2のIII族窒化物化合物を有する、組成勾配のあるIII族窒化物体を備える、請求項10記載の方法。
  17. 前記III−V族デバイス層は、III族窒化物電界効果トランジスタ(FET)及びIII族窒化物高電子移動度トランジスタ(HEMT)の少なくとも一方を有する、請求項10記載の方法。
  18. 前記遷移体を形成するステップは、III−V族遷移体を形成するステップを含み、当該III−V族遷移体は、当該III−V族遷移体の底面における不純物濃度から当該III−V族遷移体の頂面における不純物濃度まで選択的に変化された不純物濃度を有する、請求項10記載の方法。
  19. 前記選択的に変化された不純物濃度は、前記III−V族遷移体の底面における不純物濃度から前記III−V族遷移体の頂面における不純物濃度まで段階的に減少されている、請求項18記載の方法。
  20. 前記選択的に変化された不純物濃度は、前記III−V族遷移体の底面における不純物濃度と前記III−V族遷移体の頂面における不純物濃度との間で増加及び減少される、請求項18記載の方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140139346A (ko) * 2013-05-27 2014-12-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20140139890A (ko) * 2013-05-28 2014-12-08 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20150000752A (ko) * 2013-06-25 2015-01-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20150000753A (ko) * 2013-06-25 2015-01-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
WO2015008532A1 (ja) * 2013-07-19 2015-01-22 シャープ株式会社 電界効果トランジスタ
KR20150012119A (ko) * 2013-07-24 2015-02-03 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
WO2016143381A1 (ja) * 2015-03-09 2016-09-15 エア・ウォーター株式会社 化合物半導体基板
KR20160138091A (ko) 2014-04-09 2016-12-02 산켄덴키 가부시키가이샤 반도체 기판의 제조 방법, 반도체 소자의 제조 방법, 반도체 기판, 및 반도체 소자
KR20160138090A (ko) 2014-04-09 2016-12-02 산켄덴키 가부시키가이샤 반도체 기판 및 반도체 소자
KR20160141756A (ko) 2014-04-18 2016-12-09 산켄덴키 가부시키가이샤 반도체 기판 및 반도체 소자
JP2018190959A (ja) * 2017-05-03 2018-11-29 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. 半導体のヘテロ構造およびその形成方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981380B2 (en) * 2010-03-01 2015-03-17 International Rectifier Corporation Monolithic integration of silicon and group III-V devices
US9219058B2 (en) * 2010-03-01 2015-12-22 Infineon Technologies Americas Corp. Efficient high voltage switching circuits and monolithic integration of same
US8796738B2 (en) 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
US8759879B1 (en) * 2013-05-03 2014-06-24 Texas Instruments Incorporated RESURF III-nitride HEMTs
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150115327A1 (en) 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
JP6175009B2 (ja) * 2014-02-06 2017-08-02 住友化学株式会社 高耐圧窒化ガリウム系半導体デバイス及びその製造方法
US10322481B2 (en) * 2014-03-06 2019-06-18 Infineon Technologies Ag Support structure and method of forming a support structure
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
US9620598B2 (en) 2014-08-05 2017-04-11 Semiconductor Components Industries, Llc Electronic device including a channel layer including gallium nitride
US9627530B2 (en) 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US10062756B2 (en) * 2014-10-30 2018-08-28 Semiconductor Components Industries, Llc Semiconductor structure including a doped buffer layer and a channel layer and a process of forming the same
US10388539B2 (en) 2015-07-24 2019-08-20 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9905500B2 (en) 2015-07-24 2018-02-27 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9799646B2 (en) 2015-07-24 2017-10-24 Semiconductor Components Industries, Llc Cascode configured semiconductor component
US9882020B2 (en) 2015-07-24 2018-01-30 Semiconductor Components Industries, Llc Cascode configured semiconductor component
US9818677B2 (en) 2015-07-24 2017-11-14 Semiconductor Components Industries, Llc Semiconductor component having group III nitride semiconductor device mounted on substrate and interconnected to lead frame
US9780019B2 (en) 2015-07-24 2017-10-03 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9917184B2 (en) 2015-07-24 2018-03-13 Semiconductor Components Industries, Llc Semiconductor component that includes a clamping structure and method of manufacturing the semiconductor component
US9837399B2 (en) 2015-07-24 2017-12-05 Semiconductor Components Industries, Llc Cascode configured semiconductor component and method
US10128174B2 (en) 2015-07-24 2018-11-13 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9620443B2 (en) 2015-07-24 2017-04-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9818674B2 (en) 2015-07-24 2017-11-14 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9735095B2 (en) 2015-07-24 2017-08-15 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9653387B2 (en) 2015-07-24 2017-05-16 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
JP6547581B2 (ja) * 2015-10-22 2019-07-24 三菱電機株式会社 半導体装置
US9728610B1 (en) 2016-02-05 2017-08-08 Infineon Technologies Americas Corp. Semiconductor component with a multi-layered nucleation body
JP2017157711A (ja) * 2016-03-02 2017-09-07 株式会社東芝 半導体装置
US9954089B2 (en) * 2016-06-20 2018-04-24 Infineon Technologies Americas Corp. Low dislocation density III-nitride semiconductor component
WO2018039236A1 (en) * 2016-08-22 2018-03-01 The Regents Of The University Of California Semiconductor heterostructure with reduced unintentional calcium impurity incorporation
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
JP6652042B2 (ja) * 2016-12-13 2020-02-19 三菱電機株式会社 Iii−v族窒化物半導体エピタキシャルウェハの製造方法
CN108807291B (zh) * 2017-04-28 2020-06-26 环球晶圆股份有限公司 外延用基板及其制造方法
JP7007548B2 (ja) * 2017-05-16 2022-01-24 富士通株式会社 化合物半導体装置及びその製造方法
FR3071854A1 (fr) * 2017-10-03 2019-04-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a heterojonction muni d'une couche barriere enterree
US11162189B2 (en) * 2018-03-02 2021-11-02 Dexerials Corporation Semiconductor substrate, gallium nitride single crystal, and method for producing gallium nitride single crystal
CN111341895A (zh) * 2020-03-10 2020-06-26 淄博职业学院 一种发光二极管
US20220328673A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125902B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125801B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN115312596A (zh) * 2021-05-07 2022-11-08 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003534664A (ja) * 2000-05-24 2003-11-18 レイセオン・カンパニー 半導体構造体
JP2004055579A (ja) * 2002-07-16 2004-02-19 Fujitsu Quantum Devices Ltd 電界効果トランジスタ及びその製造方法
JP2004207472A (ja) * 2002-12-25 2004-07-22 Sumitomo Chem Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
JP2010199568A (ja) * 2009-01-28 2010-09-09 Sumitomo Chemical Co Ltd 半導体基板の製造方法および半導体基板
JP2011009722A (ja) * 2009-05-26 2011-01-13 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、および電子デバイス
JP2011166067A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP3645233B2 (ja) 2001-06-07 2005-05-11 日本電信電話株式会社 半導体素子
US7112830B2 (en) 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
JP4792814B2 (ja) 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
US7326971B2 (en) * 2005-06-08 2008-02-05 Cree, Inc. Gallium nitride based high-electron mobility devices
KR101045573B1 (ko) 2005-07-06 2011-07-01 인터내쇼널 렉티파이어 코포레이션 Ⅲ족 질화물 인헨스먼트 모드 소자
US8183595B2 (en) 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US8482035B2 (en) 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
US9157169B2 (en) 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
JP5064824B2 (ja) 2006-02-20 2012-10-31 古河電気工業株式会社 半導体素子
US8791503B2 (en) 2007-09-18 2014-07-29 International Rectifier Corporation III-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
WO2009038809A1 (en) 2007-09-20 2009-03-26 International Rectifier Corporation Enhancement mode iii-nitride semiconductor device with reduced electric field between the gate and the drain
US7745853B2 (en) * 2008-06-18 2010-06-29 Chang Gung University Multi-layer structure with a transparent gate
US8350296B2 (en) 2008-08-21 2013-01-08 International Rectifier Corporation Enhancement mode III-nitride device with floating gate and process for its manufacture
JP2010239034A (ja) 2009-03-31 2010-10-21 Furukawa Electric Co Ltd:The 半導体装置の製造方法および半導体装置
JP5188545B2 (ja) 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板
US8575660B2 (en) 2009-10-14 2013-11-05 International Rectifier Corporation Group III-V semiconductor device with strain-relieving interlayers
US8269259B2 (en) 2009-12-07 2012-09-18 International Rectifier Corporation Gated AlGaN/GaN heterojunction Schottky device
US9105703B2 (en) 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
US20120153351A1 (en) 2010-12-21 2012-06-21 International Rectifier Corporation Stress modulated group III-V semiconductor device and related method
US8796738B2 (en) 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003534664A (ja) * 2000-05-24 2003-11-18 レイセオン・カンパニー 半導体構造体
JP2004055579A (ja) * 2002-07-16 2004-02-19 Fujitsu Quantum Devices Ltd 電界効果トランジスタ及びその製造方法
JP2004207472A (ja) * 2002-12-25 2004-07-22 Sumitomo Chem Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
JP2010199568A (ja) * 2009-01-28 2010-09-09 Sumitomo Chemical Co Ltd 半導体基板の製造方法および半導体基板
JP2011009722A (ja) * 2009-05-26 2011-01-13 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、および電子デバイス
JP2011166067A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067597B1 (ko) * 2013-05-27 2020-01-17 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20140139346A (ko) * 2013-05-27 2014-12-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20140139890A (ko) * 2013-05-28 2014-12-08 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR102091516B1 (ko) * 2013-05-28 2020-03-20 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR102111459B1 (ko) * 2013-06-25 2020-05-15 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR102111458B1 (ko) * 2013-06-25 2020-05-15 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20150000753A (ko) * 2013-06-25 2015-01-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20150000752A (ko) * 2013-06-25 2015-01-05 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
WO2015008532A1 (ja) * 2013-07-19 2015-01-22 シャープ株式会社 電界効果トランジスタ
KR20150012119A (ko) * 2013-07-24 2015-02-03 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR102077674B1 (ko) * 2013-07-24 2020-02-14 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR20160138091A (ko) 2014-04-09 2016-12-02 산켄덴키 가부시키가이샤 반도체 기판의 제조 방법, 반도체 소자의 제조 방법, 반도체 기판, 및 반도체 소자
KR20160138090A (ko) 2014-04-09 2016-12-02 산켄덴키 가부시키가이샤 반도체 기판 및 반도체 소자
US10068985B2 (en) 2014-04-09 2018-09-04 Sanken Electric Co., Ltd. Method for manufacturing semiconductor substrate, method for manufacturing semiconductor device, semiconductor substrate, and semiconductor device
KR20160141756A (ko) 2014-04-18 2016-12-09 산켄덴키 가부시키가이샤 반도체 기판 및 반도체 소자
US9876101B2 (en) 2014-04-18 2018-01-23 Sanken Electric Co., Ltd. Semiconductor substrate and semiconductor device
US10186421B2 (en) 2015-03-09 2019-01-22 Air Water Inc. Composite semiconductor substrate
KR20170122267A (ko) * 2015-03-09 2017-11-03 에어 워터 가부시키가이샤 화합물 반도체 기판
JP2016167517A (ja) * 2015-03-09 2016-09-15 エア・ウォーター株式会社 化合物半導体基板
WO2016143381A1 (ja) * 2015-03-09 2016-09-15 エア・ウォーター株式会社 化合物半導体基板
KR102573938B1 (ko) * 2015-03-09 2023-09-05 에어 워터 가부시키가이샤 화합물 반도체 기판
JP2018190959A (ja) * 2017-05-03 2018-11-29 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. 半導体のヘテロ構造およびその形成方法

Also Published As

Publication number Publication date
EP2573818A1 (en) 2013-03-27
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