Nothing Special   »   [go: up one dir, main page]

JP6429647B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6429647B2
JP6429647B2 JP2015012482A JP2015012482A JP6429647B2 JP 6429647 B2 JP6429647 B2 JP 6429647B2 JP 2015012482 A JP2015012482 A JP 2015012482A JP 2015012482 A JP2015012482 A JP 2015012482A JP 6429647 B2 JP6429647 B2 JP 6429647B2
Authority
JP
Japan
Prior art keywords
wiring
reference potential
signal
semiconductor chip
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015012482A
Other languages
English (en)
Other versions
JP2016139659A (ja
Inventor
修一 仮屋崎
修一 仮屋崎
航 白井
航 白井
隆一 及川
隆一 及川
賢一 久保山
賢一 久保山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015012482A priority Critical patent/JP6429647B2/ja
Priority to TW104138771A priority patent/TW201639113A/zh
Priority to US14/967,463 priority patent/US9461016B2/en
Priority to CN201610008571.9A priority patent/CN105826300B/zh
Priority to KR1020160007562A priority patent/KR20160091831A/ko
Publication of JP2016139659A publication Critical patent/JP2016139659A/ja
Priority to HK16110482.6A priority patent/HK1222476A1/zh
Application granted granted Critical
Publication of JP6429647B2 publication Critical patent/JP6429647B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品がインタポーザを介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。
特表２０１０−５３８３５８号公報（特許文献１）、特開２０１３−１３８１７７号公報（特許文献２）、特開２０１４−１１１６９号公報（特許文献３）、米国特許第８６５３６７６号明細書（特許文献４）、および特開２０１４−１１２８４号公報（特許文献５）には、複数の半導体チップがインタポーザを介して互いに電気的に接続された半導体装置が記載されている。
また、特開２００８−１５３５４２号公報（特許文献６）には、信号配線とグランド配線とが交互に設けられた多層配線基板が記載されている。
特表２０１０−５３８３５８号公報 特開２０１３−１３８１７７号公報 特開２０１４−１１１６９号公報 米国特許第８６５３６７６号明細書 特開２０１４−１１２８４号公報 特開２００８−１５３５４２号公報
複数の半導体部品を、インタポーザを介して互いに電気的に接続する技術がある。配線基板やインタポーザに形成される複数の配線それぞれの幅は、配線の厚さとのアスペクト比で制限される。このため、半導体パッケージの基材となる配線基板上にインタポーザを搭載する場合、配線基板よりも薄い配線材料によりインタポーザの配線パターンを形成することで、インタポーザに形成される複数の配線の配置密度を向上させることができる。また、インタポーザに複数の配線層を設けると、複数の半導体部品間を接続する配線数をさらに増やすことができる。しかし、インタポーザの複数の配線の配線密度が増加すると、信号伝送の信頼性の観点から課題があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板に搭載されたインタポーザ上に搭載され、かつ、上記インタポーザを介して互いに電気的に接続されている第１および第２半導体チップを備える。また、上記インタポーザが有する第１配線層および第２配線層には、互いに電気的に分離された第１信号用配線および第２信号用配線が設けられている。また、上記第１信号用配線と上記第２信号用配線の両隣には、それぞれ基準電位用配線が形成されている。また、上記第１配線層に設けられた上記第１信号用配線と上記第２配線層に設けられた上記第２信号用配線とは、平面視において互いに交差し、その交差部の周辺で、上記第１配線層の基準電位用配線と上記第２配線層の基準電位用配線とが接続されている。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ−Ａ線に沿った断面図である。 図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。 図３のＡ部の拡大断面図である。 図３に示す、隣り合う半導体チップの間の領域周辺の拡大断面図である。 図１のＢ部の平面図である。 図７に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。 図８のＡ−Ａ線に沿った拡大断面図である。 図８に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。 図１０のＡ−Ａ線に沿った拡大断面図である。 図７に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。 図１２に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図７に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。 図１５に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。 図１６のＡ−Ａ線に沿った拡大断面図である。 図１６に示す基準電位用配線を除いた状態を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態１）
本実施の形態では、複数の半導体部品が、インタポーザを介して互いに電気的に接続した半導体装置の例として、シリコン基板に複数の配線層が形成された、所謂、シリコンインタポーザに複数の半導体チップが搭載された実施態様を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップを制御する制御回路や演算処理回路が形成されたロジックチップと、を有する。また、メモリチップとロジックチップとは、シリコンインタポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。このように一つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。
＜半導体装置の概要＞
まず、図１〜図４を用いて本実施の形態の半導体装置の構造の概要について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ−Ａ線に沿った断面図である。また、図４は、図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
なお、図２および図３では、見易さのため、端子数が少ない場合の実施態様について示している。しかし、端子の数は図２および図３に示す態様の他、種々の変形例がある。例えば、図２に示す半田ボール１１の数は、図２に示す数よりも多くても良い。また、図３では、見易さのため、各配線層に形成された複数の配線１３のうちの一本を例示的に示している。また、図４に示す例では、半導体装置ＰＫＧ１が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。
図１および図３に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板（パッケージ基板）１０、配線基板１０上に搭載されたインタポーザ（中継基板）２０Ａ、およびインタポーザ２０Ａ上に搭載された複数の半導体チップ３０を有する。複数の半導体チップ３０は、インタポーザ２０Ａ上に並べて搭載されている。
また、図２に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面１０ｂには、外部端子である複数の半田ボール（外部端子、電極、外部電極）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子、電極、外部電極）１２（図３参照）に接続されている。
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
また、図３に示すように、配線基板１０は、インタポーザ２０Ａを介して複数の半導体チップ３０が搭載された上面（面、チップ搭載面）１０ｔ、上面１０ｔとは反対側の下面（面、実装面）１０ｂ、および上面１０ｔと下面１０ｂの間に配置された側面１０ｓを有する。また、配線基板１０は、図１に示すように平面視において四角形の外形形状を成す。
また、図３に示すように、インタポーザ２０Ａは、複数の半導体チップ（半導体部品）３０が搭載された上面（面、チップ搭載面）２０ｔ、上面１０ｔとは反対側の下面（面、実装面）２０ｂ、および上面２０ｔと下面２０ｂの間に配置された側面２０ｓを有する。また、インタポーザ２０Ａは、図１に示すように平面視において四角形の外形形状を成す。
また、図３に示すように、複数の半導体チップ３０のそれぞれは、表面（主面、上面）３０ｔ、表面３０ｔとは反対側の裏面（主面、下面）３０ｂ、および、表面３０ｔと裏面３０ｂとの間に位置する側面３０ｓを有する。また、複数の半導体チップ３０のそれぞれは、図１に示すように平面視において四角形の外形形状を成す。
図１および図３に示す例では、複数の半導体チップ３０のうちの一つは、メモリ回路を備えるメモリチップ３０Ａであり、他の一つは、メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂである。また、図１および図３に示す例では、メモリチップ３０Ａおよびロジックチップ３０Ｂのそれぞれは、インタポーザ２０Ａに直接的に接続されている。言い換えれば、メモリチップ３０Ａとインタポーザ２０Ａとの間、およびロジックチップ３０Ｂとインタポーザ２０Ａとの間には、基板や他のチップ部品が挿入されていない。
また、図４に示すように、本実施の形態の半導体装置ＰＫＧ１は、ロジックチップ３０Ｂとメモリチップ３０Ａとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ３０Ａは、ロジックチップ３０Ｂとの間で通信するデータを記憶する主記憶回路（記憶回路）を備えている。また、ロジックチップ３０Ｂには、メモリチップ３０Ａの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図４では、一例として演算処理回路や制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。ただし、コア回路ＣＯＲＥ１に含まれる回路は、上記以外の回路が含まれていても良い。例えば、ロジックチップ３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、メモリチップ３０Ａの主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。
また、ロジックチップ３０Ｂには、外部機器４０との間で信号の入出力を行う外部インタフェース回路（入出力回路、外部入出力回路）ＩＦ１が形成されている。外部インタフェース回路ＩＦ１には、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが接続される。また、外部インタフェース回路ＩＦ１は、コア回路ＣＯＲＥ１とも接続され、コア回路ＣＯＲＥ１は、外部インタフェース回路ＩＦ１を介して外部機器４０との間で信号を伝送することができる。
また、ロジックチップ３０Ｂには、内部機器（例えば、メモリチップ３０Ａ）との間で信号の入出力を行う内部インタフェース回路（入出力回路、内部入出力回路）ＩＦ２が形成されている。内部インタフェース回路ＩＦ２には、データ信号を伝送するデータ線（信号線）ＤＱ、およびアドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線（信号線）ＣＭＤが接続されている。データ線ＤＱ、および制御信号線ＣＭＤは、それぞれメモリチップ３０Ａの内部インタフェース回路ＩＦ２に接続されている。
また、ロジックチップ３０Ｂには、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位を供給する電源回路ＤＲＶ１を備えている。図４に示す例では、電源回路ＤＲＶ１には、電源電位を供給する電源線ＶＤ１と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源５０から電源回路ＤＲＶ１を経由して、各回路に供給される。
なお、図４では、一対の電源線ＶＤ１と基準電位線ＶＳ１がロジックチップ３０Ｂに接続される例を示しているが、ロジックチップ３０Ｂに供給される電位は、上記二種類には限定されない。例えば、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの外部インタフェース回路ＩＦ１を駆動する電圧を供給する、外部インタフェース用電源回路と、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１を駆動する電圧を供給する、コア用電源回路とが含まれていても良い。また、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電圧を供給する、内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ３０Ｂには、互いに異なる複数の電源電位を供給する複数の電源線ＶＤ１が接続される。
また、図４に示す基準電位線ＶＳ１に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１に供給される電位は、接地電位以外の電位であっても良い。
ロジックチップ３０Ｂのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３０に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップ３０Ｂに図４に示す主記憶回路を形成すれば、ロジックチップ３０Ｂ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップ３０Ｂとは別の半導体チップ３０（すなわち、メモリチップ３０Ａ）に主記憶回路を形成することで、ロジックチップ３０Ｂの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ３０Ａを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。
また、図４に示す例では、メモリチップ３０Ａは、主記憶回路を備えている。図４では主記憶回路をメモリチップ３０Ａのコア回路（主回路）ＣＯＲＥ２として示している。ただし、コア回路ＣＯＲＥ２に含まれる回路は、主記憶回路以外の回路が含まれていても良い。
また、メモリチップ３０Ａには、内部機器（例えば、ロジックチップ３０Ｂ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＩＦ２が形成されている。
また、メモリチップ３０Ａには、コア回路ＣＯＲＥ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲＶ２を備えている。図４に示す例では、電源回路ＤＲＶ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、電源線ＶＤ１に供給される電源電位、電源線ＶＤ２に供給される電源電位、および電源線ＶＤ３に供給される電源電位は、それぞれ半導体装置ＰＫＧ１の外部に設けられた電源５０から供給される。
なお、図４では、一対の電源線ＶＤ２と基準電位線ＶＳ１がメモリチップ３０Ａに接続される例を示している。また、図４に示す例では、内部インタフェース回路ＩＦ２を駆動する電源電位を供給する電源線ＶＤ３、および基準電位線ＶＳ２のそれぞれを介してロジックチップ３０Ｂとメモリチップ３０Ａとが電気的に接続されている。ただし、メモリチップ３０Ａに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電源電位と、メモリチップ３０Ａの内部インタフェース回路ＩＦ２を駆動する電源電位とが、それぞれ独立して供給されても良い。
また、図４に示す例では、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する複数の伝送経路には、データ線ＤＱおよび制御信号線ＣＭＤの他、基準電位線ＶＳ２が含まれる。この基準電位線ＶＳ２は例えばデータ線ＤＱによって伝送されるデータ信号のリファレンス信号を伝送する経路（帰路電流経路）になっている。リファレンス用の基準電位線ＶＳ２には、基準電位として例えば接地電位が供給される。基準電位線ＶＳ２および基準電位線ＶＳ１にそれぞれ接地電位を供給する場合には、基準電位線ＶＳ２と基準電位線ＶＳ１とを接続した方が、電位が安定する。したがって、図４に点線を付して示すように、基準電位線ＶＳ２と基準電位線ＶＳ１とがインタポーザ２０Ａにおいて接続されていることが好ましい。ただし、リファレンス用の基準電位線ＶＳ２は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用しても良い。
また、図４に示す例では、メモリチップ３０Ａに電源電位を供給する電源線ＶＤ２、およびメモリチップ３０Ａに基準電位を供給する基準電位線ＶＳ１は、それぞれロジックチップ３０Ｂを経由せずにメモリチップ３０Ａに接続されている。ただし、図４に対する変形例としては、電源線ＶＤ１および基準電位線ＶＳ２がロジックチップ３０Ｂを経由してメモリチップ３０Ａに接続されていても良い。
＜各部品の構成＞
次に、図１〜図４に示す半導体装置ＰＫＧ１を構成する主な部品について順に説明する。図５は、図３のＡ部の拡大断面図である。また、図６は、図３に示す、隣り合う半導体チップの間の領域周辺の拡大断面図である。
図１〜図５に示す配線基板１０は、半導体装置ＰＫＧ１と実装基板６０（図４参照）との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側を電気的に接続する複数の配線層（図３に示す例では８層）を有する。各配線層に設けられた、複数の配線１３は、複数の配線１３間、および隣り合う配線層間を絶縁する絶縁層１４に覆われている。
図３に示す配線基板１０は、積層された複数の絶縁層１４を有しており、真ん中の絶縁層１４が、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させたコア層（コア材）である。また、コア層の上面および下面にそれぞれ形成される絶縁層１４は、例えばビルドアップ工法により形成されている。ただし、図３に対する変形例として、コア層となる絶縁層１４を有していない、所謂、コアレス基板を用いても良い。
また、配線基板１０は、各配線層の間にもうけられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５を有する。また、配線基板１０の上面１０ｔには、複数のボンディングパッド（端子、チップ搭載面側端子、電極）１６が形成されている。なお、配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。
一方、配線基板１０の下面１０ｂには、複数のランド（端子、半田接続用パッド）１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図４に示す実装基板６０と半導体装置ＰＫＧ１とは、図３に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。
これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。
また、図３に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図３に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に例えばメッキ法により形成された金（Ａｕ）膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状（棒状）に形成する場合もある。
また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜（ソルダレジスト膜）１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。
また、図５に示すように、半導体装置ＰＫＧ１は、配線基板１０上に搭載されるインタポーザ２０Ａを備えている。インタポーザ２０Ａは、配線基板１０と複数の半導体チップ３０との間に介在する中継基板である。本実施の形態では、インタポーザ２０Ａは、主面２１ｔを有するシリコン基板（基材）２１と、主面２１ｔ上に配置された複数の配線層Ｍ１、Ｍ２、Ｍ３と、を有する。図５に示すように、複数の表面電極２５が形成された層を配線層Ｍ４と見做すと、図５に示す例では四層の配線層が積層されている。複数の配線層Ｍ１、Ｍ２、Ｍ３のそれぞれには、複数の配線（導体パターン）２２が形成されている。複数の配線２２は、複数の配線２２間、および隣り合う配線層間を絶縁する絶縁層２３に覆われている。絶縁層２３は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
また、インタポーザ２０Ａの配線層Ｍ３上には、複数の表面電極（電極パッド、端子）２５が形成されている。複数の表面電極２５のそれぞれの一部分は、インタポーザ２０Ａの上面２０ｔにおいて、保護絶縁膜であるパッシベーション膜２６から露出している。そして、表面電極２５は、表面電極２５の露出部分に接続されるバンプ電極３５を介して半導体チップ３０の電極（表面電極、パッド）３３と電気的に接続されている。
また、インタポーザ２０Ａの下面２０ｂには、複数の裏面電極（電極、パッド、端子）２７が形成されている。複数の裏面電極２７は、シリコン基板２１の主面２１ｔの反対側に位置するインタポーザ２０Ａの下面２０ｂにおいて、露出している。そして、裏面電極２７は、裏面電極２７接続されるバンプ電極２８を介して配線基板１０のボンディングパッド１６と電気的に接続されている。
また、インタポーザ２０Ａは、シリコン基板２１を厚さ方向（主面２１ｔおよび下面２０ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極２４を備えている。複数の貫通電極２４は、シリコン基板２１を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極２４のそれぞれは、一方の端部が裏面電極２７に接続され、他方の端部が配線層Ｍ１の配線２２に接続されている。つまり、インタポーザ２０Ａの複数の表面電極２５と複数の裏面電極２７とは、複数の配線２２および複数の貫通電極２４を介してそれぞれ電気的に接続されている。
ところで、配線パターンの配線幅は、配線の厚さとのアスペクト比によりある程度の寸法が規定される。例えば、配線パターンを構成する金属膜の厚さが厚い場合、配線パターンの幅は、金属膜の厚さに対応した範囲内でしか狭くすることができない。本実施の形態では、インタポーザ２０Ａに形成された複数の配線２２の厚さは、配線基板１０に形成された複数の配線１０の厚さよりも薄い。このため、インタポーザ２０Ａに形成される複数の配線２２は、配線基板１０の配線１３と比較して配線密度を向上させることができる。
特に、本実施の形態のインタポーザ２０Ａは、図５に示すように半導体基板であるシリコン基板（基材）２１を有し、シリコン基板２１の主面２１ｔ上に複数の配線層Ｍ１、Ｍ２、Ｍ３が積層された構造を有する。このように、半導体基板上に複数の配線２２を形成する場合、半導体ウエハに配線を形成する工程と同様のプロセスを利用することで、配線密度を向上させることができる。
半導体ウエハに配線を形成するプロセスを用いた場合、各配線層の厚さ、および配線層間の距離も薄くなる。例えば、図５および図６に示す配線層Ｍ１、Ｍ２、Ｍ３の厚さ、すなわち、複数の配線２２それぞれの厚さは、配線基板１０の配線１３の厚さよりも薄い。図５および図６では、配線基板１０の配線１３とインタポーザ２０Ａの配線２２とを一図に記載するため、配線１３の厚さが配線２２の厚さに対して二倍以下になっている。しかし、配線１３の厚さは、上記した配線２２の厚さの値に対して数倍から数十倍程度である。
また、配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離、およびシリコン基板２１の主面２１ｔと配線層Ｍ１との離間距離は、配線２２の厚さよりも小さい。配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離、およびシリコン基板２１の主面２１ｔと配線層Ｍ１との離間距離は、配線層Ｍ１、Ｍ２、Ｍ３に形成された配線２２の厚さの半分程度である。なお、複数の表面電極２５が形成された最上層の配線層Ｍ４と配線層Ｍ３との離間距離は、配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離よりも大きい。例えば、配線層Ｍ４と配線層Ｍ３との離間距離は、配線２２の厚さと同程度である。
このように、インタポーザ２０Ａは、配線基板１０と比較して、配線密度を向上させることができるので、複数の半導体チップ３０間を結ぶ信号伝送経路の数を増加させる場合に特に有効である。特に、本実施の形態の図４に示す例のように、ロジックチップ３０Ｂとメモリチップ３０Ａとを接続する信号伝送経路の数を増やす場合には、インタポーザ２０Ａを設けることにより、配線基板１０に形成される配線１３（図３参照）の数を低減することができる。
なお、本実施の形態では、半導体ウエハの製造プロセスで広く利用される、シリコン基板２１を基材として用いている。このため、図５に示すシリコン基板２１は、半導体材料であるシリコンを母材（主たる成分）とする。また、半導体チップの製造に用いられる半導体基板は、母材である半導体材料中に、ｐ型またはｎ型の導電特性を構成する不純物元素がドープされている場合が一般的である。このため、シリコン基板２１として、汎用される半導体ウエハを用いた場合、シリコン基板２１には、ｐ型またはｎ型の導電特性を構成する不純物元素が含まれている。
ただし、本実施の形態のシリコン基板２１には、種々の変形例が適用可能である。例えば、半導体基板として、シリコン以外の半導体材料を母材にしても良い。また、半導体材料中に不純物元素がドープされていない半導体を半導体基板として用いることもできる。
また、図６に示すように、半導体装置ＰＫＧ１は、インタポーザ２０Ａの上面２０ｔ上に搭載される複数の半導体チップ３０を備えている。複数の半導体チップ３０のそれぞれは、主面３１ｔを有するシリコン基板（基材）３１と、主面３１ｔ上に配置された配線層３２とを有する。なお、図５および図６では、見易さのため、一層の配線層３２を示しているが、例えば、図５および図６に示す配線層３２には、インタポーザ２０Ａの配線層Ｍ１、Ｍ２、Ｍ３よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層３２のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
また、複数の半導体チップ３０のそれぞれが備えるシリコン基板３１の主面３１ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層３２の複数の配線を介して表面３０ｔ側に形成された複数の電極３３と電気的に接続されている。
また、本実施の形態では、複数の半導体チップ３０のそれぞれは、表面３０ｔとインタポーザ２０Ａの上面２０ｔとが対向した状態で、インタポーザ２０Ａの上面２０ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ３０と、インタポーザ２０Ａとが電気的に接続される。
半導体チップ３０の配線層３２上には、複数の電極（表面電極、パッド、端子）３３が形成されている。複数の電極３３のそれぞれの一部分は、半導体チップ３０の表面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３４から露出している。そして、電極３３は、電極３３の露出部分に接続されるバンプ電極３５を介してインタポーザ２０Ａの表面電極２５と電気的に接続されている。
また、本実施の形態では、図４に示すように、メモリチップ３０Ａに接続される複数の伝送経路のうちの一部は、配線基板１０とは接続されず、インタポーザ２０Ａを介してロジックチップ３０Ｂに接続される。図４に示す例では、データ線ＤＱおよび制御信号線ＣＭＤは配線基板１０とは電気的に分離されている。一方、メモリチップ３０Ａに接続される複数の伝送経路のうち、メモリチップ３０Ａの回路を駆動するための電源電位を供給する電源線ＶＤ２および基準電位線ＶＳ１は、配線基板１０と電気的に接続されている。なお、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する伝送経路のうち、信号線のリファレンス用に用いる基準電位線ＶＳ２は、配線基板１０と分離されていても良い。
＜インタポーザの配線構造の詳細＞
次に、図４に示すようにロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する信号伝送経路の詳細について説明する。
ＳｉＰ型の半導体装置の代表的な例として、本実施の形態のように、ロジックチップ３０Ｂとメモリチップ３０Ａとが一つのパッケージ内に搭載された構成がある。このような構成のＳｉＰ型の半導体装置の性能を向上させるためには、ロジックチップ３０Ｂとメモリチップ３０Ａとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば、図４に示す信号伝送経路のうち、複数のデータ線ＤＱのそれぞれは、１Ｇｂｐｓ（毎秒１ギガビット）以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある（以下、高クロック化と記載する）。
また、ロジックチップ３０Ｂとメモリチップ３０Ａとの間の信号伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、上記したバス幅拡大化と高クロック化を組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。したがって、本実施の形態のように、配線基板１０より高い配線密度を実現できる、インタポーザ２０Ａを介してロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する方法が有効である。
例えば図４に示すメモリチップ３０Ａは、５１２ｂｉｔ以上のデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップ３０Ａは、データバスの幅が１２８ｂｉｔのチャンネルを、例えば４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ１Ｇｂｐｓ以上になっている。
ところが、配線密度が高い中継基板に形成された多数の信号配線を介してロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する場合、信号伝送の信頼性の観点から課題があることが判った。
まず、インタポーザを用いて伝送経路の数を増やす場合、インタポーザに形成される複数の配線それぞれの幅は狭くなり、厚さは薄くなる。例えば、図６に示す配線２２の厚さは１μｍ〜１．２μｍ程度であって、インタポーザが有する複数の配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離は、配線２２の厚さの半分程度である。
このように、中継基板が備える複数の配線２２のそれぞれの幅および厚さが小さくなると、信号電流の帰路電流経路を構成する配線、言い換えれば、リファレンス用の基準電位が供給される配線の幅および厚さも小さくなる。この場合、リファレンス用の基準電位の値が不安定になる懸念がある。
例えば、隣合う信号伝送経路が、それぞれ異なる値の基準電位をリファレンスとして利用する場合、信号伝送経路に流れる電流の影響を基準電位線が受ける。この場合、基準電位線が理想的な帰路電流経路とならず、逆に、ノイズ伝搬経路として機能する懸念がある。
したがって、配線密度を向上させる場合複数の配線２２のそれぞれの幅および厚さは小さくなるが、リファレンス用の基準電位の値は安定させる必要がある。
そこで、本願発明者は、信号伝送の信頼性を向上させる対策の一環として、インタポーザに形成された基準電位線の電位を安定化させる技術を検討し、本実施の形態の構成を見出した。
すなわち、本実施の形態では、信号用配線に沿って形成された複数の基準電位用配線を複数箇所で電気的に接続することで、基準電位の値を安定化させる。以下、図面を用いて詳細に説明する。
図７は、図１のＢ部の平面図である。また、図８は、図７に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。また、図９は、図８のＡ−Ａ線に沿った拡大断面図である。
なお、図７では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する配線のレイアウト例を示すため、図９に示す配線層Ｍ３の配線を一点鎖線で、配線層Ｍ２の配線を点線で示している。また、図７では、配線レイアウトのイメージを模式的に示している。このため、配線２２の数や折れ曲がった部分の数などは、図７に示す実施態様の他、種々の変形例がある。また、図７では、並んで配置されたメモリチップ３０Ａとロジックチップ３０Ｂとに挟まれた領域２２Ａの範囲を二点鎖線で示している。
また、図８では、信号伝送用の配線と、基準電位用の配線とを識別し易くするため、それぞれ異なる模様を付して示している。また、図８では、異なる配線層に形成された配線の平面的な位置関係を示すため、図９に示す配線層Ｍ３に形成された配線は実線で、配線層Ｍ２に形成された配線は点線で示している。
また、図９は、断面図であるが、複数の配線２２が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。また、図９では、配線層Ｍ４が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。
図７に示すように、インタポーザ２０Ａに形成された複数の配線２２のうち、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の配線２２は、主に、メモリチップ３０Ａとロジックチップ３０Ｂとに挟まれた領域２２Ａに形成されている。領域２２Ａは、平面視において、メモリチップ３０Ａとロジックチップ３０Ｂとを最短距離で接続する領域である。したがって、領域２２Ａに設けられた配線２２を介してメモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続することにより、半導体チップ間の伝送経路距離を短くできる。以下、インタポーザ２０Ａの配線構造について説明するが、特に、領域２２Ａ以外に設けられた配線に係る説明であることを明示した場合を除き、メモリチップ３０Ａとロジックチップ３０Ｂとに挟まれた領域２２Ａにおける配線構造の説明である。
また、図９に示すように、本実施の形態のインタポーザ２０Ａが有する配線層Ｍ２には信号用配線（データ信号用配線）２２ＤＱ１が設けられている。また、配線層Ｍ２には信号用配線２２ＤＱ１が設けられている。信号用配線２２ＤＱ１の両隣には、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２が設けられている。また、信号用配線２２ＤＱ２の両隣には、基準電位用配線２２ＶＳ３および基準電位用配線２２ＶＳ４が設けられている。また、図８に示すように、信号用配線２２ＤＱ１と信号用配線２２ＤＱ２とは、平面視において互いに交差し、その交差部の周辺で、配線層Ｍ２の基準電位用配線２２ＶＳ１、２２ＶＳ２と配線層Ｍ３の基準電位用配線２２ＶＳ３、２２ＶＳ４とが互いに接続されている。
図８および図９に示す配線構造をさらに詳しく表現すると、以下の通り表現できる。すなわち、図９に示すように、インタポーザ２０Ａは、配線層Ｍ２と、配線層Ｍ２に積層された配線層Ｍ３と、を含む複数の配線層Ｍ１、Ｍ２、Ｍ３を有する。また、配線層Ｍ２は、メモリチップ３０Ａ（図７参照）およびロジックチップ３０Ｂ（図７参照）のうち一方から他方に向かって延びる基準電位用配線２２ＶＳ１と、基準電位用配線２２ＶＳ１に沿って延びる基準電位用配線２２ＶＳ２と、を有する。また、配線層Ｍ２は、基準電位用配線２２ＶＳ１と基準電位用配線２２ＶＳ２との間で、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２に沿って延びる信号用配線２２ＤＱ１を有する。
また、配線層Ｍ３は、メモリチップ３０Ａおよびロジックチップ３０Ｂのうち一方から他方に向かって延びる基準電位用配線２２ＶＳ３と、基準電位用配線２２ＶＳ３に沿って延びる基準電位用配線２２ＶＳ４と、を有する。また、配線層Ｍ３は、信号用配線２２ＤＱ１と電気的に分離され、かつ、基準電位用配線２２ＶＳ３と基準電位用配線２２ＶＳ４との間で、基準電位用配線２２ＶＳ３および基準電位用配線２２ＶＳ４に沿って延びる信号用配線２２ＤＱ２を有する。
また、基準電位用配線２２ＶＳ１は、ビア配線（接続部）ＶＩ１を介して基準電位用配線２２ＶＳ３と接続され、ビア配線（接続部）ＶＩ２を介して基準電位用配線２２ＶＳ４と接続されている。また、図８に示すように、基準電位用配線２２ＶＳ１は、平面視において、ビア配線ＶＩ１とビア配線ＶＩ２との間で、信号用配線２２ＤＱ２に交差する交差部ＣＲ１を有する。
また、基準電位用配線２２ＶＳ２は、ビア配線（接続部）ＶＩ３を介して基準電位用配線２２ＶＳ３と接続され、ビア配線（接続部）ＶＩ４を介して基準電位用配線２２ＶＳ４と接続されている。また、図８に示すように、基準電位用配線２２ＶＳ２は、平面視において、ビア配線ＶＩ３とビア配線ＶＩ４との間で、信号用配線２２ＤＱ２に交差する交差部ＣＲ２を有する。
また、ビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４と各基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４の接続関係は、以下のように表現することができる。
基準電位用配線２２ＶＳ３は、ビア配線ＶＩ１を介して基準電位用配線２２ＶＳ１と接続され、ビア配線ＶＩ３を介して基準電位用配線２２ＶＳ２と接続されている。また、図８に示すように、基準電位用配線２２ＶＳ３は、平面視において、ビア配線ＶＩ１とビア配線ＶＩ３との間で、信号用配線２２ＤＱ１に交差する交差部ＣＲ３を有する。
また、基準電位用配線２２ＶＳ４は、ビア配線ＶＩ２を介して基準電位用配線２２ＶＳ１と接続され、ビア配線ＶＩ４を介して基準電位用配線２２ＶＳ２と接続されている。また、図８に示すように、基準電位用配線２２ＶＳ４は、平面視において、ビア配線ＶＩ２とビア配線ＶＩ４との間で、信号用配線２２ＤＱ１に交差する交差部ＣＲ４を有する。
本実施の形態のように、信号の帰路電流経路を構成する基準電位供給用の配線を、信号用配線に沿って設ける場合、所謂グランドプレーンと呼ばれる、シート状の導体パターンに基準電位を供給する場合と比較して配線層数を低減することができる。
また、本実施の形態のように、信号用配線に沿って延びる基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４を互いに接続することで、リファレンス用の基準電位の値を安定化させることができる。また、基準電位の値を安定化させることにより、基準電位用配線の電位が、信号電流の影響を受けにくくなる。このため、信号用配線を電流が流れることにより生じる電磁波をシールドすることができる。
また、本実施の形態では、複数の信号用配線には、第１の周波数帯で信号が伝送される信号用配線（制御信号用配線）２２ＣＭＤ（図９参照）と、第１の周波数帯よりも高い第２の周波数帯で信号が伝送される信号用配線２２ＤＱ１、２２ＤＱ２とが含まれる。例えば、図４に示す例では、制御信号線ＣＭＤで伝送されるアドレス信号やコマンド信号などの制御用のデータ信号は、データ線ＤＱで伝送されるデータ信号の半分以下の周波数で伝送される。このように、信号伝送経路によって使用する周波数帯が異なる場合には、相対的に高い周波数帯で信号伝送が行われる信号用配線２２ＤＱ１、２２ＤＱ２に対して優先的に対策を施すことが好ましい。
また、図７に示すように、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の配線２２のそれぞれは、メモリチップ３０Ａおよびロジックチップ３０Ｂのうち一方から他方に向かう、Ｘ方向に沿って延びる延在部分と、Ｘ方向に対して傾斜した傾斜部分を有する。図８に示すように、ビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４のそれぞれは、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４のＸ方向に対して傾斜した傾斜部分に接続されている。
このように、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４の全経路のうち、Ｘ方向に対して傾斜している傾斜部分にビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４を接続することで、図８に示すように、ビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４を接続する部分の基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４の配線幅を延在部分よりも太くすることができる。図８に示すように、複数の配線は、Ｘ方向に直交するＹ方向にそって隣り合うように配列されるので、ビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４を接続する部分の配線幅を太くしても、Ｘ方向に沿った部分の配線幅を細くすれば、配線密度を向上させることができる。そして、ビア配線ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４を接続する部分の配線幅を太くすることで、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４を互いに電気的に接続する経路の断面積が大きくなるので、基準電位を安定化させ易くなる。
また、図９に示すように、本実施の形態では、インタポーザ２０Ａに形成された複数の配線には、データ信号よりも低い周波数帯で信号が伝送される、信号用配線２２ＣＭＤが含まれる。この信号用配線２２ＣＭＤには低周波信号が伝送されるので、信号用配線２２ＤＱ１、２２ＤＱ２と比較すると、ノイズの影響を受けにくい。ただし、信号用配線２２ＣＭＤと信号用配線２２ＤＱ１、２２ＤＱ２とが厚さ方向に重なっている場合、信号用配線２２ＣＭＤから生じるノイズを考慮する必要がある。そこで、図９に示すように、信号用配線２２ＣＭＤは、配線層Ｍ２、配線層Ｍ３と異なる位置に設けられた配線層Ｍ１に形成されていることが好ましい。また、信号用配線２２ＣＭＤは、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４のうちのいずれかと厚さ方向に重なる位置に、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４の延在方向に沿って形成されていることが好ましい。これにより、信号用配線２２ＤＱ１、２２ＤＱ２と信号用配線２２ＣＭＤの間には基準電位を供給する配線が介在することになるので、ノイズの影響を低減できる。
なお、図示は省略するが、図９に示す配線層Ｍ３に基準電位用配線をさらに形成しても良い。また、この基準電位用配線と、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４とを電気的に接続することにより、基準電位の値をさらに安定化させることができる。
また、図８では、信号用配線２２ＤＱ１、２２ＤＱ２、および基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４のそれぞれが、交差する一部分を拡大して示しているが、図７に示すように、複数の配線２２のそれぞれは複数箇所で折れ曲がっており、Ｘ方向に対して傾斜した傾斜部分において、それぞれ異なる配線２２と交差している。
つまり、図８に示す基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４のそれぞれは、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４以外の基準電位用配線と交差している。そして、異なる配線層に形成された基準電位用配線が交差する部分において、ビア配線を介して電気的に接続されている。この場合、複数の基準電位用配線同士が接続される接続部のそれぞれで、基準電位を安定化させることができる。したがって、例えば、図７に示すメモリチップ３０Ａとロジックチップ３０Ｂとの距離が離れており、配線２２の距離が長くなる場合には、配線２２の距離に応じて、複数箇所で複数の基準電位用配線同士を接続することで、基準電位の伝送経路全体の電位を安定化させることができる。
＜変形例１＞
次に、本実施の形態の変形例について説明する。まず、変形例１として、差動信号を伝送する信号伝送経路に適用した場合の実施態様について説明する。図８に示す例では、技術思想を理解し易くするため、所謂、シングルエンド信号の信号伝送経路に適用した場合の実施態様を取り上げて説明した。しかし、上記した技術は、以下で説明するように、差動信号を伝送する信号伝送経路に適用することができる。図１０は、図８に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。また、図１１は、図１０のＡ−Ａ線に沿った拡大断面図である。
なお、図１０では、信号伝送用の配線と、基準電位用の配線とを識別し易くするため、それぞれ異なる模様を付して示している。また、図１０では、異なる配線層に形成された配線の平面的な位置関係を示すため、図１１に示す配線層Ｍ３に形成された配線は実線で、配線層Ｍ２に形成された配線は点線で示している。
また、図１１は、断面図であるが、複数の配線２２が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。また、図１１では、配線層Ｍ４が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。
図１０および図１１に示す半導体装置ＰＫＧ２が有するインタポーザ２０Ｂは、基準電位用の配線の間に、それぞれ二本ずつの信号用配線が設けられている点で、図７に示すインタポーザ２０Ｂと異なる。図１０に示すインタポーザ２０Ｂの配線構造は以下の通りである。
インタポーザ２０Ｂは、配線層Ｍ２（図１１参照）と、配線層Ｍ２に積層された配線層Ｍ３（図１１参照）と、を含む複数の配線層Ｍ１、Ｍ２、Ｍ３（図１１参照）を有する。また、配線層Ｍ２は、メモリチップ３０Ａ（図７参照）およびロジックチップ３０Ｂ（図７参照）のうち一方から他方に向かって延びる基準電位用配線２２ＶＳ１と、基準電位用配線２２ＶＳ１に沿って延びる基準電位用配線２２ＶＳ２と、を有する。また、配線層Ｍ３は、メモリチップ３０Ａおよびロジックチップ３０Ｂのうち一方から他方に向かって延びる基準電位用配線２２ＶＳ３と、基準電位用配線２２ＶＳ３に沿って延びる基準電位用配線２２ＶＳ４と、を有する。また、基準電位用配線２２ＶＳ１は、ビア配線（接続部）ＶＩ１を介して基準電位用配線２２ＶＳ３と接続され、ビア配線（接続部）ＶＩ２を介して基準電位用配線２２ＶＳ４と接続されている。また、基準電位用配線２２ＶＳ２は、ビア配線（接続部）ＶＩ３を介して基準電位用配線２２ＶＳ３と接続され、ビア配線（接続部）ＶＩ４を介して基準電位用配線２２ＶＳ４と接続されている。上記の各構成は、図８および図９に示すインタポーザ２０Ａと同様である。
しかし、インタポーザ２０Ｂは、以下の点で図８および図８に示すインタポーザ２０Ｂと相違する。まず、配線層Ｍ２は、基準電位用配線２２ＶＳ１と基準電位用配線２２ＶＳ２との間で、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２に沿って延びる信号用配線（差動信号用配線）２２ＤＳ１および信号用配線（差動信号用配線）２２ＤＳ３を有する。信号用配線２２ＤＳ１および差動信号用配線２２ＤＳ３は、第１の差動信号を伝送する差動信号対を構成する。
また、配線層Ｍ３は、信号用配線２２ＤＳ１と電気的に分離され、かつ、基準電位用配線２２ＶＳ３と基準電位用配線２２ＶＳ４との間で、基準電位用配線２２ＶＳ３および基準電位用配線２２ＶＳ４に沿って延びる信号用配線（差動信号用配線）２２ＤＳ２および信号用配線（差動信号用配線）２２ＤＳ４を有する。信号用配線２２ＤＳ２および差動信号用配線２２ＤＳ４は、第２の差動信号を伝送する差動信号対を構成する。
また、図１０に示すように、基準電位用配線２２ＶＳ１は、平面視において、ビア配線ＶＩ１とビア配線ＶＩ２との間で、信号用配線２２ＤＳ２および信号用配線２２ＤＳ４に交差する交差部ＣＲ１を有する。また、基準電位用配線２２ＶＳ２は、平面視において、ビア配線ＶＩ３とビア配線ＶＩ４との間で、信号用配線２２ＤＳ２および信号用配線２２ＤＳ４に交差する交差部ＣＲ２を有する。また、基準電位用配線２２ＶＳ３は、平面視において、ビア配線ＶＩ１とビア配線ＶＩ３との間で、信号用配線２２ＤＳ１および信号用配線２２ＤＳ３に交差する交差部ＣＲ３を有する。また、基準電位用配線２２ＶＳ４は、平面視において、ビア配線ＶＩ２とビア配線ＶＩ４との間で、信号用配線２２ＤＳ１および信号用配線２２ＤＳ３に交差する交差部ＣＲ４を有する。
図１０および図１１に示す変形例のように、基準電位用の配線の間に設けられた信号用の配線が、差動信号用の配線である場合、差動対のそれぞれが参照する基準電位の値を同じ値に揃える必要がある。本変形例によれば、基準電位用配線２２ＶＳ１と基準電位用配線２２ＶＳ２とは、複数個所で電気的に接続されているので、基準電位用配線２２ＶＳ１の電位と基準電位用配線２２ＶＳ２の電位とを同電位に揃えやすい。つまり、差動対を構成する信号用配線２２ＤＳ１および信号用配線２２ＤＳ３のそれぞれが参照する基準電位の値を同じ値に揃えやすい。したがって、差動信号の信号伝送の信頼性を向上させることができる。
＜変形例２＞
次に、変形例２として、異なる配線層に形成された信号用配線が互いに交差しないようにする実施態様について説明する。図８に示す例および上記変形例１では、複数の配線層に形成された複数の基準電位用配線を互いに交差させることにより、ビア配線を介して電気的に接続し、基準電位の安定化を図る実施態様を説明した。しかし、複数の配線層に形成された複数の基準電位用配線の少なくとも一部が、厚さ方向に重なるように設けられていれば、重なる部分で基準電位用の配線を電気的に接続することができる。本変形例では、複数の基準電位用配線の一部が厚さ方向に重なっている場合の実施態様について説明する。
図１２は、図７に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。また、図１３は、図１２に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。また、図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。
なお、図１２では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する配線のレイアウト例を示すため、図９に示す配線層Ｍ３の配線を示している。また、図１２および図１３では、信号伝送用の配線と、基準電位用の配線とを識別し易くするため、それぞれ異なる模様を付して示している。図１２では、信号用の配線２２を一点鎖線で示し、基準電位用の太い配線２２には模様を付している。図１３では、基準電位用の配線はドットパターンで示し、信号用の配線のうち、信号用配線２２ＤＳ３、２２ＤＳ４、２２ＤＳ５、２２ＤＳ６はハッチングで示している。また、図１２では、配線レイアウトのイメージを模式的に示している。このため、配線２２の数や折れ曲がった部分の数などは、図１２に示す実施態様の他、種々の変形例がある。また、図１２では、並んで配置されたメモリチップ３０Ａとロジックチップ３０Ｂとに挟まれた領域２２Ａの範囲を二点鎖線で示している。
また、図１３では、異なる配線層に形成された配線の平面的な位置関係を示すため、図９に示す配線層Ｍ３に形成された配線は実線で、配線層Ｍ２に形成された配線は点線で示している。
また、図１４は、断面図であるが、複数の配線２２が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。また、図１４では、配線層Ｍ４が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。
本変形例の半導体装置ＰＫＧ３が有するインタポーザ２０Ｃは、配線層Ｍ２（図１４参照）と、配線層Ｍ２に積層された配線層Ｍ３（図１４参照）と、を含む複数の配線層Ｍ１、Ｍ２、Ｍ３（図１４参照）を有する。また、配線層Ｍ２は、メモリチップ３０Ａ（図１２参照）およびロジックチップ３０Ｂ（図１２参照）のうち一方から他方に向かって延びる基準電位用配線２２ＶＳ１と、基準電位用配線２２ＶＳ１に沿って延びる基準電位用配線２２ＶＳ２と、を有する。また、配線層Ｍ２は、基準電位用配線２２ＶＳ１と基準電位用配線２２ＶＳ２との間で、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２に沿って延びる信号用配線（差動信号用配線）２２ＤＳ１および信号用配線（差動信号用配線）２２ＤＳ２を有する。
また、配線層Ｍ３（図１４参照）は、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２と電気的に分離され、かつ、基準電位用配線２２ＶＳ１に沿って延びる信号用配線（差動信号用配線）２２ＤＳ３および信号用配線（差動信号用配線）２２ＤＳ４を有する。また、配線層Ｍ３は、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２と電気的に分離され、かつ、基準電位用配線２２ＶＳ２に沿って延びる信号用配線（差動信号用配線）２２ＤＳ５および信号用配線（差動信号用配線）２２ＤＳ６を有する。また、配線層Ｍ３は、信号用配線２２ＤＳ３と信号用配線２２ＤＳ５の間に設けられ、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２に沿って延びる基準電位用配線２２ＶＳ３、を有する。
また、基準電位用配線２２ＶＳ３は、ビア配線（接続部）ＶＩ１を介して基準電位用配線２２ＶＳ１と接続され、ビア配線（接続部）ＶＩ２を介して基準電位用配線２２ＶＳ２と接続されている。また、図１３に示すように、ビア配線ＶＩ１およびビア配線ＶＩ２を直線的に通る仮想線ＶＬ１と重なる領域で、基準電位用配線２２ＶＳ１、基準電位用配線２２ＶＳ２、および基準電位用配線２２ＶＳ３は、それぞれ曲がっている。
言い換えれば、基準電位用配線２２ＶＳ１、基準電位用配線２２ＶＳ２、および基準電位用配線２２ＶＳ３は、それぞれ曲がっており、曲がっている部分を直線的に結ぶ仮想線ＶＬ１と重なる領域で、基準電位用配線２２ＶＳ３は、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２と互いに重なっている。そして、基準電位用配線２２ＶＳ３と基準電位用配線２２ＶＳ１とが、重なる部分において、基準電位用配線２２ＶＳ３は、ビア配線ＶＩ１を介して基準電位用配線２２ＶＳ１と接続される。また、基準電位用配線２２ＶＳ３と基準電位用配線２２ＶＳ２とが、重なる部分において、基準電位用配線２２ＶＳ３は、ビア配線ＶＩ２を介して基準電位用配線２２ＶＳ２と接続される。
このように本変形例によれば、複数の基準電位用の配線および複数の信号用の配線のそれぞれに曲がっている部分を形成することで、複数の基準電位用の配線の一部分が厚さ方向に重なるように配置する。そして、厚さ方向に重なった部分を利用して、異なる配線層に形成された基準電位用の配線を互いに電気的に接続する。また、図１３に示すように、複数の配線のそれぞれが曲がった部分、言い換えれば、接続部であるビア配線が設けられた部分が、平面視において直線状に配列されるようにすることで、複数の配線を高密度で配列することができる。
また、本変形例によれば、図１２や図１３に示すように、複数の基準電位用の配線、および複数の信号伝送用の配線が互いに交差していない。このため、信号用の配線の上層または下層に基準電位用の配線を配置して、信号用の配線と基準電位用の配線が厚さ方向に重なった状態で維持されるように、配線を引き回すことができる。
図１４に示す例では、メモリチップ３０Ａ（図１２参照）とロジックチップ３０Ｂ（図１２参照）とに挟まれた領域２２Ａ（図１２参照）では、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２と、基準電位用配線２２ＶＳ３とは、厚さ方向に重なる位置に設けられている。また、領域２２Ａでは、信号用配線２２ＤＳ３および信号用配線２２ＤＳ４と、基準電位用配線２２ＶＳ１とは、厚さ方向に重なる位置に設けられている。また、領域２２Ａでは、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２と、基準電位用配線２２ＶＳ３とは、厚さ方向に重なる位置に設けられている。
本変形例のように、信号伝送経路の大部分において、信号用の配線の上層または下層に基準電位用の配線が設けられている場合、信号伝送経路に電流が流れることにより生じる電磁波をシールドすることができる。例えば、図１４に示す例では、配線層Ｍ３に形成された信号用配線２２ＤＳ３と厚さ方向に重なる位置には、配線層Ｍ１に信号用配線２２ＣＭＤが形成されている。しかし、信号用配線２２ＤＳ３と信号用配線２２ＣＭＤとの間に、基準電位用配線２２ＶＳ１を配置することで、異なる信号が伝送される信号伝送経路間のクロストークの影響を低減できる。
また、図１４に示す例の場合、差動対を構成する一対の信号用配線の両隣には、基準電位用配線が設けられている。例えば、差動対を構成する信号用配線２２ＤＳ１および信号用配線２２ＤＳ２の両隣には、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２が設けられている。また、基準電位用配線２２ＶＳ１および基準電位用配線２２ＶＳ２は、上記したように互いに電気的に接続されているので、電位を安定させることができる。このため、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２に信号電流が流れることにより生じる電磁波は、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３によりシールドされる。
なお、図１４に示す例のように、配線層Ｍ２とシリコン基板２１との間に、他の配線層Ｍ１が存在する場合、配線層Ｍ１において、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２と厚さ方向に重なる位置に、基準電位用配線２２ＶＳ５が設けられていれば、さらにシールド効果が向上する。例えば、図１４に示す基準電位用配線２２ＶＳ５の平面形状が、図１３に示す基準電位用配線２２ＶＳ３と同じ形状である。このため、領域２２Ａ（図１２参照）では、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２の全体が、基準電位用配線２２ＶＳ３と基準電位用配線２２ＶＳ５とに挟まれた状態になっている。これにより、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２に信号電流が流れることにより生じる電磁波は、基準電位用配線２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ５によりシールドされる。
上記のように本変形例によれば、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２の周囲に配置される基準電位用配線の電位を安定化させることができる。このため、信号用配線２２ＤＳ１および信号用配線２２ＤＳ２の近傍に、他の信号用配線２２ＤＳ５や信号用配線２２ＤＳ３などを配置されている場合でも、信号伝送経路間のクロストークノイズを低減できる。言い換えれば、本変形例によれば、信号伝送経路間のクロストークノイズを低減できるので、複数の信号伝送経路を高密度で形成することができる。
なお、本変形例では、複数の配線層に形成された複数の基準電位用配線の一部分が、厚さ方向に重なるように設け、重なる部分で基準電位用の配線を電気的に接続する実施態様の例として、差動信号が伝送される信号伝送経路について説明した。しかし、図７〜図９を用いて説明したような、所謂、シングルエンド信号の信号伝送経路に適用しても良い。図示は省略するが、シングルエンド信号に適用した場合には、図１４に示す複数の配線のうち、信号用配線２２ＤＳ２、信号用配線２２ＤＳ４、および信号用配線２２ＤＳ６を除いて適用すれば良い。また、図１４に対する他の変形例として、図１４に示す半導体装置ＰＫＧ３と同じ構造において、信号用配線２２ＤＳ１〜信号用配線２２ＤＳ６のそれぞれを用いて、シングルエンド信号を伝送しても良い。
（実施の形態２）
上記実施の形態１では、信号伝送経路に沿って設けられた複数の基準電位用の配線を互いに電気的に接続し、基準電位の値を安定化させることで、信号伝送経路の信頼性を向上させる技術について説明した。本実施の形態では、平面視において、複数の信号用の配線を互いに交差させることにより、複数の信号伝送経路間のクロストークノイズを低減する技術について説明する。
なお、以下で説明する本実施の形態の半導体装置ＰＫＧ４は、インタポーザ２０Ｄの配線構造が上記実施の形態１で説明した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３と相違する。しかしインタポーザ２０Ｄの配線構造以外の部分は、上記実施の形態１で説明した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３と同様なので、重複する説明は省略する。
図１５は、図７に対する変形例である半導体装置が有するインタポーザの配線構造を示す拡大平面図である。また、図１６は、図１５に示す複数の配線が形成された領域の一部分をさらに拡大して示す拡大平面図である。また、図１７は、図１６のＡ−Ａ線に沿った拡大断面図である。また、図１８は、図１６に示す基準電位用配線を除いた状態を示す拡大平面図である。図１８では、信号用配線の平面的な位置関係を見やすく示すため、図１６に示す基準電位用の配線を除いた状態で図示している。
なお、図１５では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する配線のレイアウト例を示すため、図１７に示す配線層Ｍ２の配線を一点鎖線で、配線層Ｍ１の配線を点線で示している。また、図１５では、配線レイアウトのイメージを模式的に示している。このため、配線２２の数や折れ曲がった部分の数などは、図７に示す実施態様の他、種々の変形例がある。また、図７では、並んで配置されたメモリチップ３０Ａとロジックチップ３０Ｂとに挟まれた領域２２Ａの範囲を二点鎖線で示している。
また、図１６では、信号伝送用の配線と、基準電位用の配線とを識別し易くするため、それぞれ異なる模様を付して示している。また、図１６および図１８では、異なる配線層に形成された配線の平面的な位置関係を示すため、図１７に示す配線層Ｍ２に形成された配線は実線で、配線層Ｍ１に形成された配線は点線で示している。
また、図１７は、断面図であるが、複数の配線２２が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。また、図１７では、配線層Ｍ３が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。
本実施の形態の半導体装置ＰＫＧ４が有するインタポーザ２０Ｄは、配線層Ｍ１（図１７参照）と、配線層Ｍ１に積層された配線層Ｍ２（図１７参照）と、を有する。配線層Ｍ１には、メモリチップ３０Ａ（図１５参照）とロジックチップ３０Ｂ（図１５参照）とを電気的に接続する、信号用配線（データ信号用配線）２２ＤＱ１が設けられている。また、配線層Ｍ２には、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続し、かつ、信号用配線２２ＤＱ１とは電気的に分離された信号用配線（制御信号用配線）２２ＣＭＤ１および信号用配線（制御信号用配線）２２ＣＭＤ２が設けられている。また、図１６および図１８に示すように、信号用配線２２ＤＱ１は、平面視において、信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２と交差する。
本願発明者の検討によれば、図１８に示すように、信号用配線２２ＤＱ１が信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２と交差するように設けられていることで、信号用配線２２ＤＱ１に対するクロストークノイズの影響を低減できることが判った。以下、その理由について説明する。なお、異なる信号伝送経路間でのクロストークノイズは、複数の伝送経路に相互に作用する。しかし、以下では理解し易さのため、信号用配線２２ＤＱ１を被害配線、信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２を加害配線として説明する。言い換えれば、信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２に流れる信号電流に起因するクロストークノイズの、信号用配線２２ＤＱ１に対する影響について説明する。
配線間のクロストークノイズの影響は、例えば以下のような状況で発生する。まず、加害配線と被害配線のそれぞれに、低い電位のロウ信号、またはロウ信号の電位よりも高い電位のハイ信号が流れると仮定する。例えば、被害配線（例えば図１８に示す信号用配線２２ＤＱ１）にロウ信号が流れている時に、加害配線にハイ信号が流れている場合、被害配線が加害配線の電位の影響を受ける。すなわち、被害配線がクロストークノイズの影響を受ける。例えば、加害配線と被害配線が並走して延びている場合、被害配線に対するクロストークノイズの影響が最大化する確率は、１／４である。
この時、配線間のクロストークノイズの影響の程度は、配線間の距離に反比例して大きくなる。つまり被害配線と加害配線の離間距離が小さい程、クロストークノイズの影響が大きくなる。また、異なるなる二つの伝送経路が並走するように延びている場合、配線間のクロストークノイズの影響の程度は、二つの配線の並走距離に比例して大きくなる。つまり、配線の並走距離が大きくなる程、クロストークノイズの影響が大きくなる。したがって、配線密度を向上させた時に、被害配線に対するクロストークノイズの影響を低減するためには、被害配線と加害配線の並走距離を短くすることが必要である。
ここで、図１８に示すように、本実施の形態では、信号用配線２２ＤＱ１が信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２と交差するように設けられている。このため、信号用配線２２ＤＱ１は、信号用配線２２ＣＭＤ１と並走する部分、および信号用配線２２ＣＭＤ２と並走する部分を有している。そして、例えば、信号用配線２２ＤＱ１にロウ信号が流れ、かつ、信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２の両方にハイ信号が流れる確率は、１／８である。したがって、信号用配線２２ＤＱ１が、信号用配線２２ＣＭＤ１および信号用配線２２ＣＭＤ２のうちのいずれか一方のみと、並走して延びている場合と比較して、クロストークノイズの影響が最大化する確率は半分になる。
また、図１８では、被害配線と交差する加害配線の数は二本であるが、この数をさらに増やした場合、クロストークノイズの影響が最大化する確率はさらに低下する。つまり、被害配線と交差する加害配線の数を増やすことにより、クロストークノイズの影響を低減することができる。
また、本願発明者の検討によれば、信号伝送の周波数が異なる信号配線がある場合、相対的に周波数が高い方の信号配線の方が、クロストークノイズの影響を受けやすい。例えば、図１８に示す例では、信号用配線（データ信号用配線）２２ＤＱ１、２２ＤＱ２、２２ＤＱ３の信号伝送の周波数は、信号用配線（制御信号用配線）２２ＣＭＤ１、２２ＣＭＤ２の信号伝送の周波数よりも高い。したがって、複数の信号用配線２２ＤＱ１、２２ＤＱ２、２２ＤＱ３のそれぞれが、複数の加害配線と交差するように配置することが好ましい。
ところで、配線密度を向上させた場合、同じ配線層Ｍ２（図１７参照）に形成された複数の信号用配線２２ＤＱ１、２２ＤＱ２、２２ＤＱ３の離間距離が小さくなる。しかし、本実施の形態では、図１６に示すように、複数の信号用配線２２ＤＱ１、２２ＤＱ２、２２ＤＱ３の間には、それぞれ基準電位用配線２２ＶＳが形成されている。このため、基準電位用の配線のシールド効果によって、複数の信号用配線２２ＤＱ１、２２ＤＱ２、２２ＤＱ３の相互のクロストークノイズの影響を低減することができる。
ただし、配線層Ｍ１に形成された複数の信号用配線２２ＣＭＤ１、２２ＣＭＤ２と、配線層Ｍ２に形成された、複数の信号用配線２２ＤＱ１、２２ＤＱ２、２２ＤＱ３とのクロストークノイズを低減する観点からは。図１６に示す基準電位用配線２２ＶＳが形成されていなくても良い。
また、図１５〜図１８を用いて説明した例では、配線層Ｍ２に周波数が高いデータ信号の伝送経路が設けられ、配線層Ｍ１に周波数が低い制御信号用配線が設けられている。しかし、信号伝送経路の数に応じて、種々の変形例がある。
例えば、データ信号を伝送する信号用配線の数をさらに増加させる場合、配線層Ｍ１および配線層Ｍ２の両方に、データ信号用の信号用配線が形成されていても良い。あるいは、図１７に示す配線層Ｍ２と配線層Ｍ３との間に別の配線層を追加し、その追加された配線層にデータ信号用の配線を設けても良い。
また、図１６および図１８を用いて説明した例では、単純化のために、配線層Ｍ２に形成された複数の配線のそれぞれは、Ｙ方向に対して曲がった部分を有している。一方、配線層Ｍ１に形成された配線のそれぞれは、Ｙ方向に対して曲がっていない。しかし、本実施の形態で説明した技術は、被害配線が、複数の加害配線と交差するように配置することで、一つの被害配線と一つの加害配線が並走する距離を短くするものである。したがって、被害配線および加害配線のうち、少なくとも一方がＹ方向に対して曲がっていれば良い。したがって、例えば、図１８に示す複数の信号用配線２２ＣＭＤ１、２２ＣＭＤ２のそれぞれが、Ｙ方向に対して折れ曲がっている部分を有していても良い。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、インタポーザとしてシリコン基板２１上に複数の配線層が形成された、シリコンインタポーザを用いた実施態様について説明した。シリコンインタポーザの場合、上記実施の形態１で説明したように、半導体ウエハに配線を形成する工程と同様のプロセスを利用できるので、配線密度を向上させ易いという利点がある。
ただし、近年、有機絶縁層を介して複数の配線層を積層した、多層樹脂基板の細線化技術が進歩しており、多層樹脂基板であってもシリコンインタポーザに迫る配線幅や配線層厚さ、あるいは層間絶縁膜の厚さが実現されてきている。したがって、上記実施の形態で説明した技術を、多層樹脂基板のインタポーザに適用することもできる。
また例えば、各実施の形態では、それぞれ種々の変形例について説明したが、要旨を逸脱しない範囲で各変形例同士を組み合わせて適用しても良い。
例えば、図７に示す半導体装置ＰＫＧ１は、実施の形態１で説明した技術と、実施の形態２で説明した技術を組み合わせて適用された実施態様になっている。すなわち、図７に示すように、複数の配線２２には、信号用配線２２ＤＱ１および信号用配線２２ＤＱ２の他、信号用配線２２ＤＱ１とは異なる配線層に形成された信号用配線２２ＤＱ３が含まれる。また、図７に示すように信号用配線２２ＤＱ１は、信号用配線２２ＤＱ２と交差する交差部ＣＲ５、および信号用配線２２ＤＱ３と交差する交差部ＣＲ６を有する。これにより、信号用配線２２ＤＱ１は、信号用配線２２ＤＱ２の近くで並走する距離、および信号用配線２２ＤＱ３の近くで並走する距離が短くなるので、クロストークノイズを低減できる。
１０ 配線基板（パッケージ基板）
１０ｂ 下面（面、実装面）
１０ｓ 側面
１０ｔ 上面（面、チップ搭載面）
１１ 半田ボール（外部端子、電極、外部電極）
１２ ランド（外部端子、電極、外部電極、端子、半田接続用パッド）
１３ 配線
１４ 絶縁層
１５ ビア配線
１６ ボンディングパッド（端子、チップ搭載面側端子、電極）
１７ 絶縁膜（ソルダレジスト膜）
２０Ａ、２０Ｂ，２０Ｃ、２０Ｄ インタポーザ（中継基板）
２０ｂ 下面（面、実装面）
２０ｓ 側面
２０ｔ 上面（面、チップ搭載面）
２１ シリコン基板（基材）
２１ｔ 主面
２２ 配線（導体パターン）
２２Ａ 領域
２２ＣＭＤ、２２ＣＭＤ１、２２ＣＭＤ２ 信号用配線（制御信号用配線）
２２ＤＱ１、２２ＤＱ２、２２ＤＱ３ 信号用配線（データ信号用配線）
２２ＤＳ１、２２ＤＳ２、２２ＤＳ３、２２ＤＳ４、２２ＤＳ５、２２ＤＳ６ 信号用配線（差動信号用配線）
２２ＶＳ、２２ＶＳ１、２２ＶＳ２、２２ＶＳ３、２２ＶＳ４、２２ＶＳ５ 基準電位用配線
２３ 絶縁層
２４ 貫通電極
２５ 表面電極（電極パッド、端子）
２６ パッシベーション膜（絶縁膜）
２７ 裏面電極（電極、パッド、端子）
２８ バンプ電極
３０ 半導体チップ（半導体部品）
３０Ａ メモリチップ
３０ｂ 裏面（主面、下面）
３０Ｂ ロジックチップ
３０ｓ 側面
３０ｔ 表面（主面、上面）
３１ シリコン基板（基材）
３１ｔ 主面
３２ 配線層
３３ 電極（表面電極、パッド、端子）
３４ パッシベーション膜
３５ バンプ電極
４０ 外部機器
５０ 電源
６０ 実装基板
ＣＭＤ 制御信号線（信号線）
ＣＯＲＥ１、ＣＯＲＥ２ コア回路（主回路）
ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６ 交差部
ＤＱ データ線（信号線）
ＤＲＶ１、ＤＲＶ２ 電源回路（駆動回路）
ＩＦ１ 外部インタフェース回路（入出力回路、外部入出力回路）
ＩＦ２ 内部インタフェース回路（入出力回路、内部入出力回路）
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 配線層
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３ 半導体装置
ＳＩＧ 信号線
ＶＤ１、ＶＤ２、ＶＤ３ 電源線
ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４ ビア配線（接続部）
ＶＬ１ 仮想線
ＶＳ１、ＶＳ２ 基準電位線

Claims (14)

  1. 配線基板と、
    前記配線基板の第１面に搭載されたインタポーザと、
    前記インタポーザ上に搭載された第１半導体チップと、
    前記インタポーザ上に前記第１半導体チップと並べて搭載され、かつ、前記第１半導体チップを制御する第２半導体チップと、
    を備え、
    前記インタポーザは、第１配線層と、前記第１配線層に積層された第２配線層と、を含む複数の配線層を有し、
    前記第１半導体チップと前記第２半導体チップとは、前記インタポーザの前記複数の配線層に形成された複数の配線を介して電気的に接続され、
    前記複数の配線には、
    前記第１配線層に形成され、前記第１半導体チップおよび前記第２半導体チップのうち一方から他方に向かって延びる第１基準電位用配線と、
    前記第１配線層に形成され、前記第１基準電位用配線に沿って延びる第２基準電位用配線と、
    前記第１配線層に形成され、前記第１基準電位用配線と前記第２基準電位用配線との間で、前記第１基準電位用配線および前記第２基準電位用配線に沿って延びる第１信号用配線と、
    前記第２配線層に形成され、前記第１半導体チップおよび前記第２半導体チップのうち一方から他方に向かって延びる第３基準電位用配線と、
    前記第２配線層に形成され、前記第３基準電位用配線に沿って延びる第４基準電位用配線と、
    前記第２配線層に形成され、前記第１信号用配線と電気的に分離され、かつ、前記第３基準電位用配線と前記第４基準電位用配線との間で、前記第３基準電位用配線および前記第４基準電位用配線に沿って延びる第２信号用配線と、
    が含まれ、
    前記第１基準電位用配線は、
    第１接続部を介して前記第３基準電位用配線に接続され、
    第２接続部を介して前記第４基準電位用配線に接続され、
    平面視において、前記第１接続部と前記第２接続部との間で、前記第２信号用配線に交差する第１交差部、を有し、
    前記第２基準電位用配線は、
    第３接続部を介して前記第３基準電位用配線に接続され、
    第４接続部を介して前記第４基準電位用配線に接続され、
    平面視において、前記第３接続部と前記第４接続部との間で、前記第２信号用配線に交差する第２交差部、を有する、半導体装置。
  2. 請求項１において、
    前記複数の配線のそれぞれは、
    前記第１半導体チップおよび前記第２半導体チップのうち一方から他方に向かう第１方向に沿って延びる第１部分と、前記第１方向に対して傾斜し、かつ、前記第１部分よりも配線幅が太い第２部分と、を有し、
    前記第１接続部、前記第２接続部、前記第３接続部、および前記第４接続部のそれぞれは、前記複数の配線の前記第２部分に接続されている、半導体装置。
  3. 請求項１において、
    前記複数の配線には、
    第１の周波数帯で信号が伝送される信号用配線と、
    前記第１の周波数帯よりも高い、第２の周波数帯で信号が伝送される信号用配線と、が含まれ、
    前記第１信号用配線および前記第２信号用配線は、前記第２の周波数帯で信号が伝送される、半導体装置。
  4. 請求項３において、
    前記インタポーザは、前記第１配線層および前記第２配線層とは異なる第３配線層を有し、
    前記第１の周波数帯で信号が伝送される信号用配線は、前記第３配線層において、前記第１基準電位用配線、前記第２基準電位用配線、前記第３基準電位用配線、および前記第４基準電位用配線のうちのいずれかと厚さ方向に重なる位置で、かつ、前記第１基準電位用配線、前記第２基準電位用配線、前記第３基準電位用配線、および前記第４基準電位用配線のうちのいずれかの延在方向に沿って形成されている、半導体装置。
  5. 請求項１において、
    前記第１半導体チップと前記第２半導体チップとを電気的に接続する前記複数の配線には、
    前記第１基準電位用配線、前記第２基準電位用配線、前記第３基準電位用配線、および前記第４基準電位用配線とは異なる複数の第５基準電位用配線が含まれ、
    前記第１基準電位用配線、前記第２基準電位用配線、前記第３基準電位用配線、および前記第４基準電位用配線のそれぞれは、前記複数の第５基準電位用配線と電気的に接続されている、半導体装置。
  6. 請求項１において、
    前記複数の配線には、
    前記第１配線層以外の配線層に形成され、前記第１信号用配線および前記第２信号用配線と電気的に分離された第３信号用配線が含まれ、
    前記第１信号用配線は、平面視において、前記第２信号用配線と交差する第１交差部、および前記第３信号用配線と交差する第２交差部を有する、半導体装置。
  7. 請求項１において、
    前記複数の配線には、
    前記第１配線層に形成され、前記第１基準電位用配線と前記第２基準電位用配線との間で、前記第１信号用配線に沿って延びる第３信号用配線と、
    前記第２配線層に形成され、前記第１信号用配線および前記第２信号用配線と電気的に分離され、かつ、前記第３基準電位用配線と前記第４基準電位用配線との間で、前記第２信号用配線に沿って延びる第４信号用配線と、
    が含まれ、
    前記第１基準電位用配線は、平面視において、前記第１接続部と前記第２接続部との間で、前記第２信号用配線および前記第４信号用配線に交差する前記第１交差部、を有し、
    前記第２基準電位用配線は、平面視において、前記第３接続部と前記第４接続部との間で、前記第２信号用配線および前記第４信号用配線に交差する前記第２交差部、を有し、
    前記第１信号用配線および前記第３信号用配線は第１差動信号を伝送する第１差動対を構成し、
    前記第２信号用配線および前記第４信号用配線は第２差動信号を伝送する第２差動対を構成する、半導体装置。
  8. 請求項１において、
    前記インタポーザは、半導体材料を母材とする基材を有し、前記複数の配線層は、前記基材の主面上に積層されている、半導体装置。
  9. 配線基板と、
    前記配線基板の第１面に搭載されたインタポーザと、
    前記インタポーザ上に搭載された第１半導体チップと、
    前記インタポーザ上に前記第１半導体チップと並べて搭載され、かつ、前記第１半導体チップを制御する第２半導体チップと、
    を備え、
    前記インタポーザは、第１配線層と、前記第１配線層に積層された第２配線層と、を含む複数の配線層を有し、
    前記第１半導体チップと前記第２半導体チップとは、前記インタポーザの前記複数の配線層に形成された複数の配線を介して電気的に接続され、
    前記第１配線層は、
    前記第１半導体チップおよび前記第２半導体チップのうち一方から他方に向かって延びる第１基準電位用配線と、
    前記第１基準電位用配線に沿って延びる第２基準電位用配線と、
    前記第１基準電位用配線と前記第２基準電位用配線との間で、前記第１基準電位用配線および前記第２基準電位用配線に沿って延びる第１信号用配線と、
    を有し、
    前記第２配線層は、
    前記第１信号用配線と電気的に分離され、かつ、前記第１基準電位用配線に沿って延びる第２信号用配線と、
    前記第１信号用配線および第２信号用配線と電気的に分離され、かつ、前記第２基準電位用配線に沿って延びる第３信号用配線と、
    前記第２信号用配線と前記第３信号用配線の間に設けられ、前記第１信号用配線に沿って延びる第３基準電位用配線と、
    を有し、
    前記第３基準電位用配線は、
    前記第１基準電位用配線と厚さ方向に重なる位置で、第１接続部を介して前記第１基準電位用配線に接続され、
    前記第２基準電位用配線と厚さ方向に重なる位置で、第２接続部を介して前記第２基準電位用配線に接続され、
    前記第１接続部および前記第２接続部を直線的に通る第１仮想線と重なる領域で、前記第１基準電位用配線、前記第２基準電位用配線、および前記第３基準電位用配線は、それぞれ曲がっている、半導体装置。
  10. 請求項９において、
    前記第１半導体チップと前記第２半導体チップとに挟まれた第１領域では、
    前記第１信号用配線と前記第３基準電位用配線とは、厚さ方向に重なる位置に設けられ、
    前記第２信号用配線と前記第１基準電位用配線とは、厚さ方向に重なる位置に設けられ、
    前記第３信号用配線と前記第２基準電位用配線とは、厚さ方向に重なる位置に設けられている、半導体装置。
  11. 請求項９において、
    前記インタポーザが有する前記複数の配線層には、前記第１配線層の下層に設けられた第３配線層を含み、
    前記第１半導体チップと前記第２半導体チップとに挟まれた第１領域の前記第３配線層では、
    前記第１信号用配線と厚さ方向に重なる位置に、前記第１信号用配線に沿って延びる第４基準電位用配線が設けられている、半導体装置。
  12. 請求項９において、
    前記複数の配線には、
    前記第１配線層に形成され、前記第１基準電位用配線と前記第２基準電位用配線との間で、前記第１信号用配線に沿って延びる第４信号用配線と、
    前記第２配線層に形成され、かつ、前記第２信号用配線および前記第１基準電位用配線に沿って延びる第５信号用配線と、
    前記第２配線層に形成され、かつ、前記第３信号用配線および前記第２基準電位用配線に沿って延びる第６信号用配線と、
    が含まれ、
    前記第１信号用配線および前記第４信号用配線は第１差動信号を伝送する第１差動対を構成し、
    前記第２信号用配線および前記第５信号用配線は第２差動信号を伝送する第２差動対を構成し、
    前記第３信号用配線および前記第６信号用配線は第３差動信号を伝送する第３差動対を構成する、半導体装置。
  13. 配線基板と、
    前記配線基板の第１面に搭載されたインタポーザと、
    前記インタポーザ上に搭載された第１半導体チップと、
    前記インタポーザ上に前記第１半導体チップと並べて搭載され、かつ、前記第１半導体チップを制御する第２半導体チップと、
    前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
    を含み、
    前記インタポーザは、第１配線層と、前記第１配線層に積層された第２配線層と、を含む複数の配線層を有し、
    前記第２配線層は、前記第１半導体チップと前記第２半導体チップとを電気的に接続する第１配線を有し、
    前記第１配線層は、
    前記第１半導体チップと前記第２半導体チップとを電気的に接続し、かつ、前記第１配線とは電気的に分離された第２配線と、
    前記第１半導体チップと前記第２半導体チップとを電気的に接続し、かつ、前記第１配線および前記第２配線とは電気的に分離された第３配線と、
    を有し、
    前記第１配線には、第１の周波数で第１信号が伝送され、前記第２配線および前記第３配線には、前記第１の周波数よりも低い第２の周波数で第２信号が伝送され、
    前記第１配線は、平面視において、前記第２配線および前記第３配線と交差する、半導体装置。
  14. 請求項１３において、
    前記第２配線層は、前記第１半導体チップと前記第２半導体チップとを電気的に接続する複数の前記第１配線を有し、
    複数の前記第１配線の間には、それぞれ基準電位用配線が設けられている、半導体装置。
JP2015012482A 2015-01-26 2015-01-26 半導体装置 Active JP6429647B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2015012482A JP6429647B2 (ja) 2015-01-26 2015-01-26 半導体装置
TW104138771A TW201639113A (zh) 2015-01-26 2015-11-23 半導體裝置
US14/967,463 US9461016B2 (en) 2015-01-26 2015-12-14 Semiconductor device
CN201610008571.9A CN105826300B (zh) 2015-01-26 2016-01-07 半导体器件
KR1020160007562A KR20160091831A (ko) 2015-01-26 2016-01-21 반도체 장치
HK16110482.6A HK1222476A1 (zh) 2015-01-26 2016-09-02 半導體器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015012482A JP6429647B2 (ja) 2015-01-26 2015-01-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2016139659A JP2016139659A (ja) 2016-08-04
JP6429647B2 true JP6429647B2 (ja) 2018-11-28

Family

ID=56434197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015012482A Active JP6429647B2 (ja) 2015-01-26 2015-01-26 半導体装置

Country Status (6)

Country Link
US (1) US9461016B2 (ja)
JP (1) JP6429647B2 (ja)
KR (1) KR20160091831A (ja)
CN (1) CN105826300B (ja)
HK (1) HK1222476A1 (ja)
TW (1) TW201639113A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018037465A (ja) * 2016-08-29 2018-03-08 ウシオ電機株式会社 半導体パッケージおよびその製造方法
US10403599B2 (en) * 2017-04-27 2019-09-03 Invensas Corporation Embedded organic interposers for high bandwidth
CN109087905B (zh) 2017-06-14 2020-09-29 创意电子股份有限公司 半导体封装装置及其半导体配线基板
TWI621237B (zh) * 2017-06-14 2018-04-11 創意電子股份有限公司 半導體封裝裝置及其半導體配線基板
DE102018125018A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Zweidimensionale Durchkontaktierungssäulenstrukturen
JP2019114675A (ja) * 2017-12-25 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2019129181A (ja) * 2018-01-22 2019-08-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2019176008A (ja) * 2018-03-28 2019-10-10 ルネサスエレクトロニクス株式会社 半導体装置
US10580720B1 (en) * 2018-10-22 2020-03-03 Micron Technology, Inc. Silicon interposer with fuse-selectable routing array
EP3905315A4 (en) * 2019-03-07 2022-10-19 Absolics Inc. PACKAGING SUBSTRATE AND SEMICONDUCTOR DEVICE EQUIPPED WITH THE SAME
US20220319980A1 (en) * 2019-05-07 2022-10-06 Rambus Inc. Crosstalk cancelation structures in semiconductor packages
US20210407966A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4373531B2 (ja) * 1999-06-18 2009-11-25 パナソニック株式会社 差動平衡信号伝送基板
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP4916300B2 (ja) 2006-12-19 2012-04-11 新光電気工業株式会社 多層配線基板
JP4474431B2 (ja) * 2007-03-26 2010-06-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージおよび該製造方法
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
JP4405537B2 (ja) * 2007-08-30 2010-01-27 富士通株式会社 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP2011009514A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2013138177A (ja) 2011-11-28 2013-07-11 Elpida Memory Inc 半導体装置の製造方法
JP2014011169A (ja) 2012-06-27 2014-01-20 Ps4 Luxco S A R L シリコンインターポーザ及びこれを備える半導体装置
JP5852929B2 (ja) 2012-06-29 2016-02-03 株式会社日立製作所 インターポーザ、プリント基板及び半導体装置

Also Published As

Publication number Publication date
HK1222476A1 (zh) 2017-06-30
US9461016B2 (en) 2016-10-04
KR20160091831A (ko) 2016-08-03
CN105826300A (zh) 2016-08-03
JP2016139659A (ja) 2016-08-04
TW201639113A (zh) 2016-11-01
US20160218083A1 (en) 2016-07-28
CN105826300B (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
JP6429647B2 (ja) 半導体装置
US10325841B2 (en) Semiconductor device
JP6352447B2 (ja) 半導体装置
JP5503567B2 (ja) 半導体装置および半導体装置実装体
JP6449760B2 (ja) 半導体装置
JP6744202B2 (ja) 半導体装置
CN107306511B (zh) 半导体器件
KR101654216B1 (ko) 반도체장치 및 반도체 집적회로
US8243465B2 (en) Semiconductor device with additional power supply paths
JP2014011169A (ja) シリコンインターポーザ及びこれを備える半導体装置
JP2019114675A (ja) 半導体装置
JP5658640B2 (ja) 半導体装置
US11158597B2 (en) Electronic device including through conductors in sealing body
JP6535788B2 (ja) 半導体装置
JP2019075442A (ja) 半導体装置
JP5855913B2 (ja) 半導体装置
JP2002170920A (ja) フリップチップ装置
JP2011119479A (ja) パッケージ基板および半導体装置
JP2015213136A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181030

R150 Certificate of patent or registration of utility model

Ref document number: 6429647

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150