JP2012527178A5 - - Google Patents

Claims (22)

1. ゲート、ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路であって、
   前記２段ゲートドライバ回路は、
   前記接合形電界効果トランジスタのスイッチングと同期する入力制御パルス信号を受け取るための入力部、
   前記接合形電界効果トランジスタの少なくとも導電状態の間に、前記接合形電界効果トランジスタに前方のゲート電流を、入力制御パルス信号に応じて与える第１ターンオン回路、
   前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流を、入力制御パルス信号に応じて与える第２ターンオン回路であって、前記電流は前方のゲート電流よりも比較的高い、第２ターンオン回路、および、
   プルダウン回路、を有し、
   第１ターンオン回路、第２ターンオン回路およびプルダウン回路は、入力部とＪＦＥＴのゲートとの間で並列に電気的に接続され、
   接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は、前方のゲート電流が第1のターンオン回路によって与えられる間に終わるパルスである、ことを特徴とする２段ゲートドライバ回路。
2. 前記第１ターンオン回路が、
   ゲート、第１の抵抗器を介してＪＦＥＴに電気的に接続されたソース、および、第１の正の電圧を供給するための第１電流源に電気的に接続されたドレインを有する第１のスイッチと、
   入力部と第１のスイッチのゲートとの間で電気的に接続されたパルス発生器、を含むことを特徴とする請求項１に記載の２段ゲートドライバ回路。
3. 前記パルス発生器は、前記入力制御パルス信号と同期する対応する制御パルス信号を発生させることによって、前記入力制御パルス信号の供給に反応する、ことを特徴とする請求項２に記載の２段ゲートドライバ回路。
4. 発生した制御パルス信号は、前記入力制御パルス信号のパルスオン持続時間の１５％に等しい、または、それ未満である第１のパルス持続時間を有する、ことを特徴とする請求項３に記載の２段ゲートドライバ回路。
5. 発生した制御パルス信号のパルス持続時間は手動で調整可能である、ことを特徴とする請求項４に記載の２段ゲートドライバ回路。
6. 発生した制御パルス信号は、ＪＦＥＴからのフィードバック信号に従って自動的に調整可能な、発生した制御パルス信号の第１のパルス持続時間を有する、ことを特徴とする請求項４に記載の２段ゲートドライバ回路。
7. 前記第２ターンオン回路は、
   入力部に電気的に接続されたゲートを有する第２のスイッチ、
   第２の抵抗器Ｒ１を介してＪＦＥＴに電気的に接続されたソース、および、
   第２の正の電圧を供給するための第２電流源に電気的に接続されたドレインを有する、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
8. 前記プルダウン回路が、
   ゲートを有する第３のスイッチ、
   負の電圧を供給するための第３電流源に電気的に接続されたソース、および、
   第３の抵抗器を介してＪＦＥＴのゲートに電気的に接続されたドレイン、および、
   入力部と第３のスイッチのゲートとの間で電気的に接続されたインバータ、
   を含む、ことを特徴とする請求項７に記載の２段ゲートドライバ回路。
9. 前記第１ターンオン回路は、第１電流源とＪＦＥＴのゲートとの間で第１の抵抗器を介して電気的に接続され、第１電流源は、第１の正の電圧を供給するために適している、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
10. 前記第１ターンオン回路は、前記入力制御パルス信号に応じて、前記制御パルス信号のパルス持続時間の１５％と等しい、または、それ未満である第１の持続時間の間、オンにされ、
    前記第１ターンオン回路は、前記入力制御パルス信号に応じて、パルスオフ持続時間の間、オフにされる、ことを特徴とする請求項９に記載の２段ゲートドライバ回路。
11. 前記第２ターンオン回路は、第２電流源とＪＦＥＴのゲートとの間で第２の抵抗器を介して電気的に接続され、ここで、第１の抵抗器の抵抗は、第２の抵抗器の抵抗よりも大きく、および、前記第２電流源は第２の正の電圧を供給するために適している、ことを特徴とする請求項１０に記載の２段ゲートドライバ回路。
12. 前記第１電流源および前記第２電流源は、単一の電流源に、または、２つの異なる電流源に対応する、ことを特徴とする請求項１１に記載の２段ゲートドライバ回路。
13. 前記プルダウン回路は、第３電流源とＪＦＥＴのゲートとの間で、第３の抵抗器を介して電気的に接続され、前記第３電流源は、負の電圧を供給するために適している、ことを特徴とする請求項１１に記載の２段ゲートドライバ回路。
14. 前記ＪＦＥＴが、ワイドバンドギャップＪＦＥＴまたはＳｉＣ ＪＦＥＴである、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
15. 前記前方のゲート電流と、ゲートに荷電する電流は、本質的に同時に始まる、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
16. 前方のゲート電流の開始は、ゲートに荷電する電流の開始に近づくように、遅らせる、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
17. 前記第１ターンオン回路と前記第２ターンオン回路は単一のＩＣである、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
18. 前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は、ゲート電圧のオーバーシュートを引き起こす、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
19. 前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は、接合形電界効果トランジスタの少なくともターンオンステージまでは続くパルスである、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
20. 前記パルスは１００ｎｓ未満だけターンオン時間を超える、ことを特徴とする請求項１９に記載の２段ゲートドライバ回路。
21. 前記第１ターンオン回路は、前記接合形電界効果トランジスタのゲートによって必要とされる電圧にまで電圧を下げる間に前方のゲート電流をセットするのに適した大きさの限流抵抗器を備える、ことを特徴とする請求項１に記載の２段ゲートドライバ回路。
22. 前記プルダウン回路は、前記接合形電界効果トランジスタを引き下げる際に入力制御パルス信号の補数を用いる、請求項１に記載の２段ゲートドライバ回路。