JP3614519B2 - 絶縁ゲート型半導体装置の駆動方法及び装置 - Google Patents
絶縁ゲート型半導体装置の駆動方法及び装置 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
絶縁ゲ−トバイポ−ラトランジスタ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと称す）や、ＭＯＳＧＴＯ（Ｍｅｔａｌ ｏｘｉｄｅ ｇａｔｅ ｔｕｒｎ−ｏｆｆ ｔｈｙｒｉｓｔｏｒ）等の絶縁ゲート型半導体装置の駆動方法及び駆動装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴや、ＭＯＳＧＴＯは、絶縁ゲートに加える電圧で電流を制御できる、いわゆる電圧駆動型素子であるため、電流駆動型のバイポ−ラトランジスタやＧＴＯより駆動電力が小さく、このため、駆動回路を簡単にできるので、電源やインバ−タ等の分野に急速に広まっている。
【０００３】
ＩＧＢＴの断面構造を図１０に示す。ｐ＋層１０１の上にｎ−層１０２が設けられている。ｎ−層１０２内には複数個のｐ層１０３が設けられている。さらにｐ層１０３内には、ｎ＋層１０４が設けられている。ｎ＋層１０４、ｐ層１０３、ｎ−層１０２表面には、ゲート絶縁膜１０５及びゲート電極１０６が設けられ、絶縁ゲートが形成されている。ｐ＋層１０１の下方に位置する裏面には、コレクタ電極１０６が設けられている。また、ｐ層１０３とｎ＋層１０４とを短絡して、エミッタ電極１０８が設けられている。また、エミッタ電極１０８は、絶縁膜１０７を介してゲート電極１０６上にも形成されている。
【０００４】
このような構造を備えたＩＧＢＴでは、図中に概念的に示されている、エミッタ−ゲート間容量ＣＧＥは、ゲート絶縁膜１０５直下のｐ層１０３とゲート電極１０６間の容量ＣＧＥ１と、絶縁膜１０７を挟んでゲート電極１０６とエミッタ電極１０８間の容量ＣＧＥ２の並列接続で表される。一方、ゲート−コレクタ間容量ＣＧＣは、ゲート絶縁膜１０５を挟んで、ｎ−層１０２とゲート電極１０６間の容量で表される。
【０００５】
エミッタ−ゲート間容量ＣＧＥと、ゲート−コレクタ間容量ＣＧＣとの、コレクタ−エミッタ間電圧依存性を、図１１に示す。ゲート−コレクタ間容量ＣＧＣは、コレクタ−エミッタ間電圧が大きくなるとｎ−層１０２に空乏層がのびるため、容量は急激に小さくなる。一方、ｐ層１０３にはあまり空乏層は伸びないため、エミッタ−ゲート間容量ＣＧＥのコレクタ−エミッタ間電圧依存性は小さい。
【０００６】
誘導負荷に接続されたＩＧＢＴを駆動する駆動回路の従来例を、図１２に示す。ＩＧＢＴ１のエミッタは、電源Ｖｃｃのアース側に接続されている。コレクタ側は、ダイオードＤのアノード側に接続されている。ダイオードＤのカソード側は電源Ｖｃｃの高圧側に接続されている。また、ダイオードＤの両端にはインダクタンス負荷Ｌが接続されている。
【０００７】
ＩＧＢＴ１のゲートには、ゲート抵抗Ｒｇが接続されている。ゲート抵抗Ｒｇのもう一方は、駆動回路２に接続されている。駆動回路２は、例えば、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂから構成され、電源ＶＧＥと接続されている。
【０００８】
この従来の駆動回路２においては、ｎｐｎトランジスタＱ１のコレクタ、及び抵抗ｒｂの一端は、電源ＶＧＥの高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、電源ＶＧＥのアース側に接続されている。抵抗ｒｂの他端と、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベースと、ｎｐｎトランジスタＱ３のコレクタとは、互いに接続されている。また、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗Ｒｇを介してＩＧＢＴ１と接続されている。
【０００９】
この従来の駆動回路２により駆動される、ターンオン時におけるＩＧＢＴ１の各部の波形を図１３に示す。
【００１０】
駆動回路２のｎｐｎトランジスタＱ３に正の電圧を加えると（図１３（１）参照）、ｎｐｎトランジスタＱ３がオンし、抵抗ｒｂを通してベース電流ｉｂがｎｐｎトランジスタＱ１に流れ込み、ｎｐｎトランジスタＱ１はオンする。すると、ｎｐｎトランジスタＱ１を通じてＩＧＢＴ１のゲートに電流が流れ込み（図１３（３）参照）、ゲート−エミッタ間容量ＣＧＥ及びゲート−コレクタ間容量ＣＧＣを充電する。
【００１１】
上記両容量が充電されるに従い、ゲート電圧は増加し（図１３（２）参照）、ある値Ｖｔｈを越えると、ＩＧＢＴ１のコレクタに電流Ｉｃが流れ始める（図１３（４）参照）。このｎｐｎトランジスタＱ３にオン信号を加えてからＩＧＢＴ１に電流が流れるまでの時間を遅延時間ｔｄと呼ぶ。
【００１２】
また、このターンオン時には、図１３（４）に示すように、ＩＧＢＴ１のコレクタに接続されているダイオードＤが逆バイアス状態となり、ダイオードＤの逆回復電流が流れ込む。このため、ＩＧＢＴ１の電流はピークを持つ。電流が流れてある時間がたつと、ＩＧＢＴ１のコレクターエミッタ間電圧Ｖｃｅは急激に低下する。
【００１３】
ところで、ＩＧＢＴ１がオフしている状態では、空乏層が伸びているため、ゲート−コレクタ間容量ＣＧＣは非常に小さい値となっている。しかし、コレクターエミッタ間電圧Ｖｃｅが低下すると、ゲート−コレクタ間容量ＣＧＣは急激に増加する。このため、ゲート電圧及びゲート電流はほぼ一定となる。この時、コレクターエミッタ間の電圧Ｖｃｅは、Ｖｃｅ（ｒｅｓ）でほぼ一定となる。
【００１４】
その後、ゲート−コレクタ間容量ＣＧＣが充電されると、ゲート電圧は、ＶＧＥー（ｎｐｎトランジスタＱ１のベース−エミッタ間電圧≒０．７Ｖ）になる。このとき、コレクターエミッタ間の電圧Ｖｃｅは、前記Ｖｃｅ（ｒｅｓ）からさらに低下し、最終的に定常値Ｖｃｅ（ｓａｔ）となる。
【００１５】
【発明が解決しようとする課題】
しかし、従来の駆動回路２では、ゲート抵抗Ｒｇの値が固定されていた。このため、ゲート抵抗Ｒｇの抵抗値が小さいと、ＩＧＢＴ１のゲート電圧の時間変化率が大きくなり、この結果、ＩＧＢＴ１のコレクタ電流の時間変化率ｄｉ／ｄｔが大きくなっていた（図１３（４）の領域Ａ）。
【００１６】
この電流の時間変化率ｄｉ／ｄｔが大きくなると、ダイオードＤの逆回復時の電流変化率ｄｉ／ｄｔが大きくなる（図１３（４）の領域Ｂ）。このため、ＩＧＢＴ１の回路に浮遊インダクタンスＬ’が存在する場合には、その浮遊インダクタンスに流れる電流の時間変化によって生じる跳ね上がり電圧（Ｌ’×ｄｉ／ｄｔ（領域Ｂ））も大きなものとなる。従来の駆動回路においては、この跳ね上がり電圧による素子や装置の破壊、あるいは、当該跳ね上がり電圧により生じたノイズによる誤動作が引き起こされるという問題があった。
【００１７】
一方、上記問題を避けるために、ゲート抵抗Ｒｇの抵抗値を大きくして、電流の時間変化率ｄｉ／ｄｔを抑えると、ゲート電圧が、ゲート−コレクタ間容量ＣＧＣのため一定になる期間ｔｒｅｓ（図１３（３）参照）が長くなり、その間はコレクタ−エミッタ間電圧Ｖｃｅは、定常値Ｖｃｅ（ｓａｔ）よりは高いＶｃｅ（ｒｅｓ）となっている。このため、いわゆるターンオン損失が増大するという問題があった。
【００１８】
本発明は、上述した問題点を考慮してなされたもので、上述したＩＧＢＴを含む絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することを目的とする。
【００１９】
さらに、本発明の他の目的は、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の絶縁ゲート型半導体素子の駆動方法は、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、ゲート電圧が時間と共に上昇する第１の期間と、当該第１の期間に続く、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間全体を少なくとも含む第１’の期間に前記ゲートに印加する駆動電圧を、当該第１’の期間に連続して設定される、前記第２の期間の少なくとも一部を含む第２’の期間に前記ゲートに印加する駆動電圧よりも低くする。
【００２１】
本発明の駆動方法は、また、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、コレクタに電流が流れ始めるまでの第１の期間と、当該第１の期間の後でかつゲート電圧が時間と共に上昇する第２の期間と、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間に前記ゲートに印加する駆動電圧Ｖ１と、前記第２の期間全体を少なくとも含む第２’の期間に前記ゲートに印加する駆動電圧Ｖ２と、当該第２’の期間に連続して設定される、前記第３の期間の少なくとも一部を含む第３’の期間に前記ゲートに印加する駆動電圧Ｖ３とを、Ｖ２＜Ｖ１、かつ、Ｖ２＜Ｖ３となるように設定する。
【００２２】
本発明の絶縁ゲート型半導体素子の駆動装置は、上記目的を達成するために、前記駆動電圧を発生する第１及び第２の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、及び、前記第２の駆動回路と前記ゲートを接続する、前記第１のゲート抵抗の抵抗値よりも小さい抵抗値の第２のゲート抵抗と、入力されるオン信号に応じて、最初に、前記第１の駆動回路を動作させると共に、動作させる駆動回路を切り換えるタイミングを決定し、該タイミングに応じて前記第１の駆動回路の動作を停止し、第２の駆動回路の動作を開始する制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、動作させる駆動回路を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２３】
本発明の駆動装置は、また、上記目的を達成するために、前記駆動電圧を発生する第１、第２、及び、第３の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、前記第２の駆動回路と前記ゲートを接続する第２のゲート抵抗、及び、前記第３の駆動回路と前記ゲートを接続する第３のゲート抵抗と、入力されるオン信号に応じて、最初に前記第１の駆動回路を動作させると共に、動作させる駆動回路を前記第１の駆動回路から前記第２の駆動回路へ切り換える第１のタイミング、及び、前記第２の駆動回路から前記第３の駆動回路へ切り換える第２のタイミングをそれぞれ決定し、該第１及び第２のタイミングに応じて前記３つの駆動回路を順次動作させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲートに電圧が印加されてからコレクタに電流が流れ始めるまでの第１の期間の終了とほぼ同期する時点を前記第１のタイミングとし、該第１のタイミングの後の、ゲート電圧が時間と共に増加する第２の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間の終了前での時点を前記第２のタイミングとして決定するタイミング決定回路を有し、前記第２のゲート抵抗の抵抗値は、前記第１、第３のゲート抵抗の抵抗値のいずれよりも大きいものとする。
【００２４】
本発明の駆動装置は、また、上記目的を達成するために、入力されるオン信号により前記駆動電圧を発生する駆動回路と、前記駆動回路と前記ゲートとを接続するゲート抵抗と、前記ゲートにそれぞれ接続される、第１の容量及び該第１の容量よりも静電容量が小さい第２の容量と、前記オン信号に応じて、最初、前記第１の容量を前記ゲートに電気的に接続してその充電を開始させると共に、前記ゲートへ電気的に接続し充電を行わせる容量を切り換えるタイミングを決定し、該タイミングに応じて前記第１の容量の充電を停止し、前記第２の容量を前記ゲートに接続しその充電を開始させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、充電すべき容量を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２５】
【作用】
本発明の駆動装置及び方法によれば、絶縁ゲート型半導体素子のゲート電圧が、ターンオン時の初期状態において、ゲート−コレクタ間容量の増加のためほぼ一定の電圧となっている期間が終了する以前に、ゲートに供給されるゲート電流がより少ない量に制限できるため、ターンオン時の電流の時間変化率ｄｉ／ｄｔの増加を抑制することができる。
【００２６】
また、絶縁ゲート型半導体素子のゲート電圧が一定の電圧に達した以降は、上記期間で供給されるゲート電流よりも、より大きな電流を供給することができるため、コレクタ−エミッタ間電圧が速やかに定常値Ｖｃｅ（ｓａｔ）になり、ターンオン損失を低減することができる。
【００２７】
【実施例】
以下、本発明による絶縁ゲート型半導体装置の駆動方法、及び、それを実現する駆動装置の実施例を図面を使って、詳細に説明する。
【００２８】
本発明を適用した駆動装置の第１の実施例の回路構成を図１に示す。なお、本図では、駆動の対象となるＩＧＢＴ１だけ表示し、ＩＧＢＴ１に接続される負荷など、その他のＩＧＢＴ装置の構成は省略している。
【００２９】
本実施例の駆動装置は、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するもので、２個の駆動回路２、３と、駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５と、両駆動回路２、３を駆動するゲート用電源６と、各駆動回路の動作を制御する制御回路とを有する。
【００３０】
制御回路は、入力されるオン信号を予め定めた時間ｔ１だけ遅延させて出力する遅延回路８と、当該遅延出力に応じて、動作される駆動回路を切り換える論理回路９とを有する。
【００３１】
なお、本実施例では後述する理由から、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００３２】
駆動回路２は、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂ１から構成されている。ｎｐｎトランジスタＱ１のコレクタ及び抵抗ｒｂ１は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ１、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗４に接続されている。
【００３３】
駆動回路３は、駆動回路２と同様に、ｎｐｎトランジスタＱ４、ｐｎｐトランジスタＱ５、ｎｐｎトランジスタＱ６、及び、抵抗ｒｂ２から構成されている。ｎｐｎトランジスタＱ４のコレクタ及び抵抗ｒｂ２は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ５のコレクタ及びｎｐｎトランジスタＱ６のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ２、ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のエミッタは、ゲート抵抗５に接続されている。
【００３４】
論理回路９は、遅延回路８の出力を反転するインバータ９２と、インバータ９２の出力と入力端子７からＩＧＢＴ１のオン信号の論理和をとるＡＮＤゲート９１とを有する。論理回路９のＡＮＤゲート９１からの出力は、駆動回路２のｎｐｎトランジスタＱ３に接続されている。
【００３５】
遅延回路８は、入力端子７に加えられるオン信号を、所定の時間（本実施例では時間ｔ１）だけ遅延させて出力するもので、その出力は、論理回路９及び駆動回路３のｎｐｎトランジスタＱ６に接続されている。
【００３６】
本実施例の動作を、図２を参照して説明する。図２は、図１に示す本装置の各部における波形を示している。
【００３７】
入力端子７にＩＧＢＴ１に対する、外部からのオン信号（図２（１））が加わると、この時点では遅延回路８の出力はＬｏｗレベルのままであるため、論理回路９の出力はＨｉレベルとなり、ｎｐｎトランジスタＱ３のベース電圧（図２（２））は正の電圧になる。よって、駆動回路２が動作して、ゲート抵抗４を通じてＩＧＢＴ１のゲート容量（＝ＣＧＥ＋ＣＧＣ）を充電する。
【００３８】
次に、オン信号が入力されてから時間ｔ１後には、遅延回路８からの出力がＨｉレベルとなるため、ｎｐｎトランジスタＱ３のベース電圧が０になると同時に、ｎｐｎトランジスタＱ６のベース電圧（図２（３））が正になる。よって、駆動回路３が動作して、ゲート抵抗５を通じてＩＧＢＴ１のゲート容量を充電する。
【００３９】
以上のように駆動回路２、３を動作させることにより、ＩＧＢＴ１のゲート電圧、ゲート電流、コレクタ電圧、及び、コレクタ電流は、図２（４）、（５）、（６）に示すように変化する。
【００４０】
本実施例では、抵抗値の異なる２つのゲート抵抗４、５にそれぞれ接続された駆動回路２、３の駆動タイミングを制御することにより、ＩＧＢＴ１のターンオン時の初期状態の時間変化特性に対応して、ＩＧＢＴ１のゲート電極への給電を行うものである。
【００４１】
ここで、２つの駆動回路を切り換えるタイミングに対応する遅延時間ｔ１は、入力端子７にオン信号が加わってから、ゲート電圧がゲート−コレクタ容量ＣＧＣの増加によりほぼ一定となる時間ｔ２より長くし、かつ、前記オン信号が加わってから、ゲート電圧がＣＧＣの増加により一定となり再び増加するまでの時間ｔ３より短くなるように予め選ぶものとする。
【００４２】
本実施例によれば、ＩＧＢＴ１の電流が最初に増加する領域では、抵抗値の大きなゲート抵抗４を通して駆動回路２がゲート電流を供給するため、コレクタ電流の時間変化率ｄｉ／ｄｔを低減させることができる。
【００４３】
さらに、本実施例によれば、ゲート−コレクタ容量ＣＧＣのためゲート電圧が一定となる領域では、抵抗値の小さいゲート抵抗５を通じてゲート電流を供給するため、ゲート電圧が一定となる期間が短くなり、このためターンオン損失が減少する。
【００４４】
次に、本発明を適用した駆動装置の第２の実施例を説明する。
【００４５】
本実施例の駆動装置は、図３に示すように、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するものであり、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。
【００４６】
ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００４７】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１５と、ＩＧＢＴ１のコレクタ電圧を検出して駆動回路の切り換えタイミングを決定するコレクタ電圧判定回路とを備えている。
【００４８】
このコレクタ電圧判定回路は、ＩＧＢＴ１のコレクタに接続されるツエナーダイオード１０と、ツエナーダイオード１０のアノードに接続される抵抗１１と、抵抗１１に接続される抵抗１２とを有する。ここで、抵抗１２の他端側は、ゲート用電源６のアースに接続されている。
【００４９】
ここで、ツエナーダイオード１０のツエナー電圧を、ゲート−コレクタ容量ＣＧＣのためゲート電圧が一定となるときのコレクタ−エミッタ電圧Ｖｃｅ（ｒｅｓ）より高く設定しておく。
【００５０】
このコレクタ電圧判定回路は、さらに、抵抗１１及び１２の接続点にそれぞれのベースが接続されている、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４を有する。ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタは、互いに接続され、論理回路１５の入力側に接続されている。
【００５１】
論理回路１５は、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタ側と接続されているインバータ１５０２と、入力端子７に入力される信号とインバータ１５０２の出力との論理和をとるＡＮＤゲート１５０１と、前記エミッタでの電圧と入力端子７に入力される信号との論理和をとるＡＮＤゲート１５０３とを有する。ＡＮＤゲート１５０１、１５０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００５２】
次に、本実施例の動作を説明する。
【００５３】
入力端子７にターンオン信号が入力された直後は、ＩＧＢＴ１のコレクタ電圧が高く（図２（６）参照）、この間は、ツエナーダイオード１０が導通し、電流が抵抗１１及び１２に流れる。この時抵抗１２に生じる電圧降下によりｎｐｎトランジスタ１３がオンし、論理回路１５へ正の電圧（Ｈｉｇｈレベル）を出力する。
【００５４】
この出力電圧が正かつ、入力端子７にオン信号が入力されている期間では、論理回路１５のＡＮＤゲート１５０３により、ｎｐｎトランジスタＱ３にオン信号が伝わり、駆動回路２が動作する。よって、ＩＧＢＴ１のゲートには、駆動回路２により、ゲート抵抗４を通じて電流が供給される。
【００５５】
次に、ＩＧＢＴ１のゲート容量が充電され、コレクタ電圧が低下すると、ツエナーダイオード１０には電流が流れなくなる。すると、ｎｐｎトランジスタ１３がオフ状態となり、論理回路１５への出力電圧は０となる。
【００５６】
この出力電圧が０かつ、入力端子７にオン信号が加わっている期間では、論理回路１５のＡＮＤゲート１５０１により、ｎｐｎトランジスタＱ６にオン信号が出力され、駆動回路３が動作する。したがって、ＩＧＢＴ１のゲートには、ゲート抵抗４に比較して抵抗値がより小さなゲート抵抗５を通じて、電流が供給される。
【００５７】
本実施例によれば、ＩＧＢＴ１のコレクタ電流が増加する領域（図２（６）参照）では、抵抗値のより大きなゲート抵抗４でゲート電流を供給するため、電流変化率ｄｉ／ｄｔの増加を抑制することができる。
【００５８】
さらに、本実施例によれば、ＩＧＢＴ１がターンオンし、コレクタ電圧が減少して、ゲート−コレクタ容量ＣＧＣが増加する期間では、抵抗値のより小さなゲート抵抗５でゲート電流を供給することができる。このため、ゲート電圧が一定となる期間が、ゲート抵抗４を通じて給電したとした場合よりも短くなり、ターンオン損失を減少させることが可能となる。
【００５９】
また、上記第１の実施例では、ある期間だけ、駆動回路２を動作させ、別の期間では駆動回路３を動作させるため、遅延回路を使用していた。ところが、ＩＧＢＴ１の特性のばらつきにより、遅延時間や、ゲート電圧が一定になる時間がばらつくことがあり、このため、素子によっては、遅延回路の定数を調整する必要がある場合がある。
【００６０】
これに対して、本実施例によれば、ＩＧＢＴ１のコレクタ電圧を直接検出して、２つの駆動回路を切り替えるため、ＩＧＢＴ素子の特性ばらつきを考慮する必要がなく、個々のＩＧＢＴ素子の特性によらず、ターンオン損失をほぼ一定の範囲内に抑えることが可能となる。
【００６１】
次に、本発明を適用した駆動装置の第３の実施例を図４を参照して説明する。本実施例は、２つの駆動回路２、３の動作タイミングを制御するために、ＩＧＢＴ１のゲート電圧を検出し、当該ゲート電圧に基づいて制御を実行するものである。
【００６２】
本実施例の駆動装置は、図４に示すように、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００６３】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１８と、ＩＧＢＴ１のゲート電圧と基準電圧１７を比較するコンパレータ１６とから構成されるゲート電圧判定回路とが設けられている。
【００６４】
論理回路１８は、コンパレータ１６の出力とと入力端子７に入力される信号との論理和をとるＡＮＤゲート１８０３と、コンパレータ１６の出力を入力とするインバータ１８０２と、入力端子７に入力される信号とインバータ１８０２の出力との論理和をとるＡＮＤゲート１８０１とを有する。
【００６５】
ＡＮＤゲート１８０１、１８０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００６６】
次に、本実施例の動作を説明する。
【００６７】
入力端子７にオン信号が入力され、かつ、ＩＧＢＴ１のゲート電圧が基準電圧１７より低い間は、コンパレータの出力は０である。このため、論理回路１８のＡＮＤゲート１８０１が、駆動回路２のトランジスタＱ３にオン信号を出力する。よって、駆動回路２が動作し、抵抗値のより大きなゲート抵抗４を通じて、ＩＧＢＴ１のゲート電流が供給される。
【００６８】
本実施例では、基準電圧１７をゲート−コレクタ容量ＣＧＣにより一定となるＩＧＢＴ１のゲート電圧より、少し低く設定するものとする。
【００６９】
このような設定により、ＩＧＢＴ１のゲート電圧が一定となる直前に、コンパレータ１６の出力は正（Ｈｉｇｈレベル）となる。この正の出力により、ＡＮＤゲート１８０１の出力はＬｏｗレベルとなり、駆動回路２からゲート抵抗４を通じての電流の供給が停止すると共に、論路回路１８のもう一方のＡＮＤゲート１８０３はＨｉｇｈレベルとなり、駆動回路３のトランジスタＱ６にオン信号を伝え、抵抗値のより小さなゲート抵抗５を通じてゲート電流が供給される。
【００７０】
本実施例によれば、ＩＧＢＴ１のゲート電圧変化を検出し、それを制御に利用することで、ＩＧＢＴのゲート電圧が一定となる期間をより短くすることができるため、ターンオン損失を減少させることができる。
【００７１】
次に、本発明を適用したＩＧＢＴ駆動装置の第４の実施例を、図５を参照して説明する。本実施例では、マルチエミッタ構成を備えるＩＧＢＴを利用するものであり、２つの駆動回路２、３の動作タイミングを制御するために、前記マルチエミッタのうちの１つのエミッタから全エミッタ電流の１部を検出し、当該エミッタ電流の１部に基づいて、前記制御を実行するものである。
【００７２】
なお、ＩＧＢＴ素子のエミッタ電極は、通常、複数の個別エミッタ電極を接続して構成するものであり、本実施例では、この個別エミッタ電極の１つから出力されるエミッタ電流を検出するものである。また、エミッタ電流に限らず、初期状態の時間変化特性に対応してその電流量が変化する電流であれば、その他の電流を利用する構成としても良い。
【００７３】
本実施例の駆動装置は、図５に示すように、コンパレータ１６で基準電圧１７と比較する対象が異なるだけで、その他の全ての構成は、上記第３の実施例（図４参照）と同じである。すなわち、本実施例では、ＩＧＢＴ１のエミッタ電流の一部を、１つのエミッタ１ａを通して取り出し、抵抗１９の両端に生ずる電圧と、基準電圧１７とをコンパレータ１６で比較し、その比較結果を論理回路１８に出力する。
【００７４】
ＩＧＢＴ１のエミッタ電流は、実質的にはコレクタ電流（例えば図２（６）参照）とほぼ同じように、ＩＧＢＴ１のターンオン初期状態において変化するものであり、さらに、取りだしたエミッタ電流の一部は、前記エミッタ電流（エミッタ電流の総量）の増減に比例して変化する。
【００７５】
したがって、入力端子７にオン信号が加わり、かつ、ＩＧＢＴ１に流れるエミッタ電流の一部が予め定めたしきい値以下では、論理回路１８により、駆動回路２のトランジスタＱ３にオン信号が出力され、当該電流が前記予め定めたしきい値以上になると、駆動回路３のトランジスタＱ６にオン信号が出力される。
【００７６】
本実施例によれば、ＩＧＢＴ１のエミッタ電流の一部が予め定めたしきい値までは、より大きな抵抗値のゲート抵抗を通じて駆動することで、電流変化率ｄｉ／ｄｔを抑え、それ以降の期間では、より小さな抵抗値のゲート抵抗値を通じて駆動することで、ゲート電圧が一定となる期間を短くし、ターンオン損失を減らすことができる。
【００７７】
次に、本発明を適用した駆動装置の第５の実施例を、図６、図７を参照して説明する。
【００７８】
本実施例は、上記第１の実施例（図１参照）において、駆動回路の個数を２つから３つに増やし、これら３つの駆動回路に接続するゲート抵抗の抵抗値を予め定めた値にし、さらに、各駆動回路の動作タイミングを制御することにより、ＩＧＢＴ１の初期状態における時間変化特性に、より的確に対応させた駆動方法を実現するものである。
【００７９】
本実施例では、上記第１の実施例の構成と同じ構成については、上記第１の実施例と同じ符号を付し、その詳細な説明を省略する。
【００８０】
本実施例の駆動装置は、図６に示すように、３個の駆動回路２、３、２３と、駆動回路２、３、２３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、２４と、駆動回路２、３、２３を駆動するゲート用電源６と、各駆動回路の動作タイミングを制御する制御回路である、遅延回路８、２５及び論理回路２７とを有する。
【００８１】
駆動回路２３は、駆動回路２あるいは３と同様に、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタＱ８、ｎｐｎトランジスタＱ９、及び、抵抗ｒｂ３から構成されている。ｎｐｎトランジスタＱ７のコレクタ及び抵抗ｒｂ３は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ８のコレクタ及びｎｐｎトランジスタＱ９のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ３、ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のベース、ｎｐｎトランジスタＱ９のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のエミッタは、ゲート抵抗２４に接続されている。
【００８２】
なお、本実施例では、ＩＧＢＴ１のゲートに接続されている、ゲート抵抗４、５及び２４の３つの抵抗の抵抗値は、以下の関係を満たしているものとする。
【００８３】
（ゲート抵抗５の抵抗値）＞（ゲート抵抗４、２４の抵抗値）
遅延回路２５は、入力端子７に加えられるオン信号を、時間ｔｄだけ遅延させて出力する。ここで、時間ｔｄとは、ＩＧＢＴ１にターンオン信号を加えてから、当該ＩＧＢＴ１に電流が流れるまでの遅延時間（図７（７）参照）とする。
【００８４】
また、遅延回路８は、入力端子７に加えられるオン信号を、上記第１の実施例で説明した条件を満足する時間ｔ１だけ遅延させるものであり、その出力は、駆動回路２３のトランジスタＱ９のベースと接続されている。遅延回路８及び遅延回路２５の出力、及び、入力端子７は、論理回路２７と接続されている。
【００８５】
論理回路２７は、遅延回路８、２５の出力とそれぞれ接続しているインバータ２７０４、２７０２、入力端子７に加えられる信号とインバータ２７０２の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０１、及び、入力端子７に加えられる信号と遅延回路２５の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０３から構成される。ＡＮＤゲート２７０１、２７０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のベース、駆動回路３のトランジスタＱ６のベースに接続されている。
【００８６】
本実施例の動作を、図７を参照して説明する。
【００８７】
入力端子７にゲートオン信号が入ると（図７（１））、その直後では、両遅延回路８、２５からの出力はＬｏｗレベルであるため、ＡＮＤゲート２７０１の出力がＨｉｇｈレベルとなる。このため、トランジスタＱ３のベース電圧が正になり（図７（２））、駆動回路２が動作して、抵抗４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８８】
次に、ターンオン時から時間ｔｄ後には、遅延回路２５の出力がＨｉｇｈレベルとなる。このため、ＡＮＤゲート２７０１の出力がＬｏｗレベルとなり、ｎｐｎトランジスタＱ３のベース電圧が０になる。一方、この時点でも遅延回路８の出力は依然としてＬｏｗレベルである。よって、ＡＮＤゲート２７０３がＨｉｇｈレベルとなり、ｎｐｎトランジスタＱ６のベース電圧が正になり（図７（３））、駆動回路２が動作して、ゲート抵抗５を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８９】
さらに、ターンオン時から時間ｔ１後には、遅延回路８の出力もＨｉｇｈレベルとなるため、ＡＮＤゲート２７０３の出力はＬｏｗレベルとなる。よって、ｎｐｎトランジスタＱ６のベース電圧が０になると同時に、トランジスタＱ９のベース電圧が正になり（図７（４））、駆動回路２３が動作して、抵抗２４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００９０】
以上説明したように、本実施例の駆動装置では、ＩＧＢＴ１のゲートには、初めに、ゲート抵抗４、次にゲート抵抗５、最後にゲート抵抗２４を通じてゲートに電流が供給される。
【００９１】
本実施例によれば、初期状態における最初の期間（時間＜ｔｄ）には、ＩＧＢＴ１のゲートに電流を供給するときのゲート抵抗をより小さくすることで、遅延時間ｔｄを短くすることができる。さらに、ゲート電流が流れ始めてからゲート電圧がほぼ一定になった後の予め定めた時点までの期間（ｔｄ＜時間＜ｔ１）、より大きな抵抗値を備えたゲート抵抗を通して、ＩＧＢＴ１のゲートへ給電することにより、ゲート電流の時間変化率ｄｉ／ｄｔを小さく抑えることができる。さらに、ＩＧＢＴ１のゲート電圧がほぼ一定となった後の前記予め定めた時点以降の期間（時間ｔ１以降）に、再び抵抗値がより小さいゲート抵抗を通じて給電することにより、ターンオン損失を小さくすることができる。
【００９２】
以上の各実施例では、ゲート抵抗が接続された駆動回路を複数設け、それら駆動回路のうち、駆動する駆動回路を順次切り換えることにより、ゲートに接続するゲート抵抗の抵抗値を変え、ゲートへの印加電圧を切り換えていたが、本発明では、ゲートへの印加電圧の切り換え方法、及びゲート抵抗の切り換え方法は、上述した実施例に限定されるものではない。本発明においては、初期状態の期間中に所定のタイミングで、ゲートへの印加電圧、あるいは、ゲートへ供給される電流が切り換えられるものであれば、その他の方法及び装置を用いても良い。
【００９３】
また、以上の各実施例では、ある時点で動作する駆動回路を１つとし、互いに異なる抵抗値のゲート抵抗が接続されている駆動回路を順次切り換えることにより印加電圧を変化させていたが、駆動回路を切り換えるかわりに動作させる駆動回路の個数を変化させることで、印加する駆動電圧あるいは供給するゲート電流量を変化させる構成としても良い。
【００９４】
次に、本発明を適用した駆動装置の第６の実施例を図９を参照して説明する。
【００９５】
以上の実施例では、絶縁ゲート型トランジスタのゲート電圧の時間変化に対応して、駆動回路に接続しているゲート抵抗を切り換えることにより、駆動方法を制御していたが、ＩＧＢＴのゲートに複数の容量を接続し、これらのうち充電すべき容量を切り換えることでも、上記各実施例で達成されたものと同様な効果が得られる。
【００９６】
なお、本実施例では、上記第１の実施例と同じ構成については同じ符号を付し、その詳細な説明を省略する。
【００９７】
本実施例の駆動回路は、図９に示すように、駆動回路２と、駆動回路２とＩＧＢＴ１のゲートとの間を接続するゲート抵抗４と、ゲート抵抗４と共にＩＧＢＴ１のゲートに接続される容量Ｃ１、Ｃ２と、容量Ｃ１、Ｃ２にそれぞれ接続されるｎ−ＭＯＳＦＥＴＭ１、Ｍ２と、容量Ｃ１、Ｃ２の切り換えタイミングを制御するための遅延回路８及び論理回路９とを有する。
【００９８】
なお、本実施例では、容量Ｃ１は、容量Ｃ２より、その静電容量が大きいものとする。
【００９９】
駆動回路２をオンするｎｐｎトランジスタＱ３のベースは、入力端子７と接続されている。入力端子７は、また、遅延回路８及び論理回路９のＡＮＤゲート９１の入力側にも接続されている。
【０１００】
遅延回路８は、上記第１の実施例の遅延回路と同様に、入力信号を時間ｔ１だけ遅延させて出力するもので、その出力は、論理回路９のインバータ９２の入力及びｎ−ＭＯＳＦＥＴＭ１のゲートに接続されている。論理回路９のＡＮＤゲート９１の出力は、ｎ−ＭＯＳＦＥＴＭ２のゲートに接続されている。
【０１０１】
本実施例の動作について説明する。
【０１０２】
入力端子７にオン信号（正の信号）が加わると、トランジスタＱ３及びＱ１がオンして、ゲート抵抗４を通じて、ＩＧＢＴ１のゲートに電流が流れる。この時、ｎ−ＭＯＳＦＥＴＭ１もオンするので、容量Ｃ１の充電が開始される。
【０１０３】
次に、ターンオン時から時間ｔ１後、すなわち、ＩＧＢＴ１のゲート電圧がほぼ一定になる時間（図２参照）で、遅延回路９の出力がＨｉｇｈレベルとなり、論理回路９の出力がＬｏｗレベルとなるため、ｎ−ＭＯＳＦＥＴＭ２がオンし、ｎ−ＭＯＳＦＥＴＭ１がオフする。このため、容量Ｃ１の充電が停止され、容量Ｃ２の充電が開始される。
【０１０４】
本実施例において、容量Ｃ１＞容量Ｃ２なので、ＩＧＢＴ１のゲート電圧の立ち上がり期間（時間＜ｔ１）では、容量Ｃ２が接続されている場合に比較して、コレクタ電流Ｉの時間変化率ｄＩ／ｄｔがより低く抑えることができる。
【０１０５】
また、ｔ１以降の期間では、容量の小さい容量Ｃ２だけを充電するように構成されているため、ゲート電圧がほぼ一定になる時間を、容量Ｃ１が接続されている場合よりも、短くすることができる。
【０１０６】
本実施例では、ｎ−ＭＯＳＦＥＴの回路を用いて、２つの容量の切り換えを行い、ゲートへ流れる電流からの吸収する量を変えているが、上記２つの容量の切り換えを実行する回路は、本実施例に限定されるものではなく、他の回路構成によって実現しても構わない。
【０１０７】
次に、以上第１の実施例から第６の実施例で説明した、本発明を適用した駆動回路を使って構成したモータ駆動用インバータ回路の一実施例を、図８を参照して説明する。
【０１０８】
本実施例のインバータ回路においては、図８に示すように、ＩＧＢＴ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆに、逆並列にダイオード２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆがそれぞれ接続されており、ＩＧＢＴ２００ａ及び２００ｄ、ＩＧＢＴ２００ｂ及び２００ｅ、ＩＧＢＴ２００ｃ及び２００ｆが、直列に接続され、Ｕ相、Ｖ相、Ｗ相の各相の電圧を発生するように構成されている。
【０１０９】
各２つのＩＧＢＴが接続された中点より、各相の出力がでており、駆動すべきモータ２０６と接続されている。
【０１１０】
ここで、上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、上述した実施例で説明した、本発明を適用した駆動回路の一つを利用するものとする。また、各駆動回路２０４、２０５は、各ＩＧＢＴのオン、オフタイミングを所定の周期で行わせるためのタイミング信号の発生回路も含むものとする。
【０１１１】
本実施例において、上アーム側のＩＧＢＴ２００ａ、２００ｂ、２００ｃのコレクタは共通であり、整流回路２０３の高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ、２００ｅ、２００ｆのエミッタは共通であり、整流回路２０３のアース側と接続されている。
【０１１２】
整流回路２０３は、交流２０２を直流に変換する。各ＩＧＢＴ２００は、この直流を受電し、再度交流に変換してモータ２０６を駆動する。上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、各ＩＧＢＴのゲートに駆動信号を伝え、所定の周期で個々のＩＧＢＴをオン、オフさせる。
【０１１３】
本実施例では、本発明を適用した駆動回路２０４、２０５を使用することにより、各ＩＧＢＴのコレクタ電流における電流変化率ｄｉ／ｄｔを抑制することができる。このため、各ダイオード２０１へのはね上がり電圧が従来より小さくなり、本インバータ回路の信頼性が増すとともに、ノイズを発生を低減させることができる。
【０１１４】
さらに、駆動回路２０４、２０５により、従来よりターンオン損失を低減することができるため、本例のインバータ回路の高効率化を図ることができる。
【０１１５】
なお、以上の実施例では、半導体素子の例としてＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の素子、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯでも、上述したＩＧＢＴと同様な駆動方法及び装置を用いて駆動することで、同様の効果を達成することができる。
【０１１６】
【効果】
本発明によれば、ＩＧＢＴ等の絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１７】
さらに、本発明によれば、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１８】
【図面の簡単な説明】
【図１】本発明を適用した第１の実施例の回路図。
【図２】第１の実施例の各部における波形を示す波形図。
【図３】本発明を適用した第２の実施例の回路図。
【図４】本発明を適用した第３の実施例の回路図。
【図５】本発明を適用した第４の実施例の回路図。
【図６】本発明を適用した第５の実施例の回路図。
【図７】第５の実施例の各部における波形を示す波形図。
【図８】本発明を適用した駆動回路を使ったモータ駆動用インバータ回路の一実施例の回路図。
【図９】本発明を適用した第６の実施例の回路図。
【図１０】ＩＧＢＴの内部構成を示す断面図。
【図１１】ＩＧＢＴのゲート−エミッタ間容量、ゲート−コレクタ間容量の、コレクタ−エミッタ間電圧依存性を示すグラフ。
【図１２】誘導負荷を備えたＩＧＢＴを駆動する従来の駆動回路の回路図。
【図１３】図１２の従来例の各部における波形を示す波形図。
【符号の説明】
１：ＩＧＢＴ、２：駆動回路、３：駆動回路、４：ゲート抵抗、５：ゲート抵抗、６：ゲート電源、７：入力端子、８：遅延回路、９：論理回路、１０：ツエナーダイオード、１１：抵抗、１２：抵抗、１３：ｎｐｎトランジスタ、１４：ｐｎｐトランジスタ、１５：論理回路、１６：コンパレータ、１７：基準電源、１８：論理回路、１９：抵抗、２３：駆動回路、２４：ゲート抵抗、２５：遅延回路、２７：論理回路、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ：ＩＧＢＴ、２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆ：ダイオード、２０２：交流電源、２０３：整流回路、２０４：上アーム駆動回路、２０５：下アーム駆動回路、２０６：モータ。
【産業上の利用分野】
絶縁ゲ−トバイポ−ラトランジスタ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと称す）や、ＭＯＳＧＴＯ（Ｍｅｔａｌ ｏｘｉｄｅ ｇａｔｅ ｔｕｒｎ−ｏｆｆ ｔｈｙｒｉｓｔｏｒ）等の絶縁ゲート型半導体装置の駆動方法及び駆動装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴや、ＭＯＳＧＴＯは、絶縁ゲートに加える電圧で電流を制御できる、いわゆる電圧駆動型素子であるため、電流駆動型のバイポ−ラトランジスタやＧＴＯより駆動電力が小さく、このため、駆動回路を簡単にできるので、電源やインバ−タ等の分野に急速に広まっている。
【０００３】
ＩＧＢＴの断面構造を図１０に示す。ｐ＋層１０１の上にｎ−層１０２が設けられている。ｎ−層１０２内には複数個のｐ層１０３が設けられている。さらにｐ層１０３内には、ｎ＋層１０４が設けられている。ｎ＋層１０４、ｐ層１０３、ｎ−層１０２表面には、ゲート絶縁膜１０５及びゲート電極１０６が設けられ、絶縁ゲートが形成されている。ｐ＋層１０１の下方に位置する裏面には、コレクタ電極１０６が設けられている。また、ｐ層１０３とｎ＋層１０４とを短絡して、エミッタ電極１０８が設けられている。また、エミッタ電極１０８は、絶縁膜１０７を介してゲート電極１０６上にも形成されている。
【０００４】
このような構造を備えたＩＧＢＴでは、図中に概念的に示されている、エミッタ−ゲート間容量ＣＧＥは、ゲート絶縁膜１０５直下のｐ層１０３とゲート電極１０６間の容量ＣＧＥ１と、絶縁膜１０７を挟んでゲート電極１０６とエミッタ電極１０８間の容量ＣＧＥ２の並列接続で表される。一方、ゲート−コレクタ間容量ＣＧＣは、ゲート絶縁膜１０５を挟んで、ｎ−層１０２とゲート電極１０６間の容量で表される。
【０００５】
エミッタ−ゲート間容量ＣＧＥと、ゲート−コレクタ間容量ＣＧＣとの、コレクタ−エミッタ間電圧依存性を、図１１に示す。ゲート−コレクタ間容量ＣＧＣは、コレクタ−エミッタ間電圧が大きくなるとｎ−層１０２に空乏層がのびるため、容量は急激に小さくなる。一方、ｐ層１０３にはあまり空乏層は伸びないため、エミッタ−ゲート間容量ＣＧＥのコレクタ−エミッタ間電圧依存性は小さい。
【０００６】
誘導負荷に接続されたＩＧＢＴを駆動する駆動回路の従来例を、図１２に示す。ＩＧＢＴ１のエミッタは、電源Ｖｃｃのアース側に接続されている。コレクタ側は、ダイオードＤのアノード側に接続されている。ダイオードＤのカソード側は電源Ｖｃｃの高圧側に接続されている。また、ダイオードＤの両端にはインダクタンス負荷Ｌが接続されている。
【０００７】
ＩＧＢＴ１のゲートには、ゲート抵抗Ｒｇが接続されている。ゲート抵抗Ｒｇのもう一方は、駆動回路２に接続されている。駆動回路２は、例えば、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂから構成され、電源ＶＧＥと接続されている。
【０００８】
この従来の駆動回路２においては、ｎｐｎトランジスタＱ１のコレクタ、及び抵抗ｒｂの一端は、電源ＶＧＥの高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、電源ＶＧＥのアース側に接続されている。抵抗ｒｂの他端と、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベースと、ｎｐｎトランジスタＱ３のコレクタとは、互いに接続されている。また、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗Ｒｇを介してＩＧＢＴ１と接続されている。
【０００９】
この従来の駆動回路２により駆動される、ターンオン時におけるＩＧＢＴ１の各部の波形を図１３に示す。
【００１０】
駆動回路２のｎｐｎトランジスタＱ３に正の電圧を加えると（図１３（１）参照）、ｎｐｎトランジスタＱ３がオンし、抵抗ｒｂを通してベース電流ｉｂがｎｐｎトランジスタＱ１に流れ込み、ｎｐｎトランジスタＱ１はオンする。すると、ｎｐｎトランジスタＱ１を通じてＩＧＢＴ１のゲートに電流が流れ込み（図１３（３）参照）、ゲート−エミッタ間容量ＣＧＥ及びゲート−コレクタ間容量ＣＧＣを充電する。
【００１１】
上記両容量が充電されるに従い、ゲート電圧は増加し（図１３（２）参照）、ある値Ｖｔｈを越えると、ＩＧＢＴ１のコレクタに電流Ｉｃが流れ始める（図１３（４）参照）。このｎｐｎトランジスタＱ３にオン信号を加えてからＩＧＢＴ１に電流が流れるまでの時間を遅延時間ｔｄと呼ぶ。
【００１２】
また、このターンオン時には、図１３（４）に示すように、ＩＧＢＴ１のコレクタに接続されているダイオードＤが逆バイアス状態となり、ダイオードＤの逆回復電流が流れ込む。このため、ＩＧＢＴ１の電流はピークを持つ。電流が流れてある時間がたつと、ＩＧＢＴ１のコレクターエミッタ間電圧Ｖｃｅは急激に低下する。
【００１３】
ところで、ＩＧＢＴ１がオフしている状態では、空乏層が伸びているため、ゲート−コレクタ間容量ＣＧＣは非常に小さい値となっている。しかし、コレクターエミッタ間電圧Ｖｃｅが低下すると、ゲート−コレクタ間容量ＣＧＣは急激に増加する。このため、ゲート電圧及びゲート電流はほぼ一定となる。この時、コレクターエミッタ間の電圧Ｖｃｅは、Ｖｃｅ（ｒｅｓ）でほぼ一定となる。
【００１４】
その後、ゲート−コレクタ間容量ＣＧＣが充電されると、ゲート電圧は、ＶＧＥー（ｎｐｎトランジスタＱ１のベース−エミッタ間電圧≒０．７Ｖ）になる。このとき、コレクターエミッタ間の電圧Ｖｃｅは、前記Ｖｃｅ（ｒｅｓ）からさらに低下し、最終的に定常値Ｖｃｅ（ｓａｔ）となる。
【００１５】
【発明が解決しようとする課題】
しかし、従来の駆動回路２では、ゲート抵抗Ｒｇの値が固定されていた。このため、ゲート抵抗Ｒｇの抵抗値が小さいと、ＩＧＢＴ１のゲート電圧の時間変化率が大きくなり、この結果、ＩＧＢＴ１のコレクタ電流の時間変化率ｄｉ／ｄｔが大きくなっていた（図１３（４）の領域Ａ）。
【００１６】
この電流の時間変化率ｄｉ／ｄｔが大きくなると、ダイオードＤの逆回復時の電流変化率ｄｉ／ｄｔが大きくなる（図１３（４）の領域Ｂ）。このため、ＩＧＢＴ１の回路に浮遊インダクタンスＬ’が存在する場合には、その浮遊インダクタンスに流れる電流の時間変化によって生じる跳ね上がり電圧（Ｌ’×ｄｉ／ｄｔ（領域Ｂ））も大きなものとなる。従来の駆動回路においては、この跳ね上がり電圧による素子や装置の破壊、あるいは、当該跳ね上がり電圧により生じたノイズによる誤動作が引き起こされるという問題があった。
【００１７】
一方、上記問題を避けるために、ゲート抵抗Ｒｇの抵抗値を大きくして、電流の時間変化率ｄｉ／ｄｔを抑えると、ゲート電圧が、ゲート−コレクタ間容量ＣＧＣのため一定になる期間ｔｒｅｓ（図１３（３）参照）が長くなり、その間はコレクタ−エミッタ間電圧Ｖｃｅは、定常値Ｖｃｅ（ｓａｔ）よりは高いＶｃｅ（ｒｅｓ）となっている。このため、いわゆるターンオン損失が増大するという問題があった。
【００１８】
本発明は、上述した問題点を考慮してなされたもので、上述したＩＧＢＴを含む絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することを目的とする。
【００１９】
さらに、本発明の他の目的は、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の絶縁ゲート型半導体素子の駆動方法は、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、ゲート電圧が時間と共に上昇する第１の期間と、当該第１の期間に続く、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間全体を少なくとも含む第１’の期間に前記ゲートに印加する駆動電圧を、当該第１’の期間に連続して設定される、前記第２の期間の少なくとも一部を含む第２’の期間に前記ゲートに印加する駆動電圧よりも低くする。
【００２１】
本発明の駆動方法は、また、上記目的を達成するために、ゲートにオン信号が加わった直後の初期状態が、コレクタに電流が流れ始めるまでの第１の期間と、当該第１の期間の後でかつゲート電圧が時間と共に上昇する第２の期間と、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間とを少なくとも含んでいる、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く期間中に変化させるものであり、前記第１の期間に前記ゲートに印加する駆動電圧Ｖ１と、前記第２の期間全体を少なくとも含む第２’の期間に前記ゲートに印加する駆動電圧Ｖ２と、当該第２’の期間に連続して設定される、前記第３の期間の少なくとも一部を含む第３’の期間に前記ゲートに印加する駆動電圧Ｖ３とを、Ｖ２＜Ｖ１、かつ、Ｖ２＜Ｖ３となるように設定する。
【００２２】
本発明の絶縁ゲート型半導体素子の駆動装置は、上記目的を達成するために、前記駆動電圧を発生する第１及び第２の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、及び、前記第２の駆動回路と前記ゲートを接続する、前記第１のゲート抵抗の抵抗値よりも小さい抵抗値の第２のゲート抵抗と、入力されるオン信号に応じて、最初に、前記第１の駆動回路を動作させると共に、動作させる駆動回路を切り換えるタイミングを決定し、該タイミングに応じて前記第１の駆動回路の動作を停止し、第２の駆動回路の動作を開始する制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、動作させる駆動回路を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２３】
本発明の駆動装置は、また、上記目的を達成するために、前記駆動電圧を発生する第１、第２、及び、第３の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲート抵抗、前記第２の駆動回路と前記ゲートを接続する第２のゲート抵抗、及び、前記第３の駆動回路と前記ゲートを接続する第３のゲート抵抗と、入力されるオン信号に応じて、最初に前記第１の駆動回路を動作させると共に、動作させる駆動回路を前記第１の駆動回路から前記第２の駆動回路へ切り換える第１のタイミング、及び、前記第２の駆動回路から前記第３の駆動回路へ切り換える第２のタイミングをそれぞれ決定し、該第１及び第２のタイミングに応じて前記３つの駆動回路を順次動作させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲートに電圧が印加されてからコレクタに電流が流れ始めるまでの第１の期間の終了とほぼ同期する時点を前記第１のタイミングとし、該第１のタイミングの後の、ゲート電圧が時間と共に増加する第２の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第３の期間の終了前での時点を前記第２のタイミングとして決定するタイミング決定回路を有し、前記第２のゲート抵抗の抵抗値は、前記第１、第３のゲート抵抗の抵抗値のいずれよりも大きいものとする。
【００２４】
本発明の駆動装置は、また、上記目的を達成するために、入力されるオン信号により前記駆動電圧を発生する駆動回路と、前記駆動回路と前記ゲートとを接続するゲート抵抗と、前記ゲートにそれぞれ接続される、第１の容量及び該第１の容量よりも静電容量が小さい第２の容量と、前記オン信号に応じて、最初、前記第１の容量を前記ゲートに電気的に接続してその充電を開始させると共に、前記ゲートへ電気的に接続し充電を行わせる容量を切り換えるタイミングを決定し、該タイミングに応じて前記第１の容量の充電を停止し、前記第２の容量を前記ゲートに接続しその充電を開始させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート電圧が安定する定常状態を達成する以前の初期状態における、ゲート電圧が時間と共に増加する第１の期間以降で、かつ、ゲート電圧がゲート−コレクタ間容量の増加のためほぼ一定となる第２の期間の終了前に、充電すべき容量を切り換えるための前記タイミングを決定するタイミング決定回路を有する。
【００２５】
【作用】
本発明の駆動装置及び方法によれば、絶縁ゲート型半導体素子のゲート電圧が、ターンオン時の初期状態において、ゲート−コレクタ間容量の増加のためほぼ一定の電圧となっている期間が終了する以前に、ゲートに供給されるゲート電流がより少ない量に制限できるため、ターンオン時の電流の時間変化率ｄｉ／ｄｔの増加を抑制することができる。
【００２６】
また、絶縁ゲート型半導体素子のゲート電圧が一定の電圧に達した以降は、上記期間で供給されるゲート電流よりも、より大きな電流を供給することができるため、コレクタ−エミッタ間電圧が速やかに定常値Ｖｃｅ（ｓａｔ）になり、ターンオン損失を低減することができる。
【００２７】
【実施例】
以下、本発明による絶縁ゲート型半導体装置の駆動方法、及び、それを実現する駆動装置の実施例を図面を使って、詳細に説明する。
【００２８】
本発明を適用した駆動装置の第１の実施例の回路構成を図１に示す。なお、本図では、駆動の対象となるＩＧＢＴ１だけ表示し、ＩＧＢＴ１に接続される負荷など、その他のＩＧＢＴ装置の構成は省略している。
【００２９】
本実施例の駆動装置は、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するもので、２個の駆動回路２、３と、駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５と、両駆動回路２、３を駆動するゲート用電源６と、各駆動回路の動作を制御する制御回路とを有する。
【００３０】
制御回路は、入力されるオン信号を予め定めた時間ｔ１だけ遅延させて出力する遅延回路８と、当該遅延出力に応じて、動作される駆動回路を切り換える論理回路９とを有する。
【００３１】
なお、本実施例では後述する理由から、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００３２】
駆動回路２は、ｎｐｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及び、抵抗ｒｂ１から構成されている。ｎｐｎトランジスタＱ１のコレクタ及び抵抗ｒｂ１は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ１、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、ゲート抵抗４に接続されている。
【００３３】
駆動回路３は、駆動回路２と同様に、ｎｐｎトランジスタＱ４、ｐｎｐトランジスタＱ５、ｎｐｎトランジスタＱ６、及び、抵抗ｒｂ２から構成されている。ｎｐｎトランジスタＱ４のコレクタ及び抵抗ｒｂ２は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ５のコレクタ及びｎｐｎトランジスタＱ６のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ２、ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のベース、ｎｐｎトランジスタＱ３のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ４及びｐｎｐトランジスタＱ５のエミッタは、ゲート抵抗５に接続されている。
【００３４】
論理回路９は、遅延回路８の出力を反転するインバータ９２と、インバータ９２の出力と入力端子７からＩＧＢＴ１のオン信号の論理和をとるＡＮＤゲート９１とを有する。論理回路９のＡＮＤゲート９１からの出力は、駆動回路２のｎｐｎトランジスタＱ３に接続されている。
【００３５】
遅延回路８は、入力端子７に加えられるオン信号を、所定の時間（本実施例では時間ｔ１）だけ遅延させて出力するもので、その出力は、論理回路９及び駆動回路３のｎｐｎトランジスタＱ６に接続されている。
【００３６】
本実施例の動作を、図２を参照して説明する。図２は、図１に示す本装置の各部における波形を示している。
【００３７】
入力端子７にＩＧＢＴ１に対する、外部からのオン信号（図２（１））が加わると、この時点では遅延回路８の出力はＬｏｗレベルのままであるため、論理回路９の出力はＨｉレベルとなり、ｎｐｎトランジスタＱ３のベース電圧（図２（２））は正の電圧になる。よって、駆動回路２が動作して、ゲート抵抗４を通じてＩＧＢＴ１のゲート容量（＝ＣＧＥ＋ＣＧＣ）を充電する。
【００３８】
次に、オン信号が入力されてから時間ｔ１後には、遅延回路８からの出力がＨｉレベルとなるため、ｎｐｎトランジスタＱ３のベース電圧が０になると同時に、ｎｐｎトランジスタＱ６のベース電圧（図２（３））が正になる。よって、駆動回路３が動作して、ゲート抵抗５を通じてＩＧＢＴ１のゲート容量を充電する。
【００３９】
以上のように駆動回路２、３を動作させることにより、ＩＧＢＴ１のゲート電圧、ゲート電流、コレクタ電圧、及び、コレクタ電流は、図２（４）、（５）、（６）に示すように変化する。
【００４０】
本実施例では、抵抗値の異なる２つのゲート抵抗４、５にそれぞれ接続された駆動回路２、３の駆動タイミングを制御することにより、ＩＧＢＴ１のターンオン時の初期状態の時間変化特性に対応して、ＩＧＢＴ１のゲート電極への給電を行うものである。
【００４１】
ここで、２つの駆動回路を切り換えるタイミングに対応する遅延時間ｔ１は、入力端子７にオン信号が加わってから、ゲート電圧がゲート−コレクタ容量ＣＧＣの増加によりほぼ一定となる時間ｔ２より長くし、かつ、前記オン信号が加わってから、ゲート電圧がＣＧＣの増加により一定となり再び増加するまでの時間ｔ３より短くなるように予め選ぶものとする。
【００４２】
本実施例によれば、ＩＧＢＴ１の電流が最初に増加する領域では、抵抗値の大きなゲート抵抗４を通して駆動回路２がゲート電流を供給するため、コレクタ電流の時間変化率ｄｉ／ｄｔを低減させることができる。
【００４３】
さらに、本実施例によれば、ゲート−コレクタ容量ＣＧＣのためゲート電圧が一定となる領域では、抵抗値の小さいゲート抵抗５を通じてゲート電流を供給するため、ゲート電圧が一定となる期間が短くなり、このためターンオン損失が減少する。
【００４４】
次に、本発明を適用した駆動装置の第２の実施例を説明する。
【００４５】
本実施例の駆動装置は、図３に示すように、入力端子７に加えられるオン信号に従ってＩＧＢＴ１を駆動するものであり、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。
【００４６】
ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００４７】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１５と、ＩＧＢＴ１のコレクタ電圧を検出して駆動回路の切り換えタイミングを決定するコレクタ電圧判定回路とを備えている。
【００４８】
このコレクタ電圧判定回路は、ＩＧＢＴ１のコレクタに接続されるツエナーダイオード１０と、ツエナーダイオード１０のアノードに接続される抵抗１１と、抵抗１１に接続される抵抗１２とを有する。ここで、抵抗１２の他端側は、ゲート用電源６のアースに接続されている。
【００４９】
ここで、ツエナーダイオード１０のツエナー電圧を、ゲート−コレクタ容量ＣＧＣのためゲート電圧が一定となるときのコレクタ−エミッタ電圧Ｖｃｅ（ｒｅｓ）より高く設定しておく。
【００５０】
このコレクタ電圧判定回路は、さらに、抵抗１１及び１２の接続点にそれぞれのベースが接続されている、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４を有する。ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタは、互いに接続され、論理回路１５の入力側に接続されている。
【００５１】
論理回路１５は、ｎｐｎトランジスタ１３及びｐｎｐトランジスタ１４のエミッタ側と接続されているインバータ１５０２と、入力端子７に入力される信号とインバータ１５０２の出力との論理和をとるＡＮＤゲート１５０１と、前記エミッタでの電圧と入力端子７に入力される信号との論理和をとるＡＮＤゲート１５０３とを有する。ＡＮＤゲート１５０１、１５０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００５２】
次に、本実施例の動作を説明する。
【００５３】
入力端子７にターンオン信号が入力された直後は、ＩＧＢＴ１のコレクタ電圧が高く（図２（６）参照）、この間は、ツエナーダイオード１０が導通し、電流が抵抗１１及び１２に流れる。この時抵抗１２に生じる電圧降下によりｎｐｎトランジスタ１３がオンし、論理回路１５へ正の電圧（Ｈｉｇｈレベル）を出力する。
【００５４】
この出力電圧が正かつ、入力端子７にオン信号が入力されている期間では、論理回路１５のＡＮＤゲート１５０３により、ｎｐｎトランジスタＱ３にオン信号が伝わり、駆動回路２が動作する。よって、ＩＧＢＴ１のゲートには、駆動回路２により、ゲート抵抗４を通じて電流が供給される。
【００５５】
次に、ＩＧＢＴ１のゲート容量が充電され、コレクタ電圧が低下すると、ツエナーダイオード１０には電流が流れなくなる。すると、ｎｐｎトランジスタ１３がオフ状態となり、論理回路１５への出力電圧は０となる。
【００５６】
この出力電圧が０かつ、入力端子７にオン信号が加わっている期間では、論理回路１５のＡＮＤゲート１５０１により、ｎｐｎトランジスタＱ６にオン信号が出力され、駆動回路３が動作する。したがって、ＩＧＢＴ１のゲートには、ゲート抵抗４に比較して抵抗値がより小さなゲート抵抗５を通じて、電流が供給される。
【００５７】
本実施例によれば、ＩＧＢＴ１のコレクタ電流が増加する領域（図２（６）参照）では、抵抗値のより大きなゲート抵抗４でゲート電流を供給するため、電流変化率ｄｉ／ｄｔの増加を抑制することができる。
【００５８】
さらに、本実施例によれば、ＩＧＢＴ１がターンオンし、コレクタ電圧が減少して、ゲート−コレクタ容量ＣＧＣが増加する期間では、抵抗値のより小さなゲート抵抗５でゲート電流を供給することができる。このため、ゲート電圧が一定となる期間が、ゲート抵抗４を通じて給電したとした場合よりも短くなり、ターンオン損失を減少させることが可能となる。
【００５９】
また、上記第１の実施例では、ある期間だけ、駆動回路２を動作させ、別の期間では駆動回路３を動作させるため、遅延回路を使用していた。ところが、ＩＧＢＴ１の特性のばらつきにより、遅延時間や、ゲート電圧が一定になる時間がばらつくことがあり、このため、素子によっては、遅延回路の定数を調整する必要がある場合がある。
【００６０】
これに対して、本実施例によれば、ＩＧＢＴ１のコレクタ電圧を直接検出して、２つの駆動回路を切り替えるため、ＩＧＢＴ素子の特性ばらつきを考慮する必要がなく、個々のＩＧＢＴ素子の特性によらず、ターンオン損失をほぼ一定の範囲内に抑えることが可能となる。
【００６１】
次に、本発明を適用した駆動装置の第３の実施例を図４を参照して説明する。本実施例は、２つの駆動回路２、３の動作タイミングを制御するために、ＩＧＢＴ１のゲート電圧を検出し、当該ゲート電圧に基づいて制御を実行するものである。
【００６２】
本実施例の駆動装置は、図４に示すように、上記第１の実施例（図１参照）と同じ構成である、２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、及び、両駆動回路２、３を駆動するゲート用電源６を有する。ここで、上記第１の実施例と同様に、ゲート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものとする。
【００６３】
本実施例の駆動装置は、さらに、上記２つの駆動回路２、３の動作タイミングを制御する制御回路として、上記図１の第１の実施例で使用されていた遅延回路８及び論理回路９の代わりに、論理回路１８と、ＩＧＢＴ１のゲート電圧と基準電圧１７を比較するコンパレータ１６とから構成されるゲート電圧判定回路とが設けられている。
【００６４】
論理回路１８は、コンパレータ１６の出力とと入力端子７に入力される信号との論理和をとるＡＮＤゲート１８０３と、コンパレータ１６の出力を入力とするインバータ１８０２と、入力端子７に入力される信号とインバータ１８０２の出力との論理和をとるＡＮＤゲート１８０１とを有する。
【００６５】
ＡＮＤゲート１８０１、１８０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のゲート、駆動回路３のトランジスタＱ６のゲートに接続されている。
【００６６】
次に、本実施例の動作を説明する。
【００６７】
入力端子７にオン信号が入力され、かつ、ＩＧＢＴ１のゲート電圧が基準電圧１７より低い間は、コンパレータの出力は０である。このため、論理回路１８のＡＮＤゲート１８０１が、駆動回路２のトランジスタＱ３にオン信号を出力する。よって、駆動回路２が動作し、抵抗値のより大きなゲート抵抗４を通じて、ＩＧＢＴ１のゲート電流が供給される。
【００６８】
本実施例では、基準電圧１７をゲート−コレクタ容量ＣＧＣにより一定となるＩＧＢＴ１のゲート電圧より、少し低く設定するものとする。
【００６９】
このような設定により、ＩＧＢＴ１のゲート電圧が一定となる直前に、コンパレータ１６の出力は正（Ｈｉｇｈレベル）となる。この正の出力により、ＡＮＤゲート１８０１の出力はＬｏｗレベルとなり、駆動回路２からゲート抵抗４を通じての電流の供給が停止すると共に、論路回路１８のもう一方のＡＮＤゲート１８０３はＨｉｇｈレベルとなり、駆動回路３のトランジスタＱ６にオン信号を伝え、抵抗値のより小さなゲート抵抗５を通じてゲート電流が供給される。
【００７０】
本実施例によれば、ＩＧＢＴ１のゲート電圧変化を検出し、それを制御に利用することで、ＩＧＢＴのゲート電圧が一定となる期間をより短くすることができるため、ターンオン損失を減少させることができる。
【００７１】
次に、本発明を適用したＩＧＢＴ駆動装置の第４の実施例を、図５を参照して説明する。本実施例では、マルチエミッタ構成を備えるＩＧＢＴを利用するものであり、２つの駆動回路２、３の動作タイミングを制御するために、前記マルチエミッタのうちの１つのエミッタから全エミッタ電流の１部を検出し、当該エミッタ電流の１部に基づいて、前記制御を実行するものである。
【００７２】
なお、ＩＧＢＴ素子のエミッタ電極は、通常、複数の個別エミッタ電極を接続して構成するものであり、本実施例では、この個別エミッタ電極の１つから出力されるエミッタ電流を検出するものである。また、エミッタ電流に限らず、初期状態の時間変化特性に対応してその電流量が変化する電流であれば、その他の電流を利用する構成としても良い。
【００７３】
本実施例の駆動装置は、図５に示すように、コンパレータ１６で基準電圧１７と比較する対象が異なるだけで、その他の全ての構成は、上記第３の実施例（図４参照）と同じである。すなわち、本実施例では、ＩＧＢＴ１のエミッタ電流の一部を、１つのエミッタ１ａを通して取り出し、抵抗１９の両端に生ずる電圧と、基準電圧１７とをコンパレータ１６で比較し、その比較結果を論理回路１８に出力する。
【００７４】
ＩＧＢＴ１のエミッタ電流は、実質的にはコレクタ電流（例えば図２（６）参照）とほぼ同じように、ＩＧＢＴ１のターンオン初期状態において変化するものであり、さらに、取りだしたエミッタ電流の一部は、前記エミッタ電流（エミッタ電流の総量）の増減に比例して変化する。
【００７５】
したがって、入力端子７にオン信号が加わり、かつ、ＩＧＢＴ１に流れるエミッタ電流の一部が予め定めたしきい値以下では、論理回路１８により、駆動回路２のトランジスタＱ３にオン信号が出力され、当該電流が前記予め定めたしきい値以上になると、駆動回路３のトランジスタＱ６にオン信号が出力される。
【００７６】
本実施例によれば、ＩＧＢＴ１のエミッタ電流の一部が予め定めたしきい値までは、より大きな抵抗値のゲート抵抗を通じて駆動することで、電流変化率ｄｉ／ｄｔを抑え、それ以降の期間では、より小さな抵抗値のゲート抵抗値を通じて駆動することで、ゲート電圧が一定となる期間を短くし、ターンオン損失を減らすことができる。
【００７７】
次に、本発明を適用した駆動装置の第５の実施例を、図６、図７を参照して説明する。
【００７８】
本実施例は、上記第１の実施例（図１参照）において、駆動回路の個数を２つから３つに増やし、これら３つの駆動回路に接続するゲート抵抗の抵抗値を予め定めた値にし、さらに、各駆動回路の動作タイミングを制御することにより、ＩＧＢＴ１の初期状態における時間変化特性に、より的確に対応させた駆動方法を実現するものである。
【００７９】
本実施例では、上記第１の実施例の構成と同じ構成については、上記第１の実施例と同じ符号を付し、その詳細な説明を省略する。
【００８０】
本実施例の駆動装置は、図６に示すように、３個の駆動回路２、３、２３と、駆動回路２、３、２３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート抵抗４、５、２４と、駆動回路２、３、２３を駆動するゲート用電源６と、各駆動回路の動作タイミングを制御する制御回路である、遅延回路８、２５及び論理回路２７とを有する。
【００８１】
駆動回路２３は、駆動回路２あるいは３と同様に、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタＱ８、ｎｐｎトランジスタＱ９、及び、抵抗ｒｂ３から構成されている。ｎｐｎトランジスタＱ７のコレクタ及び抵抗ｒｂ３は、ゲート用電源６の高電位側に接続されている。ｐｎｐトランジスタＱ８のコレクタ及びｎｐｎトランジスタＱ９のエミッタは、ゲート用電源６のアース側に接続されている。抵抗ｒｂ３、ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のベース、ｎｐｎトランジスタＱ９のコレクタは、互いに接続されている。ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８のエミッタは、ゲート抵抗２４に接続されている。
【００８２】
なお、本実施例では、ＩＧＢＴ１のゲートに接続されている、ゲート抵抗４、５及び２４の３つの抵抗の抵抗値は、以下の関係を満たしているものとする。
【００８３】
（ゲート抵抗５の抵抗値）＞（ゲート抵抗４、２４の抵抗値）
遅延回路２５は、入力端子７に加えられるオン信号を、時間ｔｄだけ遅延させて出力する。ここで、時間ｔｄとは、ＩＧＢＴ１にターンオン信号を加えてから、当該ＩＧＢＴ１に電流が流れるまでの遅延時間（図７（７）参照）とする。
【００８４】
また、遅延回路８は、入力端子７に加えられるオン信号を、上記第１の実施例で説明した条件を満足する時間ｔ１だけ遅延させるものであり、その出力は、駆動回路２３のトランジスタＱ９のベースと接続されている。遅延回路８及び遅延回路２５の出力、及び、入力端子７は、論理回路２７と接続されている。
【００８５】
論理回路２７は、遅延回路８、２５の出力とそれぞれ接続しているインバータ２７０４、２７０２、入力端子７に加えられる信号とインバータ２７０２の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０１、及び、入力端子７に加えられる信号と遅延回路２５の出力とインバータ２７０４の出力との論理和をとるＡＮＤゲート２７０３から構成される。ＡＮＤゲート２７０１、２７０３の出力は、それぞれ、駆動回路２のトランジスタＱ３のベース、駆動回路３のトランジスタＱ６のベースに接続されている。
【００８６】
本実施例の動作を、図７を参照して説明する。
【００８７】
入力端子７にゲートオン信号が入ると（図７（１））、その直後では、両遅延回路８、２５からの出力はＬｏｗレベルであるため、ＡＮＤゲート２７０１の出力がＨｉｇｈレベルとなる。このため、トランジスタＱ３のベース電圧が正になり（図７（２））、駆動回路２が動作して、抵抗４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８８】
次に、ターンオン時から時間ｔｄ後には、遅延回路２５の出力がＨｉｇｈレベルとなる。このため、ＡＮＤゲート２７０１の出力がＬｏｗレベルとなり、ｎｐｎトランジスタＱ３のベース電圧が０になる。一方、この時点でも遅延回路８の出力は依然としてＬｏｗレベルである。よって、ＡＮＤゲート２７０３がＨｉｇｈレベルとなり、ｎｐｎトランジスタＱ６のベース電圧が正になり（図７（３））、駆動回路２が動作して、ゲート抵抗５を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００８９】
さらに、ターンオン時から時間ｔ１後には、遅延回路８の出力もＨｉｇｈレベルとなるため、ＡＮＤゲート２７０３の出力はＬｏｗレベルとなる。よって、ｎｐｎトランジスタＱ６のベース電圧が０になると同時に、トランジスタＱ９のベース電圧が正になり（図７（４））、駆動回路２３が動作して、抵抗２４を通じてゲート電流がＩＧＢＴ１のゲートに供給される。
【００９０】
以上説明したように、本実施例の駆動装置では、ＩＧＢＴ１のゲートには、初めに、ゲート抵抗４、次にゲート抵抗５、最後にゲート抵抗２４を通じてゲートに電流が供給される。
【００９１】
本実施例によれば、初期状態における最初の期間（時間＜ｔｄ）には、ＩＧＢＴ１のゲートに電流を供給するときのゲート抵抗をより小さくすることで、遅延時間ｔｄを短くすることができる。さらに、ゲート電流が流れ始めてからゲート電圧がほぼ一定になった後の予め定めた時点までの期間（ｔｄ＜時間＜ｔ１）、より大きな抵抗値を備えたゲート抵抗を通して、ＩＧＢＴ１のゲートへ給電することにより、ゲート電流の時間変化率ｄｉ／ｄｔを小さく抑えることができる。さらに、ＩＧＢＴ１のゲート電圧がほぼ一定となった後の前記予め定めた時点以降の期間（時間ｔ１以降）に、再び抵抗値がより小さいゲート抵抗を通じて給電することにより、ターンオン損失を小さくすることができる。
【００９２】
以上の各実施例では、ゲート抵抗が接続された駆動回路を複数設け、それら駆動回路のうち、駆動する駆動回路を順次切り換えることにより、ゲートに接続するゲート抵抗の抵抗値を変え、ゲートへの印加電圧を切り換えていたが、本発明では、ゲートへの印加電圧の切り換え方法、及びゲート抵抗の切り換え方法は、上述した実施例に限定されるものではない。本発明においては、初期状態の期間中に所定のタイミングで、ゲートへの印加電圧、あるいは、ゲートへ供給される電流が切り換えられるものであれば、その他の方法及び装置を用いても良い。
【００９３】
また、以上の各実施例では、ある時点で動作する駆動回路を１つとし、互いに異なる抵抗値のゲート抵抗が接続されている駆動回路を順次切り換えることにより印加電圧を変化させていたが、駆動回路を切り換えるかわりに動作させる駆動回路の個数を変化させることで、印加する駆動電圧あるいは供給するゲート電流量を変化させる構成としても良い。
【００９４】
次に、本発明を適用した駆動装置の第６の実施例を図９を参照して説明する。
【００９５】
以上の実施例では、絶縁ゲート型トランジスタのゲート電圧の時間変化に対応して、駆動回路に接続しているゲート抵抗を切り換えることにより、駆動方法を制御していたが、ＩＧＢＴのゲートに複数の容量を接続し、これらのうち充電すべき容量を切り換えることでも、上記各実施例で達成されたものと同様な効果が得られる。
【００９６】
なお、本実施例では、上記第１の実施例と同じ構成については同じ符号を付し、その詳細な説明を省略する。
【００９７】
本実施例の駆動回路は、図９に示すように、駆動回路２と、駆動回路２とＩＧＢＴ１のゲートとの間を接続するゲート抵抗４と、ゲート抵抗４と共にＩＧＢＴ１のゲートに接続される容量Ｃ１、Ｃ２と、容量Ｃ１、Ｃ２にそれぞれ接続されるｎ−ＭＯＳＦＥＴＭ１、Ｍ２と、容量Ｃ１、Ｃ２の切り換えタイミングを制御するための遅延回路８及び論理回路９とを有する。
【００９８】
なお、本実施例では、容量Ｃ１は、容量Ｃ２より、その静電容量が大きいものとする。
【００９９】
駆動回路２をオンするｎｐｎトランジスタＱ３のベースは、入力端子７と接続されている。入力端子７は、また、遅延回路８及び論理回路９のＡＮＤゲート９１の入力側にも接続されている。
【０１００】
遅延回路８は、上記第１の実施例の遅延回路と同様に、入力信号を時間ｔ１だけ遅延させて出力するもので、その出力は、論理回路９のインバータ９２の入力及びｎ−ＭＯＳＦＥＴＭ１のゲートに接続されている。論理回路９のＡＮＤゲート９１の出力は、ｎ−ＭＯＳＦＥＴＭ２のゲートに接続されている。
【０１０１】
本実施例の動作について説明する。
【０１０２】
入力端子７にオン信号（正の信号）が加わると、トランジスタＱ３及びＱ１がオンして、ゲート抵抗４を通じて、ＩＧＢＴ１のゲートに電流が流れる。この時、ｎ−ＭＯＳＦＥＴＭ１もオンするので、容量Ｃ１の充電が開始される。
【０１０３】
次に、ターンオン時から時間ｔ１後、すなわち、ＩＧＢＴ１のゲート電圧がほぼ一定になる時間（図２参照）で、遅延回路９の出力がＨｉｇｈレベルとなり、論理回路９の出力がＬｏｗレベルとなるため、ｎ−ＭＯＳＦＥＴＭ２がオンし、ｎ−ＭＯＳＦＥＴＭ１がオフする。このため、容量Ｃ１の充電が停止され、容量Ｃ２の充電が開始される。
【０１０４】
本実施例において、容量Ｃ１＞容量Ｃ２なので、ＩＧＢＴ１のゲート電圧の立ち上がり期間（時間＜ｔ１）では、容量Ｃ２が接続されている場合に比較して、コレクタ電流Ｉの時間変化率ｄＩ／ｄｔがより低く抑えることができる。
【０１０５】
また、ｔ１以降の期間では、容量の小さい容量Ｃ２だけを充電するように構成されているため、ゲート電圧がほぼ一定になる時間を、容量Ｃ１が接続されている場合よりも、短くすることができる。
【０１０６】
本実施例では、ｎ−ＭＯＳＦＥＴの回路を用いて、２つの容量の切り換えを行い、ゲートへ流れる電流からの吸収する量を変えているが、上記２つの容量の切り換えを実行する回路は、本実施例に限定されるものではなく、他の回路構成によって実現しても構わない。
【０１０７】
次に、以上第１の実施例から第６の実施例で説明した、本発明を適用した駆動回路を使って構成したモータ駆動用インバータ回路の一実施例を、図８を参照して説明する。
【０１０８】
本実施例のインバータ回路においては、図８に示すように、ＩＧＢＴ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆに、逆並列にダイオード２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆがそれぞれ接続されており、ＩＧＢＴ２００ａ及び２００ｄ、ＩＧＢＴ２００ｂ及び２００ｅ、ＩＧＢＴ２００ｃ及び２００ｆが、直列に接続され、Ｕ相、Ｖ相、Ｗ相の各相の電圧を発生するように構成されている。
【０１０９】
各２つのＩＧＢＴが接続された中点より、各相の出力がでており、駆動すべきモータ２０６と接続されている。
【０１１０】
ここで、上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、上述した実施例で説明した、本発明を適用した駆動回路の一つを利用するものとする。また、各駆動回路２０４、２０５は、各ＩＧＢＴのオン、オフタイミングを所定の周期で行わせるためのタイミング信号の発生回路も含むものとする。
【０１１１】
本実施例において、上アーム側のＩＧＢＴ２００ａ、２００ｂ、２００ｃのコレクタは共通であり、整流回路２０３の高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ、２００ｅ、２００ｆのエミッタは共通であり、整流回路２０３のアース側と接続されている。
【０１１２】
整流回路２０３は、交流２０２を直流に変換する。各ＩＧＢＴ２００は、この直流を受電し、再度交流に変換してモータ２０６を駆動する。上アーム駆動回路２０４、及び、下アーム駆動回路２０５は、各ＩＧＢＴのゲートに駆動信号を伝え、所定の周期で個々のＩＧＢＴをオン、オフさせる。
【０１１３】
本実施例では、本発明を適用した駆動回路２０４、２０５を使用することにより、各ＩＧＢＴのコレクタ電流における電流変化率ｄｉ／ｄｔを抑制することができる。このため、各ダイオード２０１へのはね上がり電圧が従来より小さくなり、本インバータ回路の信頼性が増すとともに、ノイズを発生を低減させることができる。
【０１１４】
さらに、駆動回路２０４、２０５により、従来よりターンオン損失を低減することができるため、本例のインバータ回路の高効率化を図ることができる。
【０１１５】
なお、以上の実施例では、半導体素子の例としてＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の素子、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯでも、上述したＩＧＢＴと同様な駆動方法及び装置を用いて駆動することで、同様の効果を達成することができる。
【０１１６】
【効果】
本発明によれば、ＩＧＢＴ等の絶縁ゲート型半導体素子を含む半導体装置において、いわゆるターンオン損失を低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１７】
さらに、本発明によれば、上記駆動方法およびその装置において、ターンオン時の電流の時間変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半導体装置の駆動方法及びその装置を提供することができる。
【０１１８】
【図面の簡単な説明】
【図１】本発明を適用した第１の実施例の回路図。
【図２】第１の実施例の各部における波形を示す波形図。
【図３】本発明を適用した第２の実施例の回路図。
【図４】本発明を適用した第３の実施例の回路図。
【図５】本発明を適用した第４の実施例の回路図。
【図６】本発明を適用した第５の実施例の回路図。
【図７】第５の実施例の各部における波形を示す波形図。
【図８】本発明を適用した駆動回路を使ったモータ駆動用インバータ回路の一実施例の回路図。
【図９】本発明を適用した第６の実施例の回路図。
【図１０】ＩＧＢＴの内部構成を示す断面図。
【図１１】ＩＧＢＴのゲート−エミッタ間容量、ゲート−コレクタ間容量の、コレクタ−エミッタ間電圧依存性を示すグラフ。
【図１２】誘導負荷を備えたＩＧＢＴを駆動する従来の駆動回路の回路図。
【図１３】図１２の従来例の各部における波形を示す波形図。
【符号の説明】
１：ＩＧＢＴ、２：駆動回路、３：駆動回路、４：ゲート抵抗、５：ゲート抵抗、６：ゲート電源、７：入力端子、８：遅延回路、９：論理回路、１０：ツエナーダイオード、１１：抵抗、１２：抵抗、１３：ｎｐｎトランジスタ、１４：ｐｎｐトランジスタ、１５：論理回路、１６：コンパレータ、１７：基準電源、１８：論理回路、１９：抵抗、２３：駆動回路、２４：ゲート抵抗、２５：遅延回路、２７：論理回路、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ：ＩＧＢＴ、２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅ、２０１ｆ：ダイオード、２０２：交流電源、２０３：整流回路、２０４：上アーム駆動回路、２０５：下アーム駆動回路、２０６：モータ。
Claims (13)
- 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する駆動装置による、絶縁ゲート型半導体装置の駆動方法において、
該駆動装置が、第１の駆動回路と、第２の駆動回路と、該第１の駆動回路と第２の駆動回路の動作を制御する制御手段とを備え、
前記第１の駆動回路の出力が第１のゲート抵抗を介して前記ゲートに接続し、
前記第２の駆動回路の出力が第２のゲート抵抗を介して前記ゲートに接続し、
該第１のゲート抵抗の抵抗値は該第２のゲート抵抗の抵抗値より大きく、
前記制御手段が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第 1 の所定期間、前記第１の駆動回路を動作させ、かつ前記第２の駆動回路を停止し、前記第１の駆動回路から第１のゲート抵抗を介してゲート駆動電圧を出力する第１のステップと、
該第１の所定期間経過後に、前記第１の駆動回路を停止し、前記第２の駆動回路を動作させ、前記第２の駆動回路から第２のゲート抵抗を介してゲート駆動電圧を出力する第２のステップとを有し、
前記第１の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動方法。 - 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する駆動装置による、絶縁ゲート型半導体装置の駆動方法において、
該駆動装置が、駆動回路と、該駆動回路と前記ゲートとを接続するゲート抵抗と、
第１のコンデンサと、第２のコンデンサと、
該第１のコンデンサと第２のコンデンサの充電を制御する制御手段とを備え、
前記第１のコンデンサの一端を前記ゲート抵抗とゲートとの接続点に接続し、他端を第１のＭＯＳＦＥＴに接続し、
前記第２のコンデンサの一端を前記ゲート抵抗とゲートとの接続点に接続し、他端を第２のＭＯＳＦＥＴに接続し、
前記第１のコンデンサの静電容量が前記第２のコンデンサの静電容量より大きく、
前記制御手段が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第１の所定時間、前記第１のＭＯＳＦＥＴのみを導通させて前記第１のコンデンサを充電する第１の充電ステップと、
該第１の所定期間経過後に、前記第２のＭＯＳＦＥＴのみを導通させて前記第２のコンデンサを充電する第２の充電ステップとを有し、
前記第１の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動方法。 - 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する駆動装置による、絶縁ゲート型半導体装置の駆動方法において、
該駆動装置が、第１の駆動回路と、第２の駆動回路を、第３の駆動回路と、
該第１の駆動回路と第２の駆動回路と第３の駆動回路との動作を制御する制御手段とを備え、
前記第１の駆動回路の出力が第１のゲート抵抗を介して前記ゲートに接続し、
前記第２の駆動回路の出力が第２のゲート抵抗を介して前記ゲートに接続し、
前記第３の駆動回路の出力が第３のゲート抵抗を介して前記ゲートに接続し、
該第２のゲート抵抗の抵抗値は該第１のゲート抵抗の抵抗値あるいは該第３のゲート抵抗の抵抗値のいずれより大きく、
前記制御手段が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第 1 の所定期間、前記第１の駆動回路のみを動作させてゲート駆動電圧を出力する第１のステップと、
該第 1 の所定期間経過後の第２の所定期間、前記第２の駆動回路のみを動作させてゲート駆動電圧を出力する第２のステップと、
該第２の所定期間経過後に、前記第３の駆動回路のみを動作させてゲート駆動電圧を出力する第３のステップとを有し、
前記第２の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動方法。 - 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する、絶縁ゲート型半導体装置の駆動装置において、
該駆動装置が、第１の駆動回路と、第２の駆動回路と、該第１の駆動回路と第２の駆動回路の動作を制御する制御回路とを備え、
前記第１の駆動回路の出力が第１のゲート抵抗を介して前記ゲートに接続し、
前記第２の駆動回路の出力が第２のゲート抵抗を介して前記ゲートに接続し、
該第１のゲート抵抗の抵抗値は該第２のゲート抵抗の抵抗値より大きく、
前記制御回路が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第 1 の所定期間、前記第１の駆動回路のみを動作させてゲート駆動電圧を出力し、
該第 1 の所定期間経過後に、前記第２の駆動回路のみを動作させてゲート駆動電圧を出力させるものであり、
前記第１の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項４において、
前記制御回路が、前記入力されたオン信号を、前記第１の所定期間遅延する遅延回路を備えていることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項４において、
前記制御回路が、前記絶縁ゲート型半導体素子のコレクタ電圧を予め定めた電圧と比較するコレクタ電圧判定回路を備え、該コレクタ電圧判定回路がコレクタ電圧が該予め定めた電圧以下になったと判定した時点を前記第１の所定期間経過時点として、前記第２の駆動回路のみを動作させることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項４において、
前記制御回路が、前記絶縁ゲート型半導体素子のゲート電圧を予め定めた電圧と比較するゲート電圧判定回路を備え、該ゲート電圧判定回路がゲート電圧が該予め定めた電圧値以上になったと判定した時点を前記第１の所定期間経過時点として、前記第２の駆動回路のみを動作させることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項４において、
前記制御回路が、前記絶縁ゲート型半導体素子のエミッタ電流、コレクタ電流、及び、前記２種類の電流の一方の電流値に対応して変化する電流のうち、いずれか１つの電流の電流値を検出し、該検出された電流値が予め定めた電流値以上かどうかを判定する電流判定回路を有し、該電流判定回路が、前記検出した電流値が前記予め定めた電流値以上となったと判定した時点を前記第１の所定期間経過時点として、前記第２の駆動回路のみを動作させることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する、絶縁ゲート型半導体装置の駆動装置において、
該駆動装置が、第１の駆動回路と、第２の駆動回路と、第３の駆動回路と、
該第１の駆動回路と第２の駆動回路と第３の駆動回路との動作を制御する制御回路とを備え、
前記第１の駆動回路の出力が第１のゲート抵抗を介して前記ゲートに接続し、
前記第２の駆動回路の出力が第２のゲート抵抗を介して前記ゲートに接続し、
前記第３の駆動回路の出力が第３のゲート抵抗を介して前記ゲートに接続し、
該第２のゲート抵抗の抵抗値は該第１のゲート抵抗の抵抗値あるいは該第３のゲート抵抗の抵抗値のいずれより大きく、
前記制御回路が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第 1 の所定期間、前記第１の駆動回路のみを動作させてゲート駆動電圧を出力し、
該第 1 の所定期間経過後の第２の所定期間、前記第２の駆動回路のみを動作させてゲート駆動電圧を出力し、
該第２の所定期間経過後に、前記第３の駆動回路のみを動作させてゲート駆動電圧を出力するものであって、
前記第２の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項９において、
前記制御回路が、前記入力されたオン信号を、前記第１の所定期間が終了する第１の所定時点まで遅延させる第１の遅延回路と、前記入力されたオン信号を、前記第２の所定期間が終了する第２の所定時点になるまで遅延させる第２の遅延回路とを備えていることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 絶縁ゲート型半導体素子のゲートに駆動電圧を印加する、絶縁ゲート型半導体装置の駆動装置において、
該駆動装置が、駆動回路と、該駆動回路と前記ゲートとを接続するゲート抵抗と、
第１のコンデンサと、第２のコンデンサと、
該第１のコンデンサと第２のコンデンサの充電を制御する制御回路とを備え、
前記第１のコンデンサの一端を前記ゲート抵抗とゲートとの接続点に接続し、他端を第１のＭＯＳＦＥＴに接続し、
前記第２のコンデンサの一端を前記ゲート抵抗とゲートとの接続点に接続し、他端を第２のＭＯＳＦＥＴに接続し、
前記第１のコンデンサの静電容量が前記第２のコンデンサの静電容量より大きく、
前記制御回路が、入力された前記絶縁ゲート型半導体素子のオン信号を受けて、
第１の所定時間、前記第１のＭＯＳＦＥＴのみを導通させて前記第１のコンデンサを充電し、
該第１の所定期間経過後に、前記第２のＭＯＳＦＥＴのみを導通させて前記第２のコンデンサを充電し、
前記第１の所定期間が、ゲート電圧が時間と共に増加する期間以降で、かつ、ゲート電圧がほぼ一定となる期間の終了前である
ことを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 請求項１１において、
前記制御回路が、前記入力されたオン信号を前記第１の所定期間遅延する遅延回路を備えていることを特徴とする絶縁ゲート型半導体装置の駆動装置。 - 直流電力を交流電力に変換する、複数個の絶縁ゲート型半導体素子を有する上アームと、該上アームと同数個の絶縁ゲート型半導体素子を有する下アームと、前記上アームのゲ ートに駆動信号を与える上アーム駆動装置と、前記下アームのゲートに駆動信号を伝える下アーム駆動装置とを備えるインバータ回路において、
前記上アーム駆動装置と下アーム駆動装置とが、請求項４から１２のいずれかに記載の絶縁ゲート型半導体装置の駆動装置であることを特徴とするインバータ回路。
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