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JP2011003652A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、効率良くホールを引き抜くことができるようにする。
【解決手段】半導体装置を、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層４と、基板１と窒化物半導体層４との間に部分的に設けられた（０００１）面形成層２と、（０００１）面を有する窒化物半導体層４上に設けられたソース電極５、ドレイン電極６及びゲート電極７と、（０００−１）面を有する窒化物半導体層４上に設けられたホール引き抜き電極８とを備えるものとする。
【選択図】図１

Description

本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
ＧａＮ系高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ；High Electron Mobility Transistor）は、その物性的特徴から高耐圧で高速動作可能なデバイスとして、例えばミリ波帯レーダシステム、無線通信基地局システム、サーバシステム等への応用が期待されている。
しかしながら、高電界下でインパクトイオン化によって生成される正孔（ホール）が電子走行層（チャネル）内に蓄積すると、デバイス耐圧の低下、キンク効果によるドレインコンダクタンス特性の変動、スイッチング速度の劣化等の問題を生じる。
これらの問題を解決するためには、インパクトイオン化によって生じるホールをチャネルから引き抜くことが効果的である。
例えば図１４（Ａ）〜（Ｃ）に示すような３種類のホール引き抜き構造がある。
まず、図１４（Ａ）に示すように、ｐ型ＧａＮ層、ＧａＮ層、ＡｌＧａＮ層を備えるデバイス構造とし、ＡｌＧａＮ層上にソース電極、ドレイン電極及びゲート電極を形成し、デバイスの裏面側にホール引き抜き電極を配置する構造がある（第１の技術）。つまり、ｐ型ＧａＮ層を介して裏面側からホールを引き抜く構造がある。また、ｐ型ＧａＮ層を設けずに、ＧａＮ層の裏面側にホール引き抜き電極を配置する構造もある（第２の技術）。
また、図１４（Ｂ）に示すように、基板上にＧａＮ層、ＡｌＧａＮ層を備えるデバイス構造とし、例えばドライエッチング等でＡｌＧａＮ層とＧａＮ層との界面の深さ以上の深さまで掘り込んで露出したＧａＮ層上にホール引き抜き電極を設ける構造もある（第３の技術）。また、基板とＧａＮ層との間にＡｌＧａＮバッファ層を備えるデバイス構造（ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮデバイス構造）を有し、２次元ホールガス（２ＤＨＧ）を形成しているＧａＮ層とＡｌＧａＮ層との界面付近まで掘り込んで露出したＧａＮ層上にホール引き抜き電極を設ける構造もある（第４の技術）。この場合、ＡｌＧａＮ層上に残したＧａＮ層上にホール引き抜き電極を設けることになる。
また、図１４（Ｃ）に示すように、基板上にＧａＮ層、ＡｌＧａＮ層を備えるデバイス構造とし、ｐ型不純物［例えばマグネシウム（Ｍｇ）等］をイオン注入した後、１０００℃以上の高温でラピットサーマルアニール（ＲＴＡ；Rapid Thermal Annealing）を行ない、活性化したｐ型化領域上にホール引き抜き電極を設ける構造もある（第５の技術）。
特開２００１−１６８１１１号公報 特開２００６−１７３５８２号公報 特開２００１−２８４５７６号公報 特開２００７−１３４６０８号公報 特開２００７−３２９２０５号公報
しかしながら、上述の第１の技術では、デバイス構造に含まれるｐ型ＧａＮ層（バッファ層）が導電性を有するため、容量成分となり、絶縁性のバッファ層を用いる場合と比較して高周波特性が低下してしまう。
また、上述の第２の技術では、窒化物半導体デバイス構造から基板を剥離し、ＧａＮ層の裏面側を剥き出しにし、また、フリップチップ技術を使う場合もあるため、通常よりも煩雑なプロセスが必要で、工数もかかってしまう。また、上述の第２の技術では、ｐ型導電性を有する層にホール引き抜き電極が設けられていないため、ホール引き抜き電極が良好なオーミック性を持てず、効率良くホールを引き抜くことができない。
また、上述の第３の技術では、ｐ型導電性を有する層にホール引き抜き電極が設けられていないため、ホール引き抜き電極が良好なオーミック性を持てず、効率良くホールを引き抜くことができない。
また、上述の第４の技術では、ＡｌＧａＮバッファ層上に残したＧａＮ層上にホール引き抜き電極を設けるため、ＧａＮ層の残厚によってコンタクト抵抗率が大きく変わってしまう。
例えばY.-L. Li et al., “Low-resistance ohmic contacts to p-type GaN”, Applied Physics Letters, Vol.76, number 19, 8 MAY 2000, pp.2728-2730によれば、十分なコンタクト抵抗率を得るためにはＧａＮ層の残厚を３０オングストローム前後する必要があり、非常に高いエッチング精度が要求される。しかしながら、如何に制御性の高いドライエッチングを行なっても、このような非常に薄い層をウェハ全面に均一に残すようにエッチングすることは非常に難しく、良好なオーミック性を得るのは難しい。特に、表面から深くなればなるほど、制御が難しく、良好なオーミック性を得るのは難しい。このため、効率良くホールを引き抜くのは難しい。
また、上述の第５の技術では、ｐ型不純物をイオン注入した後のＲＴＡ処理で窒化物半導体の構成元素抜け等によって結晶性が劣化してしまう。
そこで、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、効率良くホールを引き抜くことができるようにしたい。
このため、本半導体装置は、同一基板上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層と、基板と窒化物半導体層との間に部分的に設けられた（０００１）面形成層と、（０００１）面を有する窒化物半導体層上に設けられたソース電極、ドレイン電極及びゲート電極と、（０００−１）面を有する窒化物半導体層上に設けられたホール引き抜き電極とを備えることを要件とする。
本半導体装置の製造方法は、基板の上方に（０００１）面形成層を部分的に形成し、基板及び（０００１）面形成層の上方に（０００１）面及び（０００−１）面を有する窒化物半導体層を形成し、（０００１）面を有する窒化物半導体層上にソース電極、ドレイン電極及びゲート電極を形成するとともに、（０００−１）面を有する窒化物半導体層上にホール引き抜き電極を形成することを要件とする。
したがって、本半導体装置及びその製造方法によれば、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、効率良くホールを引き抜くことができるという利点がある。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）〜（Ｆ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）〜（Ｅ）は断面図であり、（Ｆ）は平面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）〜（Ｆ）は、第２実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 第２実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第２実施形態の他の変形例にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）〜（Ｆ）は、第３実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ），（Ｂ）は、第３実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、第４実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）〜（Ｃ）は断面図であり、（Ｄ）は平面図である。 （Ａ）〜（Ｄ）は、第４実施形態の変形例にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）〜（Ｃ）は断面図であり、（Ｄ）は平面図である。 第４実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第４実施形態の他の変形例にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）〜（Ｃ）は、従来の半導体装置の構成を示す模式的断面図である。
以下、図面により、本実施形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
第１実施形態にかかる半導体装置及びその製造方法について、図１〜図４を参照しながら説明する。
本実施形態にかかる半導体装置は、窒化物半導体を用いた高耐圧で高速動作可能な半導体装置であって、例えば窒化ガリウム（ＧａＮ）系高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ；電子デバイス；電力デバイス）である。
本半導体装置は、図１に示すように、基板１と、基板１上に部分的に形成された窒化アルミニウム（ＡｌＮ）核形成層２と、基板１及びＡｌＮ核形成層２上の全体に形成されたＧａＮ層３と、ＧａＮ層３上の全体に形成されたＡｌＧａＮ層４とを備えるデバイス構造になっている。なお、ここでは、基板１は、Ｃ面サファイア基板である。また、例えば、ＧａＮ層３は、アンドープＧａＮ層（電子走行層；チャネル層；バッファ層）であり、ＡｌＧａＮ層４は、ｎ型ＡｌＧａＮ層（電子供給層；バリア層）である。
本実施形態では、Ｃ面サファイア基板１上に部分的にＡｌＮ核形成層２を形成した後、窒化物半導体層（ＧａＮ系半導体層；ＩＩＩ族を含む窒化物半導体層）として、ＧａＮ層３、ＡｌＧａＮ層４を順に成長させるようにしている。
これにより、Ｃ面サファイア基板１上に直接成長させたＧａＮ層３の表面はＮ面（表面にＮ元素が位置するＮ極性面）となり、ＡｌＮ核形成層２上に成長させたＧａＮ層３の表面はＧａ面（表面にＧａ元素が位置するＧａ極性面）となる。つまり、同一平面上にＮ面とＧａ面とを有するＧａＮ層３を成長させることができる。例えばM. Park et al., “Micro-Raman study of electronic properties of inversion domains in GaN-based lateral polarity heterostructures”, Journal of Applied Physics, Vol.93, No.12, 15 June 2003, pp.9542-9547参照。
また、Ｎ面を有するＧａＮ層３上に成長させたＡｌＧａＮ層４の表面はＮ面となり、Ｇａ面を有するＧａＮ層３上に成長させたＡｌＧａＮ層４の表面はＧａ面となる。つまり、同一平面上にＮ面とＧａ面とを有するＡｌＧａＮ層４を成長させることができる。
本実施形態では、Ｎ面は、（０００−１）の面方位を有する結晶面、即ち、（０００−１）面である。また、Ｇａ面は、（０００１）の面方位を有する結晶面、即ち、（０００１）面である。
このため、ＧａＮ層３及びＡｌＧａＮ層４は、それぞれ、同一平面上に（０００１）面及び（０００−１）面を有することになる。つまり、ＡｌＧａＮ層４は、同一基板上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層（第１窒化物半導体層；ＧａＮ系半導体層）である。また、ＡｌＧａＮ層４の下側に接するＧａＮ層３も、同一基板上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層（第２窒化物半導体層；ＧａＮ系半導体層）である。
上述のように、ＡｌＮ核形成層２は、Ｃ面サファイア基板１上に成長させる窒化物半導体層（ＧａＮ系半導体層）３，４の表面に（０００１）面（Ｇａ面）を形成するための層であるため、（０００１）面形成層（Ｇａ面形成層）ともいう。なお、（０００１）面形成層（Ｇａ面形成層）２は、基板１と窒化物半導体層（ＧａＮ系半導体層）３，４との間に部分的に設けられていれば良い。つまり、（０００１）面形成層（Ｇａ面形成層）２は、基板１と窒化物半導体層３，４との間に設けられており、窒化物半導体層（ＧａＮ系半導体層）３，４が形成される領域よりも狭い領域に形成されていれば良い。
そして、本半導体装置では、窒化物半導体層（ＧａＮ系半導体層）３，４のＧａ面領域（Ｇａ面成長領域）にソース電極５、ドレイン電極６及びゲート電極７が設けられている。具体的には、Ｇａ面を有するＡｌＧａＮ層４上に、ソース電極５、ドレイン電極６及びゲート電極７が設けられている。
また、本半導体装置では、窒化物半導体層（ＧａＮ系半導体層）３，４のＮ面領域（Ｎ面成長領域）にホール引き抜き電極８が設けられている。具体的には、Ｎ面を有するＡｌＧａＮ層４上に、ホール引き抜き電極８が設けられている。
例えば、Ｎ面領域に、即ち、Ｎ面成長ＧａＮ層／ＡｌＧａＮ層上に、仕事関数の高い（５ｅＶ以上）ニッケル（Ｎｉ）等の金属によってホール引き抜き電極８を形成すれば良い。これにより、イオン注入したｐ型不純物の活性化のためのＲＴＡ温度と比べるとはるかに低いアニール温度（例えば４００℃）で、ホールに対するオーミック特性を容易に得ることができる。
このように、ソース電極５、ドレイン電極６及びゲート電極７をＧａ面領域に設け、ホール引き抜き電極８をＮ面領域に設けているのは、以下の理由による。
つまり、窒化物半導体層（ＧａＮ系半導体層）３，４を積層した構造のＧａ面領域では、自発分極及びピエゾ分極によって窒化物半導体層界面（ここではＡｌＧａＮ／ＧａＮ界面）に２ＤＥＧ（two-dimensional electron gases；二次元電子ガス）が形成される。一方、Ｎ面領域では、分極が相反するため、窒化物半導体層界面（ここではＡｌＧａＮ／ＧａＮ界面）に２ＤＨＧ（two-dimensional hole gases；二次元ホールガス）が形成されやすい。例えば参考文献２（O. Ambacher et al. “Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures”, JOURNAL OF APPLIED PHYSICS, Vol. 85, No. 6, 15 MARCH 1999, pp. 3222-3233）参照。
また、Ｇａ面領域とＮ面領域との間の境界領域の幅は約４００ｎｍ（０．４μｍ）程度となり、ゲート−ソース間の幅と同等であるため、インパクトイオン化で生じるホールはチャネルからＮ面領域に容易に拡散し、Ｎ面領域の窒化物半導体層界面（ここではＮ面成長ＡｌＧａＮ／ＧａＮ界面）に溜まることになる。例えば参考文献４（W.-C. Yang et al., “Photoelectron emission microscopy observation of inversion domain boundaries of GaN-based lateral polarity heterostructures”, JOURNAL OF APPLIED PHYSICS, Vol. 94, No. 9, 1 NOVEMBER 2003, pp.5720-5725）参照。
そこで、上述のように、ソース電極５、ドレイン電極６及びゲート電極７をＧａ面領域に設け、ホール引き抜き電極８をＮ面領域に設けている。
次に、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図１〜図３を参照しながら説明する。
本半導体装置の製造方法では、図１に示すように、まず、基板１の上方に、Ｇａ面形成層、即ち、（０００１）面形成層（ここではＡｌＮ核形成層）２を部分的に形成する。次に、基板１及び（０００１）面形成層２の上方に（０００１）面及び（０００−１）面を有する窒化物半導体層（ここではＧａＮ層３及びＡｌＧａＮ層４）を形成する。そして、（０００１）面を有する窒化物半導体層（ここではＡｌＧａＮ層４）上にソース電極５、ドレイン電極６及びゲート電極７を形成するとともに、（０００−１）面を有する窒化物半導体層（ここではＡｌＧａＮ層４）上にホール引き抜き電極８を形成する。
以下、具体的に説明する。
まず、図２（Ａ）に示すように、例えば、プラズマアシスト分子線エピタキシー（ＰＡＭＢＥ；Plasma-Assisted Molecular Beam Epitaxy）によって、Ｃ面サファイア基板１上に、基板温度７２０℃で、２５ｎｍ厚のＡｌＮ核形成層２を成長（堆積）させる。
次いで、図２（Ｂ）に示すように、Ｇａ面を有する窒化物半導体層（ここではＧａＮ層３及びＡｌＧａＮ層４）を成長させる領域（Ｇａ面領域）に、フォトレジスト（ＰＲ）９を残すようにパターニングを行なう。
次に、図２（Ｃ）に示すように、レジストパターンを用いて、Ｎ面を有する窒化物半導体層（ここではＧａＮ層３及びＡｌＧａＮ層４）を成長させる領域のＡｌＮ核形成層２を、例えばＫＯＨによるウェットエッチング、塩素系ドライエッチング、アルゴンイオンミリング等によって除去する。
その後、図２（Ｄ）に示すように、レジスト９を剥離する。これにより、Ｃ面サファイア基板１上に部分的にＡｌＮ核形成層２が形成される。
次いで、図２（Ｅ）に示すように、このようにして作製したウェハ上に、例えば、ＰＡＭＢＥによって、基板温度７２０℃で、ＧａＮ層３（厚さ１μｍ）、Ａｌ組成２０％程度のＡｌＧａＮ層４（厚さ２５ｎｍ）を順に成長させる。
この場合、Ｃ面サファイア基板１上に直接成長させた領域（ＡｌＮ核形成層２が存在しない領域）は、Ｎ面を有するＧａＮ層３及びＮ面を有するＡｌＧａＮ層４となり、ＡｌＮ核形成層２上に成長させた領域は、Ｇａ面を有するＧａＮ層３及びＧａ面を有するＡｌＧａＮ層４となる。つまり、同一平面上にＮ面とＧａ面とを有する窒化物半導体層（ここではＧａＮ層３及びＡｌＧａＮ層４）が形成される。この場合、Ｇａ面を有するＧａＮ層３及びＡｌＧａＮ層４が成長するＧａ面成長領域のＡｌＧａＮ／ＧａＮ界面には２ＤＥＧが形成され、Ｎ面を有するＧａＮ層３及びＡｌＧａＮ層４が成長するＮ面成長領域のＡｌＧａＮ／ＧａＮ界面には２ＤＨＧが形成されることになる。
次に、このようにして作製したウェハにプロセスを施し、デバイスを形成する。
まず、図２（Ｆ）に示すように、例えば、フォトリソグラフィによって、素子分離領域を形成する領域以外の領域上、即ち、活性領域上にレジスト１０を残すようにパターニングし、ボロン等をイオン注入して、素子分離領域１１を形成する。なお、素子分離は、例えば塩素系ドライエッチングによってメサ構造を形成することによって行なっても良い。
次に、図３（Ａ）に示すように、レジスト１０を剥離し、図３（Ｂ）に示すように、例えば、フォトリソグラフィ、及び、蒸着・リフトオフによって、Ｔｉ／Ａｌからなるソース電極５及びドレイン電極６を、Ｇａ面を有するＡｌＧａＮ層４上に形成する。そして、オーミックコンタクトを取るために、例えば６００℃でラピッドサーマルアニール（ＲＴＡ）を行なう。
次に、図３（Ｃ）に示すように、例えば、フォトリソグラフィによるパターニングを行なった後、蒸着・リフトオフによって、Ｎｉ／Ａｕからなるゲート電極７を、Ｇａ面を有するＡｌＧａＮ層４上に、Ｎｉ／Ａｕからなるホール引き抜き電極８を、Ｎ面を有するＡｌＧａＮ層４上に、同時に形成する。
ここで、仕事関数の大きいＮｉ（５．１５ｅＶ）は、Ｇａ面を有するＡｌＧａＮ層４に対してはショットキー障壁を形成し、Ｎ面を有するＡｌＧａＮ層４に対してはオーミック特性を示す。ここでは、これを利用して、ゲート電極７とホール引き抜き電極８とを同じ材料によって同時に形成するようにしている。なお、オーミック特性をより改善するために、例えば、４００℃、５ｍｉｎ程度のアニールを行なっても良い。また、ホール引き抜き電極８には、ホールに対してオーミック特性が得られやすい金属を用いれば良く、例えばＩＴＯなどを用いても良い。
最後に、図３（Ｄ）に示すように、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）等で形成されるＳｉＮ膜（絶縁膜）１２でパッシベーションを行なう。そして、図３（Ｅ）、図３（Ｆ）に示すように、コンタクト領域のＳｉＮ膜１２をドライエッチングによって除去した後、Ａｕめっきからなる配線（ソース配線）１３によってソース電極５とホール引き抜き電極８とを接続する。なお、図３（Ｅ）は、図３（Ｆ）のＡ−Ａ′線に沿う断面図である。
なお、ここでは、ホール引き抜き電極８をソース電極５に接続するようにしているが、これに限られるものではなく、例えば、ソース電極５を介さずに接地しても良い。また、ソース配線１３を形成するのと同時にドレイン配線１４及びゲート配線１５もＡｕめっきによって形成される。
これにより、インパクトイオン化によって生じ、チャネルからＮ面成長領域に拡散し、Ｎ面成長ＡｌＧａＮ／ＧａＮ界面に溜まっているホールを、ソース電極５に接続されたホール引き抜き電極８を介してグランドに効率良く排出することができる。
このようにして、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、インパクトイオン化で生じるホールを効率良く引き抜くことができるという利点がある。
また、本実施形態にかかるホール引き抜き電極構造を有する半導体装置を用いたミリ波帯レーダシステム、無線通信基地局用システム、サーバシステム等のシステムを、より信頼度の高いシステムとして構築することが可能となる。
なお、上述の実施形態では、Ｎ面を有する窒化物半導体層が成長する基板（Ｃ面サファイア基板）１上にＡｌＮ核形成層２を設けることで、同一基板１上にＧａ面及びＮ面を有する窒化物半導体層３，４を形成しているが、これに限られるものではない。本発明は、同一基板上に形成され、Ｇａ面及びＮ面を有する窒化物半導体層を備える半導体装置に広く適用することができる。
例えば、図４に示すように、基板１Ａと、基板１Ａ上の全体に形成されたＡｌＮ核形成層１６と、ＡｌＮ核形成層１６上の全体に形成されたＧａＮ層１７（Ｎ面成長されたＧａＮ層）とを備える、いわゆるテンプレート基板１９を用いて、同一基板１Ａ上にＧａ面及びＮ面を有する窒化物半導体層３，４を形成することもできる。
このようなテンプレート基板１９では、元の基板１Ａとして、カーボン（Ｃ）面ＳｉＣ基板、Ｎ面ＧａＮ基板、Ｎ面ＡｌＮ基板などが用いられる。このうち、ＳｉＣ基板やＡｌＮ基板は、サファイアよりも格子定数がＧａＮに近いため、格子欠陥等の少ない窒化物半導体結晶を作製でき、さらに熱伝導率が一桁高いため、放熱性に優れている。一方、格子定数が同じＧａＮ基板は、熱伝導率はＳｉＣ，ＡｌＮに及ばないものの、さらに格子欠陥を低減することができる。
そして、このようなテンプレート基板１９を用いる場合、Ｎ面成長されたＧａＮ層１７（Ｎ面を有するＧａＮ層）上に部分的にＭｇを堆積（照射）させてＭｇ層１８を形成し、部分的にＮ面からＧａ面に極性を切り替えるようにすれば良い。例えば参考文献５（M. H. Wong et al., “Polarity inversion of N-face GaN by plasma-assisted molecular beam epitaxy”, JOURNAL OF APPLIED PHYSICS, Vol. 104, 093710, (2008)）参照。
この場合、テンプレート基板１９と、テンプレート基板１９（即ち、Ｎ面成長されたＧａＮ層１７）上に部分的に形成されたＭｇ層１８と、Ｎ面成長されたＧａＮ層１７及びＭｇ層１８上の全体に形成されたＧａＮ層３と、ＧａＮ層３上の全体に形成されたＡｌＧａＮ層４とを備えるデバイス構造になる。なお、その他の構成の詳細は上述の実施形態の場合と同様にすれば良い。
このようなデバイス構造では、Ｍｇ層１８の有無によって、その上に形成される窒化物半導体層３，４の表面がＧａ面又はＮ面になる。ここでは、Ｎ面成長されたＧａＮ層１７上に直接成長させたＧａＮ層３の表面はＮ面となり、Ｍｇ層１８上に成長させたＧａＮ層３の表面はＧａ面となる。つまり、同一平面上にＮ面とＧａ面とを有するＧａＮ層３を成長させることができる。また、Ｎ面を有するＧａＮ層３上に成長させたＡｌＧａＮ層４の表面はＮ面となり、Ｇａ面を有するＧａＮ層３上に成長させたＡｌＧａＮ層４の表面はＧａ面となる。つまり、同一平面上にＮ面とＧａ面とを有するＡｌＧａＮ層４を成長させることができる。
なお、上述のように、Ｍｇ層１８は、基板１Ａ上に成長させる窒化物半導体層（ＧａＮ系半導体層）３，４の表面に（０００１）面（Ｇａ面）を形成するための層であるため、（０００１）面形成層（Ｇａ面形成層）ともいう。なお、（０００１）面形成層（Ｇａ面形成層）１８は、基板１Ａと窒化物半導体層（ＧａＮ系半導体層）３，４との間に部分的に設けられていれば良い。つまり、（０００１）面形成層（Ｇａ面形成層）１８は、基板１と窒化物半導体層３，４との間に設けられており、窒化物半導体層（ＧａＮ系半導体層）３，４が形成される領域よりも狭い領域に形成されていれば良い。
このように、本実施形態にかかる半導体装置に用いる基板は、サファイア基板、炭化シリコン基板、窒化ガリウム基板、窒化アルミニウム基板のいずれかであれば良い。なお、基板としては、絶縁性基板を用いても良いし、テンプレート基板でＮ面成長されたＧａＮ層を厚くして導電性基板を用いても良い。
［第２実施形態］
第２実施形態にかかる半導体装置及びその製造方法について、図５、図６を参照しながら説明する。
本実施形態では、Ａｌ組成の高いＡｌＧａＮ層（バリア層）を持つＧａＮ−ＨＥＭＴに、本発明を適用した場合を例に挙げて説明する。
例えば、ミリ波帯域アンプ用ＧａＮ−ＨＥＭＴ（高周波増幅器）では、Ａｌ組成３０％程度で、厚み２０ｎｍ程度のＡｌＧａＮバリア層を用い、ピエゾ分極によって誘発される２ＤＥＧ濃度を増加させ、電流密度を増加させる。
一方で、バンド不連続が大きくなり、トンネル効果が低減するため、オーミック特性が低下する。特に、ホールは電子に比べて有効質量が重いため、より顕著となる。
そこで、ホール引き抜き電極をＮ面成長ＡｌＧａＮ／ＧａＮ界面に近づけるために、ホール引き抜き電極を形成する領域にリセスを形成し、このリセスにホール引き抜き電極を形成する。
このため、本実施形態では、上述の第１実施形態（図１参照）のものに対し、図５（Ｆ）に示すように、Ａｌ組成の高いＡｌＧａＮ層（バリア層）４Ａを備える点、及び、ホール引き抜き電極８を形成する領域にリセス２０が形成されており、このリセス２０にホール引き抜き電極８が形成されている点で異なる。なお、図５では、上述の第１実施形態（例えば図１参照）と同一のものには同一の符号を付している。
本実施形態では、Ｎ面、即ち、（０００−１）面を有する窒化物半導体層（ここではＡｌＧａＮ層）を一部掘り込んだ領域（リセス）に、ホール引き抜き電極が設けられている。この場合も、ホール引き抜き電極は、Ｎ面、即ち、（０００−１）面を有する窒化物半導体層（ここではＡｌＧａＮ層）上に設けられていることになる。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
次に、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図５、図６を参照しながら説明する。
まず、上述の第１実施形態［図２（Ａ）〜（Ｆ），図３（Ａ）参照］と同様のプロセスを行なった後、上述の第１実施形態［図３（Ｂ）参照］と同様に、図５（Ａ）に示すように、ソース電極５及びドレイン電極６を形成する。
次に、図５（Ｂ）に示すように、レジスト（ＰＲ）２１を塗布した後、ホール引き抜き電極８を形成する領域を、例えばフォトリソグラフィによって開口する。
次いで、図５（Ｃ）に示すように、レジスト２１の開口した領域を通して、例えば塩素系ドライエッチングによって、ＡｌＧａＮ層４Ａを所定の深さまで掘り込んでリセス２０を形成する。
次に、レジスト２１を剥離した後、図５（Ｄ）に示すように、再度、レジスト２２を塗布し、ゲート電極７とホール引き抜き電極８を形成する領域を、例えばフォトリソグラフィによって開口する。
そして、図５（Ｅ）に示すように、蒸着・リフトオフによって、Ｎｉ／Ａｕからなるゲート電極７及びホール引き抜き電極８を形成する。ここでは、ホール引き抜き電極８は、ＡｌＧａＮ層４Ａに形成されたリセス２０に形成される。
最後に、例えばプラズマＣＶＤ等で形成されるＳｉＮ膜（絶縁膜）１２でパッシベーションを行ない、コンタクト領域のＳｉＮ膜１２のドライエッチングを行なった後、Ａｕめっきからなる配線（ソース配線）１３によって、ソース電極５とホール引き抜き電極８とを接続する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
なお、その他の製造方法の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、インパクトイオン化で生じるホールを効率良く引き抜くことができるという利点がある。
特に、本実施形態では、ホール引き抜き電極８は、ＡｌＧａＮ層４Ａの厚さが薄くなっている部分（リセス２０）に形成されており、Ｎ面成長ＡｌＧａＮ／ＧａＮ界面に、より近づけられている。このため、高Ａｌ組成ＡｌＧａＮバリア層４Ａを有するＧａＮ−ＨＥＭＴ構造においても、インパクトイオン化で生じるホールを効率良く引き抜くことができる。
また、本実施形態にかかるホール引き抜き電極構造を有する半導体装置を用いたミリ波帯レーダシステム等を、より信頼度の高いシステムとして構築することが可能となる。
なお、上述の実施形態では、Ｎ面、即ち、（０００−１）面を有する窒化物半導体層（ＡｌＧａＮ層４Ａ）を一部掘り込んでリセス２０を形成し、このリセス２０にホール引き抜き電極８を形成しているが、これに限られるものではない。
例えば、図６に示すように、ホール引き抜き電極８Ａを形成する領域を、ＡｌＧａＮ／ＧａＮ界面よりも深くまで、例えばサファイア基板１との界面まで掘り込んで溝２３（エッチング溝）を形成し、この溝２３にホール引き抜き電極８Ａを形成しても良い。例えば少なくとも溝２３の側面にＮｉ／Ａｕからなるホール引き抜き電極８Ａを形成すれば良い。なお、図６では、上述の実施形態［例えば図５（Ｆ）参照］と同一のものには同一の符号を付している。
この場合、（０００−１）面を有する第１窒化物半導体層（ＡｌＧａＮ層４Ａ）上に設けられるホール引き抜き電極８Ａは、第１窒化物半導体層４Ａの表面から第１窒化物半導体層４Ａと第２窒化物半導体層（ＧａＮ層３）との界面よりも深い位置まで、例えばサファイア基板１まで延びることになる。
これにより、ＡｌＧａＮバリア層４Ａを介さず、直接、ホール引き抜き電極８Ａを２ＤＨＧに接続することができるため、オーミック特性が改善され、ホールを効率良く引き抜くことが可能となる。
このようなデバイス構造は、Ａｌ組成のより高い、例えば、Ａｌ組成が４０％を超えるようなＡｌＧａＮバリア層４Ａを持つＧａＮ−ＨＥＭＴにおいて有用である。
ところで、上述の実施形態のものにおいて、デバイス特性の向上のためには、トランスコンダクタンスを増加し、オン抵抗を低減することが有効である。
しかしながら、ＡｌＧａＮバリア層４Ａの厚さの観点から見ると、これらは相反する傾向にある。つまり、トランスコンダクタンスを増加するためにはＡｌＧａＮバリア層４Ａの厚さを薄くする必要があるのに対し、オン抵抗、即ち、エピタキシャル層のシート抵抗を低減するためには、ＡｌＧａＮバリア層４Ａの厚さを厚くする必要がある。
そこで、例えば、図７に示すように、ホール引き抜き電極形成領域にリセス２０を形成するのと同時にゲート電極形成領域にリセス（ゲートリセス）２４を形成し、このゲートリセス２４（エッチング面）にＮｉ／Ａｕからなるゲート電極７を形成するようにしても良い。なお、図７では、上述の実施形態［例えば図５（Ｆ）参照］と同一のものには同一の符号を付している。
つまり、Ｇａ面、即ち、（０００１）面を有する窒化物半導体層（ＡｌＧａＮ層４Ａ）を一部掘り込んだ領域（ゲートリセス２４）にゲート電極７を形成するようにしても良い。この場合も、ゲート電極７は、Ｇａ面、即ち、（０００１）面を有する窒化物半導体層（ここではＡｌＧａＮ層４Ａ）上に設けられていることになる。
これにより、トランスコンダクタンス、ＯＮ抵抗を改善し、かつ、ホールを効率良く引き抜くことができる。また、ゲートリセス２４とホール引き抜き電極形成領域のリセス２０とをエッチングによって同時に形成するため、プロセス工数も増加しない。
なお、上述の実施形態は、第１実施形態（図１参照）の変形例に適用した場合として説明しているが、本実施形態は、第１実施形態の変形例（図４参照）に適用することもできる。
また、上述の実施形態では、Ａｌ組成の高いＡｌＧａＮ層（バリア層）４Ａを備えるＧａＮ−ＨＥＭＴに、本発明を適用した場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の第１実施形態のようなデバイス構造、即ち、Ａｌ組成が限定されていないＡｌＧａＮ層４を備えるＧａＮ−ＨＥＭＴに、上述の実施形態の構成を適用することもできる。
［第３実施形態］
第３実施形態にかかる半導体装置及びその製造方法について、図８、図９を参照しながら説明する。
本実施形態では、ＡｌＧａＮ層（バリア層）上にＧａＮキャップ層を持つＧａＮ−ＨＥＭＴに、本発明を適用した場合を例に挙げて説明する。
例えば、無線通信基地局等に用いられるＧａＮ−ＨＥＭＴ（高出力デバイス；高出力増幅器）では、電流コラプスを低減するためにｎ型導電性のＧａＮ層（キャップ層）を用いる。
また、例えば、サーバ等のスイッチング電源デバイス等に用いられるＧａＮ−ＨＥＭＴ（電力デバイス）では、待機時に電流が流れないノーマリオフ動作を実現するために、ｐ型導電性のＧａＮ層（キャップ層）等を用いる。
これらの場合、Ｇａ面成長ＧａＮキャップ層／ＡｌＧａＮバリア層の界面に誘発される負の固定電荷により、電子に対するショットキーバリア性が高くなる。
そこで、ソース電極形成領域及びドレイン電極形成領域において、ＧａＮキャップ層を除去し、リセスを形成する。
同様に、Ｎ面成長ＧａＮキャップ層／ＡｌＧａＮバリア層の界面に誘発される正の固定電荷により、ホールに対するショットキーバリア性が高くなる。
そこで、ホール引き抜き電極形成領域においても、ＧａＮキャップ層を除去し、リセスを形成する。
このため、本実施形態では、上述の第１実施形態（図１参照）のものに対し、図９（Ｂ）に示すように、ＡｌＧａＮ層（バリア層）４上にＧａＮキャップ層２５を備える点、及び、ソース電極形成領域、ドレイン電極形成領域、及び、ホール引き抜き電極形成領域にリセス２６，２７，２８が形成されている点が異なる。なお、図９では、上述の第１実施形態（例えば図１参照）と同一のものには同一の符号を付している。
本実施形態では、図９（Ｂ）に示すように、基板１と、ＡｌＮ核形成層２と、ＧａＮ層３と、ＡｌＧａＮ層４と、ＡｌＧａＮ層５上の全体に形成されたＧａＮキャップ層２５とを備えるデバイス構造になっている。
ここで、ＧａＮ層３、ＡｌＧａＮ層４、ＧａＮキャップ層２５は、それぞれ、同一平面上に（０００１）面及び（０００−１）面を有することになる。つまり、ＡｌＧａＮ層４は、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層（第１窒化物半導体層；ＧａＮ系半導体層）である。また、ＡｌＧａＮ層４の下側に接するＧａＮ層３も、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層（第２窒化物半導体層；ＧａＮ系半導体層）である。さらに、ＡｌＧａＮ層４の上側に接するＧａＮキャップ層２５も、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層（第３窒化物半導体層；ＧａＮ系半導体層）である。
そして、Ｇａ面、即ち、（０００１）面を有する窒化物半導体層を一部掘り込んだ領域（リセス２６，２７）に、ソース電極５及びドレイン電極６が設けられている。ここでは、ソース電極形成領域及びドレイン電極形成領域において、Ｇａ面、即ち、（０００１）面を有するＧａＮキャップ層２５を除去し、Ｇａ面、即ち、（０００１）面を有するＡｌＧａＮ層４上にソース電極５及びドレイン電極６が設けられている。
一方、ゲート電極７は、Ｇａ面、即ち、（０００１）面を有するＧａＮキャップ層２５上に設けられている。
また、Ｎ面、即ち、（０００−１）面を有する窒化物半導体層を一部掘り込んだ領域（リセス２８）に、ホール引き抜き電極８が設けられている。ここでは、ホール電極形成領域において、Ｎ面、即ち、（０００−１）面を有するＧａＮキャップ層２５を除去し、Ｎ面、即ち、（０００−１）面を有するＡｌＧａＮ層４上にホール引き抜き電極８が設けられている。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
次に、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図８、図９を参照しながら説明する。
まず、上述の第１実施形態［図２（Ａ）〜（Ｄ）参照］と同様のプロセスを行なって、Ｃ面サファイア基板１上に部分的にＡｌＮ核形成層２を有するウェハを作製する。そして、このウェハ上に、図８（Ａ）に示すように、例えば、ＰＡＭＢＥによって、基板温度７２０℃で、ＧａＮ層３（厚さ１μｍ）、Ａｌ組成２０％程度のＡｌＧａＮ層４（厚さ２５ｎｍ）、ＧａＮキャップ層２５を順に成長させる。これにより、ＧａＮキャップ層付きのＧａＮ−ＨＥＭＴ結晶が作製される。なお、図８では、上述の第１実施形態（例えば図１参照）と同一のものには同一の符号を付している。
この場合、Ｃ面サファイア基板１上に直接成長させた領域は、Ｎ面を有するＧａＮ層３、Ｎ面を有するＡｌＧａＮ層４及びＮ面を有するＧａＮキャップ層２５となり、ＡｌＮ核形成層２上に成長させた領域は、Ｇａ面を有するＧａＮ層３、Ｇａ面を有するＡｌＧａＮ層４及びＧａ面を有するＧａＮキャップ層２５となる。つまり、同一平面上にＮ面とＧａ面とを有する窒化物半導体層（ここではＧａＮ層３、ＡｌＧａＮ層４及びＧａＮキャップ層２５）が形成される。
次に、このようにして作製したウェハにプロセスを施し、デバイスを形成する。
まず、図８（Ｂ）に示すように、例えば、フォトリソグラフィによって、素子分離領域１１を形成する領域以外の領域上、即ち、活性領域上にレジスト２９を残すようにパターニングし、ボロン等をイオン注入して、素子分離領域１１を形成する。なお、素子分離は、例えば塩素系ドライエッチングによってメサ構造を形成することによって行なっても良い。
次に、レジスト２９を剥離した後、図８（Ｃ）に示すように、再び、レジスト３０を塗布し、例えば、フォトリソグラフィによって、ソース電極形成領域、ドレイン電極形成領域及びホール引き抜き電極形成領域のレジスト３０を開口する。
次いで、図８（Ｄ）に示すように、レジスト３０の開口を通して、例えば、塩素系ドライエッチングによって、ソース電極形成領域、ドレイン電極形成領域及びホール引き抜き電極形成領域のＧａＮキャップ層２５を同時に除去する。これにより、ソース電極形成領域、ドレイン電極形成領域、及び、ホール引き抜き電極形成領域にリセス２６，２７，２８が形成される。
次に、レジスト３０を剥離した後、図８（Ｅ）に示すように、再び、レジスト３１を塗布し、例えば、フォトリソグラフィによって、ソース電極形成領域及びドレイン電極形成領域のレジスト３１を開口する。
そして、図８（Ｆ）に示すように、例えば、蒸着・リフトオフによって、Ｔｉ／Ａｌからなるソース電極５及びドレイン電極６を、Ｇａ面を有するＡｌＧａＮ層４上に形成する。そして、オーミックコンタクトを取るために、例えば６００℃でラピッドサーマルアニール（ＲＴＡ）を行なう。
次に、レジスト３１を剥離した後、図９（Ａ）に示すように、再び、レジスト３２を塗布し、例えば、フォトリソグラフィによるパターニングを行なった後、蒸着・リフトオフによって、Ｎｉ／Ａｕからなるゲート電極７を、Ｇａ面を有するＧａＮキャップ層２５上に、Ｎｉ／Ａｕからなるホール引き抜き電極８を、Ｎ面を有するＡｌＧａＮ層４上に、同時に形成する。
最後に、図９（Ｂ）に示すように、例えば、プラズマＣＶＤ等で形成されるＳｉＮ膜（絶縁膜）１２でパッシベーションを行なう。そして、コンタクト領域のＳｉＮ膜１２をドライエッチングによって除去した後、Ａｕめっきからなる配線（ソース配線）１３によってソース電極５とホール引き抜き電極８とを接続する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
なお、その他の製造方法の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、インパクトイオン化で生じるホールを効率良く引き抜くことができるという利点がある。
特に、ＧａＮキャップ層２５を有するＧａＮ−ＨＥＭＴにおいても、ホール引き抜き電極８は、上述の第１実施形態の場合と同様に、Ｎ面成長ＡｌＧａＮバリア層４上に形成されるため、インパクトイオン化で生じるホールを効率よく引き抜くことができる。
また、ソース電極形成領域及びドレイン電極形成領域のリセス２６，２７と、ホール引き抜き電極形成領域のリセス２８とをエッチングによって同時に形成するため、プロセス工数も増加しない。
また、本実施形態にかかるホール引き抜き電極構造を有する半導体装置を用いた無線通信基地局用システム、サーバシステム等を、より信頼度の高いシステムとして構築することが可能となる。
なお、上述の実施形態では、ＡｌＧａＮ層４の表面上にソース電極５、ドレイン電極６及びホール引き抜き電極８が設けられており、ＧａＮキャップ層２５の表面上にゲート電極７が設けられているが、これに限られるものではない。例えば、ＡｌＧａＮ層４を一部掘り込んだ領域（リセス）に、ソース電極５、ドレイン電極６及びホール引き抜き電極８を設けても良い。また、例えば、ＧａＮキャップ層２５を一部掘り込んだ領域（リセス）に、ゲート電極７を設けても良い。
また、上述の第２実施形態の変形例（図６参照）のように、ホール引き抜き電極を形成する領域を、ＡｌＧａＮ／ＧａＮ界面よりも深くまで、例えばサファイア基板１との界面まで掘り込んで溝（エッチング溝）を形成し、この溝にホール引き抜き電極を形成しても良い。
また、上述の実施形態は、第１実施形態（図１参照）の変形例に適用した場合として説明しているが、本実施形態は、第１実施形態の変形例（図４参照）に適用することもできる。
［第４実施形態］
第４実施形態にかかる半導体装置及びその製造方法について、図１０を参照しながら説明する。
本実施形態では、ビアホール及びビア配線を有するＧａＮ−ＨＥＭＴに、本発明を適用した場合を例に挙げて説明する。
例えば、ミリ波帯域ＧａＮ−ＨＥＭＴ ＭＭＩＣ（Monolithic Microwave Integrate Circuit；モノリシックマイクロ波集積回路）アンプ（高周波増幅器）では、ソースインダクタンスを低減するためにビア配線は必須である。
このため、本実施形態では、上述の第１実施形態（図１参照）のものに対し、ビアホール及びビア配線を有する点が異なる。
つまり、本半導体装置は、図１０（Ｃ），（Ｄ）に示すように、上述の第１実施形態のデバイス構造を備え、さらに、ビアホール３３と、ホール引き抜き電極８に接続されたビア配線３４とを備える。なお、図１０では、上述の第１実施形態（例えば図１、図３参照）と同一のものには同一の符号を付している。
ここでは、ビアホール３３は、ソース電極５及びホール引き抜き電極８に電気的に接続されている配線（パッド）１３が存在する領域（不活性領域；素子分離領域１１）に形成されており、各電極５〜８が設けられている表面側から基板裏面側まで延びている。そして、このビアホール３３に形成されたビア配線３４は、ソース電極５及びホール引き抜き電極８に接続された配線（パッド）１３に接続されており、基板裏面上まで延びている。
なお、ここでは、ＡｌＮ核形成層２上に成長させたＧａ面を有する窒化物半導体層３、４にボロン等をイオン注入して素子分離領域１１を形成しているため、Ｇａ面を有する窒化物半導体層３、４にビアホール３３及びビア配線３４を形成しているが、これに限られるものではない。例えば、ＡｌＮ核形成層２が形成されていない領域上に成長させたＮ面を有する窒化物半導体層３、４にボロン等をイオン注入して素子分離領域１１を形成し、この素子分離領域１１にビアホール３３及びビア配線３４を形成しても良い。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
次に、本実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図１０を参照しながら説明する。
まず、上述の第１実施形態［図２（Ａ）〜（Ｆ），図３（Ａ）〜（Ｆ）参照］と同様のプロセスを行なって、図１０（Ａ）に示すようなデバイスを作製する。
その後、図１０（Ｂ）に示すように、ソース電極５及びホール引き抜き電極８に電気的に接続されている配線（パッド）１３が存在する領域（不活性領域；素子分離領域１１）にビアホール加工を行なう。
サファイア基板１は非常に硬く、酸などの化学物質に対して高い耐性を有する材料であるため、ビアホール３３は高出力レーザドリルを用いて加工する。この場合、ビアホール３３はスルー（貫通）ビアホールとなる。つまり、各電極５〜８が設けられている表面側から基板裏面側へ延びるビアホール３３が形成される。
最後に、図１０（Ｃ），（Ｄ）に示すように、例えば、無電解Ａｕめっき、あるいは、シードメタルスパッタを行なった後、電解Ａｕめっきを行ない、ビア配線３４を形成する。つまり、ソース電極５及びホール引き抜き電極８に接続された配線（パッド）１３に接続されており、基板裏面側まで延びているビア配線３４を形成する。
なお、その他の製造方法の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、高耐圧で高速動作可能な半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、インパクトイオン化で生じるホールを効率良く引き抜くことができるという利点がある。
特に、インパクトイオン化によって生成されたホールは、ビア配線３４に接続されたホール引き抜き電極８を介してグランドに効率良く排出することができる。さらに、ソースインダクタンスも低減できるため、高周波特性を向上させることもできる。
また、本実施形態にかかるホール引き抜き電極構造を有する半導体装置を用いたミリ波帯レーダシステム等を、より信頼度の高いシステムとして構築することが可能となる。
ところで、より効率良くホールを引き抜くためにはビア配線３４とホール引き抜き電極８との間の距離を縮めることが有効と考えられる。
この場合、ホール引き抜き電極８が設けられている、Ｎ面成長領域、即ち、（０００−１）面を有する窒化物半導体層領域にビアホール３３を設けることが考えられる。
一方、上述の実施形態のようにビアホール加工にレーザドリルを用いる場合、結晶をアブレーションし、ビアホール３３を加工することになるため、ビアホール３３の側壁の窒化物半導体層３、４が溶解してダメージを受けることが考えられる。この場合、Ｎ面成長ＡｌＧａＮ／ＧａＮヘテロ界面がダメージを受け、効率良くホールを引き抜けなくなる可能性がある。
そこで、上述の第２実施形態の変形例（図６参照）のデバイス構造、即ち、ＡｌＧａＮ／ＧａＮ界面よりも深くまで、例えばサファイア基板１との界面まで延びるホール引き抜き電極８Ａを備えるデバイス構造を利用する。
そして、図１１（Ａ），（Ｂ）に示すように、このホール引き抜き電極８Ａの中央にレーザドリルでビアホール３３を加工する。つまり、Ｎ面成長領域、即ち、（０００−１）面を有する窒化物半導体層領域に、各電極５〜８が設けられている表面側から基板裏面側へ延びるビアホール３３を形成する。この場合、窒化物半導体結晶層３、４Ａ（４）は、ホール引き抜き電極８Ａを構成する金属によってダメージから保護される。なお、図１１では、上述の第２実施形態の変形例［例えば図６、図３（Ｆ）参照］と同一のものには同一の符号を付している。
最後に、図１１（Ｃ），（Ｄ）に示すように、例えば、無電解Ａｕめっき、あるいは、シードメタルスパッタを行なった後、電解Ａｕめっきを行ない、ビア配線３４を形成する。このようにしてビアホール３３に形成されたビア配線３４は、ホール引き抜き電極８Ａに接続されており、基板裏面上まで延びている。
このようにしてビアホール３３及びビア配線３４を形成することで、ホール引き抜き電極８Ａとビア配線３４との間の距離が縮まるため、インパクトイオン化により生成されたホールをより効率良く排出することができる。
ところで、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板を用いる場合には、ビアホール３３を一つずつ開けるレーザドリルではなく、ドライエッチングによってビアホール３３を加工することもできる。
この場合、ドライエッチングによって同時に多数のビアホール加工が可能となるため、プロセスを簡略化できる。また、ドライエッチングの場合、レーザドリルに比べれば、窒化物半導体層を溶解等するようなダメージが入ることはない。
特に、上述の第１実施形態の変形例のようなデバイス構造（図４参照）では、図１２に示すように、ドライエッチングでビアホール加工を行なうことができる。例えば、ホール引き抜き電極８が形成されている領域の下方領域の基板１Ａ及び各窒化物半導体層１６、１７、３、４を、ドライエッチングによって除去し、基板裏面側からホール引き抜き電極８の下面まで延びるビアホール３３Ａを形成すれば良い。この場合、ホール引き抜き電極８に用いられるＮｉ／Ａｕがエッチングストッパとして有効に機能することになる。
また、このビアホール３３Ａに形成されるビア配線３４Ａは、ホール引き抜き電極８に接続されており、基板裏面上まで延びている。特に、ビア配線３４Ａを無電解めっき等によるＮｉ／Ａｕ構造にすれば、Ｎ面成長ＡｌＧａＮ／ＧａＮ界面の側壁からもホールを引き抜くことが可能となる。この場合、製造歩留まりも向上する。なお、ビア配線３４ＡはＴｉ／Ａｕ構造でも良いが、この場合には、Ｎ面成長ＡｌＧａＮ／ＧａＮ界面の側壁からホールを引き抜くことはできない。
また、上述の第２実施形態の変形例のようなデバイス構造（図６、図４参照）では、図１３に示すように、ドライエッチングでビアホール加工を行なうことができる。例えば、ホール引き抜き電極８Ａが形成されている領域の下方領域の基板１Ａを、ドライエッチングによって除去し、ホール引き抜き電極８Ａの下面から基板裏面側まで延びるビアホール３３Ｂを形成すれば良い。また、このビアホール３３Ｂに形成されるビア配線３４Ｂは、ホール引き抜き電極８Ａに接続されており、基板裏面上まで延びている。この場合、Ｎｉ／Ａｕからなるホール引き抜き電極８ＡがＮ面成長ＡｌＧａＮ／ＧａＮ界面よりも深い位置まで設けられているため、エッチングストッパとして有効に機能するとともに、インパクトイオン化により生成されたホールをＮ面成長ＡｌＧａＮ／ＧａＮ界面の側壁から効率良く引き抜くことができる。この場合、ホール引き抜き電極８ＡがＮｉ／Ａｕ構造になっているため、製造歩留まりも向上する。
特に、ＧａＮ基板やＡｌＮ基板を用いる場合には、塩素系ドライエッチングを用いることで高速にエッチングを行なうことができる。一方、ＳｉＣ基板を用いる場合には、ＳＦ６／Ｏ２ドライエッチングを用いることで高速にエッチングを行なうことができる。
また、上述の実施形態では、ＡｌＧａＮ層４の表面上にソース電極５、ドレイン電極６、ゲート電極７及びホール引き抜き電極８が設けられているが、これに限られるものではない。例えば、上述の第２実施形態の変形例（図７参照）のように、ＡｌＧａＮ層４Ａ（４）を一部掘り込んだ領域（リセス）に、ホール引き抜き電極８やゲート電極７を設けても良い。
また、上述の実施形態は、第１実施形態（図１参照）の変形例に適用した場合として説明しているが、本実施形態は、第１実施形態の変形例（図４参照）に適用することもできる。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、上述の各実施形態及び変形例では、窒化物半導体層にＡｌＧａＮ、ＧａＮを用いた場合を例に挙げて説明しているが、これに限られるものではなく、例えば、ＩｎＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮなどを用いても良く、この場合にも同様な効果が得られる。
１，１Ａ 基板
２ ＡｌＮ核形成層［（０００１）面形成層；Ｇａ面形成層］
３ ＧａＮ層
４，４Ａ ＡｌＧａＮ層
５ ソース電極
６ ドレイン電極
７ ゲート電極
８，８Ａ ホール引き抜き電極
９，１０ レジスト
１１ 素子分離領域
１２ ＳｉＮ膜（絶縁膜）
１３ ソース配線
１４ ドレイン配線
１５ ゲート配線
１６ ＡｌＮ核形成層
１７ Ｎ面成長されたＧａＮ層
１８ Ｍｇ層
１９ テンプレート基板
２０ リセス
２１，２２ レジスト
２３ 溝
２４ ゲートリセス
２５ ＧａＮキャップ層
２６，２７，２８ リセス
２９，３０，３１，３２ レジスト
３３，３３Ａ，３３Ｂ ビアホール
３４，３４Ａ，３４Ｂ ビア配線

Claims (6)

  1. 同一基板上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層と、
    前記基板と前記窒化物半導体層との間に部分的に設けられた（０００１）面形成層と、
    前記（０００１）面を有する窒化物半導体層上に設けられたソース電極、ドレイン電極及びゲート電極と、
    前記（０００−１）面を有する窒化物半導体層上に設けられたホール引き抜き電極とを備えることを特徴とする半導体装置。
  2. 前記窒化物半導体層は、（０００１）面及び（０００−１）面を有する第１窒化物半導体層、及び、前記第１窒化物半導体層の下側に接し、（０００１）面及び（０００−１）面を有する第２窒化物半導体層であり、
    前記ソース電極、前記ドレイン電極及び前記ゲート電極が、前記（０００１）面を有する第１窒化物半導体層上に設けられており、
    前記ホール引き抜き電極が、前記（０００−１）面を有する第１窒化物半導体層上に設けられており、前記第１窒化物半導体層の表面から前記第１窒化物半導体層と前記第２窒化物半導体層との界面よりも深い位置まで延びていることを特徴とする、請求項１記載の半導体装置。
  3. 前記窒化物半導体層は、（０００１）面及び（０００−１）面を有する第１窒化物半導体層、及び、前記第１窒化物半導体層の上側に接し、（０００１）面及び（０００−１）面を有する第３窒化物半導体層を備え、
    前記ソース電極及び前記ドレイン電極が、前記（０００１）面を有する第１窒化物半導体層上に設けられており、
    前記ホール引き抜き電極が、前記（０００−１）面を有する第１窒化物半導体層上に設けられており、
    前記ゲート電極が、前記（０００１）面を有する第３窒化物半導体層上に設けられていることを特徴とする、請求項１又は２記載の半導体装置。
  4. ビアホールと、
    前記ビアホールに設けられ、前記ホール引き抜き電極に接続されたビア配線とを備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記基板が、サファイア基板、炭化シリコン基板、窒化ガリウム基板、窒化アルミニウム基板のいずれかであることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 基板の上方に（０００１）面形成層を部分的に形成し、
    前記基板及び前記（０００１）面形成層の上方に（０００１）面及び（０００−１）面を有する窒化物半導体層を形成し、
    前記（０００１）面を有する窒化物半導体層上にソース電極、ドレイン電極及びゲート電極を形成するとともに、前記（０００−１）面を有する窒化物半導体層上にホール引き抜き電極を形成することを特徴とする半導体装置の製造方法。
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