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JP2017157589A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Tatsuo Nakayama
達峰 中山
宮本　広信
Hironobu Miyamoto
広信 宮本
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Abstract

【課題】半導体装置の特性を向上させる。【解決手段】コドープ層、チャネル層ＣＨおよび障壁層ＢＡと、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、を有する。ゲート電極ＧＥの両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成され、コドープ層は、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐとを有する。ソース電極ＳＥ側においては、電位固定のためｎ型半導体領域ＣＤｎを配置し、電荷の除去効果を得つつ、ドレイン電極ＤＥ側においては、ドレイン耐圧を向上させるためｐ型半導体領域ＣＤｐを配置する。ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有しているコドープ層のうち、ｎ型半導体領域の形成領域に、水素（Ｈ）を導入することにより、Ｍｇを不活性化し、ｎ型半導体領域ＣＤｎとすることができる。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物、例えば、窒化ガリウム（ＧａＮ）を用いた半導体装置が注目されている。
例えば、特許文献１（特開２０１３−１４９９５９号公報）には、基板と、バッファ層と、チャネル層と、ソース電極及びドレイン電極と、チャネル層の上方であって、ソース電極とドレイン電極との間に形成されたゲート電極とを有する窒化物系半導体装置が開示されている。そして、この半導体装置は、バッファ層とチャネル層との間にあって、ゲート電極と重なる領域の少なくとも一部を含んで設けられ、予め定められた電位に固定されるｎ型窒化物系半導体を含む中間層を有する。
特開２０１３−１４９９５９号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、Ｓｉのように、イオン注入法を用いて容易にｐ−ｎ構造（ｐ型領域およびｎ型領域）を形成することができない窒化物半導体へのｐ−ｎ構造の作り込み方法について検討した。さらに、窒化物半導体を用いた半導体装置において、電位固定層を設けることで、半導体装置の特性の更なる向上を検討している。
このように、窒化物半導体を用いた半導体装置については改善の余地があり、その特性を向上させるための半導体装置の構成やその製造方法の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、窒化物半導体層を有するＦＥＴにコドープ層を設け、ソース電極側のコドープ層をｎ型半導体領域とし、ドレイン電極側のコドープ層をｐ型半導体領域とする。
本願において開示される一実施の形態に示される半導体装置の製造方法は、コドープ層中に、水素元素を導入する工程を有する。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を模式的に示す断面図である。 コドープ層の構成およびコドープ層の形成工程を模式的に示す断面図である。 コドープ層のｎ型半導体領域の形成領域に水素を導入する工程を示す断面図である。 コドープ層のｎ型半導体領域の形成領域に水素を導入する工程を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の応用例１の半導体装置の構成を示す断面図である。 実施の形態１の応用例２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を模式的に示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を模式的に示す断面図である。 実施の形態４の半導体装置の他の構成を模式的に示す断面図である。 実施の形態５の半導体装置の構成を模式的に示す断面図である。 実施の形態５の半導体装置の他の構成を模式的に示す断面図である。 実施の形態６の半導体装置の構成を模式的に示す断面図である。 実施の形態６の半導体装置の他の構成を模式的に示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、コドープ層ＣＤ（ＣＤｎ、ＣＤｐ）、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層（電子供給層ともいう）ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）を用いている。
コドープ層ＣＤは、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層ＣＤについては、後述する。
チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく（バンドギャップが大きく）、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層を用いることが好ましい。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい（バンドギャップが小さい）窒化物半導体層を用いることが好ましい。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、また、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層を用いることが好ましい。障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。なお、絶縁膜ＩＦ１と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている（図１０参照）。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なり、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム（あるいはアルミ）面成長の窒化物半導体材料でエピ形成するので、チャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガス（２ＤＥＧ）が形成されやすくなる。
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位（０Ｖ）である。
また、チャネル層ＣＨを、チャネル層ＣＨよりも電子親和力の小さい障壁層ＢＡおよびチャネル下地層ＵＣで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、動作速度の向上を図ることができる。また、チャネル下地層ＵＣがひっぱり歪を受けてひずんでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層ＵＣの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。
なお、チャネル下地層ＵＣを用いることで、上記効果を奏するが、チェネル下地層ＵＣを省略してもよい。また、チャネル下地層ＵＣをチャネル層ＣＨと同じ窒化物半導体としてもよい。
ここで、本実施の形態においては、コドープ層ＣＤ（ＣＤｎ、ＣＤｐ）が設けられている。このコドープ層ＣＤは、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層ＣＤは、チャネル層よりも電子親和力が小さい層であることが好ましい。コドープ層ＣＤを、チャネル層よりも電子親和力が小さい層で構成することにより、リーク電流の低減を図ることができる。コドープ層ＣＤは、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有するＧａＮ層である。
そして、コドープ層ＣＤは、ｐ型半導体領域ＣＤｐと、ｎ型半導体領域ＣＤｎとを有する。このように、ｐ型半導体領域となるＣＤｐと、ｎ型半導体領域となるＣＤｎが、同一層内（同一面内）に形成されている。ｐ型半導体領域となるとは、ホールがキャリアの主となる領域をいい、ｎ型半導体領域となるとは、電子がキャリアの主となる領域をいう。半導体領域の極性（ｐ型かｎ型か）は、例えば、ＳＣＭ（Scanning Capacitance Microscopy、走査型静電容量顕微鏡法）により、キャリア濃度（電子濃度、ホール濃度）は、例えば、ＳＭＭ（Scanning Microwave Microscope、走査型マイクロ波顕微鏡法）により測定することができる。また、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）は、ホールと電子が同数誘起され相殺することで高抵抗となっている領域と定義することができる。例えば、ＳＭＭにより高抵抗となっている領域を測定することができる。なお、この領域が幅を有する場合には、その中点をｐｎ接合部としてもよい。また、ＳＣＭにより判定したｐ型領域とｎ型領域の境界を、ｐｎ接合部としてもよい。また、ｐ型領域とｎ型領域との間の領域が幅を有する場合には、その中点をｐｎ接合部としてもよい。
ｎ型半導体領域ＣＤｎは、主としてソース電極ＳＥの下方に配置され、ｐ型半導体領域ＣＤｐは、主としてドレイン電極ＤＥの下方に配置されている。
また、ｎ型半導体領域ＣＤｎは、素子分離領域ＩＳＯの下方にまで延在している。そして、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｎ型半導体領域ＣＤｎまで到達する接続部（ビア、サブコン電極ともいう）ＶＩＡを設けている。このように、ｎ型半導体領域ＣＤｎおよび接続部ＶＩＡを設け、ｎ型半導体領域ＣＤｎを所定の電位（例えば、０Ｖや負電位）に固定することで、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、貫通孔（ＴＨ）内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間の下方にｐ型半導体領域ＣＤｐが設けられている。このように、ｎ型半導体領域ＣＤｎより耐圧を確保し易いｐ型半導体領域ＣＤｐを設けることで、ドレイン耐圧を向上させることができる。特に、ｐ型半導体領域ＣＤｐのｐ型不純物濃度を比較的低濃度、例えば、５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３の範囲とすることで、ｐ型半導体領域ＣＤｐを高抵抗化することができ、ドレイン耐圧を向上させることができる。また、コドープ層ＣＤ中においては、ｐ型不純物に起因するキャリア（ホール）は、ｎ型不純物に起因するキャリア（電子）と相殺されているため、ｐ型半導体領域ＣＤｐをさらに高抵抗化することができる。 さらに、本実施の形態においては、ソース電極ＳＥ側のコドープ層ＣＤをｎ型半導体領域ＣＤｎとし、ドレイン電極ＤＥ側のコドープ層ＣＤをｐ型半導体領域ＣＤｐとしたので、コドープ層ＣＤ（ＣＤｎ、ＣＤｐ）が保護ダイオードとして機能し、ドレイン電極に負バイアスが印加された時の破壊耐性を向上させることができる。
図２は、コドープ層の構成およびコドープ層の形成工程を模式的に示す断面図である。図２の上図に示すように、コドープ層ＣＤは、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを有する。例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとをドープしながら窒化物半導体層（例えば、ＡｌＧａＮ層）をエピタキシャル成長させることで、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有する窒化物半導体層（例えば、ＡｌＧａＮ層）を形成することができる。
ここで、コドープ層ＣＤは、ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有している。別の言い方をすれば、コドープ層ＣＤ中のｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度より、高い。さらに、別の言い方をすれば、コドープ層ＣＤ中のｐ型不純物（ここでは、Ｍｇ）の含有量（添加量）は、ｎ型不純物（ここでは、Ｓｉ）の含有量より、多い（Ｍｇリッチ）。なお、不純物の濃度や含有量は、例えば、不純物元素の単位体積当たりの個数で表すことができる。
このため、コドープ層ＣＤ中のｎ型不純物（ここでは、Ｓｉ）に起因するキャリア（電子）は、ｐ型不純物（ここでは、Ｍｇ）に起因するキャリア（ホール）と相殺され、コドープ層ＣＤは、ｐ型半導体領域（ＣＤｐ）となる。
そして、図２の下図に示すように、このコドープ層ＣＤのうち、ｎ型半導体領域の形成領域（形成予定領域）に、水素（Ｈ）を導入することにより、Ｍｇを不活性化することができる。図２の下図中の破線で囲んだＭｇは、不活性化したＭｇを示す。Ｍｇを不活性化することにより、ｐ型不純物（ここでは、Ｍｇ）に起因するキャリア（ホール）濃度が低く、例えば、ゼロとなる。このため、水素（Ｈ）が導入された領域は、コドープ層ＣＤ中のｎ型不純物（ここでは、Ｓｉ）に起因するキャリア（電子）が支配的となり、ｎ型半導体領域ＣＤｎとなる。一方、水素（Ｈ）が導入されない領域は、ｐ型半導体領域ＣＤｐのままとなる。水素（Ｈ）の導入方法に制限はないが、後述するように、イオン注入法や固相拡散法を用いることができる。
このように、コドープ層ＣＤに水素（Ｈ）を導入することで、同一層内にｐ型半導体領域ＣＤｐとｎ型半導体領域ＣＤｎとを形成することができる。
ここで、コドープ層ＣＤの構成についてまとめておく。
水素（Ｈ）の導入前のコドープ層ＣＤは、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを有する。ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とは、コドープ層ＣＤ中にほぼ均一に含有されている。そして、コドープ層ＣＤ中の、ｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度より高い（大きい）。また、これらの不純物は、活性化されている。
コドープ層ＣＤ中のｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の均一性およびその濃度は、水素（Ｈ）の導入後においても、変化しない。ｐ型不純物（ここでは、Ｍｇ）の活性化率が異なるにすぎない。
よって、ここでは、水素（Ｈ）の導入の前後に関わらず、ｐ型不純物（ここでは、Ｍｇ）およびｎ型不純物（ここでは、Ｓｉ）を含有しているコドープ層を“ＣＤ”として示す。このため、水素（Ｈ）の導入前のコドープ層ＣＤは、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを有する単層であり、水素（Ｈ）の導入後のコドープ層ＣＤは、ｐ型半導体領域ＣＤｐとｎ型半導体領域ＣＤｎとを有する層となる（図２参照）。
このように、水素（Ｈ）の導入後のコドープ層ＣＤは、ｐ型半導体領域ＣＤｐとｎ型半導体領域ＣＤｎとを有する。前述したように、半導体領域の極性（ｐ型かｎ型か）は、例えば、ＳＣＭにより判定することができる。また、コドープ層ＣＤは、電子濃度が高い領域と、ホール濃度が高い領域とを有する。電子濃度が高い領域が、ｎ型半導体領域ＣＤｎと対応し、ホール濃度が高い領域が、ｐ型半導体領域ＣＤｐと対応する。キャリア濃度（電子濃度、ホール濃度）は、例えば、ＳＭＭにより測定することができる。
また、水素（Ｈ）の導入後のコドープ層ＣＤは、水素（Ｈ）を含有する領域と、水素（Ｈ）を含有しない領域とを有する。別の言い方をすれば、コドープ層ＣＤは、水素（Ｈ）濃度の高い領域と、水素（Ｈ）濃度の低い領域とを有する。この水素（Ｈ）を含有する領域または水素（Ｈ）濃度の高い領域が、ｎ型半導体領域ＣＤｎと対応し、水素（Ｈ）を含有しない領域または水素（Ｈ）濃度の低い領域が、ｐ型半導体領域ＣＤｐと対応する。よって、ｎ型半導体領域ＣＤｎの水素濃度は、ｐ型半導体領域ＣＤｐの水素濃度より高い。また、別の言い方をすれば、ｎ型半導体領域ＣＤｎの活性化したｎ型不純物（ここでは、Ｓｉ）の濃度は、ｐ型半導体領域ＣＤｐの活性化したｐ型不純物（ここでは、Ｍｇ）の濃度より低い（小さい）。
また、水素（Ｈ）の導入後のコドープ層ＣＤは、不活性化された状態のｐ型不純物（ここでは、Ｍｇ）を含有する領域と、活性化された状態のｐ型不純物（ここでは、Ｍｇ）を含有する領域とを有する。この不活性化された状態のｐ型不純物（ここでは、Ｍｇ）を含有する領域が、ｎ型半導体領域ＣＤｎと対応し、活性化された状態のｐ型不純物（ここでは、Ｍｇ）を含有する領域が、ｐ型半導体領域ＣＤｐと対応する。なお、コドープ層ＣＤ中のｎ型不純物（ここでは、Ｓｉ）は、活性化された状態で、コドープ層ＣＤ中に、ほぼ均一に存在する。
そして、図１に示すように、本実施の形態のＭＩＳＦＥＴは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有している。また、ゲート電極ＧＥの両側の障壁層ＢＡの上方に形成されたソース電極ＳＥおよびドレイン電極ＤＥを有している。そして、コドープ層ＣＤのうち、ソース電極ＳＥ側にｎ型半導体領域ＣＤｎを配置し、ドレイン電極ＤＥ側にｐ型半導体領域ＣＤｐを配置している。また、ゲート電極ＧＥは、層間絶縁膜ＩＬ１により覆われている。この層間絶縁膜ＩＬ１中のコンタクトホール中に、上記ソース電極ＳＥとドレイン電極ＤＥが形成されている。
次いで、図３および図４を参照しながら、コドープ層ＣＤのうち、ｎ型半導体領域の形成領域に、水素（Ｈ）を導入する方法について説明する。図３および図４は、コドープ層のｎ型半導体領域の形成領域に水素を導入する工程を示す断面図である。水素（Ｈ）を導入する方法、即ち、一部の領域のみにおいて、Ｍｇを不活性化する方法については、例えば、以下のイオン注入法と固相拡散法とを例示することができる。
１）イオン注入法
例えば、図３に示すように、ｎ型半導体領域ＣＤｎの形成領域上に開口部を有するマスク膜Ｍを形成する。次いで、このマスク膜Ｍをマスクとして、コドープ層ＣＤに水素（Ｈ）をイオン注入（イオン打ち込み）し、熱処理を施すことにより、コドープ層ＣＤのｐ型不純物（ここでは、Ｍｇ）を不活性化する。これにより、水素（Ｈ）をイオン注入した領域が、ｎ型半導体領域ＣＤｎとなる（図２参照）。
２）固相拡散法
例えば、図４に示すように、ｎ型半導体領域ＣＤｎの形成領域上に、水素を含有する膜ＩＬＨを形成する。次いで、熱処理を施すことにより、水素を含有する膜ＩＬＨからコドープ層ＣＤに水素（Ｈ）を導入する。この水素（Ｈ）の導入により、活性化されていたｐ型不純物（ここでは、Ｍｇ）が不活性化し、ｎ型半導体領域ＣＤｎとなる（図２参照）。
図５〜図７を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図５は、本実施の形態の半導体装置の構成を示す平面図である。図６および図７は、本実施の形態の半導体装置の構成を示す断面図である。図６は、図５のＡ−Ａ部に対応し、図７は、図５のＢ−Ｂ部に対応する。なお、前述の図１（模式図）の左側は上記Ｂ−Ｂ部に、右側は上記Ａ−Ａ部に略対応する。
図５に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている。このコンタクトホールＣ１Ｓの平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。１のソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図５においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図５においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図５においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図５においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。また、後述する接続部ＶＩＡ上には、ビアパッドＶＩＡＰがＸ方向に延在するように配置される。
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である（図１０参照）。一方、ドレインパッドＤＰ、ゲート線ＧＬ、ソースパッドＳＰおよびビアパッドＶＩＡＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
そして、本実施の形態においては、素子分離領域ＩＳＯには、素子分離領域ＩＳＯを貫通し、コドープ層ＣＤのｎ型半導体領域ＣＤｎまで到達する貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。また、接続部ＶＩＡは、Ｘ方向に延在するビアパッドＶＩＡＰと接続される。このビアパッドＶＩＡＰは、接続部ＶＩＡを介してｎ型半導体領域ＣＤｎと電気的に接続される。よって、ｎ型半導体領域ＣＤｎの電位をビアパッドＶＩＡＰに印加される電位に固定することができる。ビアパッドＶＩＡＰを“電位固定電極”と、接続部ＶＩＡを“電位固定層”と言う場合がある。
また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥの下方には、コドープ層ＣＤのｐ型半導体領域ＣＤｐが設けられている（図５〜図６参照）。
図６および図７に示すように、本実施の形態のＭＩＳＦＥＴは、基板Ｓの活性領域ＡＣ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のキャップ層ＣＰ上であって、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の形成領域に形成されたソース電極ＳＥおよびドレイン電極ＤＥを有している。このソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
基板Ｓ上には、前述したように、核生成層ＮＵＣ、バッファ層ＢＵ、コドープ層ＣＤ（ＣＤｎ、ＣＤｐ）、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１が順に形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。中でも、シリコン基板上に、ＧａＮ層などの窒化物半導体層を形成する際には、その結晶性を向上させ、また、基板の歪み（内部応力）を緩和するため、後述するようにバッファ層ＢＵを用いることが多い。よって、後述する電荷の蓄積が生じやすいため、シリコン基板と窒化物半導体とを併用する場合に本実施の形態の半導体装置を用いて効果的である。
核生成層ＮＵＣは、バッファ層ＢＵなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。ＡｌＮ層の膜厚は２００ｎｍ程度である。基板Ｓの材料や、半導体装置の用途に応じて、核生成層ＮＵＣの材料や厚さを適宜選択することができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合や、バッファ層等の成膜条件によって不要な場合には、核生成層ＮＵＣを省略することができる。
バッファ層ＢＵは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Ｓの歪み（内部応力）を緩和することができ、基板Ｓに反りやクラックが発生することを抑制することができる。バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が２以上繰り返し配置されているものである。この超格子構造体には、炭素（Ｃ）がドープされている。例えば、ＧａＮ層の膜厚は２０ｎｍ程度、ＡｌＮ層の膜厚は５ｎｍ程度とし、これらの積層膜を４０周期堆積した超格子構造体を用いることができる。炭素濃度（ドープ量）は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度である。但し、半導体装置の用途に応じて、積層膜を構成する各膜の材料や厚さを適宜選択すればよい。また、バッファ層ＢＵとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜（例えば、１μｍ程度の膜厚のｉ−ＩｎＡｌＮ層など）を形成してもよい。また、バッファ層ＢＵとして、超格子構造体を含まない単層膜などを用いることも可能である。
超格子構造体および上記単層膜の材料としては、ＡｌＮおよびＧａＮの他、ＩｎＮを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、ＡｌＮ／ＧａＮ膜の他、ＡｌＧａＮ／ＧａＮ膜を用いることができる。また、上記単層膜としては、例えば、ＡｌＧａＮ層やＩｎＡｌＮ層などを用いることができる。
また、上記においては、超格子構造体中に炭素がドープ（添加）されているが、他のドープ不純物を用いてもよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄（Ｆｅ）などの遷移金属や、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）などを用いてもよい。半導体装置の用途に応じて、ドープ量や不純物元素を適宜選択すればよい。
コドープ層ＣＤとしては、例えば、ｐ型不純物およびｎ型不純物をドープした４００ｎｍ程度の膜厚のＡｌＧａＮ層を用いることができる。Ａｌの組成は５％程度である。例えば、ｐ型不純物として、Ｍｇをドープし、そのドープ量は、１×１０１８（１Ｅ１８）ｃｍ−３程度、ｎ型不純物として、Ｓｉをドープし、そのドープ量は、２×１０１７（２Ｅ１７）ｃｍ−３程度である。但し、用途に応じて不純物の濃度や、窒化物半導体の材料や膜厚などを適宜選択することができる。窒化物半導体材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。また、活性化後に、コドープ層ＣＤがｐ型となるように、ｐ型不純物の濃度を、ｎ型不純物の濃度より高くする必要がある。例えば、活性化率を考慮し、コドープ層ＣＤに導入されるｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度の、２倍以上、より好ましくは、５倍以上、さらに好ましくは１０倍以上とする。
チャネル下地層ＵＣとしては、例えば、ＡｌＧａＮ層を用いることができる。Ａｌの組成は５％程度である。このチャネル下地層ＵＣ中には、意図的な不純物のドープは行われていない。また、ＡｌＧａＮ層の厚さは、例えば、１００ｎｍ程度である。チャネル下地層ＵＣの材料としては、ＡｌＧａＮの他、ＧａＮ、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶（ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層など）を用いてもよい。但し、チャネル層ＣＨにおける電子閉じ込め効果を高めるために、チャネル層ＣＨよりも電子親和力が小さい材料を用いることが好ましい。なお、本実施の形態においては、ノンドープのチャネル下地層ＵＣを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。なお、不純物のドープにより深い準位が形成されると、閾値電位などの特性の変動をもたらす要因となる。よって、不純物のドープ量は、１×１０１６（１Ｅ１６）ｃｍ−３以下が好ましい。
また、本実施の形態においては、エピタキシャル成長により、チャネル下地層ＵＣの面内方向の格子定数が、その上層のチャネル層ＣＨや障壁層ＢＡに引き継がれる。例えば、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の大きい層、例えば、ＧａＮ層、ＩｎＸＧａ（１−Ｘ）Ｎ層（０≦Ｘ≦１）やＩｎＡｌＮ層などが形成された場合には、上層の層に圧縮ひずみが加わる。逆に、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の小さい層、例えば、高Ａｌ組成比であるＩｎＡｌＮ層などが形成された場合には、上層の層に引っ張りひずみが加わる。
チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶（ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層など）を用いてもよい。半導体装置の用途に応じて、チャネル層ＣＨの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。
但し、チャネル層ＣＨは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、チャネル層ＣＨへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。
また、チャネル層ＣＨは、チャネル下地層ＵＣや障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いることが好ましい。上記のように、チャネル下地層ＵＣとしてＡｌＧａＮ層を、チャネル層ＣＨとしてＧａＮ層を用い、これらの層の格子定数が異なる場合には、チャネル層ＣＨの膜厚は転位が増加する臨界膜厚以下である必要がある。
障壁層ＢＡとしては、例えば、Ａｌ０．２Ｇａ０．８Ｎ層を用いることができる。また、Ａｌ０．２Ｇａ０．８Ｎ層の厚さは、例えば、３０ｎｍ程度である。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。Ａｌの組成比などを適宜調整してもよい。また、Ａｌの組成比の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層ＢＡの材料や厚さなどを適宜選択することができる。なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。但し、障壁層ＢＡ中の不純物のドープ量が多すぎると、後述するゲート電極ＧＥの近傍において、ドレイン電極ＤＥの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層ＢＡ中の不純物が、チャネル層ＣＨでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層ＢＡへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。また、ノンドープの障壁層ＢＡを用いる方がより好ましい。
また、チャネル層ＣＨとしてＧａＮ層を、障壁層ＢＡとして、ＡｌＧａＮ層を用い、これらの層の格子定数が異なる場合には、障壁層ＢＡの膜厚は転位が増加する臨界膜厚以下である必要がある。
また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、多層構造の障壁層ＢＡを用いた場合は、多層中に、チャネル層ＣＨよりも電子親和力が大きい層を含んでもよく、少なくとも１層以上がチャネル層ＣＨよりも電子親和力が小さい層であればよい。
キャップ層ＣＰとしては、例えば、ＧａＮ層を用いることができる。ＧａＮ層の厚さは、例えば、２ｎｍ程度である。また、キャップ層ＣＰとしては、ＧａＮの他、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶（例えば、ＡｌＧａＮ、ＩｎＡｌＮ）を用いてもよい。また、キャップ層ＣＰを省略してもよい。
また、キャップ層ＣＰは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いることが好ましい。また、キャップ層ＣＰとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。
また、チャネル下地層ＵＣとしてＡｌＧａＮ層を、キャップ層ＣＰとして、ＧａＮ層を用い、これらの層の格子定数が異なる場合には、キャップ層ＣＰの膜厚は転位が増加する臨界膜厚以下である必要がある。
絶縁膜ＩＦ１は、ｎ型半導体領域ＣＤｎの形成領域に、水素を拡散させるための膜としての役割を果たす。よって、本実施の形態において、絶縁膜ＩＦ１としては、高濃度の水素を含有する膜を用いることができる。具体的には、高濃度の水素を含有する２００ｎｍ程度の膜厚のＳｉＮ膜を用いることができる。高濃度の水素を含有する膜は、用途に応じて材料や厚さを適宜選択可能であり、数種類の膜の積層構造としてもよい。ＳｉＮの他、ＳｉＯ２やＳｉＯＮ、ＳｉＯＣ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などを用いることができる。さらに、有機絶縁膜などを用いてもよい。
なお、ここでは、最終構造体として残存する絶縁膜ＩＦ１に、水素を拡散させるための膜としての役割を持たせたが、水素導入工程後に、水素を拡散させるための膜を除去し、別途絶縁膜を付け直してもよい。但し、ＳｉＮ膜は、高濃度に水素を含有させやすく、また、電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜であるため、絶縁膜ＩＦ１として用いて好適である。
ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜ＧＩの材料や厚さを適宜選択することができる。ゲート絶縁膜ＧＩとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ２）膜、窒化シリコン膜（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。このゲート絶縁膜ＧＩは、ゲート電極ＧＥに印加できる電圧や、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率、膜厚を考慮して設定することが好ましい。
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電性膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極ＧＥの材料や厚さを適宜選択することができる。
また、ゲート電極ＧＥとしては、下層の膜（例えば、ゲート絶縁膜ＧＩ）や上層の膜（例えば、層間絶縁膜ＩＬ１）と反応し難い材料を選択することが好ましい。
ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が配置されている。この層間絶縁膜ＩＬ１は、貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを有する。
この層間絶縁膜ＩＬ１としては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、５００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜ＩＬ１の材料や厚さを適宜選択することができる。層間絶縁膜ＩＬ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜ＩＬ１としては、接するゲート電極ＧＥと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。
貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを含む層間絶縁膜ＩＬ１上には、導電性膜が形成されている。ここでは、ＴｉＮ膜とＡｌ膜との積層膜が形成されている。この積層膜のうち、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内の積層膜は、ソース電極ＳＥまたはドレイン電極ＤＥとなる。一方、貫通孔ＴＨ内の積層膜は接続部ＶＩＡとなる。
ソース電極ＳＥおよびドレイン電極ＤＥとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底部の窒化物半導体層（キャップ層ＣＰ）と、オーミック接触する材料であればよい。ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物などを用いることができる。また、これらの材料の積層膜を用いてもよい。
接続部ＶＩＡとしては、前述したソース電極ＳＥおよびドレイン電極ＤＥと同様に、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。特に、接続部ＶＩＡの底部の窒化物半導体層（ここでは、ｎ型半導体領域ＣＤｎ）が、ｎ型である場合には、オーミック接触し易くなる。なお、接続部ＶＩＡと窒化物半導体層（ここでは、ｎ型半導体領域ＣＤｎ）との接続抵抗を低減するため、貫通孔ＴＨの底面に不純物イオン注入層を設けてもよい。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。接続部ＶＩＡを構成する材料としては、貫通孔ＴＨの底部の窒化物半導体層（電位固定層）と、オーミック接触する材料であればよい。また、接続部ＶＩＡを構成する材料としては、接する層間絶縁膜ＩＬ１と反応し難い材料を選択することが好ましい。
また、本実施の形態においては、貫通孔ＴＨの底面を、コドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）の途中に配置し、貫通孔ＴＨの内部に接続部ＶＩＡを配置しているが、接続部ＶＩＡは、コドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）と接するように配置されていればよい。例えば、貫通孔ＴＨの底面を、コドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）の上面に配置し、接続部ＶＩＡの底部とコドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）とが接するように構成してもよい。また、貫通孔ＴＨの底面を、コドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）の底面より下方に配置し、接続部ＶＩＡの側面の一部とコドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）とが接するように構成してもよい。例えば、貫通孔ＴＨの底面が、バッファ層ＢＵの表面またはバッファ層ＢＵの途中に位置していてもよい。貫通孔ＴＨの底面が、核生成層ＮＵＣの表面または核生成層ＮＵＣの途中に位置していてもよい。また、貫通孔ＴＨの底面が、基板Ｓの表面または基板Ｓの途中に位置していてもよい。但し、接続部ＶＩＡの側面の一部とコドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）との接触では、接触面積が小さくなる恐れがあるため、貫通孔ＴＨの底面は、コドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）の上面以下からコドープ層ＣＤ（ｎ型半導体領域ＣＤｎ）の下面より上に配置することが好ましい。
なお、ここでは、ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。また、ビアパッドＶＩＡＰの下に、上記接続部ＶＩＡが配置される（図７）。よって、ビアパッドＶＩＡＰは、接続部ＶＩＡと同じ材料で構成されている。ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰ、ビアパッドＶＩＡＰおよび接続部ＶＩＡを同じ材料で構成してもよい。また、ビアパッドＶＩＡＰは、接続部ＶＩＡと一体として形成されている（図７）。よって、ビアパッドＶＩＡＰは、接続部ＶＩＡと同じ材料で構成されている。ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰ、ビアパッドＶＩＡＰおよび接続部ＶＩＡを同じ材料で構成してもよい。
また、ここでは、ソースパッドＳＰとビアパッドＶＩＡＰを別に設けたので、ソースパッドＳＰとビアパッドＶＩＡＰに印加する電位を個別に制御することができる。
［製法説明］
次いで、図８〜図３０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図８〜図３０は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図８に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が１×１０１９（１Ｅ１９）ｃｍ−３程度となるように、炭素をドープする。
また、バッファ層ＢＵ上に、バッファ層ＢＵの一部として、例えば、１μｍ程度の膜厚のＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。
次いで、バッファ層ＢＵ上に、コドープ層ＣＤを形成する。まず、ｐ型不純物およびｎ型不純物をドープ（導入）しながら、窒化物半導体層を形成する。例えば、ｐ型不純物（ここでは、Ｍｇ）およびｎ型不純物（ここでは、Ｓｉ）を含有するＡｌＧａＮ層を、例えば、有機金属気相成長法を用いて成長させる。Ａｌの組成は５％程度とする。例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用い、ｐ型不純物であるＭｇの原料ガスとして、ビス（シクロペンタジエニル）マグネシウム（（Ｃ５Ｈ５）２Ｍｇ）を用い、ｎ型不純物であるＳｉの原料ガスとして、シランを用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、ｐ型不純物やｎ型不純物のドープ量（導入量）を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、イオン注入法と比較し、原子の注入による格子欠陥が生じ難く、特性の良好な窒化物半導体層（ここでは、ＡｌＧａＮ層）を形成することができる。
例えば、Ｍｇの濃度（ドープ量）が、１×１０１８ｃｍ−３、Ｓｉの濃度（ドープ量）が、２×１０１７ｃｍ−３であるＧａＮ層を４００ｎｍ程度の膜厚で成長させる。もちろん、用途に応じて、ドープする不純物の種類や濃度、また、窒化物半導体の材料や厚さを適宜選択することができる。窒化物半導体の材料としては、ＡｌＧａＮの他、ＧａＮ、ＡｌＮ、ＩｎＮを用いることができる。また、これらの混晶を用いてもよい。また、ドープする不純物について、ｎ型不純物としては、例えば、Ｓｉの他、Ｏ、Ｓ、Ｓｅなど、ｐ型不純物としては、例えば、Ｍｇの他、Ｚｎ、Ｂｅ、Ｃなどを用いることができる。これらの中でも、ＳｉやＭｇを用いることが好ましい。
また、活性化後のｐ型不純物の濃度は、活性化後のｎ型不純物の濃度より高くする必要がある（活性化後のｎ型不純物の濃度＜活性化後のｐ型不純物の濃度）。ｐ型不純物（ここでは、Ｍｇ）と、ｎ型不純物（ここでは、Ｓｉ）の活性化率を考慮し、ｐ型不純物（ここでは、Ｍｇ）およびｐ型不純物（ここでは、Ｓｉ）のコドープ層ＣＤ中への導入量を調整することが好ましい。例えば、活性化率を考慮し、コドープ層ＣＤに導入されるｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度の、２倍以上、より好ましくは、５倍以上、さらに好ましくは１０倍以上とする。また、ｐ型不純物（ここでは、Ｍｇ）の濃度は、５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３の範囲とすることが好ましい。また、ｎ型不純物（ここでは、Ｓｉ）の濃度は、５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の範囲とすることが好ましい。かかる範囲であれば、精度よく、コドープ層ＣＤ中に、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを導入しながら窒化物半導体層（例えば、ＡｌＧａＮ層）をエピタキシャル成長させることができる。
次いで、コドープ層ＣＤ上に、チャネル下地層ＵＣを形成する。コドープ層ＣＤ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度とする。
次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、５０ｎｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比を、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。
このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
次いで、障壁層ＢＡ上に、キャップ層ＣＰを形成する。例えば、障壁層ＢＡ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層ＣＰの膜厚は、例えば、２ｎｍ程度である。
次いで、コドープ層ＣＤ中のｐ型不純物（ここでは、Ｍｇ）を活性化するための熱処理を施す。例えば、窒素雰囲気で、８００℃、３０分間の熱処理を行う。これにより、ｐ型不純物（ここでは、Ｍｇ）が活性化する。なお、ｎ型不純物（ここでは、Ｓｉ）は、活性化しやすく、熱処理をするまでもなく、活性化している。
次いで、図９に示すように、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ１をキャップ層ＣＰ上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、ホウ素イオンを、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、１×１０１４（１Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、３５ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル層ＣＨの底面より下に位置し、かつ、コドープ層ＣＤの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。なお、素子分離領域ＩＳＯの底部は、後述する貫通孔ＴＨ（接続部ＶＩＡ）の底部より上に位置する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図１０に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
次いで、図１１に示すように、キャップ層ＣＰ上に、絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、コドープ層ＣＤに水素（Ｈ）を導入するための膜となる。
キャップ層ＣＰ上に、絶縁膜ＩＦ１として、高濃度の水素を含有する窒化シリコン膜をＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、１００ｎｍ程度の膜厚で形成する。例えば、ＳｉＨ４とＮＨ３を原料ガスとして用い、ＮＨ３の流量比をＳｉＨ４と比較して２倍以上に多くしたＰＥＣＶＤ法により、窒化シリコン膜を成膜することで、高濃度の水素を含有する窒化シリコン膜を形成することができる。なお、ここでは、絶縁膜として、窒化シリコン膜（ＳｉＮ膜）を用いたが、この他、ＳｉＯ２膜やＳｉＯＮ、ＳｉＯＣ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などを用いることができる。さらに、有機絶縁膜などを用いてもよい。ＳｉＮ膜などの無機膜は、ＣＶＤ法などによる成膜時に、水素化合物ガスを原料ガスとして、また、水素をキャリアガスとして用いることで、膜中に水素が取り込まれる。また、有機絶縁膜としては、水素を組成として含む膜を用いることで、膜から水素を放出することができる。
次いで、図１２〜図１４に示すように、高濃度の水素を含有する絶縁膜ＩＦ１上にカバー絶縁膜ＩＬＣを形成する。例えば、酸化シリコン膜を常圧ＣＶＤ法などを用いて、２００ｎｍ程度の膜厚で形成する。ここでは、絶縁膜として、酸化シリコン膜（ＳｉＯ２膜）を用いたが、この他、ＳｉＮ膜やＳｉＯＮ、ＳｉＯＣ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などを用いることができる。さらに、有機絶縁膜などを用いてもよい。カバー絶縁膜ＩＬＣとしては、水素（Ｈ）を透過し難い膜を用いることができる。このように、水素（Ｈ）を透過し難い膜をカバー絶縁膜ＩＬＣとして用いることで、高濃度の水素を含有する絶縁膜ＩＦ１の上面側からの水素（Ｈ）の放出量を低減することができ、下面側、即ち、コドープ層ＣＤに水素（Ｈ）を効率よく導入することができる。また、カバー絶縁膜ＩＬＣとしては、水素（Ｈ）を透過し難く、除去しやすい膜を用いることが好ましい。
次いで、フォトリソグラフィおよびエッチング技術を用いて、高濃度の水素を含有する絶縁膜ＩＦ１およびカバー絶縁膜ＩＬＣよりなる積層膜のうち、ｐ型半導体領域ＣＤｐの形成領域のカバー絶縁膜ＩＬＣを除去する。即ち、上記積層膜上にフォトレジスト膜（図示せず）を形成し、ｐ型半導体領域ＣＤｐの形成領域のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、上記積層膜のうちカバー絶縁膜ＩＬＣを除去する。例えば、ＣＦ４を主成分とするガスを用いたドライエッチングにより上記カバー絶縁膜ＩＬＣを除去する。この後、フォトレジスト膜を除去する。なお、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。
次いで、熱処理を施すことにより、高濃度の水素を含有する絶縁膜ＩＦ１からキャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを介してコドープ層ＣＤに水素（Ｈ）を導入する（図１２）。また、高濃度の水素を含有する絶縁膜ＩＦ１から素子分離領域ＩＳＯおよびチャネル下地層ＵＣを介してコドープ層ＣＤに水素（Ｈ）を導入する（図１３）。例えば、６００℃、３０分間の熱処理を行う。これにより、絶縁膜ＩＦ１中の水素（Ｈ）が、キャップ層ＣＰ等を介してコドープ層ＣＤ中に拡散する。但し、本実施の形態においては、水素（Ｈ）を導入する対象層であるコドープ層ＣＤが比較的深い位置にあり、カバー絶縁膜ＩＬＣで覆われていない領域においては、絶縁膜ＩＦ１中の水素（Ｈ）が上方へも拡散するため、下方への拡散が少なく、コドープ層ＣＤへはほとんど拡散しない。よって、カバー絶縁膜ＩＬＣで覆われているｎ型半導体領域ＣＤｎの形成領域にのみ、水素（Ｈ）が拡散する。このように、カバー絶縁膜ＩＬＣの有無により、水素（Ｈ）の導入の有無を調整することができる。なお、カバー絶縁膜ＩＬＣの有無のみで、水素（Ｈ）の導入を調整できない場合、即ち、カバー絶縁膜ＩＬＣで覆われていない領域において、絶縁膜ＩＦ１中の水素（Ｈ）が下方へ拡散しすぎる場合には、ｐ型半導体領域ＣＤｐの形成領域の絶縁膜ＩＦ１を除去しておけばよい。この際、キャップ層ＣＰ上に、絶縁膜を新たに付け直してもよい。この場合、この絶縁膜に水素を含有している必要はない。
この水素（Ｈ）の導入により、活性化されていたｐ型不純物（ここでは、Ｍｇ）が不活性化する。なお、ｎ型不純物（ここでは、Ｓｉ）は、水素（Ｈ）により不活性化することはない。これにより、水素（Ｈ）が導入された領域は、Ｍｇが不活性化され、ｎ型半導体領域ＣＤｎとなる。即ち、ドレイン電極側（図１２中右側）のｐ型半導体領域ＣＤｐと、ソース電極側（図１２中左側）のｎ型半導体領域ＣＤｎとを、同一層内に形成することができる。なお、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣは、水素（Ｈ）を通過させる。このように、水素（Ｈ）は原子が小さく、層中を拡散することができる。例えば、窒化物半導体層（ＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ）中を、拡散することができる。また、Ｈ含有量の少ないＳｉＮや、ＳｉＯＮ、ＳｉＯＣ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などは、水素（Ｈ）の拡散を阻止することができる。ここで、コドープ層ＣＤより上層の窒化物半導体層（例えば、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣ）に、不純物をドープしている場合には、上記水素（Ｈ）の導入工程により、ドープした不純物が不活性化されないよう、Ｍｇ以外の不純物を用いることが好ましい。また、Ｍｇを用いる場合には、上記水素（Ｈ）の導入工程による不活性化率を考慮して、目的とする濃度より多めのＭｇをドープしておいてもよい。
この後、上記カバー絶縁膜ＩＬＣを除去する。例えば、ＨＦ水溶液を用いたウエットエッチングにより上記積層膜を除去する。
なお、ここでは、水素を含有する絶縁膜ＩＦ１からコドープ層ＣＤに水素（Ｈ）を導入する、いわゆる固相拡散法を用いたが、前述したように、イオン注入法を用いてコドープ層ＣＤに水素（Ｈ）を導入してもよい。この場合、絶縁膜ＩＦ１上に、ｐ型半導体領域ＣＤｐの形成領域を覆うようにフォトレジスト膜（図示せず）を形成し、コドープ層ＣＤに水素（Ｈ）をイオン注入すればよい。もちろん、この場合は、絶縁膜ＩＦ１に水素を含有している必要はない。具体的には、上記フォトレジストをマスクとして、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを介してコドープ層ＣＤに水素（Ｈ）をイオン注入する（図１２参照）。また、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを介してコドープ層ＣＤに水素（Ｈ）をイオン導入する（図１３参照）。この後、熱処理を施すことにより、コドープ層ＣＤのｐ型不純物（ここでは、Ｍｇ）を不活性化する。この他、上記フォトレジストをマスクとした、水素プラズマ処理や水素アニールなどを行ってもよい。
次いで、図１５〜図１７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ処理により、ゲート電極形成領域のフォトレジスト膜（図示せず）を除去する。言い換えれば、絶縁膜ＩＦ１上に、ゲート電極形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。例えば、ＣＦ４などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このようにして、キャップ層ＣＰ上に、ゲート電極形成領域に開口部を有する絶縁膜ＩＦ１を形成する。
次いで、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いる。この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図１６、図１７）。
次いで、図１８および図１９に示すように、絶縁膜ＩＦ１をその表面から一定の膜厚分だけエッチングする。これにより、絶縁膜ＩＦ１の膜厚が小さく、例えば、５０ｎｍ〜１００ｎｍ程度の膜厚となる。また、絶縁膜ＩＦ１の膜厚が小さくなるに伴い、溝Ｔの両側のキャップ層ＣＰが露出する。言い換えれば、絶縁膜ＩＦ１が溝Ｔの端部から後退し、絶縁膜ＩＦ１の下層の窒化物半導体層が露出する。図１８および図１９において、後退量を“Ｒ”で示す。
次いで、図２０〜図２２に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜（窒化シリコン）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。
また、このエッチングの際、ゲート電極ＧＥを、一の方向（図２０中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。
次いで、図２３および図２４に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をスパッタリング法や常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。
次いで、図２５〜図２７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨを形成する。コンタクトホールＣ１Ｓ、Ｃ１Ｄは、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。また、貫通孔ＴＨは、素子分離領域ＩＳＯに形成される。
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜（図示せず）を形成する。次いで、この第１フォトレジスト膜（図示せず）をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。
次いで、第１フォトレジスト膜を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有する第２フォトレジスト膜（図示せず）を形成する。次いで、この第２フォトレジスト膜（図示せず）をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよびｎ型半導体領域ＣＤｎの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通してｎ型半導体領域ＣＤｎの途中まで達する貫通孔ＴＨを形成する。
前述したように、貫通孔ＴＨの底部は、ｎ型半導体領域ＣＤｎ中であって、素子分離領域ＩＳＯの底部より下に位置するようにエッチングを行う。
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよびコドープ層（ＡｌＧａＮ層）ＣＤの途中までを、例えば、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
なお、コンタクトホールＣ１Ｓ、Ｃ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨを形成した後に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成してもよい。また、貫通孔形成領域、ソース電極接続領域およびドレイン電極接続領域の層間絶縁膜ＩＬ１を除去した後、貫通孔形成領域の絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよびｎ型半導体領域ＣＤｎの途中までを除去し、さらに、ソース電極接続領域およびドレイン電極接続領域の絶縁膜ＩＦ１を除去してもよい。このように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨの形成工程については、種々の工程を取り得る。
上記工程にて形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からはｎ型半導体領域ＣＤｎが露出する。
次いで、図２８〜図３０に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する（図３０）。また、貫通孔ＴＨ内に接続部ＶＩＡを形成し、さらに、接続部ＶＩＡ上にビアパッドＶＩＡＰを形成する。
例えば、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。この後、例えば、５００℃で３０分程度の熱処理を施す。この熱処理により、積層膜（Ａｌ／ＴｉＮ）とその下層の窒化物半導体層との間のオーミック接続を取ることができる。
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／ＴｉＮ）をエッチングする。例えば、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨに導電性膜が埋め込まれた接続部ＶＩＡとその上のビアパッドＶＩＡＰが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図３０に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。また、ソースパッドＳＰ、ドレインパッドＤＰおよびビアパッドＶＩＡＰの平面形状は、図３０に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。
そして、ビアパッドＶＩＡＰ下には、貫通孔ＴＨが位置し、ビアパッドＶＩＡＰとｎ型半導体領域ＣＤｎとは、接続部ＶＩＡを介して電気的に接続される（図２９）。
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよびビアパッドＶＩＡＰ上を含む層間絶縁膜ＩＬ１上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、スパッタリング法や常圧ＣＶＤ法などを用いて堆積する（図６、図７参照）。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間にコドープ層ＣＤを設け、ソース電極ＳＥ側のコドープ層ＣＤをｎ型半導体領域ＣＤｎとし、接続部ＶＩＡを介してビアパッドＶＩＡＰと接続したので、半導体素子の特性変動を低減することができる。即ち、ｎ型半導体領域ＣＤｎを電位固定層として使用でき、この層より下層の層（例えば、バッファ層ＢＵなど）の電荷量が変化することによるポテンシャルの変化の影響がチャネル層ＣＨにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
例えば、高耐圧化のためバッファ層中にＦｅなどの不純物が添加されている場合、このＦｅが深い準位を形成する。このような深い準位は、半導体素子の動作中において、電子やホールの捕獲や放出の拠点となるため、閾値電位などの特性の変動の要因となる。特に、準位が深い場合には、エネルギー深さや位置に応じて、数分から数日間の非常に長い期間において閾値電位などの特性の変動をもたらす場合がある。
これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間にｎ型半導体領域ＣＤｎを設け、接続部ＶＩＡを介してビアパッドＶＩＡＰと接続することで、その電位を固定することができ、半導体素子の特性変動を低減することができる。
また、バッファ層ＢＵとして、超格子構造体を用いる場合には、超格子構造体が非常に深い量子井戸（電子やホールの移動にとっては非常に高いバリア）となる。このため、電子やホールなどの電荷が、超格子構造体の近傍に捕獲されると、基板に対して垂直方向に移動することが困難となる。よって、超格子構造体を用いる場合には、不要な電荷が除去し難く、非常に長い期間において閾値電位などの特性の変動をもたらす恐れがある。
これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間にｎ型半導体領域ＣＤｎを設け、接続部ＶＩＡを介してビアパッドＶＩＡＰと接続することで、その電位を固定することができ、半導体素子の特性変動を低減することができる。
また、製造工程時において、プラズマ処理が施される場合には、半導体層中に電荷が導入されやすい。プラズマ処理としては、例えば、ＰＥＣＶＤや、フォトレジスト膜のプラズマ剥離処理などがある。このような処理中に導入された電荷によっても閾値電位などの特性の変動が生じ得る。特に、窒化物半導体は、バンドギャップが大きく絶縁性も高いため、プラズマ処理などにより導入された電荷が抜けにくく、非常に長い期間において閾値電位などの特性の変動をもたらし得る。
これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間にｎ型半導体領域ＣＤｎを設け、接続部ＶＩＡを介してビアパッドＶＩＡＰと接続することで、その電位を固定することができ、導体素子の特性変動を低減することができる。
さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間の下方にｐ型半導体領域ＣＤｐが設けられている。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するコドープ層ＣＤを、耐圧を確保し易いｐ型半導体領域ＣＤｐとすることで、ドレイン耐圧を向上させることができる。特に、ｐ型半導体領域ＣＤｐのｐ型不純物濃度を比較的低濃度とすることで、ｐ型半導体領域ＣＤｐを高抵抗化することができ、ドレイン耐圧を向上させることができる。
また、本実施の形態においては、ソース電極ＳＥ側のコドープ層ＣＤをｎ型半導体領域ＣＤｎとし、ドレイン電極ＤＥ側のコドープ層ＣＤをｐ型半導体領域ＣＤｐとしたので、コドープ層ＣＤ（ＣＤｎ、ＣＤｐ）が保護ダイオードとして機能し、装置特性を向上させることができる。
加えて、本実施の形態においては、ｐ型不純物およびｎ型不純物を含有する窒化物半導体層であるコドープ層ＣＤの一部の領域に、高濃度の水素を含有する絶縁膜ＩＦ１から水素を導入したので、当該領域のｐ型不純物を不活性化することができる。これにより、不活性化した領域は、ｎ型半導体領域ＣＤｎとなり、不活性化していない領域は、ｐ型半導体領域ＣＤｐのままとなる。このように、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを形成することができる。これらの領域中の不純物はエピタキシャル成長により結晶内の理想的な位置に配置され、また、イオン注入のような結晶が破壊されやすい方法で注入されたものではないため、良好な半導体特性を実現することができる。
例えば、以下に説明するように、イオン注入法や再成長法を用いることにより、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを形成することができる。これらの方法と比較した場合の本実施の形態のメリットについて説明する。
（１）イオン注入法を用いることにより、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを形成することができる。しかしながら、１）注入した原子が通過した部分において、イオン注入した層の結晶が壊れるため結晶性や、膜質が劣化する。この場合、１２００℃以上の高温の熱処理である程度回復はするが完全ではなく、結晶性や、膜質を維持しようとする場合、浅い位置にイオン注入せざるを得ず、所望の厚さのｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐとを形成することができない。また、２）イオン注入においては、ドーズ量が少ない場合の活性化が困難であり、現状では、例えば、比較的低濃度の半導体領域（例えば、１×１０１８ｃｍ−３以下のｎ型の半導体領域、ｎ−領域）を形成することができない。また、３）イオン注入においては、必然的に注入された不純物が統計的な分布を持ってしまい、注入量が小さい領域では、高抵抗化するなど、半導体領域（ＣＤｎ、ＣＤｐ）の特性のばらつきが生じやすい。
これに対し、本実施の形態によれば、１）ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）をイオン注入する必要はないため、これらの不純物のイオン注入によるダメージを回避することができる。また、エピタキシャル成長によれば、形成する層の膜厚の制御は容易であり、薄膜から厚膜まで特性の良好な膜を形成することができる。２）また、エピタキシャル成長によれば、原料ガスの流量により、ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の濃度を容易に調整することができる。また、ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の濃度差により、不純物濃度が決まるため、低濃度から高濃度の広い範囲において、不純物濃度の調整がし易い。特に、半導体素子の高耐圧化に欠かせない、低濃度の不純物領域を容易に形成することができる。また、３）エピタキシャル成長によれば、ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の濃度をほぼ均一に制御することができ、ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の分布ばらつきによる特性のばらつきを抑制することができる。なお、ｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の濃度に勾配を持たせたい場合には、ｐ型不純物の原料ガスやｎ型不純物の原料ガスの流量を調整することで、容易に不純物の濃度勾配を持たせることができる。
（２）再成長法を用いることにより、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを形成することができる。例えば、ｎ型半導体領域ＣＤｎをエピタキシャル成長した後、ｐ型半導体領域ＣＤｐの形成領域のｎ型半導体領域ＣＤｎを除去し開口部を形成した後、開口部内に、ｐ型半導体領域ＣＤｐをエピタキシャル成長（再成長）させる。かかる方法によっても、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを形成することができる。しかしながら、再成長法によれば、再成長の起点となる界面において、結晶の不連続面が生じやすく、特性の良好な半導体装置を得ることができない。これに対し、本実施の形態によれば、積層された窒化物半導体層の連続成膜が可能であり、層の界面に不連続面が生じ難い、また、再成長工程を回避することができ、再成長工程に起因する不連続面ができない。
このように、本実施の形態においては、同一層内に、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐを簡易な工程で、精度よく、形成することができる。また、形成された、ｎ型半導体領域ＣＤｎやｐ型半導体領域ＣＤｐの各領域の特性も良好なものとなる。
＜応用例１＞
上記半導体装置（図６参照）においては、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、理想的な位置である溝のソース電極側の端部に対応するように配置したが、このｐｎ接合部はこの位置に限られず、変更可能である。
図３１は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。上記ｐｎ接合部の位置以外は、上記半導体装置（図５〜図３０）と同様である。
図３１に示すように、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、溝Ｔのドレイン電極ＤＥ側の端部と対応させてもよい。即ち、この場合、ｐ型半導体領域ＣＤｐは、溝Ｔのドレイン電極ＤＥ側の端部からドレイン電極ＤＥ下まで延在することとなる。また、ｎ型半導体領域ＣＤｎは、溝Ｔのドレイン電極ＤＥ側の端部からソース電極ＳＥ下まで延在することとなる。
＜応用例２＞
図３２は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。上記ｐｎ接合部の位置以外は、上記半導体装置（図５〜図３０）と同様である。
図３２に示すように、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、溝Ｔのソース電極ＳＥ側の端部（Ｘ０）から溝Ｔの幅（溝ＴのＸ方向の長さ）であるＬｇだけ離れた地点と対応させてもよい。即ち、この場合、ｐ型半導体領域ＣＤｐは、上記地点からドレイン電極ＤＥ下まで延在することとなる。また、ｎ型半導体領域ＣＤｎは、上記地点からソース電極ＳＥ下まで延在することとなる。
このように、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）は、溝Ｔのソース電極ＳＥ側の端部（Ｘ０）から±Ｌｇの範囲に配置してもよい。言い換えれば、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）は、溝Ｔのソース電極ＳＥ側の端部（Ｘ０）から溝（Ｔ）の幅に対応する距離（Ｌｇ）だけ離れた領域の内部に配置してもよい。
（実施の形態２）
実施の形態１においては、ソースパッドＳＰとビアパッドＶＩＡＰとを別のパターンとし、これらのパッドに個別に電位を印加できる構成としたが、ソースパッドＳＰとビアパッドＶＩＡＰと一体のパターンとしてもよい。
図３３は、本実施の形態の半導体装置の構成を模式的に示す断面図である。なお、ソースパッドＳＰ（ソース電極ＳＥ）とビアパッドＶＩＡＰ（ビアＶＩＡ）とが一体となっている構成以外は、実施の形態１の場合と同様である。
図３４〜図３６を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図３４〜図３６は、本実施の形態の半導体装置の構成を示す平面図または断面図である。
図３４〜図３６に示すように、本実施の形態の半導体装置においては、ソースパッドＳＰとビアパッドＶＩＡＰ（ビアＶＩＡ）とが接続されている。このような構成によれば、ｎ型半導体領域ＣＤｎが接続部ＶＩＡを介してソース電極ＳＥと接続されることとなる。よって、ｎ型半導体領域ＣＤｎが、ソース電位（例えば、０Ｖ）に固定される。
また、本実施の形態の半導体装置は、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
（実施の形態３）
実施の形態１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態１の場合と同様の構成については、その説明を省略する。
図３７は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図３８は、本実施の形態の半導体装置の構成を示す平面図であり、図３９および図４０は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図３８〜図４０に示すように、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通し、その下方のｎ型半導体領域ＣＤｎまで到達する接続部（ビアともいう）ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと電気的に接続される。このように、ｎ型半導体領域ＣＤｎを設け、ソース電極ＳＥと接続することで、実施の形態１において説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる。また、接続部ＶＩＡを活性領域ＡＣ内に配置したので、半導体素子の微細化や高集積化を図ることができる。
また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間にｐ型半導体領域ＣＤｐが設けられている。これにより、実施の形態１において説明したように、ドレイン耐圧を向上させることができる。
また、本実施の形態の半導体装置は、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
（実施の形態４）
実施の形態１〜３においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下方にゲート絶縁膜を介してメサ状の窒化物半導体を配置した、メサ型のトランジスタ構成としてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態１の場合と同様の構成については、その説明を省略する。
図４１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、コドープ層ＣＤ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。コドープ層ＣＤは、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層ＣＤは、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有するＧａＮ層である。そして、コドープ層ＣＤは、実施の形態１において説明したように、ｐ型半導体領域ＣＤｐと、ｎ型半導体領域ＣＤｎとを有する。
本実施の形態の半導体素子は、障壁層ＢＡの上方に、メサ型の窒化物半導体ＭＳが配置されている。
チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層を用いることが好ましい。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、また、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層を用いることが好ましい。また、メサ型の窒化物半導体ＭＳは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
そして、メサ型の窒化物半導体ＭＳ上には、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥが配置され、このゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが配置されている。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、メサ型の窒化物半導体ＭＳの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｎ型半導体領域ＣＤｎまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをビアパッド（電位固定電極）ＶＩＡＰと電気的に接続している。これにより、ｎ型半導体領域ＣＤｎの電位を固定することができ、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間にｐ型半導体領域ＣＤｐが設けられている。これにより、実施の形態１において説明したように、ドレイン耐圧を向上させることができる。
また、本実施の形態の半導体装置は、実施の形態１で説明した材料を用い、実施の形態１と類似の工程により形成することができる。例えば、障壁層ＢＡ上に、窒化物半導体を形成した後、コドープ層ＣＤに水素を導入する。そして、窒化物半導体をメサ型にパターニングした後、その両側に絶縁膜ＩＦ１を形成し、さらに、メサ型の窒化物半導体ＭＳ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。この後は、実施の形態１と同様にして、コンタクトホールＣ１Ｓ、Ｃ１Ｄや貫通孔ＴＨを形成した後、ソース電極ＳＥ、ドレイン電極ＤＥ、接続部ＶＩＡ等を形成する。
また、図４１においては、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、メサ型の窒化物半導体ＭＳのソース電極側の端部（Ｘ０）に対応するように配置したが、このｐｎ接合部はこの位置に限られず、実施の形態１の応用例１、２において説明したように、上記端部（Ｘ０）から±Ｌｇ（この場合、Ｌｇはメサ型の窒化物半導体ＭＳの幅）の範囲に配置してもよい。
また、図４１においては、ソースパッドＳＰとビアパッドＶＩＡＰとを別のパターンとし、これらのパッドに個別に電位を印加できる構成としたが、ソースパッドＳＰとビアパッドＶＩＡＰと一体のパターンとしてもよい（実施の形態２参照）。
図４２は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図４１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、実施の形態３において説明したように、ソース電極ＳＥの下に接続部ＶＩＡを設けてもよい。また、この構成においても、ｐｎ接合部を上記端部（Ｘ０）から±Ｌｇの範囲に配置してもよい。
（実施の形態５）
実施の形態１〜３においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合型のトランジスタ構成としてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態１の場合と同様の構成については、その説明を省略する。
図４３は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、コドープ層ＣＤ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。コドープ層ＣＤは、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層ＣＤは、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有するＧａＮ層である。そして、コドープ層ＣＤは、実施の形態１において説明したように、ｐ型半導体領域ＣＤｐと、ｎ型半導体領域ＣＤｎとを有する。
本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。このゲート接合層ＪＬには、ｐ型不純物が添加された窒化物半導体である。また、ゲート接合層ＪＬとゲート電極ＧＥとは、正孔に対してオーミック接続していることが好ましい。
チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層を用いることが好ましい。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、また、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層を用いることが好ましい。また、ゲート接合層ＪＬは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
そして、ゲート接合層ＪＬ上には、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥが配置され、このゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが配置されている。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート接合層ＪＬの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｎ型半導体領域ＣＤｎまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをビアパッド（電位固定電極）ＶＩＡＰと電気的に接続している。これにより、ｎ型半導体領域ＣＤｎの電位を固定することができ、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間にｐ型半導体領域ＣＤｐが設けられている。これにより、実施の形態１において説明したように、ドレイン耐圧を向上させることができる。
また、本実施の形態の半導体装置は、実施の形態１で説明した材料を用い、実施の形態１と類似の工程により形成することができる。例えば、障壁層ＢＡ上に、窒化物半導体を形成した後、コドープ層ＣＤに水素を導入する。そして、窒化物半導体をパターニングし、ゲート接合層ＪＬを形成した後、その両側に絶縁膜ＩＦ１を形成し、さらに、ゲート接合層ＪＬ上に、ゲート電極ＧＥを形成する。この後は、実施の形態１と同様にして、コンタクトホールＣ１Ｓ、Ｃ１Ｄや貫通孔ＴＨを形成した後、ソース電極ＳＥ、ドレイン電極ＤＥ、接続部ＶＩＡ等を形成する。
また、図４３においては、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、ゲート接合層ＪＬのソース電極側の端部（Ｘ０）に対応するように配置したが、このｐｎ接合部はこの位置に限られず、実施の形態１の応用例１、２において説明したように、ｐｎ接合部を上記端部（Ｘ０）から±Ｌｇ（この場合、Ｌｇはゲート接合層ＪＬの幅）の範囲に配置してもよい。
また、図４３においては、ソースパッドＳＰとビアパッドＶＩＡＰとを別のパターンとし、これらのパッドに個別に電位を印加できる構成としたが、ソースパッドＳＰとビアパッドＶＩＡＰと一体のパターンとしてもよい（実施の形態２参照）。
図４４は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図４３においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、実施の形態３において説明したように、ソース電極ＳＥの下に接続部ＶＩＡを設けてもよい。また、この構成においても、ｐｎ接合部を上記端部（Ｘ０）から±Ｌｇの範囲に配置してもよい。
（実施の形態６）
実施の形態１〜３においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート絶縁膜を有さず、ゲート電極とその下の窒化物半導体層がショットキー接続したショットキー型のトランジスタ構成としてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態１の場合と同様の構成については、その説明を省略する。
図４５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、コドープ層ＣＤ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。コドープ層ＣＤは、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層ＣＤは、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有するＧａＮ層である。そして、コドープ層ＣＤは、実施の形態１において説明したように、ｐ型半導体領域ＣＤｐと、ｎ型半導体領域ＣＤｎとを有する。
本実施の形態の半導体素子は、障壁層ＢＡ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。なお、障壁層ＢＡとゲート電極ＧＥとの接触領域を“ゲート接合部”や“ショットキー接合部”と言う。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート電極ＧＥに所定の電位を印加しておくことで、２次元電子ガス（２ＤＥＧ）を消失させ、オフ状態とすることができる。
チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層を用いることが好ましい。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、また、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層を用いることが好ましい。
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｎ型半導体領域ＣＤｎまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをビアパッド（電位固定電極）ＶＩＡＰと電気的に接続している。これにより、ｎ型半導体領域ＣＤｎの電位を固定することができ、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間にｐ型半導体領域ＣＤｐが設けられている。これにより、実施の形態１において説明したように、ドレイン耐圧を向上させることができる。
また、本実施の形態の半導体装置は、実施の形態１で説明した材料を用い、実施の形態１と類似の工程により形成することができる。例えば、障壁層ＢＡ上に絶縁膜ＩＦ１を形成した後、コドープ層ＣＤに水素を導入する。そして、絶縁膜ＩＦ１に開口部を形成し、さらに、開口部内を含む絶縁膜ＩＦ１上に、ゲート電極ＧＥを形成する。この後は、実施の形態１と同様にして、コンタクトホールＣ１Ｓ、Ｃ１Ｄや貫通孔ＴＨを形成した後、ソース電極ＳＥ、ドレイン電極ＤＥ、接続部ＶＩＡ等を形成する。
また、図４５においては、ｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）を、絶縁膜ＩＦ１の開口部（ゲート接合部）のソース電極側の端部（Ｘ０）に対応するように配置したが、このｐｎ接合部はこの位置に限られず、実施の形態１の応用例１、２において説明したように、上記端部（Ｘ０）から±Ｌｇ（この場合、Ｌｇはゲート接合部の幅）の範囲に配置してもよい。
また、図４５においては、ソースパッドＳＰとビアパッドＶＩＡＰとを別のパターンとし、これらのパッドに個別に電位を印加できる構成としたが、ソースパッドＳＰとビアパッドＶＩＡＰと一体のパターンとしてもよい（実施の形態２参照）。
図４６は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図４５においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、実施の形態３において説明したように、ソース電極ＳＥの下に接続部ＶＩＡを設けてもよい。また、この構成においても、ｐｎ接合部を上記端部（Ｘ０）から±Ｌｇの範囲に配置してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施の形態１の応用例１、２で説明したｎ型半導体領域ＣＤｎとｐ型半導体領域ＣＤｐの境界部（ｐｎ接合部）の位置を、実施の形態２や３の半導体装置に適用してもよい。
また、上記実施の形態の半導体装置の適用デバイスに制限はないが、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられ、スイッチング電源やインバータなどの回路、高周波アンプ等に有用である。
［付記１］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層の上方に、第４窒化物半導体層を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
電位固定電極と前記第１窒化物半導体層との間を接続する接続部と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層は、
第１導電型不純物と第２導電型不純物とを有し、
前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度より高く、
前記第１窒化物半導体層のうち、前記第１電極側は、第１導電型半導体領域であり、前記第２電極側は、前記第１導電型と逆導電型である第２導電型半導体領域であり、
前記接続部は、前記電位固定電極と前記第１導電型半導体領域とを接続する、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記第１導電型半導体領域は、水素を含有し、
前記第１導電型半導体領域の水素濃度は、前記第２導電型半導体領域の水素濃度より高い、半導体装置。
［付記３］
付記１記載の半導体装置において、
前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度の２倍以上である、半導体装置。
［付記４］
付記２記載の半導体装置において、
前記第１導電型不純物は、Ｓｉであり、前記第２導電型不純物は、Ｍｇである、半導体装置。
［付記５］
付記１記載の半導体装置において、
前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記第４窒化物半導体層の前記第１電極側の端部と対応する位置に配置されている、半導体装置。
［付記６］
付記１記載の半導体装置において、
前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記第４窒化物半導体層の前記第１電極側の端部から前記第４窒化物半導体層の幅の距離だけ離れた領域の内部に配置されている、半導体装置。
［付記７］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に配置されたゲート電極と、
前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
電位固定電極と前記第１窒化物半導体層との間を接続する接続部と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層は、
第１導電型不純物と第２導電型不純物とを有し、
前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度より高く、
前記第１窒化物半導体層のうち、前記第１電極側は、第１導電型半導体領域であり、前記第２電極側は、前記第１導電型と逆導電型である第２導電型半導体領域であり、
前記接続部は、前記電位固定電極と前記第１導電型半導体領域とを接続する、半導体装置。
［付記８］
付記７記載の半導体装置において、
前記第１導電型半導体領域は、水素を含有し、
前記第１導電型半導体領域の水素濃度は、前記第２導電型半導体領域の水素濃度より高い、半導体装置。
［付記９］
付記７記載の半導体装置において、
前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度の２倍以上である、半導体装置。
［付記１０］
付記７記載の半導体装置において、
前記第１導電型不純物は、Ｓｉであり、前記第２導電型不純物は、Ｍｇである、半導体装置。
［付記１１］
付記７記載の半導体装置において、
前記第３窒化物半導体層と前記ゲート電極との接触部は、ショットキー接合部であり、
前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記ショットキー接合部の前記第１電極側の端部と対応する位置に配置されている、半導体装置。
［付記１２］
付記７記載の半導体装置において、
前記第３窒化物半導体層と前記ゲート電極との接触部は、ショットキー接合部であり、
前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記ショットキー接合部の前記第１電極側の端部から前記ショットキー接合部の幅の距離だけ離れた領域の内部に配置されている、半導体装置。
ＡＣ 活性領域
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
ＣＤ コドープ層
ＣＤｎ ｎ型半導体領域
ＣＤｐ ｐ型半導体領域
ＣＨ チャネル層
ＣＰ キャップ層
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＬＴ 溝
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬＣ カバー絶縁膜
ＩＬＨ 水素を含有する膜
ＩＳＯ 素子分離領域
ＪＬ ゲート接合層
Ｌｇ 幅（距離）
Ｍ マスク膜
ＭＳ メサ型の窒化物半導体
ＮＵＣ 核生成層
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲＯ 保護膜
Ｓ 基板
ＳＥ ソース電極
ＳＰ ソースパッド
Ｔ 溝
ＴＨ 貫通孔
ＵＣ チャネル下地層
ＶＩＡ 接続部
ＶＩＡＰ ビアパッド（電位固定電極）

Claims (21)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    電位固定電極と前記第１窒化物半導体層との間を接続する接続部と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
    前記第１窒化物半導体層は、
    第１導電型不純物と第２導電型不純物とを有し、
    前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度より高く、
    前記第１窒化物半導体層のうち、前記第１電極側は、第１導電型半導体領域であり、前記第２電極側は、前記第１導電型と逆導電型である第２導電型半導体領域であり、
    前記接続部は、前記電位固定電極と前記第１導電型半導体領域とを接続する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１導電型半導体領域は、水素を含有し、
    前記第１導電型半導体領域の水素濃度は、前記第２導電型半導体領域の水素濃度より高い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度の２倍以上である、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１導電型不純物は、Ｓｉであり、前記第２導電型不純物は、Ｍｇである、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記溝の前記第１電極側の端部と対応する位置に配置されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記溝の前記第１電極側の端部から前記溝の幅に対応する距離だけ離れた領域の内部に配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記基板は、第１領域と第２領域とを有し、
    前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
    前記第２領域は、前記第３窒化物半導体層および前記第２窒化物半導体層中に形成された素子分離領域であり、
    前記接続部は、前記素子分離領域を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１電極と電気的に接続されている第１端子部を有し、
    前記電位固定電極は、前記第１端子部と電気的に接続されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記接続部は、前記第３窒化物半導体層および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記接続部上には、前記第１電極が配置されている、半導体装置。
  11. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成されたメサ状の第４窒化物半導体層と、
    前記第４窒化物半導体層上にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    電位固定電極と前記第１窒化物半導体層との間を接続する接続部と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
    前記第１窒化物半導体層は、
    第１導電型不純物と第２導電型不純物とを有し、
    前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度より高く、
    前記第１窒化物半導体層のうち、前記第１電極側は、第１導電型半導体領域であり、前記第２電極側は、前記第１導電型と逆導電型である第２導電型半導体領域であり、
    前記接続部は、前記電位固定電極と前記第１導電型半導体領域とを接続する、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１導電型半導体領域は、水素を含有し、
    前記第１導電型半導体領域の水素濃度は、前記第２導電型半導体領域の水素濃度より高い、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記第１窒化物半導体層中の、前記第２導電型不純物の濃度は、前記第１導電型不純物の濃度の２倍以上である、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記第１導電型不純物は、Ｓｉであり、前記第２導電型不純物は、Ｍｇである、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記第４窒化物半導体層の前記第１電極側の端部と対応する位置に配置されている、半導体装置。
  16. 請求項１１記載の半導体装置において、
    前記第１導電型半導体領域と前記第２導電型半導体領域との境界部は、前記第４窒化物半導体層の前記第１電極側の端部から前記第４窒化物半導体層の幅に対応する距離だけ離れた領域の内部に配置されている、半導体装置。
  17. （ａ）基板の上方に、ｐ型不純物とｎ型不純物とを有する第１窒化物半導体層を形成する工程、
    （ｂ）前記第１窒化物半導体層の上方に第２窒化物半導体層を形成する工程、
    （ｃ）前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程、
    （ｄ）前記第２窒化物半導体層の上方にゲート電極を形成する工程、
    （ｅ）前記ゲート電極の一方の側に位置する第１領域の前記第１窒化物半導体層中に、水素を導入する工程、
    （ｆ）前記ゲート電極の前記第１領域の前記第３窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の他方の側に位置する第２領域の前記第３窒化物半導体層の上方に第２電極を形成し、前記第１窒化物半導体層と接続する接続部を形成する工程、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きい、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｅ）工程は、熱処理を施すことにより、前記第１領域上に形成された水素を含有する膜から前記第１領域に水素を拡散させる工程である、半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記第１領域に開口部を有する膜をマスクとして、水素をイオン注入する工程、
    （ｅ２）前記（ｅ１）工程の後、熱処理を施す工程、
    を有する、半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、
    前記第１窒化物半導体層中の、前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度より高い、半導体装置の製造方法。
  21. 請求項１７記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第１窒化物半導体層の前記第１領域はｎ型半導体領域となり、前記第１窒化物半導体層の前記第２領域には、前記水素は導入されず、前記第２領域はｐ型半導体領域である、半導体装置の製造方法。
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