JP2009141184A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】長方形のはんだ箔を複数個の半導体素子の数の分、作製するにあたって、無駄なはんだ箔の部分を極力低減し、はんだ箔の使用効率の向上を図る。
【解決手段】複数個の半導体素子１、２およびはんだ箔５１を用意する工程では、複数個の半導体素子１、２のすべてについて、裏面電極１ｂ、２ｂの平面形状が１辺の長さを一定の寸法Ａとする長方形であるものを用意するとともに、個々の半導体素子１、２に対応するはんだ箔５１のすべてについて、１辺が一定の寸法Ａである平面長方形のものを用意し、個々の半導体素子１、２の裏面電極１ｂ、２ｂにおいて一定の寸法Ａを有する辺が、はんだ箔５１における一定の寸法Ａを有する辺に一致する状態で、複数個の半導体素子１、２を、はんだ箔５１を介して第１の放熱板３に搭載する。
【選択図】図３

Description

本発明は、基板に複数個の半導体素子をはんだ接続してなる半導体装置の製造方法に関し、特に、はんだ箔を用いたはんだ付け方法に関する。

従来より、この種の半導体装置は、配線基板やリードフレームなどの基板上に、平面長方形をなす電極を有する複数個の半導体素子を、はんだ箔を介して搭載し、当該はんだ箔をリフローさせて、それぞれの半導体素子の電極と基板とをはんだ接続することにより製造される（たとえば、特許文献１〜３参照）。
特開２００５−２０５４１８号公報 特開２００５−１３６０１８号公報 特開２００５−１１６９６３号公報

ところで、半導体素子として、たとえばパワー素子が用いられた場合、このパワー素子の一般的な使われ方としては、消費電力の低減を目的としたスイッチングが挙げられる。この場合、基板上にはんだ接続する複数個の半導体素子としては、パワー素子と還流ダイオードとを使用し、大電流消費の負荷の制御を行う。

そして、この場合、パワー素子とダイオードの性能上、両素子の電極を同じ外形にすることはできないため、平面長方形の異なるサイズのはんだ箔を複数種類用意する必要がある。ここで、はんだ箔は、１枚１枚切って使用するため、異なるサイズが複数種あると、無駄な部分が多くなり、使用効率が低下する。

これに対して、単純には、半導体素子の電極サイズが異なっても、最小サイズの電極の外形に、はんだ箔を共通化すればよいと考えられる。しかし、近年では、濡れ性の小さいＰｂフリーはんだを使用しているため、各半導体素子の電極の接合形状すなわち電極の平面形状と同じはんだ箔を使用しなければならず、現実的ではない。

本発明は、上記問題に鑑みてなされたものであり、長方形のはんだ箔を複数個の半導体素子の数の分、作製するにあたって、無駄なはんだ箔の部分を極力低減し、はんだ箔の使用効率の向上を図ることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、複数個の半導体素子（１、２、１１、１２）およびはんだ箔（５１）を用意する工程では、複数個の半導体素子（１、２、１１、１２）のすべてについて、電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）の平面形状が１辺の長さを一定の寸法（Ａ、Ｂ）とする長方形であるものを用意するとともに、個々の半導体素子（１、２、１１、１２）に対応するはんだ箔（５１）のすべてについて、１辺が一定の寸法（Ａ、Ｂ）である平面長方形のものを用意し、複数個の半導体素子（１、２、１１、１２）の搭載工程では、個々の半導体素子（１、２、１１、１２）の電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）において一定の寸法（Ａ、Ｂ）を有する辺が、はんだ箔（５１）における一定の寸法（Ａ、Ｂ）を有する辺に一致する状態で、複数個の半導体素子（１、２、１１、１２）を、はんだ箔（５１）を介して基板（３、４）に搭載することを特徴とする。

それによれば、長方形のはんだ箔（５１）を、複数個の半導体素子（１、２、１１、１２）の数の分、作製するにあたって、全てのはんだ箔（５１）の１辺の寸法を同じ寸法（Ａ、Ｂ）にすることができ、無駄なはんだ箔の部分を極力低減できるため、はんだ箔の使用効率の向上が図れる。

また、請求項２に記載の発明では、同一サイズおよび同一形状の平面長方形をなすはんだ箔（５２）を複数個用意するとともに、この用意されるはんだ箔（５２）としては、それぞれの半導体素子（１、２）のすべてについて、当該半導体素子（１、２）の電極（１ｂ、２ｂ）を形成する長方形が、当該はんだ箔（５２）を複数個隙間なく格子状に敷き詰めることによって構成されるようなものとし、それぞれの半導体素子（１、２）の電極（１ｂ、２ｂ）を形成する長方形を構成するように、基板（３）に複数個のはんだ箔（５２）を格子状に隙間なく配置し、その後、はんだ箔（５２）にそれぞれの半導体素子（１、２）を搭載することを特徴とする。

それによれば、同じ平面長方形のはんだ箔（５２）を予め複数個用意しておけば、複数の半導体素子（１、２）に対して使用することができ、無駄なはんだ箔の部分を極力低減できるため、はんだ箔の使用効率の向上が図れる。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の概略平面構成を示す図であり、図２は、図１中のＡ−Ａ線に沿った概略断面図である。この半導体装置１００は、たとえば自動車などの車両に搭載され、車両用電子装置を駆動するための装置として適用されるものである。

図１、図２に示されるように、本半導体装置１００は、平面的に配置された２個の半導体素子１、２を備える。たとえば、第１の半導体素子１はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）１であり、第２の半導体素子２は、ＦＷＤ（フライホイールダイオード）２である。

そして、これら両半導体素子１、２の両面は、半導体素子１、２の電極および放熱部材として機能する一対の放熱板３、４にて挟まれている。これら放熱板３、４は、一般的なリードフレーム材料などよりなるもので、たとえば、銅合金にニッケルメッキを施した板材により構成されている。

ここで、一対の放熱板３、４は、互いの内面３ａ、４ａにて対向するように配置されているが、図２において、一対の放熱板３、４のうち下側に位置する放熱板３を、第１の放熱板３とし、上側に位置する放熱板４を、第２の放熱板４とする。また、各放熱板３、４において、内面３ａ、４ａとは反対側の面である外面３ｂ、４ｂは放熱面として構成されている。

そして、両半導体素子１、２は、これら両放熱板３、４の内面の間に挟まれており、両半導体素子１、２の一面と第１の放熱板３の内面３ａとの間は、はんだ５によって電気的・熱的に接続されている。また、両半導体素子１、２の他面と第２の放熱板４との間には、ブロック体６が介在している。

このブロック体６は、電気導電性、熱伝導性に優れた矩形ブロック状のもので、通常銅からなるが、モリブデンなどを用いてもよい。そして、各半導体素子１、２とブロック体６との間、および、ブロック体６と第２の放熱板４の内面との間は、それぞれ、はんだ５によって電気的・熱的に接続されている。

ここで、上記の各部を接続するはんだ５は、一般的な半導体装置の分野にて採用されるはんだ材料とすることができるが、ここでは、すず−銅合金系はんだなどの鉛フリーはんだを採用する。

そして、図１、図２に示されるように、本実施形態の半導体装置１００においては、一対の放熱板３、４およびこれに挟み込まれた半導体素子１、２、ブロック体６が、モールド樹脂７にて封止されている。このモールド樹脂７はエポキシ樹脂などの通常のモールド材料よりなり、成形金型を用いた樹脂成形によって作製されたものである。

また、図１に示されるように、一対の放熱板３、４のそれぞれにおいて外面３ｂ、４ｂが、モールド樹脂７から露出している。これにより、本半導体装置１００は、第１および第２の半導体素子１、２の両面のそれぞれにて、第１の放熱板３、第２の放熱板４を介した放熱が行われる両面放熱型の構成となっている。

また、一対の放熱板３、４は、はんだ５やブロック体６を介して、両半導体素子１、２の各面の図示しない電極に電気的に接続されている。たとえば、第１の放熱板３、第２の放熱板４は、それぞれ、第１の半導体素子１としてのＩＧＢＴ１のコレクタ側の電極および第２の半導体素子２としてのＦＷＤ２のカソード側の電極、ＩＧＢＴのエミッタ側の電極およびＦＷＤのアノード側の電極となるものである。

そして、図示しない端子が、第１の放熱板３および第２の放熱板４のそれぞれと一体に形成されており、各放熱板３、４はこの端子を介して外部と電気的に接続できるようになっている。

また、図示しないが、モールド樹脂７の内部にてＩＧＢＴ１の周囲には、放熱板３、４とは別体のリードフレームからなる制御端子が設けられている。この制御端子は、ＩＧＢＴ１のゲート端子や各種の検査用端子などとして構成されるものであり、モールド樹脂７内において、図示しないボンディングワイヤを介して、ＩＧＢＴ１と電気的に接続されている。

このような構成において、第２の放熱板４と半導体素子１、２との間に介在するブロック体６は、このＩＧＢＴ１と上記制御端子とのワイヤボンディングを行うにあたって、上記ワイヤの高さを維持するために、ＩＧＢＴ１のワイヤボンディング面と第２の放熱板４との間の高さを確保している。

次に、上記半導体装置１００の製造方法について、図３を参照して述べる。図３は、本製造方法における半導体素子１、２のはんだ接続工程を示す図であり、（ａ）は半導体素子１、２の表面およびはんだ箔５１を示す概略平面図、（ｂ）は半導体素子１、２の裏面を示す概略平面図である。

このはんだ接続工程では、第１の放熱板３の上に、２個の半導体素子１、２をはんだ５を介して搭載し、はんだ接続する。各半導体素子１、２は平面サイズの異なる長方形板状のものである。図３（ａ）に示されるように、各半導体素子１、２は、それぞれの表面に表面電極１ａ、２ａを有する。

この表面電極１ａ、２ａは、はんだ５を介して上記ブロック体６に接続されるもので、たとえばアルミなどよりなる。ここでは、これら表面電極１ａ、２ａは、各半導体素子１、２の表面の中央寄りに位置する平面長方形のものであり、当該表面において表面電極１ａ、２ａの周辺部は、電気絶縁性の保護膜が設けられている。

また、図３（ｂ）に示されるように、各半導体素子１、２の裏面には、当該裏面の全体に渡って裏面電極１ｂ、２ｂが設けられている。つまり、各裏面電極１ｂ、２ｂは、それぞれの半導体素子１、２の平面形状と同じ長方形をなしており、第１の半導体素子１の裏面電極１ｂと第２の半導体素子２の裏面電極２ｂとは、互いにサイズの異なる長方形となっている。

これら裏面電極１ｂ、２ｂは、はんだ５を介して、基板としての第１の放熱板３に接続されるもので、たとえばアルミよりなる。また、裏面電極１ｂ、２ｂは、アルミの表面にＴｉ／Ｎｉ／Ａｕの膜が形成されたものでもよい。

そして、図３（ａ）に示される帯状のはんだシート５０は、この裏面電極１ｂ、２ｂの接続に用いられるはんだ箔５１を作るためのものである。本実施形態では、この帯状のはんだシート５０から、図３（ａ）中に便宜上ハッチングを施してあるはんだ箔５１を切り取り、切り取られたはんだ箔５１を使用する。このはんだ箔５１が、裏面電極１ｂ、２ｂと第１の放熱板３とを接続するはんだ５となる。

ここで、本実施形態では、用意される半導体素子１、２においては、図３に示されるように、両半導体素子１、２ともに裏面電極１ｂ、２ｂの平面形状が１辺の長さを一定の寸法Ａとする長方形である。つまり、２個の半導体素子１、２の裏面電極１ｂ、２ｂは、互いのサイズは異なるが、図３中の上下方向に延びる辺については、同じ寸法Ａの長さである。

そして、帯状のはんだシート５０は、幅（図３中の上下方向の幅）が上記一定の寸法Ａの帯状のものである。そして、図３（ａ）に示されるように、上記一定の寸法Ａである裏面電極の辺とは直交する方向における各半導体素子１、２の寸法にて、帯状のはんだシート５０を当該シートの幅方向と直交する方向にて分断する。

このシート５０の分断によって、図３（ａ）中のハッチングで示されるはんだ箔５１が作製される。これにより、個々の半導体素子１、２の裏面電極１ｂ、２ｂに対応するはんだ箔５１のすべてについて、１辺が一定の寸法Ａである平面長方形のものが用意される。つまり、個々の裏面電極１ｂ、２ｂと各々に対応するはんだ箔５１とでは、その平面形状が互いに略合同な長方形となる。

なお、図３（ａ）では、半導体素子１、２と対応づけるため、２個のはんだ箔５１との間に余白を設けて示しているが、実際には、２個のはんだ箔５１同士は、帯状のはんだシート５０において詰めて配置され、この詰めた状態で分断される。それにより、無駄な部分を無くすようにする。

こうして、２個の半導体素子１、２および個々の半導体素子１、２に対応したはんだ箔５１を用意した後、半導体素子１、２の搭載工程を行う。この搭載工程では、基板としての第１の放熱板３すなわち第１の放熱板３の内面３ａと、各半導体素子１、２の裏面電極１ｂ、３ｂとを、はんだ箔５１を介して対向させた状態で、第１の放熱板３上に２個の半導体素子１、２を搭載する。

このとき、個々の半導体素子１、２の裏面電極１ｂ、２ｂにおいて一定の寸法Ａを有する辺を、当該個々の半導体素子１、２に対応するはんだ箔５１における一定の寸法Ａを有する辺に一致させた状態で、各半導体素子１、２をはんだ箔５１を介して第１の放熱板３の上に搭載する。

その後は、上記図１や図２に示されるように、ブロック体６、第２の放熱板４を、はんだ５を介して積層する。そして、第１の放熱板３、各半導体素子１、２、ブロック体６、第２の放熱板４の各間に介在するはんだ箔５１をリフローさせる。

それによって、個々の半導体素子１、２の裏面電極１ｂ、２ｂと第１の放熱板３とが接続されるとともに、ブロック体６、第２の放熱板４もはんだ接続される。次に、このものをモールド樹脂７により封止する。この樹脂封止は、一般的なトランスファーモールド法に用いられる成形金型を用いて行われる。

そして、この樹脂封止工程の終了後、必要に応じて、両放熱板３、４の外面３ｂ、４ｂに付着した樹脂のバリを除去する工程などを行うことにより、本実施形態の半導体装置１００ができあがる。

ところで、本実施形態の製造方法によれば、長方形のはんだ箔５１を、複数個の半導体素子１、２の数の分、作製するにあたって、全てのはんだ箔５１の１辺の寸法を同じ寸法Ａにすることができる。そのため、一定の寸法Ａの幅である帯状のはんだシート５０から、すべての半導体素子１、２に対するはんだ箔５１を作製することができ、無駄なはんだ箔の部分が極力低減され、はんだ箔の使用効率の向上が図れる。

（第２実施形態）
図４は、本発明の第２実施形態に係る半導体装置の製造方法における半導体素子１、２のはんだ接続工程を示す図であり、半導体素子１、２の表面、表面電極用のはんだ箔５１、および裏面電極用のはんだ箔５１を示す概略平面図である。

本実施形態にて製造される半導体装置は、上記第１実施形態と同様のものであるが、本実施形態では、第１の放熱板３だけでなく、ブロック体６を含む第２の放熱板４も、基板として構成されている。そして、半導体素子１、２の裏面電極だけでなく、半導体素子１、２の表面電極１ａ、２ａとブロック体６とのはんだ接続についても、上記第１実施形態と同様のはんだ接続方法を適用したものである。

図４では、半導体素子１、２の裏面電極は示されていないが、当該裏面電極の構成は上記図３のものと同様である。そして、本実施形態のはんだ接続工程においても、半導体素子１、２の裏面電極と第１の放熱板３とのはんだ箔５１を介した接続方法は、上記第１実施形態と同様である。

さらに、本実施形態では、用意される半導体素子１、２においては、両半導体素子１、２ともに表面電極１ａ、２ａの平面形状が１辺の長さを一定の寸法Ｂとする長方形である。つまり、２個の半導体素子１、２の表面電極１ａ、２ａは、互いのサイズは異なるが、図４中の上下方向に延びる辺については、同じ寸法Ｂの長さである。

また、図４中の下側に位置する帯状のはんだシート５０’は、表面電極１ａ、２ａの接続に用いられるはんだ箔５１を作るためのものである。このはんだシート５０’は、幅（図４中の上下方向の幅）が上記一定の寸法Ｂの帯状のものである。

そして、この表面電極用のはんだシート５０’については、図４に示されるように、上記一定の寸法Ｂである表面電極の辺とは直交する方向における各半導体素子１、２の寸法にて、当該シート５０’をその幅方向と直交する方向にて分断する。

この表面電極用のシート５０’の分断によって、図４中のハッチングで示される表面電極用のはんだ箔５１が作製される。これにより、個々の半導体素子１、２の表面電極１ａ、２ａに対応するはんだ箔５１のすべてについて、１辺が一定の寸法Ｂである平面長方形のものが用意される。つまり、個々の表面電極１ａ、２ａと各々に対応するはんだ箔５１とでは、その平面形状が互いに略合同な長方形となる。

なお、上記図３と同様に、図４においても、半導体素子１、２と対応づけるため、各はんだシート５０、５０’において隣り合うはんだ箔５１の間に余白を設けて示しているが、実際には、隣り合うはんだ箔５１同士は詰めて配置された状態で分断される。

こうして、２個の半導体素子１、２および個々の半導体素子１、２の表面電極１ａ、２ａ、裏面電極１ｂ、２ｂに対応したはんだ箔５１を用意した後、半導体素子１、２を、裏面電極用のはんだ箔５１を介して、第１の放熱板３の上に搭載する。この搭載工程は、上記第１実施形態と同様である。

次に、上記図１や図２に示されるように、各半導体素子１、２の上に、表面電極用のはんだ箔５１を介して、ブロック体６、はんだ５、第２の放熱板４を積層する。なお、ブロック体６と第２の放熱板４との間のはんだ５については、たとえば上記図３に示されるいずれかのはんだ箔５１を用いればよい。

このとき、個々の半導体素子１、２の表面電極１ａ、２ａにおいて一定の寸法Ｂを有する辺を、当該個々の半導体素子１、２に対応するはんだ箔５１における一定の寸法Ｂを有する辺に一致させた状態で、ブロック体６をはんだ箔５１を介して各半導体素子１、２の上に搭載する。

その後、第１の放熱板３、各半導体素子１、２、ブロック体６、第２の放熱板４の各間に介在するはんだ箔５１をリフローさせる。それにより、個々の半導体素子１、２の裏面電極１ｂ、２ｂと第１の放熱板３との間、表面電極１ａ、２ａとブロック体６との間、ブロック体６と第２の放熱板４との間が、はんだ接続される。

その後は、上記第１実施形態と同様に、モールド樹脂７による封止や、樹脂のバリの除去などを行うことにより、本実施形態の半導体装置ができあがる。

本実施形態の製造方法によれば、長方形のはんだ箔５１を、複数個の半導体素子１、２の数の分、作製するにあたって、すべての裏面電極用のはんだ箔５１の１辺の寸法を同じ寸法Ａにし、すべての表面電極用のはんだ箔５１の１辺の寸法を同じ寸法Ｂにすることができる。

そのため、一定の寸法Ａ、Ｂの幅である帯状のはんだシート５０、５０’から、すべての半導体素子１、２に対するはんだ箔５１を作製することができ、無駄なはんだ箔の部分が極力低減され、はんだ箔の使用効率の向上が図れる。

（第３実施形態）
図５は、本発明の第３実施形態に係る半導体装置の製造方法における半導体素子１、２、１１、１２のはんだ接続工程を示す図であり、当該半導体素子１、２、１１、１２の表面、表面電極用のはんだ箔５１、および裏面電極用のはんだ箔５１を示す概略平面図である。

本実施形態の製造方法では、４個の半導体素子１、２、１１、１２を搭載するものであり、上記第１実施形態に示した半導体装置において、一対の放熱板３、４の間の半導体素子およびブロック体によるはんだ付けの構成が、４個分になったものに相当する。

ここでも、４個の半導体素子１、２、１１、１２のすべてについて、電極の平面形状が１辺の長さを一定の寸法Ａとする長方形であるものを用意する。本実施形態では、第１の半導体素子１については長方形状の表面電極１ａの１辺、第２の半導体素子２については裏面電極２ｂの１辺、第３の半導体素子１１については裏面電極１１ｂの１辺、第４の半導体素子１２については表面電極１２ａの１辺が、それぞれ一定の寸法Ａとなっている。

このように、一定の寸法Ａの辺を有する電極は、各半導体素子１、２、１１、１２において裏面電極のみ、あるいは表面電極のみである必要はなく、裏面電極と表面電極とが混在していてもよい。

そして、本実施形態によっても、一定の寸法Ａの幅を有する帯状のはんだシート５０を切断することにより、個々の前記半導体素子１、２、１１、１２に対応するはんだ箔５１のすべてについて、１辺が一定の寸法Ａである平面長方形のものを用意する。

その後は、これら半導体素子１、２、１１、１２およびはんだ箔５１を用いて、上記各実施形態と同様の要領ではんだ接続を行う。そして、樹脂封止などを行うことにより、本実施形態の半導体装置ができあがる。

本実施形態の製造方法によっても、長方形のはんだ箔５１を、複数個の半導体素子１、２、１１、１２の数の分、作製するにあたって、無駄なはんだ箔の部分が極力低減され、はんだ箔の使用効率の向上が図れる。

（第４実施形態）
図６は、本発明の第４実施形態に係る半導体装置の製造方法における半導体素子１、２のはんだ接続工程を示す概略平面図であり、（ａ）は複数個のはんだ箔５２が連なる帯状のはんだシート５０、（ｂ）は第１の半導体素子１の裏面電極１ｂの形状となるように敷き詰められたはんだ箔５２、（ｃ）は第２の半導体素子２の裏面電極２ｂの形状となるように敷き詰められたはんだ箔５２を示す。

本実施形態の製造方法は、上記第１実施形態にて述べた製造方法において、上記図１、図２に示した半導体装置における基板としての第１の放熱板３の上に半導体素子１、２をはんだ接続する方法を変更したものであり、その他の部分は同様である。

図６に示されるように、２個の半導体素子１、２では、平面長方形をなす裏面電極１ｂ、２ｂの平面サイズが相違する。ここにおいて、本実施形態では、同一サイズおよび同一形状の平面長方形をなすはんだ箔５２を、複数個用意する。この複数個のはんだ箔５２は、図６（ａ）に示されるように、帯状のはんだシート５０を切断することによって容易に作成される。

ここで、図６（ｂ）、（ｃ）に示されるように、２個の半導体素子１、２の両方について、それぞれの半導体素子１、２の裏面電極１ｂ、２ｂを形成する長方形は、はんだ箔５２を複数個隙間なく格子状に敷き詰めることによって構成される。つまり、このように集合体となることで各裏面電極１ｂ、２ｂの長方形を構成するように、同一サイズおよび同一形状の平面長方形をなすはんだ箔５２を、複数個用意する。

そして、本実施形態では、図６に示されるように、上記した第１の放熱板３の上にて、それぞれの半導体素子１、２の裏面電極１ｂ、２ｂを形成する長方形の形となるように、複数個のはんだ箔５２を格子状に隙間なく配置する。

限定するものではないが、ここでは、はんだ箔５２を６×６個格子状に敷き詰めることで、第１の半導体素子１の裏面電極１ｂの長方形が構成され、はんだ箔５２を３×６個敷き詰めることによって、第２の半導体素子２の裏面電極２ｂの長方形が構成される。つまり、はんだ箔５２をｍ×ｎ個（ｍ、ｎは自然数）、格子状に敷き詰めることで、上記各長方形が構成されればよい。

その後、それぞれ長方形の集合体となったはんだ箔５２の上に、それぞれの半導体素子１、２を搭載する。その後は、上記第１実施形態と同様に製造を進めることにより、本実施形態においても、上記図１、図２に示したものと同様の半導体装置が製造される。

本実施形態の製造方法によれば、同じ平面長方形のはんだ箔５２を予め複数個用意しておけば、複数の半導体素子１、２に対して使用することができ、無駄なはんだ箔の部分を極力低減できるため、はんだ箔の使用効率の向上が図れる。

また、上記例では、第１の放熱板３の上に半導体素子１、２をはんだ接続する例を述べたが、本実施形態のはんだ接続方法は、ブロック体６と半導体素子１、２との間のはんだ接続にも適用できることはもちろんである。

（他の実施形態）
なお、上記各実施形態において述べられている長方形とは、当然正方形も含むものである。また、基板とは、上記した放熱板３、４以外にも、一般のリードフレーム、あるいは配線基板などでもよい。

また、基板に搭載される半導体素子は、２個以上の複数個であればよい。また、一対の放熱板３、４に挟まれる半導体素子としては、上記したＩＧＢＴやＦＷＤでなくてもよい。

また、上述したように、ブロック体６は、第１の半導体素子１と第２の放熱板４との間に介在し、これら両部材１、４との間の高さを確保する役割を有するものであるが、可能であるならば、上記実施形態において、ブロック体６は存在しないものであってもよい。この場合、第２の放熱板４に直接、半導体素子１、２をはんだ接続する構成となり、第２の放熱板４単独が、基板として構成されることになる。

本発明の第１実施形態に係る半導体装置の概略平面図である。 図１中のＡ−Ａ概略断面図である。 第１実施形態に係る半導体装置の製造方法における半導体素子のはんだ接続工程を示す図である。 本発明の第２実施形態に係る半導体装置の製造方法における半導体素子のはんだ接続工程を示す図である。 本発明の第３実施形態に係る半導体装置の製造方法における半導体素子のはんだ接続工程を示す図である。 本発明の第４実施形態に係る半導体装置の製造方法における半導体素子のはんだ接続工程を示す図である。

符号の説明

１ 第１の半導体素子
１ａ 第１の半導体素子の表面電極
１ｂ 第１の半導体素子の裏面電極
２ 第２の半導体素子
２ａ 第２の半導体素子の表面電極
２ｂ 第２の半導体素子の裏面電極
１１ 第３の半導体素子
１１ｂ 第３の半導体素子の裏面電極
１２ 第４の半導体素子
１２ａ 第４の半導体素子の表面電極
５１、５２ はんだ箔
Ａ、Ｂ 一定の寸法

Claims (2)

1. 複数個の半導体素子（１、２、１１、１２）および個々の前記半導体素子（１、２、１１、１２）に対応したはんだ箔（５１）を用意し、
   基板（３、４）と前記複数個の半導体素子（１、２、１１、１２）の電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）とを、前記はんだ箔（５１）を介して対向させた状態で、前記基板（３、４）に前記複数個の半導体素子（１、２、１１、１２）を搭載し、
   続いて、前記はんだ箔（５１）をリフローさせることにより、個々の前記半導体素子（１、２、１１、１２）の前記電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）と前記基板（３、４）とを、はんだ接続するようにした半導体装置の製造方法において、
   前記複数個の半導体素子（１、２、１１、１２）および前記はんだ箔（５１）を用意する工程では、前記複数個の半導体素子（１、２、１１、１２）のすべてについて、前記電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）の平面形状が１辺の長さを一定の寸法（Ａ、Ｂ）とする長方形であるものを用意するとともに、
   個々の前記半導体素子（１、２、１１、１２）に対応する前記はんだ箔（５１）のすべてについて、１辺が前記一定の寸法（Ａ、Ｂ）である平面長方形のものを用意し、
   前記複数個の半導体素子（１、２、１１、１２）の搭載工程では、個々の前記半導体素子（１、２、１１、１２）の前記電極（１ａ、２ａ、１２ａ、１ｂ、２ｂ、１１ｂ）において前記一定の寸法（Ａ、Ｂ）を有する辺が、前記はんだ箔（５１）における前記一定の寸法（Ａ、Ｂ）を有する辺に一致する状態で、前記複数個の半導体素子（１、２、１１、１２）を、前記はんだ箔（５１）を介して前記基板（３、４）に搭載することを特徴とする半導体装置の製造方法。
2. 基板（３）に、平面長方形の電極（１ｂ、２ｂ）を有する複数個の半導体素子（１、２）を、はんだ箔（５２）を介して搭載し、前記はんだ箔（５２）をリフローさせてはんだ接続するようにした半導体装置の製造方法において、
   同一サイズおよび同一形状の平面長方形をなす前記はんだ箔（５２）を複数個用意するとともに、この用意されるはんだ箔（５２）としては、それぞれの前記半導体素子（１、２）のすべてについて、当該半導体素子（１、２）の前記電極（１ｂ、２ｂ）を形成する長方形が、当該はんだ箔（５２）を複数個隙間なく格子状に敷き詰めることによって構成されるようなものとし、
   それぞれの前記半導体素子（１、２）の前記電極（１ｂ、２ｂ）を形成する長方形を構成するように、前記基板（３）に複数個の前記はんだ箔（５２）を格子状に隙間なく配置し、
   その後、前記はんだ箔（５２）にそれぞれの前記半導体素子（１、２）を搭載することを特徴とする半導体装置の製造方法。

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