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KR20160086181A - 인쇄회로기판, 패키지 및 그 제조방법 - Google Patents

인쇄회로기판, 패키지 및 그 제조방법 Download PDF

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KR20160086181A
KR20160086181A KR1020150003598A KR20150003598A KR20160086181A KR 20160086181 A KR20160086181 A KR 20160086181A KR 1020150003598 A KR1020150003598 A KR 1020150003598A KR 20150003598 A KR20150003598 A KR 20150003598A KR 20160086181 A KR20160086181 A KR 20160086181A
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insulating layer
vias
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printed circuit
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목지수
고영관
고경환
백용호
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삼성전기주식회사
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Abstract

본 발명은 인쇄회로기판, 패키지 및 그 제조방법에 관한 것이다.
보다 구체적으로, 본 발명의 실시 예에 따른 인쇄회로기판은 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판, 코어기판의 비실장부에 형성된 절연층, 절연층 상에 형성된 동박 적층판 및 절연층 및 동박 적층판을 관통하는 제1 관통 비아를 포함하며, 제1 관통 비아는 코어기판 내에 형성된 제2 관통 비아와 연결되도록 형성된다.

Description

인쇄회로기판, 패키지 및 그 제조방법 {PRINTED CIRCUIT BOARD, PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판, 패키지 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 기술분야의 전자기기들의 다양한 기능성이 요구됨에 따라 상기 기기들이 경박단소화되고 있다. 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있다. 최근에는 다양한 방식으로 기판 내에 전자부품이 내장되는 기술이 개발되고 있는 실정이다. 일반적으로 전자부품이 내장된 기판은 통상적으로 상기 기판의 절연층에 캐비티를 형성하고, 상기 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다.
특허문헌 1: 미국 등록특허 제7886433호
본 발명의 일 측면은 휨(warpage)의 발생을 최소화한 인쇄회로기판, 패키지 및 그 제조방법에 관한 것이다.
본 발명의 다른 측면은 관통 비아의 자유도를 높인 인쇄회로기판, 패키지 및 그 제조방법에 관한 것이다.
본 발명의 제1 실시 예에 따른 인쇄회로기판은, 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판, 상기 코어기판의 비실장부에 형성된 절연층, 상기 절연층 상에 형성된 동박 적층판 및 상기 절연층 및 동박 적층판을 관통하는 제1 관통 비아를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결된다.
본 발명의 제2 실시 예에 따른 인쇄회로기판은, 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판, 상기 코어기판의 비실장부에 형성된 절연층, 상기 절연층 상에 형성된 동박 적층판 및 상기 동박 적층판을 관통하는 제1 관통 비아를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결된다.
본 발명의 제1 실시 예에 따른 패키지는, 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판, 상기 코어기판의 비실장부에 형성된 절연층, 상기 절연층 상에 형성된 동박 적층판, 상기 절연층 및 동박 적층판을 관통하는 제1 관통 비아를 포함하는 인쇄회로기판 및 상기 인쇄회로기판의 소자 실장부에 실장된 제1 소자를 포함한다.
본 발명의 제2 실시 예에 따른 패키지는, 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판, 상기 코어기판의 비실장부에 형성된 절연층, 상기 절연층 상에 형성된 동박 적층판, 상기 동박 적층판을 관통하는 제1 관통 비아를 포함하는 인쇄회로기판 및 상기 인쇄회로기판의 소자 실장부에 실장된 제1 소자를 포함한다.
본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조방법은:
제1 면에 소자 실장부와 비실장부를 포함하는 코어기판을 준비하는 단계;
상기 코어기판의 비실장부에 내부 홀이 형성된 절연층을 적층하는 단계;
상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계; 및
상기 홀에 제1 관통 비아를 형성하는 단계;를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결된다.
본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조방법은:
상기 코어기판을 준비하는 단계 이후에,
상기 코어기판의 비실장부에 절연층을 적층하는 단계;
상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계; 및
상기 홀에 제1 관통 비아를 형성하는 단계;를 더 포함한다.
본 발명의 제1 실시 예에 따른 패키지의 제조방법은:
제1 면에 소자 실장부와 비실장부를 포함하는 코어기판을 준비하는 단계;
상기 코어기판의 비실장부에 내부 홀이 형성된 절연층을 적층하는 단계;
상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계;
상기 홀에 제1 관통 비아를 형성하는 단계; 및
상기 소자 실장부에 형성된 실장 패드와 전기적으로 연결하는 제1 소자를 배치하는 단계;를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결된다.
본 발명의 제2 실시 예에 따른 패키지의 제조방법은:
상기 코어기판을 준비하는 단계 이후에,
상기 코어기판의 비실장부에 절연층을 적층하는 단계;
상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계;
상기 홀에 제1 관통 비아를 형성하는 단계; 및
상기 소자 실장부에 형성된 실장 패드와 전기적으로 연결하는 제1 소자를 배치하는 단계;를 더 포함한다.
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 단면도;
도 2는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 단면도;
도 3 및 4는 본 발명의 제1 실시 예에 따른 패키지의 단면도;
도 5 및 6은 본 발명의 제2 실시 예에 따른 패키지의 단면도;
도 7은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조방법을 개략적으로 나타낸 순서도;
도 8은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조방법을 개략적으로 나타낸 순서도;
도 9는 본 발명의 제1 실시 예에 따른 패키지의 제조방법을 개략적으로 나타낸 순서도;
도 10은 본 발명의 제2 실시 예에 따른 패키지의 제조방법을 개략적으로 나타낸 순서도;
도 11 내지 28은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도;
도 29 내지 46은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도; 및
도 47 내지 49는 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제1 관통 비아의 변형된 예를 나타낸 단면도; 및
도 50 내지 52는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제1 관통 비아의 변형된 예를 나타낸 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참고번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "제1 면", "제2 면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
인쇄회로기판
제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 단면도이다.
도 1을 참조하면, 상기 인쇄회로기판(1000)은 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(10), 상기 코어기판(10)의 비실장부(B)에 형성된 절연층(30), 상기 절연층(30) 상에 형성된 동박 적층판(50) 및 상기 절연층(30) 및 동박 적층판(50)을 관통하는 제1 관통 비아(71)를 포함한다. 그리고, 상기 제1 관통 비아(71)는 상기 코어기판(10) 내에 형성된 제2 관통 비아(73)와 연결된다.
상기 코어기판(10)은 제1 코어 절연층(111)을 중심으로 양면에 각각 순차적으로 제1 회로패턴(131), 제2 코어 절연층(112), 제2 회로패턴(132)을 포함하는 구조로 형성되어 있다. 상기 코어기판(10)은 도 1에서 예시적으로 4층의 회로층을 갖는 기판으로 도시되어 있으나, 특별히 이러한 구조로 한정되는 것은 아니다.
상기 인쇄회로기판(1000)의 소자 실장부(A)에는 소자 수용을 위해 캐비티(5)가 형성된다. 또한, 상기 소자 실장부(A)에는 외부로 노출되어 형성된 실장 패드(178)를 더 포함한다. 상기 실장 패드(178)는 전자 소자와 같은 외부 부품이 실장되어 전기적으로 연결 가능한 회로패턴이다.
상기 코어기판(10)의 소자 비실장부(B)에 형성된 절연층(30)은 흐름성이 없는 프리프레그(No Flow Prepreg)로 형성될 수 있다. 상기 코어기판(10)의 소자 비실장부(B)에 형성된 절연층(30) 상에는 동박 적층판(50)이 형성된다. 이를 통해 상기 절연층(30)이 코어기판(10)과 동박 적층판(50) 사이에 개재되어 본딩 시트(Bonding Sheet)의 역할을 하게 되고, 최종제품 구동 측면에서 휨(Warpage)의 발생을 최소화할 수 있다.
상기 코어기판(10)의 소자 비실장부(B)에 형성된 절연층(30) 및 동박 적층판(50)은 각각 적층시 타발되거나 드릴 공정에 의해 내부에 홀이 형성된 채로 적층된다. 상기 내부 홀에는 상기 절연층(30) 및 동박 적층판(50)을 관통하는 제1 관통 비아(71)가 형성된다.
상기 제1 관통 비아(71)는 내벽에는 도금처리에 의해 도금층(140)이 형성되고, 외부로 노출된 회로패턴에 금속 포스트(150)가 형성되며, 내부는 플러그 잉크(Plug Ink, 160)로 충진되어 있다.
상기 금속 포스트(150)는 외부로 노출된 회로패턴 표면에 형성된다. 상기 금속 포스트(150)는 인쇄회로기판(1000)의 형성 과정에서, 소자 비실장부(B)에 형성된 프리프레그의 수지가 흘러 내려서 회로패턴의 오픈 불량을 야기할 수 있는 문제점을 방지하기 위해 형성된 것이다.
상기 제1 관통 비아(71)의 내부는 플러그 잉크(160)로 플러깅(Plugging)되어 충진된다. 상기 제1 관통 비아(71)의 내부를 플러그 잉크(160)로 충진하는 이유는 상기 내벽에 형성된 도금층(140)의 산화를 방지하기 위해 나머지 빈 공간을 절연성 재료인 플러그 잉크(160)로 충진하는 것이다.
상기 제1 관통 비아(71)는 상기 코어기판(10) 내에 형성된 제2 관통 비아(73)와 연결된다. 즉, 코어기판(10)의 내부에 형성된 제2 관통 비아(73)와 코어기판(10) 외부에 형성된 제1 관통 비아(71)를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결한다. 이는 인쇄회로기판(1000)의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스와 관통 비아 설계에 대한 낮은 자유도를 개선할 수 있다.
상기 코어기판(10)의 제2 면에는 외부로 노출되어 형성된 실장 패드(178)를 더 포함한다. 상기 제2 면에 형성된 실장 패드(178)는 제1 면의 소자 실장부(A)에 형성된 실장 패드(178)와 같이, 전자 소자와 같은 외부 부품이 실장되어 전기적으로 연결 가능한 회로패턴이다.
상기 인쇄회로기판(1000)은 제1 및 제2 면에 외부로 노출된 실장 패드(178)의 표면에 형성된 금속보호층(189)을 더 포함한다. 상기 금속보호층(189)은 UBM(Under Bump Metallurgy)이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(189)은 상기 실장 패드(178)를 포함하여 외부로 노출된 회로패턴 모두를 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 한다.
상기 인쇄회로기판(1000)의 제1 면의 소자 실장부(A)에는 실장 패턴(178) 및 금속보호층(189)이 형성되고 나머지 영역에 내부 솔더 레지스트층(6)이 형성된다. 또한, 상기 제1 면의 소자 비실장부(B) 및 제 2면에는 각각 제1 솔더 레지스트층(7) 및 제2 솔더 레지스트층(8)이 형성되며, 상기 솔더 레지스트층(7, 8)은 실장 패턴(178)을 포함하는 회로패턴을 보호하면서도 외부로 노출시킨다.
제2 실시 예
도 2는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 단면도이다.
도 2를 참조하면, 상기 인쇄회로기판(2000)은 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(20), 상기 코어기판(20)의 소자 비실장부(B)에 형성된 절연층(40), 상기 절연층(40) 상에 형성된 동박 적층판(60) 및 상기 동박 적층판(60)을 관통하는 제1 관통 비아(72)를 포함한다. 그리고, 상기 제1 관통 비아(72)는 상기 코어기판(20) 내에 형성된 제2 관통 비아(74)와 연결된다.
상기 코어기판(20)은 제1 코어 절연층(211)을 중심으로 양면에 각각 순차적으로 제1 회로패턴(231), 제2 코어 절연층(212), 제2 회로패턴(232)을 포함하는 구조로 형성되어 있다. 상기 코어기판(20)은 도 2에서 예시적으로 4층의 회로층을 갖는 기판으로 도시되어 있으나, 특별히 이러한 구조로 한정되는 것은 아니다.
상기 인쇄회로기판의 소자 실장부(A)에는 소자 수용을 위해 캐비티(5)가 형성된다. 또한, 상기 소자 실장부(A)에는 외부로 노출되어 형성된 실장 패드(278)를 더 포함한다. 상기 실장 패드(278)는 전자 소자와 같은 외부 부품이 실장되어 전기적으로 연결 가능한 회로패턴이다.
상기 코어기판(20)의 소자 비실장부(B)에 형성된 절연층(40)은 흐름성이 없는 프리프레그로 형성될 수 있다. 상기 코어기판(20)의 소자 비실장부(B)에 형성된 절연층(40) 상에는 동박 적층판(60)이 형성된다. 이를 통해 상기 절연층(40)이 코어기판(20)과 동박 적층판(60) 사이에 개재되어 본딩 시트의 역할을 하게 되고, 최종제품 구동 측면에서 휨의 발생을 최소화할 수 있다.
상기 코어기판(20)의 소자 비실장부(B)에 형성된 동박 적층판(60)은 적층시 드릴 공정에 의해 내부에 홀이 형성된 채로 적층된다. 상기 내부 홀에는 제1 관통 비아(72)가 형성된다.
상기 제1 관통 비아(72)는 내벽에는 도금처리에 의해 도금층(140)이 형성되고, 내부는 플러그 잉크(160)로 충진된다. 상기 제1 관통 비아(72)의 내부를 플러그 잉크(160)로 충진하는 이유는 상기 내벽에 형성된 도금층(140)의 산화를 방지하기 위해 나머지 빈 공간을 절연성 재료인 플러그 잉크(160)로 충진하는 것이다.
상기 제1 관통 비아(72)는 상기 코어기판(20) 내에 형성된 제2 관통 비아(74)와 연결된다. 즉, 코어기판(20)의 내부에 형성된 제2 관통 비아(74)와 코어기판(20) 외부에 형성된 제1 관통 비아(72)를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결한다. 이는 인쇄회로기판의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스와 관통 비아 설계에 대한 낮은 자유도를 개선할 수 있다.
따라서, 상기 제1 관통 비아(72)와 제2 관통 비아(74)를 연결하기 위해서, 상기 소자 비실장부(B)에 형성된 절연층(40)에는 비아(77)가 형성된다. 상기 비아(77)를 통해, 제1 관통 비아(72)와 제2 관통 비아(74)를 연결할 수 있는 것이다.
상기 코어기판(20)의 제2 면에는 외부로 노출되어 형성된 실장 패드(278)를 더 포함한다. 상기 제2 면에 형성된 실장 패드(278)는 제1 면의 소자 실장부(A)에 형성된 실장 패드(278)와 같이, 전자 소자와 같은 외부 부품이 실장되어 전기적으로 연결 가능한 회로패턴이다.
상기 인쇄회로기판(2000)은 제1 및 제2 면에 외부로 노출된 실장 패드(278)의 표면에 형성된 금속보호층(289)을 더 포함한다. 상기 금속보호층(289)은 UBM이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(289)은 상기 실장 패드(278)를 포함하여 외부로 노출된 회로패턴 모두를 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 한다.
상기 인쇄회로기판(2000)의 제1 면의 소자 실장부(A)에는 실장 패턴(278) 및 금속보호층(289)이 형성되고 나머지 영역에는 내부 솔더 레지스트층(6)이 형성된다. 또한, 상기 제1 면의 소자 비실장부(B) 및 제 2면에는 각각 제1 솔더 레지스트층(7) 및 제2 솔더 레지스트층(8)이 형성되며, 상기 솔더 레지스트층(7, 8)은 실장 패턴(178)을 포함하는 회로패턴을 보호하면서도 외부로 노출시킨다.
본 발명의 제1 및 제2 실시 예에 따른 인쇄회로기판(1000, 2000)을 통해, 기존의 기판에서 휨(warpage)이 발생하던 것을 절연층(30, 40)이 본딩 시트(bonding sheet)의 역할을 하며, 상기 절연층(30, 40) 상에 동박 적층판(50, 60)을 합지 공법으로 적층시켜, 최종제품 구동 측면에서 휨의 발생을 최소화할 수 있다.
또한, 코어기판(10, 20)의 내부에 형성된 제2 관통 비아(73, 74)와 코어기판(10, 20) 외부에 형성된 제1 관통 비아(71, 72)를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결함으로써 인쇄회로기판의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스를 최소화하고, 관통 비아 설계에 대한 자유도를 높일 수 있다.
패키지
제1 실시 예
도 3 및 4는 본 발명의 제1 실시 예에 따른 패키지의 단면도이다.
도 3을 참조하면, 상기 패키지(1100)는 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(10), 상기 코어기판(10)의 비실장부(B)에 형성된 절연층(30), 상기 절연층(30) 상에 형성된 동박 적층판(50), 상기 절연층(30) 및 동박 적층판(50)을 관통하는 제1 관통 비아(71)를 포함하는 인쇄회로기판(1000) 및 상기 인쇄회로기판(1000)의 소자 실장부(A)에 실장된 제1 소자(300)를 포함한다.
상기 패키지(1100)는 상술한 본 발명의 제1 실시 예에 따른 인쇄회로기판(1000)에서, 제 1면의 소자 실장부(A)에 제1 소자(300)가 실장된 것을 말하며, 이와 관련된 구성 요소에 대한 설명은 상술한 내용과 같으므로 생략하기로 한다.
상기 제1 소자(300)는 소자 실장부(A)에 실장되며, 솔더볼을 통한 플립칩(Flip Chip) 본딩으로 실장 패드(178)와 전기적으로 연결된다.
도 4를 참조하면, 상기 패키지(1100)는 상기 인쇄회로기판(1000)의 제2 면에 형성된 실장 패드(178)와 전기적으로 연결되도록 실장된 제2 소자(400)를 더 포함한다.
제2 실시 예
도 5 및 6은 본 발명의 제2 실시 예에 따른 패키지의 단면도이다.
도 5를 참조하면, 상기 패키지(2200)는 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(20), 상기 코어기판(20)의 비실장부(B)에 형성된 절연층(40), 상기 절연층(40) 상에 형성된 동박 적층판(60), 상기 동박 적층판(60)을 관통하는 제1 관통 비아(72)를 포함하는 인쇄회로기판(2000) 및 상기 인쇄회로기판(2000)의 소자 실장부(A)에 실장된 제1 소자(300)를 포함한다.
상기 패키지(2200)는 상술한 본 발명의 제2 실시 예에 따른 인쇄회로기판(2000)에서, 제 1면의 소자 실장부(A)에 제1 소자(300)가 실장된 것을 말하며, 이와 관련된 구성 요소에 대한 설명은 상술한 내용과 같으므로 생략하기로 한다.
상기 제1 소자(300)는 소자 실장부(A)에 실장되며, 솔더볼을 통한 플립칩(Flip Chip) 본딩으로 실장 패드(278)와 전기적으로 연결된다.
도 6을 참조하면, 상기 패키지(2200)는 상기 인쇄회로기판(2000)의 제2 면에 형성된 실장 패드(278)와 전기적으로 연결되도록 실장된 제2 소자(400)를 더 포함한다.
본 발명의 제1 및 제2 실시 예에 따른 패키지(1100, 2200)를 통해, 기존의 패키지에서 휨이 발생하던 것을 최소화할 수 있으며, 코어기판(10, 20)의 내부에 형성된 제2 관통 비아(73, 74)와 코어기판(10, 20) 외부에 형성된 제1 관통 비아(71, 72)를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결함으로써 패키지의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스를 최소화하고, 관통 비아 설계에 대한 자유도를 높일 수 있다.
인쇄회로기판의 제조방법
제1 실시 예
도 7은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조방법을 개략적으로 나타낸 순서도이다.
도 7을 참조하면, 상기 인쇄회로기판의 제조방법은 제1 면에 소자 실장부와 비실장부(B)를 포함하는 코어기판을 준비하는 단계, 상기 코어기판의 비실장부(B)에 내부 홀이 형성된 절연층을 적층하는 단계, 상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계 및 상기 홀에 제1 관통 비아를 형성하는 단계를 포함한다. 그리고, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결된다.
도 11 내지 28은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
도 11 내지 15를 참조하면, 제1 코어 절연층(111)의 양면에 제1 코어 금속층(121)을 형성하고, 패터닝 및 비아 가공 공정을 통해 제1 회로패턴(131)을 형성한다.
그 다음, 상기 제1 회로패턴(131) 상에 제2 코어 절연층(112)을 형성하고, 상기 제2 코어 절연층(112) 상에 제2 코어 금속층(122)을 형성하여 코어기판(10)을 형성한다.
그 다음, 상기 코어기판(10)의 제1 면에 형성된 제2 코어 금속층(122)을 패터닝 하여 실장 패드(178)를 포함하는 제2 회로패턴(132)과 제2 관통 비아(73)를 형성한다.
도 16 내지 18을 참조하면, 상기 코어기판(10)의 제1 면에 형성된 제2 회로패턴(132) 상에 금속 포스트(150)를 형성하고, 복수의 실장 패드(178) 사이의 빈 공간에 내부 솔더 레지스트층(6)을 형성한다.
그 다음, 상기 내부 솔더 레지스트층(6) 및 실장 패드(178)의 표면을 감싸도록 드라이 필름 레지스트층(9)을 형성한다. 상기 드라이 필름 레지스트층(9)은 상기 내부 솔더 레지스트층(6) 및 실장 패드(178)를 외부로부터 보호하기 위한 일종의 보호층의 개념으로 형성된다.
예를 들어, 상기 드라이 필름 레지스트층(9)은 에칭 공정 과정에서, 상기 에칭액이 실장 패드(178)에 닿는 것을 방지하기 때문에, 상기 실장 패드(178)가 외부로부터 손상되는 것을 방지할 수 있다.
이를 통해, 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(10)을 준비한다.
도 19를 참조하면, 상기 코어기판(10)의 소자 비실장부(B)(A)에 내부 홀이 형성된 절연층(30) 및 동박 적층판(50)을 순차적으로 적층한다. 여기서, 상기 절연층(30) 내부에 홀을 형성하는 것은 타발 공정에 의해 수행될 수 있고, 상기 동박 적층판(50) 내부에 홀을 형성하는 것은 드릴 공정에 의해 수행될 수 있으며, 특별히 상기 공법으로 한정되는 것은 아니다.
도 20을 참조하면, 상기 내부 홀이 형성된 절연층(30) 및 동박 적층판(50)을 순차적으로 적층하면, 코어기판(10) 제1 면의 소자 비실장부(B)에는 홀(3)이 형성되고, 소자 실장부(A)에는 소자 수용을 위한 캐비티(5)가 형성된다.
여기서, 상기 홀(3)을 통해 상기 금속 포스트(150)가 외부로 노출된다. 상기 금속 포스트(150)는 소자 비실장부(B)에 형성된 절연층(30)의 수지가 흘러 내려서 회로패턴의 오픈 불량을 야기할 수 있는 문제점을 방지하기 위해 형성된 것이다.
상기 코어기판(10)의 소자 비실장부(B)에 형성된 절연층(30)은 흐름성이 없는 프리프레그(No Flow Prepreg)로 형성될 수 있다.
도 21 및 22를 참조하면, 상기 코어기판(10)의 소자 실장부(A)에 형성된 드라이 필름 레지스트층(9) 상에 스퍼터층(88)을 형성하고, 상기 홀(3)의 내벽에 도금 처리를 하여 도금층(140)을 형성한다. 상기 스퍼터층(88) 및 도금층(140)은 당업계에서 통상적으로 사용하는 구리(Cu)를 적용할 수 있으며, 특별히 이에 한정되는 것은 아니다.
도 23 내지 25를 참조하면, 상기 홀의 내부에는 플러깅 공정을 통해 플러그 잉크(160)를 충진하고 연마 공정(Grinding)을 수행한다.
그 다음, 상기 소자 비실장부(B)의 표면에 캡 플레이팅(Cap Plating)을 수행하여 제1 관통 비아(71)를 형성한다.
그 다음, 상기 코어기판(10)의 제1 및 제2 면의 외표면을 텐팅(Tenting) 공정을 통해 제2 면에도 외부로 노출되어 형성된 실장 패드(178)를 포함하는 회로패턴을 형성한다. 또한, 상기 소자 실장부(A) 표면에 형성된 스퍼터층(88)은 텐팅 공정을 통해 제거된다.
도 26 및 27을 참조하면, 상기 코어기판(10)의 소자 비실장부(B) 및 제 2면에는 각각 제1 솔더 레지스트층(7) 및 제2 솔더 레지스트층(8)을 형성한다. 상기 솔더 레지스트층(7, 8)은 실장 패턴(178)을 포함하는 회로패턴을 보호하면서도 외부로 노출시킨다.
그 다음, 상기 소자 실장부(A)에 형성된 드라이 필름 레지스트층(9)을 제거한다.
도 28을 참조하면, 상기 코어기판(10)의 제1 및 제2 면에 외부로 노출된 실장 패드(178)를 포함한 회로패턴의 표면에는 금속보호층(189)을 형성하여 최종적으로 본 발명의 제1 실시 예에 따른 인쇄회로기판(1000)을 제조한다.
상기 금속보호층(189)은 UBM이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(189)은 상기 실장 패드(178)를 포함하여 외부로 노출된 회로패턴 모두를 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 한다.
제2 실시 예
도 8은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조방법을 개략적으로 나타낸 순서도다.
도 8을 참조하면, 상기 인쇄회로기판(2000)의 제조방법은 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(20)을 준비하는 단계, 상기 코어기판(20)의 비실장부(B)에 절연층(40)을 적층하는 단계, 상기 절연층(40) 상에 내부 홀이 형성된 동박 적층판(60)을 적층하는 단계 및 상기 홀에 제1 관통 비아(72)를 형성하는 단계를 포함한다. 그리고, 상기 제1 관통 비아(72)는 상기 절연층(40)에 형성된 비아(77)를 통해 상기 코어기판(20) 내에 형성된 제2 관통 비아(74)와 연결된다.
도 29 내지 46은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
도 29 내지 33을 참조하면, 제1 코어 절연층(211)의 양면에 제1 코어 금속층(221)을 형성하고, 패터닝 및 비아 가공 공정을 통해 제1 회로패턴(231)을 형성한다.
그 다음, 상기 제1 회로패턴(231) 상에 제2 코어 절연층(212)을 형성하고, 상기 제2 코어 절연층(212) 상에 제2 코어 금속층(222)을 형성하여 코어기판(20)을 형성한다.
그 다음, 상기 코어기판(20)의 제1 면에 형성된 제2 코어 금속층(222)을 패터닝 하여 실장 패드(278)를 포함하는 제2 회로패턴(232)과 제2 관통 비아(74)를 형성한다.
도 34 및 35를 참조하면, 상기 코어기판(20)의 제1 면에 형성된 복수의 실장 패드(278) 사이의 빈 공간에 내부 솔더 레지스트층(6)을 형성한다.
그 다음, 상기 내부 솔더 레지스트층(6) 및 실장 패드(278)의 표면을 감싸도록 드라이 필름 레지스트층(9)을 형성한다. 상기 드라이 필름 레지스트층(9)은 상기 내부 솔더 레지스트층(6) 및 실장 패드(278)를 외부로부터 보호하기 위한 일종의 보호층의 개념으로 형성된다.
예를 들어, 상기 드라이 필름 레지스트층(9)은 에칭 공정 과정에서, 상기 에칭액이 실장 패드(278)에 닿는 것을 방지하기 때문에, 상기 실장 패드(278)가 외부로부터 손상되는 것을 방지할 수 있다.
이를 통해, 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(20)을 준비한다.
도 36을 참조하면, 상기 코어기판(20)의 소자 비실장부(B)에 절연층(40) 및 내부 홀이 형성된 동박 적층판(60)을 순차적으로 적층한다. 여기서, 상기 동박 적층판(60) 내부에 홀을 형성하는 것은 드릴 공정에 의해 수행될 수 있으며, 특별히 상기 공법으로 한정되는 것은 아니다.
도 37을 참조하면, 상기 절연층(40) 및 내부 홀이 형성된 동박 적층판(60)을 순차적으로 적층하면, 코어기판(20) 제1 면의 소자 비실장부(B)에는 홀(3)이 형성되고, 소자 실장부(A)에는 소자 수용을 위한 캐비티(5)가 형성된다.
상기 코어기판(20)의 소자 비실장부(B)에 형성된 절연층(40)은 흐름성이 없는 프리프레그로 형성될 수 있다.
도 38 내지 40을 참조하면, 상기 코어기판(20)의 소자 실장부(A)에 형성된 드라이 필름 레지스트층(9) 상에 스퍼터층(88)을 형성하고, 소자 비실장부(B)에 외부로 노출된 절연층에 비아 홀을 가공한다.
그 다음, 상기 홀(3)의 내벽과 절연층 내에 형성된 비아 홀에 도금 처리를 하여 비아(77) 및 도금층(140)을 형성한다. 상기 스퍼터층(88), 비아(77) 및 도금층(140)은 당업계에서 통상적으로 사용하는 구리(Cu)를 적용할 수 있으며, 특별히 한정되는 것은 아니다.
도 41 내지 43을 참조하면, 상기 홀(3)의 내부에는 플러깅 공정을 통해 플러그 잉크(160)를 충진하고 연마 공정(Grinding)을 수행한다.
그 다음, 상기 소자 비실장부(B)의 표면에 캡 플레이팅 공정을 수행하여 제1 관통 비아(72)를 형성한다.
그 다음, 상기 코어기판(20)의 제1 및 제2 면의 외표면에 텐팅(Tenting) 공정을 하여 제2 면에도 외부로 노출되어 형성된 실장 패드(278)를 포함하는 회로패턴을 형성한다. 또한, 상기 소자 실장부(A) 표면에 형성된 스퍼터층(88)은 텐팅 공정을 통해 제거된다.
상기 공정을 통해서, 제1 관통 비아(72)는 상기 절연층(40) 내부에 형성된 비아(77)를 통해 코어기판(20) 내에 형성된 제2 관통 비아(74)와 연결된다.
도 44 및 45를 참조하면, 상기 코어기판(20)의 소자 비실장부(B) 및 제 2면에는 각각 제1 솔더 레지스트층(7) 및 제2 솔더 레지스트층(8)을 형성한다. 상기 솔더 레지스트층(7, 8)은 실장 패턴(278)을 포함하는 회로패턴을 보호하면서도 외부로 노출시킨다.
그 다음, 상기 소자 실장부(A)에 형성된 드라이 필름 레지스트층(9)을 제거한다.
도 46을 참조하면, 상기 코어기판(20)의 제1 및 제2 면에 외부로 노출된 실장 패드(278)를 포함한 회로패턴의 표면에는 금속보호층(289)을 형성하여 최종적으로 본 발명의 제2 실시 예에 따른 인쇄회로기판(2000)을 제조한다.
상기 금속보호층(289)은 UBM이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(289)은 상기 실장 패드(278)를 포함하여 외부로 노출된 회로패턴 모두를 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 한다.
도 47 내지 49는 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제1 관통 비아의 변형된 예를 나타낸 단면도이다.
도 47을 참조하면, 본 발명의 제1 실시 예에 따른 인쇄회로기판(1000)에 있어서, 제1 관통 비아(71)의 내부를 플러그 잉크(160)로 충진한 영역의 비율을 낮추고, 나머지 영역에 도금을 한다. 이는, 플러그 잉크(160)를 충진시 보이드(Void) 발생에 대한 문제점을 해결하기 위함이다.
도 48 및 49를 참조하면, 본 발명의 제1 실시 예에 따른 인쇄회로기판(1000)에 있어서, 제1 관통 비아(71)의 내부에 플러그 잉크(160)를 충진하지 않고, 상기 내부 영역의 일부를 도 47과 같이 도금으로 채우고, 나머지 영역에 솔더 페이스트(95)를 충진한다. 그 다음, 리플로우(Reflow) 및 디플럭스(Deflux)단계를 거쳐서 최종적으로 솔더볼(96)을 형성시켜 별도의 접착용 볼을 형성시키지 않고서도 메인보드에 직접적으로 접착시킬 수가 있다.
도 50 내지 52는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제1 관통 비아의 변형된 예를 나타낸 단면도이다.
도 50 내지 52에 대한 내용은 도 47 내지 49에서 상술한 내용과 동일하므로 설명은 생략하기로 한다.
본 발명의 제1 및 제2 실시 예에 따른 인쇄회로기판(1000, 2000)을 통해, 기존의 기판에서 휨(warpage)이 발생하던 것을 절연층(30, 40)이 본딩 시트(bonding sheet)의 역할을 하며, 상기 절연층(30, 40) 상에 동박 적층판(50, 60)을 합지 공법으로 적층시켜, 최종제품 구동 측면에서 휨의 발생을 최소화할 수 있다.
또한, 코어기판(10, 20)의 내부에 형성된 제2 관통 비아(73, 74)와 코어기판(10, 20) 외부에 형성된 제1 관통 비아(71, 72)를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결함으로써 인쇄회로기판의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스를 최소화하고, 관통 비아 설계에 대한 자유도를 높일 수 있다.
패키지의 제조방법
제1 실시 예
도 9는 본 발명의 제1 실시 예에 따른 패키지의 제조방법을 개략적으로 나타낸 순서도이다.
도 3, 4, 그리고 9를 참조하면 상기 패키지(1100)는 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(10)을 준비하는 단계, 상기 코어기판(10)의 비실장부(B)에 내부 홀이 형성된 절연층(30)을 적층하는 단계, 상기 절연층(30) 상에 내부 홀이 형성된 동박 적층판(50)을 적층하는 단계, 상기 홀에 제1 관통 비아(71)를 형성하는 단계 및 상기 소자 실장부(A)에 형성된 실장 패드(178)와 전기적으로 연결하는 제1 소자(300)를 배치하는 단계를 포함한다. 그리고, 상기 제1 관통 비아(71)는 상기 코어기판(10) 내에 형성된 제2 관통 비아(73)와 연결된다.
또한, 상기 패키지(1100)는 상기 코어기판(10)의 제2 면에 형성된 실장 패드(178)와 전기적으로 연결되도록 실장된 제2 소자(400)를 더 포함한다.
상기 패키지가 제조되는 과정은 앞서 상술한 제1 실시 예에 따른 인쇄회로기판(1000)의 제조방법과 동일하므로 생략하기로 한다.
제2 실시 예
도 10은 본 발명의 제2 실시 예에 따른 패키지의 제조방법을 개략적으로 나타낸 순서도이다.
도 5, 6, 그리고 10을 참조하면, 상기 패키지(2200)는 제1 면에 소자 실장부(A)와 비실장부(B)를 포함하는 코어기판(20)을 준비하는 단계, 상기 코어기판(20)의 비실장부(B)에 절연층(40)을 적층하는 단계, 상기 절연층(40) 상에 내부 홀이 형성된 동박 적층판(60)을 적층하는 단계, 상기 홀에 제1 관통 비아(72)를 형성하는 단계 및 상기 소자 실장부(A)에 형성된 실장 패드(278)와 전기적으로 연결하는 제1 소자(300)를 배치하는 단계를 더 포함한다.
그리고, 상기 제1 관통 비아(72)는 상기 절연층(40) 내부에 형성된 비아(77)를 통해 상기 코어기판(20) 내에 형성된 제2 관통 비아(74)와 연결된다.
또한, 상기 패키지(2200)는 상기 코어기판(20)의 제2 면에 형성된 실장 패드(278)와 전기적으로 연결되도록 실장된 제2 소자(400)를 더 포함한다.
상기 패키지(2200)가 제조되는 과정도 앞서 상술한 제2 실시 예에 따른 인쇄회로기판(2000)의 제조방법과 동일하므로 생략하기로 한다.
본 발명의 제1 및 제2 실시 예에 따른 패키지(1100, 2200)를 통해, 기존의 패키지에서 휨이 발생하던 것을 최소화할 수 있으며, 코어기판의 내부에 형성된 제2 관통 비아와 코어기판 외부에 형성된 제1 관통 비아를 개별적으로 형성하고 이를 마이크로 비아 또는 회로패턴을 통해 연결함으로써 패키지의 제1 면과 제2 면을 한번에 관통하는 비아를 형성할 때 발생할 수 있는 스트레스를 최소화하고, 관통 비아 설계에 대한 자유도를 높일 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
소자 실장부: A
소자 비실장부: B
홀: 3
캐비티: 5
내부 솔더 레지스트(SR)층: 6
제1 솔더 레지스트(SR)층: 7
제2 솔더 레지스트(SR)층: 8
드라이 필름 레지스트(DFR)층: 9
코어기판: 10, 20
절연층: 30, 40
동박 적층판: 50, 60
제1 관통 비아: 71, 72
제2 관통 비아: 73, 74
비아: 77
스퍼터층: 88
솔더 페이스트: 95
솔더볼: 96
제1 코어 절연층: 111, 211
제2 코어 절연층: 112, 212
제1 코어 금속층: 121, 221
제2 코어 금속층: 122, 222
제1 회로패턴: 131, 231
제2 회로패턴: 132, 232
도금층: 140
금속 포스트: 150
플러그 잉크: 160
실장 패드: 178, 278
금속보호층: 189, 289
제1 소자: 300
제2 소자: 400
인쇄회로기판: 1000, 2000
패키지: 1100, 2200

Claims (30)

  1. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판;
    상기 코어기판의 비실장부에 형성된 절연층;
    상기 절연층 상에 형성된 동박 적층판; 및
    상기 절연층 및 동박 적층판을 관통하는 제1 관통 비아;
    를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 소자 실장부에는 소자 수용을 위한 캐비티가 형성된 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 제1 관통 비아는 내벽에 도금층이 형성되고, 외부로 노출된 회로패턴에 금속 포스트가 형성되며, 내부는 플러그 잉크로 충진된 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 소자 실장부에는 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 코어기판의 제2 면에 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판.
  6. 청구항 4 또는 5에 있어서,
    상기 제1 및 제2 면에 외부로 노출된 실장 패드의 표면에 형성된 금속보호층을 더 포함하는 인쇄회로기판.
  7. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판;
    상기 코어기판의 비실장부에 형성된 절연층;
    상기 절연층 상에 형성된 동박 적층판; 및
    상기 동박 적층판을 관통하는 제1 관통 비아;
    를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 인쇄회로기판.
  8. 청구항 7에 있어서,
    상기 제1 관통 비아 및 제2 관통 비아를 연결시키기 위해 상기 절연층에 형성된 비아를 더 포함하는 인쇄회로기판.
  9. 청구항 7에 있어서,
    상기 소자 실장부에는 소자 수용을 위한 캐비티가 형성된 인쇄회로기판.
  10. 청구항 7에 있어서,
    상기 제1 관통 비아는 내벽에 도금층이 형성되고, 내부는 플러그 잉크로 충진된 인쇄회로기판.
  11. 청구항 7에 있어서,
    상기 소자 실장부에는 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판.
  12. 청구항 7에 있어서,
    상기 코어기판의 제2 면에 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판.
  13. 청구항 11 또는 12에 있어서,
    상기 제1 및 제2 면에 외부로 노출된 실장 패드의 표면에 형성된 금속보호층을 더 포함하는 인쇄회로기판.
  14. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판;
    상기 코어기판의 비실장부에 형성된 절연층;
    상기 절연층 상에 형성된 동박 적층판;
    상기 절연층 및 동박 적층판을 관통하는 제1 관통 비아를 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판의 소자 실장부에 실장된 제1 소자를 포함하는 패키지.
  15. 청구항 14에 있어서,
    상기 인쇄회로기판의 제2 면에 형성된 실장 패드와 전기적으로 연결되도록 실장된 제2 소자를 더 포함하는 패키지.
  16. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판;
    상기 코어기판의 비실장부에 형성된 절연층;
    상기 절연층 상에 형성된 동박 적층판;
    상기 동박 적층판을 관통하는 제1 관통 비아를 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판의 소자 실장부에 실장된 제1 소자를 포함하는 패키지.
  17. 청구항 16에 있어서,
    상기 인쇄회로기판의 제2 면에 형성된 실장 패드와 전기적으로 연결되도록 실장된 제2 소자를 더 포함하는 패키지.
  18. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판을 준비하는 단계;
    상기 코어기판의 비실장부에 내부 홀이 형성된 절연층을 적층하는 단계;
    상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계; 및
    상기 홀에 제1 관통 비아를 형성하는 단계;
    를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 인쇄회로기판의 제조방법.
  19. 청구항 18에 있어서,
    상기 소자 실장부에는 소자 수용을 위한 캐비티가 형성된 인쇄회로기판의 제조방법.
  20. 청구항 18에 있어서,
    상기 제1 관통 비아는 내벽에 도금층이 형성되고, 외부로 노출된 회로패턴에 금속 포스트가 형성되며, 내부는 플러그 잉크로 충진된 인쇄회로기판의 제조방법.
  21. 청구항 18에 있어서,
    상기 소자 실장부에는 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판의 제조방법.
  22. 청구항 18에 있어서,
    상기 코어기판의 제2 면에 외부로 노출되어 형성된 실장 패드를 더 포함하는 인쇄회로기판의 제조방법.
  23. 청구항 21 또는 22에 있어서,
    상기 제1 및 제2 면에 외부로 노출된 실장 패드의 표면에 형성된 금속보호층을 더 포함하는 인쇄회로기판의 제조방법.
  24. 청구항 18에 있어서,
    상기 코어기판을 준비하는 단계 이후에,
    상기 코어기판의 비실장부에 절연층을 적층하는 단계;
    상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계; 및
    상기 홀에 제1 관통 비아를 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조방법
  25. 청구항 24에 있어서,
    상기 제1 관통 비아는 상기 절연층에 형성된 비아를 통해 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 인쇄회로기판의 제조방법.
  26. 제1 면에 소자 실장부와 비실장부를 포함하는 코어기판을 준비하는 단계;
    상기 코어기판의 비실장부에 내부 홀이 형성된 절연층을 적층하는 단계;
    상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계;
    상기 홀에 제1 관통 비아를 형성하는 단계; 및
    상기 소자 실장부에 형성된 실장 패드와 전기적으로 연결하는 제1 소자를 배치하는 단계;
    를 포함하며, 상기 제1 관통 비아는 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 패키지의 제조방법.
  27. 청구항 26에 있어서,
    상기 코어기판의 제2 면에 형성된 실장 패드와 전기적으로 연결되도록 실장된 제2 소자를 더 포함하는 패키지의 제조방법.
  28. 청구항 26에 있어서,
    상기 코어기판을 준비하는 단계 이후에,
    상기 코어기판의 비실장부에 절연층을 적층하는 단계;
    상기 절연층 상에 내부 홀이 형성된 동박 적층판을 적층하는 단계;
    상기 홀에 제1 관통 비아를 형성하는 단계; 및
    상기 소자 실장부에 형성된 실장 패드와 전기적으로 연결하는 제1 소자를 배치하는 단계;
    를 더 포함하는 패키지의 제조방법.
  29. 청구항 28에 있어서,
    상기 제1 관통 비아는 상기 절연층에 형성된 비아를 통해 상기 코어기판 내에 형성된 제2 관통 비아와 연결되는 패키지의 제조방법.
  30. 청구항 28에 있어서,
    상기 코어기판의 제2 면에 형성된 실장 패드와 전기적으로 연결되도록 실장된 제2 소자를 더 포함하는 패키지의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12144115B2 (en) 2021-09-30 2024-11-12 Samsung Electronics Co., Ltd. Electronic device including thermosetting bonding sheet

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6810617B2 (ja) * 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
KR20180095371A (ko) * 2017-02-17 2018-08-27 엘지전자 주식회사 이동 단말기 및 인쇄 회로 기판
CN109862695A (zh) * 2017-11-30 2019-06-07 宏启胜精密电子(秦皇岛)有限公司 内埋式电路板及其制作方法
CN111199922A (zh) 2018-11-20 2020-05-26 奥特斯科技(重庆)有限公司 部件承载件及其制造方法
US11721632B2 (en) * 2019-10-28 2023-08-08 Intel Corporation Hybrid core substrate architecture for high speed signaling and FLI/SLI reliability and its making
US11540396B2 (en) * 2020-08-28 2022-12-27 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
CN113808954A (zh) * 2021-08-10 2021-12-17 珠海越亚半导体股份有限公司 混合嵌埋封装结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080011106A (ko) * 2006-07-28 2008-01-31 다이니폰 인사츠 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
US7886433B2 (en) 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080011106A (ko) * 2006-07-28 2008-01-31 다이니폰 인사츠 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
US7886433B2 (en) 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12144115B2 (en) 2021-09-30 2024-11-12 Samsung Electronics Co., Ltd. Electronic device including thermosetting bonding sheet

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