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JP2007159087A - サンプルホールド回路およびマルチプライングd/aコンバータ - Google Patents

サンプルホールド回路およびマルチプライングd/aコンバータ Download PDF

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JP2007159087A JP2006203205A JP2006203205A JP2007159087A JP 2007159087 A JP2007159087 A JP 2007159087A JP 2006203205 A JP2006203205 A JP 2006203205A JP 2006203205 A JP2006203205 A JP 2006203205A JP 2007159087 A JP2007159087 A JP 2007159087A
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Abstract

【課題】ホールド動作時におけるオペアンプの同相入力電圧を所定値に保つ。
【解決手段】サンプリング動作時に電圧Va〜Vfのうち少なくとも1つを入力電圧Vinとし、ホールド動作時にVg〜Vjのうち少なくとも1つを入力電圧Vin+ΔVとする。サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とを等しく設定し(第1条件)、ホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とを等しく設定し(第2条件)、サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるように設定する(第3条件)。
【選択図】図1

Description

本発明は、入力電圧をホールドして差動出力するもので特にA/Dコンバータまたはその前置回路に好適なサンプルホールド回路およびそれを用いたマルチプライングD/Aコンバータに関する。
特許文献1および2に記載されているように、パイプライン型A/Dコンバータの各ステージは、サブADC、サブDAC、加算器およびオペアンプから構成されている。サブADCは、アナログ入力電圧を所謂1.5ビットでA/D変換し、サブDACは、そのA/D変換値に応じて+Vref/2、0、−Vref/2を出力する。加算器は、アナログ入力電圧とサブDACの出力電圧とを加算し、オペアンプは、その加算器の出力を所定利得例えば2倍に増幅して次段ステージに出力する。
また、特許文献3に記載されているように、巡回型A/Dコンバータは、アナログ入力電圧とフィードバック電圧の一方を選択するスイッチ、選択された電圧をサンプルホールドするサンプルホールド回路、ホールドされた電圧をデジタル信号に変換するサブADC、このサブADCの出力信号をアナログ電圧に変換するサブDAC、サンプルホールド回路の出力電圧からサブDACの出力電圧を減算する減算器、減算により得られた電圧を増幅する残留電圧増幅回路およびサブADCの出力信号を1ビットずつ重畳して加算するデジタル加算部から構成されている。
特開2005−39529号公報 特開2003−298418号公報 特許第3046005号公報
上述したように、パイプライン型A/Dコンバータ、巡回型A/Dコンバータの何れについても、加減算、増幅、ホールドの各機能を実行する回路が必要となる。この回路にはオペアンプが用いられる。この場合、オペアンプの同相入力電圧が変化すると、オペアンプの特性例えばゲインやスルーレートが変化し、さらにはA/DコンバータのA/D変換結果にも誤差が生じる。このため、ゲインやスルーレートが大きく且つ安定した状態となるように、オペアンプに最適な同相入力電圧を与えて動作させることが好ましい。
本発明は上記事情に鑑みてなされたもので、その目的は、ホールド動作時におけるオペアンプの同相入力電圧を所定値に保ち得るサンプルホールド回路およびそれを用いたマルチプライングD/Aコンバータを提供することにある。
請求項1に記載した手段によれば、オペアンプの反転入力端子と非反転入力端子に対をなして反転側キャパシタと非反転側キャパシタが複数接続されている。サンプリング動作時において、各キャパシタに所定の電荷が設定され、少なくとも1つのキャパシタに入力電圧が印加される。一方、ホールド動作時においては、少なくとも一対の反転側キャパシタと非反転側キャパシタがオペアンプの入出力間に接続され、少なくとも1つのキャパシタに入力電圧が印加される。
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しいので(第1条件)、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、サンプリング動作時の入力電圧の大小によらず、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
また、ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいので(第2条件)、ホールド動作時に入力電圧が変化しても、サンプリングした電圧を正確に保持し続ける。さらに、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるので(第3条件)、ホールド電圧にサンプリングした電圧が現れる。
請求項2に記載した手段によれば、反転入力電圧と非反転入力電圧のそれぞれについて上記第1条件ないし第3条件が成立する。さらに、サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが等しいので(第5条件)、請求項1に記載した手段と同様の作用および効果を持つ差動入力、差動出力のサンプルホールド回路が得られる。
請求項3に記載した手段によれば、請求項1に記載した手段と同様の回路構成を備え、上記第1条件を満たすので、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
また、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが異なるので(第4条件)、ホールド電圧にサンプリングした電圧が現れる。本手段では、ホールド電圧はホールド期間における入力電圧の変化分ΔVにより影響を受けるが、入力電圧の帯域が制限されており、さらに変化分ΔVの係数は小さく設定することが可能であるため、実用上問題のないホールド特性を実現可能となる。
請求項4に記載した手段によれば、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが異なるように設定され、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが異なるように設定されている。これは、上記第4条件と等価な条件となる。従って、請求項3に記載した手段と実質的に同様の作用および効果が得られる。
請求項5に記載した手段によれば、入力電圧のサンプリング動作時において、オペアンプをボルテージフォロアとして動作させることによりオペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスするので、これら反転入力端子と非反転入力端子へのバイアス電圧供給回路が不要となる。また、適当な条件を設定することにより、オペアンプのオフセット電圧の影響を排除することもできる。
請求項6に記載した手段によれば、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧が印加され、他の少なくとも1つのキャパシタに入力デジタル値に応じて設定されるDAC電圧が印加される。このように、従来構成ではホールド動作時にのみDAC電圧を印加していたのに対し、本手段ではサンプリング動作時にDAC電圧を印加する構成に特徴がある。
(第1の実施形態)
以下、図1に示すサンプルホールド回路の動作を表す一般式を導出し、その一般式に基づいて本実施形態のサンプルホールド回路を実現するために必要な条件を求める。
サンプリング動作時の入力電圧をVinとし、ホールド動作時の入力電圧をVin+ΔVとすると、本実施形態のサンプルホールド回路で実現したい特性は以下の通りである。電圧ΔVは、サンプリング動作からホールド動作に移行した時の入力電圧Vinに対するその後の変化分を表している。
(1A)シングルエンド入力、差動出力である。
(1B)サンプリング動作時に少なくとも1つのキャパシタに入力電圧Vinが印加され、ホールド動作時に少なくとも1つのキャパシタに入力電圧Vin+ΔVが印加されている。
(1C)サンプリングした入力電圧Vinを所定ゲイン倍に増幅してホールドする。ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における入力電圧Vin+ΔVに依存しない。
(1D)ホールド動作時におけるオペアンプOPの入力電圧Vx1(同相入力電圧)は、サンプリング動作時の入力電圧Vinに依存しない。
図1は、反転側と非反転側にそれぞれ3個のキャパシタを備え、そのうち1個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。オペアンプOPは、ホールド電圧を差動出力する構成を備えている。このオペアンプOPの反転入力端子には3個のキャパシタCs1、Cs2、Cf1(反転側キャパシタに相当)の各一端が接続されており、非反転入力端子にも同数(3個)のキャパシタCs3、Cs4、Cf2(非反転側キャパシタに相当)の各一端が接続されている。キャパシタCs1とCs3、キャパシタCs2とCs4、キャパシタCf1とCf2はそれぞれ対をなしており、相等しい容量値すなわちxC、yC、zC(x、y、zはそれぞれ1以上の整数、Cは単位容量値)を有している。また、オペアンプOPは、十分に大きいオープンループゲインを有しているものとする。
図1(a)は、サンプリング動作時の接続形態を示している。オペアンプOPはボルテージフォロアとしての接続形態とされ、オペアンプOPの非反転出力端子、反転出力端子から出力される電圧Vop、Vomはともにコモン電圧Vcm0となる。また、一般式を導くため、キャパシタCs1、Cs2、Cf1、Cs3、Cs4、Cf2には、それぞれ電荷設定のための電圧Va、Vb、Vc、Vd、Ve、Vfが入力されるものとする。電圧Va、Vb、Vc、Vd、Ve、Vfのうち少なくとも1つは入力電圧Vinであり、それ以外は一定の電圧である。
図1(b)はホールド動作時における接続形態を示している。この場合、少なくとも一対のキャパシタここではキャパシタCf1とCf2の他端がそれぞれオペアンプOPの非反転出力端子と反転出力端子に接続される。ただし、全てのキャパシタCs1、Cs2、Cf1、Cs3、Cs4、Cf2をフィードバックキャパシタとすることはできない。一般式を導くため、オペアンプOPの非反転出力端子、反転出力端子から出力される電圧Vop、VomをそれぞれVop1、Vom1とし、キャパシタCs1、Cs2、Cs3、Cs4には、それぞれ電圧Vg、Vh、Vi、Vjが入力されるものとする。電圧Vg、Vh、Vi、Vjのうち少なくとも1つは入力電圧Vin+ΔVであり、それ以外は一定の電圧である。
さて、上述した特性を持つ本実施形態のサンプルホールド回路を得るための要件は、以下の3つである。
[第1要件]
ホールド動作時におけるオペアンプOPの入力電圧Vx1の式に、入力電圧Vinの項が存在しないこと(ΔVが残ることは構わない)。
[第2要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にΔVの項が存在しないこと。
[第3要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にVinの項が残ること。
そこで、ホールド動作時の差動出力電圧Vop1−Vom1とオペアンプOPの入力電圧Vx1の一般式を求める。サンプリング動作時とホールド動作時とで、キャパシタCs1、Cs2、Cf1、Cs3、Cs4、Cf2の全電荷は保存される。このときの電荷保存の式は、反転側、非反転側についてそれぞれ(1)式、(2)式のようになる。(1)式、(2)式はそれぞれ(3)式、(4)式のように整理され、(3)式から(4)式を減算することにより(5)式が得られる。この(5)式を整理することにより、ホールド動作時における差動出力電圧Vop1−Vom1を表す一般式である(6)式が得られる。
Figure 2007159087
(3)式は(7)式のように整理される。また、出力電圧Vop1、Vom1のコモン電圧をVcm1とすると、出力電圧Vop1、Vom1とコモン電圧Vcm1とは(8)式に示す関係があり、この(8)式から(9)式が得られる。そこで、(7)式の右辺にあるVop1に(9)式さらに(6)式を代入することにより(10)式が得られる。この(10)式を(11)式、(12)式のように順次整理することにより、ホールド動作時におけるオペアンプOPの入力電圧Vx1の一般式である(13)式が得られる。
Figure 2007159087
[第1要件について]
(13)式により表されるホールド動作時におけるオペアンプOPの入力電圧Vx1は、電圧Va〜Vjに依存する第1項、コモン電圧Vcm0である第2項、およびキャパシタの容量比z/(x+y+z)とコモン電圧Vcm1との積である第3項からなる。第1項において、サンプリング動作時に入力される電圧Va、Vb、Vc、Vd、Ve、Vfは全て減算されており、ホールド動作時に入力される電圧Vg、Vh、Vi、Vjは全て加算されている。従って、第1要件を満たすためには、サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいことが必要となる(第1条件)。
[第2要件について]
(6)式により表されるホールド動作時における差動出力電圧Vop1−Vom1を表す一般式において、サンプリング動作時に反転側に入力される電圧Va、Vb、Vcとホールド動作時に非反転側に入力される電圧Vi、Vjは加算されており、サンプリング動作時に非反転側に入力される電圧Vd、Ve、Vfとホールド動作時に反転側に入力される電圧Vg、Vhは減算されている。従って、第2要件を満たすためには、ホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいことが必要となる(第2条件)。
[第3要件について]
(6)式から、サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なることが必要となる(第3条件)。
これらの条件の正当性を確認するため、以下の9ケースについて検証する。
(ケース1)
電圧Vcが入力電圧Vin、電圧Vg、Viが入力電圧Vin+ΔV、z=2xの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+y/x))ΔVの項が残る。
(ケース2)
電圧Vcが入力電圧Vin、電圧Vg、Vi、Vh、Vjが入力電圧Vin+ΔV、z=2x+2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
(ケース3)
電圧Vaが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)Vinの項が残る(ゲインx/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+z/y))ΔVの項が残る。
(ケース4)
電圧Va、Vbが入力電圧Vin、電圧Vg、Vjが入力電圧Vin+ΔV、x=yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)Vinの項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2+z/x))ΔVの項が残る。
(ケース5)
電圧Va、Vdが入力電圧Vin、電圧Vg、Viが入力電圧Vin+ΔVの場合、条件3を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式からVinの項が消えてしまう。従って、本ケースの設定は不適切となる。
(ケース6)
電圧Va、Vcが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(1+x/z)Vinの項が残る(ゲイン(1+x/z)倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
(ケース7)
電圧Vc、Vdが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(1−x/z)Vinの項が残る(ゲイン(1−x/z)倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
(ケース8)
電圧Va、Vc、Vdが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、2x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3−x/y))ΔVの項が残る。
(ケース9)
電圧Va、Vc、Vdが入力電圧Vin、電圧Vg、Vi、Vh、Vjが入力電圧Vin+ΔV、z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(1+2/(1+x/y)))ΔVの項が残る。
以上の各ケースから確認されたように、各要件1、2、3についてそれぞれ条件1、2、3を満たすことが必要となる。条件1、2、3を以下にまとめて示す。
[第1条件]
サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいこと。
[第2条件]
ホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいこと。
[第3条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なること。
また、
サンプリング動作時に入力電圧Vinを印加する反転側キャパシタの総容量値=αC
サンプリング動作時に入力電圧Vinを印加する非反転側キャパシタの総容量値=βC
ホールド動作時に入力電圧Vin+ΔVを印加する反転側キャパシタの総容量値=γC
ホールド動作時に入力電圧Vin+ΔVを印加する非反転側キャパシタの総容量値=ηC
とすれば、第1条件、第2条件、第3条件は、それぞれ以下の(14)式、(15)式、(16)式によっても表せる。
[第1条件]
α+β=γ+η …(14)
[第2条件]
γ=η …(15)
[第3条件]
α≠β …(16)
以上説明したように、本実施形態のサンプルホールド回路は、オペアンプOPの反転入力端子と非反転入力端子に対をなして反転側キャパシタCs1、Cs2、Cf1と非反転側キャパシタCs3、Cs4、Cf2が接続されている。そして、サンプリング動作時において、電荷設定するためにオペアンプOPがボルテージフォロアとして動作し、少なくとも1つのキャパシタに入力電圧Vinが印加される。また、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタがフィードバックキャパシタとしてオペアンプOPの入出力間に接続され、少なくとも1つのキャパシタに入力電圧Vin+ΔVが印加される。
この構成において第1条件を満たすことにより、ホールド動作時におけるオペアンプOPの入力電圧Vx1がサンプリング動作時の入力電圧Vinに依存しなくなる。従って、オペアンプOPの入力電圧Vx1を所定の同相入力電圧(バイアス電圧)に保つことができ、オペアンプOPを望ましいゲインおよびスルーレートで動作させることができる。また、第2条件と第3条件を満たすことにより、ホールド動作時に入力電圧が変化しても(つまりΔVが0でなくても)、サンプリングしたシングルエンド電圧Vinを差動出力電圧Vop1−Vom1に変換して正確に保持できる。
シングルエンドの入力電圧Vinをホールドして差動出力電圧Vop1−Vom1として出力するので、S/N比が向上し、差動増幅回路の高い同相電圧除去比により入力信号Vinに重畳するノイズを除去できる。また、差動出力とすることで電圧振幅が1/2になるため、電源電圧以上の電圧や負電圧も扱うことができるようになる。
(第2の実施形態)
第2の実施形態のサンプルホールド回路も、第1の実施形態のサンプルホールド回路と同様の回路形態を備えている。ただし、入力電圧Vin、Vin+ΔVの与え方およびキャパシタの容量値の設定が異なる。
本実施形態のサンプルホールド回路で実現したい特性は以下の通りである。第1の実施形態のサンプルホールド回路が備える特性(1C)に替わる特性が(2C)である。
(2A)シングルエンド入力、差動出力である。
(2B)サンプリング動作時に少なくとも1つのキャパシタに入力電圧Vinが印加され、ホールド動作時に少なくとも1つのキャパシタに入力電圧Vin+ΔVが印加されている。
(2C)サンプリングした入力電圧Vinを所定ゲイン倍に増幅してホールドする。ただし、ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における入力電圧Vinの変化分ΔVに依存する。
(2D)ホールド動作時におけるオペアンプOPの入力電圧Vx1は、サンプリング動作時の入力電圧Vinに依存しない。
特性(2C)は、ホールド動作時に差動出力電圧Vop1−Vom1に入力電圧Vinの変化分ΔVの影響が現れる点において完全なホールド動作とはならない。しかし、入力電圧Vinの帯域が制限されている場合には、差動出力電圧Vop1−Vom1に残るΔVの項の係数をなるべく小さく設定することにより、サンプルホールド回路として十分に用いることができる。
本実施形態のサンプルホールド回路を得るための要件は、第1の実施形態で説明した第1要件と新たな第4要件の2つである。
[第1要件]
ホールド動作時におけるオペアンプOPの入力電圧Vx1の式に、入力電圧Vinの項が存在しないこと(ΔVが残ることは構わない)。
[第4要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にVinの項とΔVの項が残ること。
第1要件を満たすためには、既に述べたように第1条件を満たせばよい。一方、第4要件を満たすためには、サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧Vinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値との加算値とが異なることが必要となる(第4条件)。
これらの条件の正当性を確認するため、以下の8ケースについて検証する。
(ケース10)
電圧Vcが入力電圧Vin、電圧Vi、Vjが入力電圧Vin+ΔV、z=x+yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+ΔV/2)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
(ケース11)
電圧Vcが入力電圧Vin、電圧Viが入力電圧Vin+ΔV、z=xの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+ΔV/2)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(2+y/x)))ΔVの項が残る。
(ケース12)
電圧Vaが入力電圧Vin、電圧Viが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)(Vin+ΔV)の項が残る(ゲインx/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(x/(2(x+y+z)))ΔVの項が残る。
(ケース13)
電圧Va、Vbが入力電圧Vin、電圧Vi、Vjが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2(x+y)/z)(Vin+ΔV/2)の項が残る(ゲイン2(x+y)/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(1+z/(x+y)))ΔVの項が残る。
(ケース14)
電圧Va、Vbが入力電圧Vin、電圧Vi、Vhが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)(Vin+((x−y)/2x)ΔV)の項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(1+z/(x+y)))ΔVの項が残る。
(ケース15)
電圧Va、Vdが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、2x=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)(Vin+ΔV)の項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+z/x))ΔVの項が残る。
(ケース16)
電圧Va、Vcが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、x+z=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2y/z)(Vin+ΔV/2)の項が残る(ゲイン2y/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
(ケース17)
電圧Vc、Vdが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、x+z=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+(y/2z)ΔV)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
以上の各ケースから確認されたように、各要件1、4についてそれぞれ条件1、4を満たすことが必要となる。条件1、4を以下にまとめて示す。
[第1条件]
サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいこと。
[第4条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧Vinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値との加算値とが異なること。
また、第1の実施形態で定義したα、β、γ、ηを用いると、第1条件、第4条件はそれぞれ以下の(14)式、(17)式によっても表せる。
[第1条件]
α+β=γ+η …(14)
[第4条件]
α+η≠β+γ …(17)
ところで、この(14)式と(17)式の加算と減算を行うと、それぞれ次の(18)式と(19)式が得られる。
α≠γ …(18)
β≠η …(19)
従って、第4条件は、上記(17)式に替えて(18)式と(19)式によっても表せ、さらに以下のように表すこともできる。
[第4条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値とが異なるとともに、サンプリング動作時に入力電圧Vinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される非反転側キャパシタの総容量値とが異なること。
図2は、一例としてケース10の場合についての入力電圧Vinのサンプリングタイミングとホールドタイミングの関係を示している。時刻t1までがサンプリング期間であり、時刻t1以降がホールド期間である。サンプリング動作からホールド動作に移行する時刻t1の入力電圧はVinで、ホールド電圧をA/D変換等に実際に用いる時刻t3の入力電圧はVin+ΔVである。
本実施形態では、ホールド動作時における差動出力電圧Vop1−Vom1は上記入力電圧Vinに保持されず、入力電圧Vinの変化分ΔVに応じて変化する。従って、本実施形態のサンプルホールド回路を用いるには、入力電圧Vinの帯域が制限されていることが必要となる。しかしながら、ケース10の場合には差動出力電圧Vop1−Vom1を表す(6)式に残る項は2(Vin+ΔV/2)であるので、時刻t1での真のサンプリング電圧Vinに対する誤差はΔVではなくΔV/2となる。
すなわち、サンプルホールド回路を設けない場合には、時刻t1から時刻t3までがそのままサンプリング遅れとなり、誤差電圧がΔVとなる。これに対し、ケース10に示す本実施形態のサンプルホールド回路を用いると、時刻t1から時刻t2までの時間ΔTが等価的なサンプリング遅れとなり、誤差電圧がΔV/2に圧縮される。
等価的なサンプリング遅れ時間ΔTを短縮するには時刻t1から時刻t3までの期間を短縮すればよく、誤差電圧を低減するには差動出力電圧Vop1−Vom1を表す(6)式におけるΔVの係数が小さくなるように設定することが効果的である。実際の適用回路では、サンプル時間、ホールド時間、精度、入力電圧の帯域などを考慮して、上述した第1条件と第4条件を満たす範囲内においてサンプルホールド回路への入力電圧Vinの印加形態、各キャパシタの容量値を決定すればよい。
以上説明したように、本実施形態のサンプルホールド回路は、第1条件を満たすことにより、第1の実施形態と同様にオペアンプOPを望ましいゲインおよびスルーレートで動作させることができる。また、第4条件を満たすことにより、入力電圧Vinの帯域が制限され且つ差動出力電圧Vop1−Vom1に対するΔVの影響が小さく設定された条件の下で、サンプリングした電圧をほぼ正確に保持することができる。
(第3の実施形態)
図3は、反転側と非反転側にそれぞれ4個のキャパシタを備え、そのうち2個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。本実施形態のサンプルホールド回路で実現したい特性は、第1の実施形態または第2の実施形態で説明した特性と同じである。
オペアンプOPの反転入力端子には4個のキャパシタCs1、Cs2、Cf1、Cf2(反転側キャパシタに相当)の各一端が接続されており、非反転入力端子にも同数(4個)のキャパシタCs3、Cs4、Cf3、Cf4(非反転側キャパシタに相当)の各一端が接続されている。キャパシタCs1とCs3、キャパシタCs2とCs4、キャパシタCf1とCf3、キャパシタCf2とCf4はそれぞれ対をなしており、相等しい容量値すなわちxC、yC、zC、kC(x、y、z、kはそれぞれ1以上の整数、Cは単位容量値)を有している。
図3(a)は、サンプリング動作時の接続形態を示しており、キャパシタCs1、Cs2、Cf1、Cf2、Cs3、Cs4、Cf3、Cf4には、それぞれ電荷設定のための電圧Va、Vb、Vc、Vd、Ve、Vf、Vg、Vhが入力されるものとする。これら電圧Va、Vb、Vc、Vd、Ve、Vf、Vg、Vhのうち少なくとも1つは入力電圧Vinであり、それ以外は一定の電圧である。電荷設定するため、オペアンプOPはボルテージフォロアとして動作する。
図3(b)はホールド動作時における接続形態を示している。キャパシタCf1、Cf2の他端とキャパシタCf3、Cf4の他端が、それぞれオペアンプOPの非反転出力端子と転出力端子に接続される。キャパシタCs1、Cs2、Cs3、Cs4には、それぞれ電圧Vi、Vj、Vk、Vlが入力されるものとする。その他の構成は、図1に示した構成と同じである。
以下、ホールド動作時の差動出力電圧Vop1−Vom1とオペアンプOPの入力電圧Vx1の一般式を求める。電荷保存の式は、反転側、非反転側についてそれぞれ(20)式、(21)式のようになる。(20)式、(21)式はそれぞれ(22)式、(23)式のように整理され、(22)式から(23)式を減算することにより(24)式が得られる。この(24)式を(25)式のように整理することにより、ホールド動作時における差動出力電圧Vop1−Vom1を表す一般式である(26)式が得られる。
Figure 2007159087
(22)式は(27)式のように整理される。この(27)式の右辺にあるVop1に(9)式さらに(6)式を代入することにより(28)式が得られる。この(28)式を(29)式のように整理することにより、ホールド動作時におけるオペアンプOPの入力電圧Vx1の一般式である(30)式が得られる。
Figure 2007159087
すなわち、差動出力電圧Vop1−Vom1を表す(26)式の分母は、フィードバックキャパシタの容量(対をなすキャパシタの片側のみ)が加算された式となり、分子は、サンプリング動作時の反転側入力電圧とホールド動作時の非反転側入力電圧が各容量値と乗算された上で加算され、サンプリング動作時の非反転側入力電圧とホールド動作時の反転側入力電圧が各容量値と乗算された上で減算された式となる。
また、入力電圧Vx1を表す(30)式の第1項の分母は、全キャパシタの容量(対をなすキャパシタの両側)が加算された式となり、第1項の分子は、サンプリング動作時の反転側入力電圧と非反転側入力電圧が各容量値と乗算された上で減算され、ホールド動作時の反転側入力電圧と非反転側入力電圧が各容量値と乗算された上で加算された式となる。(30)式の第2項は、サンプリング動作時のコモン電圧Vcm0である。(30)式の第3項は、フィードバックキャパシタの容量を全キャパシタの容量で除した値とホールド動作時のコモン電圧Vcm1とを乗算した式となる。
これから、第1の実施形態で説明した第1条件、第2条件、第3条件および第2の実施形態で説明した第1条件、第4条件は、キャパシタの数およびフィードバックキャパシタの数によらず一般的に成立することが分かる。なお、反転側キャパシタと非反転側キャパシタとはそれぞれ対をなしており、対をなす2つのキャパシタの容量値は等しく設定する必要がある。また、少なくとも1対のキャパシタをフィードバックキャパシタとするが、全てのキャパシタをフィードバックキャパシタとすることはできない。反転側と非反転側にそれぞれ5個以上のキャパシタを備える場合も同様である。
(第4の実施形態)
次に、図1に示すサンプルホールド回路に差動入力電圧を印加する第4の実施形態について説明する。
サンプリング時の非反転入力電圧をVinp、反転入力電圧をVinmとすれば、同相分電圧Vrefとの関係は(31)式のようになり、差動分電圧Vinおよび同相分電圧Vrefとの関係は(32)式のようになる。これら(31)式と(32)式から、非反転入力電圧Vinp、反転入力電圧Vinmはそれぞれ(33)式、(34)式のようになる。
Figure 2007159087
一方、ホールド動作時の非反転入力電圧をVinp'、反転入力電圧をVinm'とし、差動分電圧をVin+ΔV、同相分電圧をVref+ΔVrefとすると、ホールド動作時における同相分電圧Vref+ΔVrefとの関係は(35)式および(36)式のようになる。また、差動分電圧Vin+ΔVおよび同相分電圧Vref+ΔVrefとの関係は(37)式のようになる。この(37)式を整理すると(38)式が得られ、この(38)式に(32)式を代入すると(39)式が得られる。
Figure 2007159087
また、ホールド動作時における非反転入力電圧Vinp'は、(33)式のVin、VrefをそれぞれVin+ΔV、Vref+ΔVrefに置き替えることにより(40)式のようになり、これを整理して(41)式が得られる。同様に、ホールド動作時における反転入力電圧Vinm'は、(34)式のVin、VrefをそれぞれVin+ΔV、Vref+ΔVrefに置き替えることにより(42)式のようになり、これを整理して(43)式が得られる。
Figure 2007159087
以上の関係を踏まえて、本実施形態のサンプルホールド回路で実現したい特性は以下の通りとなる。
(4A)差動入力、差動出力である。
(4B)サンプリング動作時にそれぞれ少なくとも1つのキャパシタに反転入力電圧Vinmと非反転入力電圧Vinpが印加され、ホールド動作時にそれぞれ少なくとも1つのキャパシタに反転入力電圧Vinm'と非反転入力電圧Vinp'が印加されている。
(4C)サンプリングした差動入力電圧(Vinp−Vinm)を所定ゲイン倍に増幅してホールドする。ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における反転入力電圧Vinm'と非反転入力電圧Vinp'(差動分電圧Vin+ΔVと同相分電圧Vref+ΔVref)に依存しない。
(4D)ホールド動作時におけるオペアンプOPの入力電圧Vx1は、サンプリング動作時の反転入力電圧Vinmと非反転入力電圧Vinp(差動分電圧Vinと同相分電圧Vref)に依存しない。
差動入力であっても、反転入力電圧Vinmと非反転入力電圧Vinpとを別々に考えれば、シングルエンド入力に関する第1または第2の実施形態と同様の条件が必要となる。すなわち、第1の実施形態に基づく場合には、反転入力電圧Vinmと非反転入力電圧Vinpのそれぞれについて第1条件ないし第3条件が必要となり、第2の実施形態に基づく場合には、反転入力電圧Vinmと非反転入力電圧Vinpのそれぞれについて第1条件および第4条件が必要となる。
さらに、差動入力の場合には、ホールド動作時における差動出力電圧Vop1−Vom1の式に(Vinp−Vinm)の項が残ることが必要である。このためには、(6)式または(26)式において、反転入力電圧Vinmの係数と非反転入力電圧Vinpの係数の大きさが等しく且つ符号が逆になる必要がある。この要件を満たすためには次の第5条件が必要である。
[第5条件]
サンプリング動作時に、非反転入力電圧Vinpが印加される反転側キャパシタの総容量値から非反転入力電圧Vinpが印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧Vinmが印加される非反転側キャパシタの総容量値から反転入力電圧Vinmが印加される反転側キャパシタの総容量値を減算した値とが等しいこと。
これらの条件の正当性を確認するため、以下の3ケースについて検証する。
(ケース18)
電圧Vfが反転入力電圧Vinm、電圧Vcが非反転入力電圧Vinp、電圧Vgが反転入力電圧Vinm'、電圧Viが非反転入力電圧Vinp'、x=zの場合、条件2を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vinp−Vinm)+(ΔVin−ΔVref)の項が残る(ゲイン2倍)。また、入力電圧Vx1を表す(13)式に−(1/(2+y/x))ΔVinの項が残る。
(ケース19)
電圧Vfが反転入力電圧Vinm、電圧Vcが非反転入力電圧Vinp、電圧Vg、Viが反転入力電圧Vinm'、電圧Vh、Vjが非反転入力電圧Vinp'、2x=2y=zの場合、条件2を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vinp−Vinm)の項が残る(ゲイン2倍)。また、入力電圧Vx1を表す(13)式に(1/2)ΔVinの項が残る。
(ケース20)
電圧Vdが反転入力電圧Vinm、電圧Vaが非反転入力電圧Vinp、電圧Vhが反転入力電圧Vinm'、電圧Vjが非反転入力電圧Vinp'、x=yの場合、条件2を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)(2((Vinp−Vinm)+(ΔV−ΔVref))の項が残る(ゲイン2x/z倍)。また、入力電圧Vx1を表す(13)式に(1/(2+z/y))ΔVinの項が残る。
以上説明したように、本実施形態によれば第1および第2の実施形態で説明した条件にさらに第5条件を付加することにより、差動入力電圧を入力とするサンプルホールド回路が得られる。
(第5の実施形態)
次に、具体的な回路例である第5の実施形態について、図4ないし図6を参照しながら説明する。
図4に示すサンプルホールド回路1は、図1に示す回路においてx=1、y=0、z=2とし、Va=Vd=Vf=Vref、Vc=Vin、Vg=Vi=Vin+ΔV、Vb=Ve=Vh=Vj=0としたものである。すなわち、2対のキャパシタCs1、Cs2およびCf1、Cf2を有するシングルエンド入力の構成を備えており、キャパシタCs1とCs2はCの容量値を有し、キャパシタCf1とCf2は2Cの容量値を有している。このサンプルホールド回路1は、第1の実施形態で示した第1条件から第3条件を全て満たしている。
本実施形態では、図1では省略したオペアンプOPのオフセット電圧Vosを考慮する。これに伴って、サンプリング動作時にオペアンプOPの反転出力端子、非反転出力端子から出力される電圧を(コモン電圧Vcm0ではなく)Vom0、Vop0とし、ホールド動作時のオペアンプOPの反転入力端子、非反転入力端子の電圧をVxm1、Vxp1としている(図5参照)。
図4に示すように、キャパシタCs1、Cf1の各一端はオペアンプOPの反転入力端子に接続されており、キャパシタCs2、Cf2の各一端はオペアンプOPの非反転入力端子に接続されている。キャパシタCs1の他端にはスイッチS1、S2を介して基準電圧Vref、入力電圧Vinが与えられ、キャパシタCs2の他端にはスイッチS4、S5を介して基準電圧Vref、入力電圧Vinが与えられる。また、キャパシタCf1の他端にはスイッチS3を介して入力電圧Vinが与えられ、キャパシタCf2の他端にはスイッチS6を介して基準電圧Vrefが与えられる。
キャパシタCf1、Cf2はフィードバックキャパシタであって、各他端はそれぞれスイッチS7、S8を介してオペアンプOPの非反転出力端子、反転出力端子に接続されている。オペアンプOPの反転入力端子と非反転出力端子との間および非反転入力端子と反転出力端子との間には、それぞれスイッチS9、S10が接続されている。
スイッチS1〜S10はアナログスイッチであり、スイッチS1、S3、S4、S6、S9、S10は信号φ1がHレベルの時にオン、Lレベルの時にオフとなり、スイッチS2、S5、S7、S8は信号φ2がHレベルの時にオン、Lレベルの時にオフとなる。信号φ1と信号φ2は相補的な関係にある。制御回路2は、図5(a)に示すサンプリング動作時において信号φ1をHレベル、信号φ2をLレベルとし、図5(b)に示すホールド動作時において信号φ1をLレベル、信号φ2をHレベルとする。
ここでは、オペアンプOPのオフセット電圧Vosを考慮して、ホールド動作時の差動出力電圧Vop1−Vom1とオペアンプOPの入力電圧Vx1の式を求める。電荷保存の式は、反転側、非反転側についてそれぞれ(44)式、(45)式のようになる。(44)式、(45)式においてCs1=Cs2=C、Cf1=Cf2=2Cとし整理すると、それぞれ(46)式、(47)式のようになり、(46)式から(47)式を減算することにより(48)式が得られる。
Figure 2007159087
オペアンプOPのオープンループゲインが十分に大きい場合、ボルテージフォロアの出力電圧Vop0、Vom0とオフセット電圧Vosの間には(49)式の関係が成立する。また、入力電圧Vxp1、Vxm1とオフセット電圧Vosの間には(50)式の関係が成立する。これら(49)式と(50)式を(48)式に代入すると、ホールド動作時における差動出力電圧Vop1−Vom1を表す(51)式が得られる。
Figure 2007159087
(46)式は(52)式のように整理される。また、出力電圧Vop0、オフセット電圧Vosおよびコモン電圧Vcm0の間には(53)式の関係が成立する。さらに、(51)式と(8)式の両辺を加算すると(54)式が得られる。これら(53)式と(54)式を(52)式に代入すると(55)式が得られ、これを整理するとホールド動作時におけるオペアンプOPの反転入力電圧Vxm1を表す(56)式が得られる。また、(50)式と(56)式からオペアンプOPの非反転入力電圧Vxp1を表す(57)式が得られる。
Figure 2007159087
本実施形態のサンプルホールド回路1は、第1条件から第3条件を全て満たしている。従って、ホールド動作時における差動出力電圧Vop1−Vom1を表す(51)式にVinの項が残り(第3要件)、ΔVの項は存在しない(第2要件)。また、ホールド動作時におけるオペアンプOPの入力電圧Vxp1、Vxm1の式に入力電圧Vinの項は存在しない(第1要件)。さらに、(51)式にはオフセット電圧Vosの項も存在しないので、差動出力電圧Vop1−Vom1からオペアンプOPのオフセット電圧Vosの影響を排除することができる。
ホールド動作時におけるオペアンプOPの入力電圧Vxm1、Vxp1には、(56)式、(57)式に示すようにオペアンプOPのオフセット電圧Vosに係る電圧Vos/2と、サンプリング動作からホールド動作に移行した後の入力電圧Vinの変化分ΔVに係る電圧ΔV/3が存在する。例えばVcm0=Vcm1=Vref=2.5V(電源電圧の中央値)、Vos=10mVの場合、入力電圧Vxm1、Vxp1はそれぞれ以下のようになる。
Vxm1=2.5V−5mV+ΔV/3
Vxp1=2.5V+5mV+ΔV/3
通常の使用状態ではΔV/3は2.5Vよりも十分に小さいので、オペアンプOPを電源電圧の中央値Vrefの近傍で動作させることができ、オペアンプOPをその好ましいゲインおよびスルーレートで動作させることができる。
本実施形態のサンプルホールド回路1によれば、図6に示すようなシングルエンド信号から差動信号への理想的な変換回路が得られる。このときの入力電圧Vin、出力電圧Vop1、Vom1、差動出力電圧Vop1−Vom1および同相出力電圧Vref(一例として2.5V)の関係は、(51)式、(58)式〜(60)式および図6(b)に示すようになる。
Figure 2007159087
(第6の実施形態)
次に、シングルエンド入力のサンプルホールド回路をマルチプライングD/Aコンバータ(以下、MDACと称す)に適用した第6の実施形態について、図7ないし図9を参照しながら説明する。
図7は、パイプライン型A/DコンバータのA/D変換ステージや巡回型A/Dコンバータなどに用いられる基本回路である。この回路3は、サブA/Dコンバータ4、マルチプレクサ5およびMDAC6から構成されている。このうちサブA/Dコンバータ4は、入力電圧Vinに対し所謂1.5ビットのA/D変換を行い、3値(+1、0、−1)のA/D変換値(入力デジタル値に相当)を出力する。なお、マルチプレクサ5とMDAC6との全体をマルチプライングD/Aコンバータと称してもよい。
MDAC6は、理想的には(61)式に示すように、入力電圧Vinから基準電圧Vrefを減算した値を2倍に増幅し(第1項)、A/D変換値に応じた値を減算し(第2項)、差動出力電圧Vop1−Vom1を得てホールドする。具体的には、A/D変換値+1、0、−1に応じてそれぞれ(62)式、(63)式、(64)式のようになる。
Figure 2007159087
本回路3では、マルチプレクサ5が出力する電圧Vda0、Vda1を用いて(61)式を実現する。そのために、マルチプレクサ5は、A/D変換値に応じて電圧Vda0、Vda1を以下のように選択する。
+1…Vda0=0、Vda1=Vref
0…Vda0=Vref、Vda1=Vref
−1…Vda0=Vref、Vda1=2Vref
図8は、MDAC6の構成図である。このMDAC6は、図1に示す回路においてx=1、y=0、z=1とし、Va=Vin、Vi=Vin+ΔV、Vc=Vf=Vref、Vd=Vda0、Vg=Vda1、Vb=Ve=Vh=Vj=0としたものである。すなわち、2対のキャパシタCs1、Cs2およびCf1、Cf2を有するシングルエンド入力の構成を備えており、キャパシタCs1、Cs2、Cf1、Cf2は全てCの容量値を有している。このMDAC6(サンプルホールド回路)は、第1の実施形態で示した第1条件と第3条件を満たすが、第2条件は満たさない。
図8に示すように、キャパシタCs1の他端にはスイッチS1、S2を介して入力電圧Vin、電圧Vda1が与えられ、キャパシタCs2の他端にはスイッチS4、S5を介して入力電圧Vin、電圧Vda0が与えられる。また、キャパシタCf1、Cf2の他端には、それぞれスイッチS3、S6を介して基準電圧Vrefが与えられる。スイッチS1、S3、S5、S6、S9、S10は信号φ1がHレベルの時にオン、Lレベルの時にオフとなり、スイッチS2、S4、S7、S8は信号φ2がHレベルの時にオン、Lレベルの時にオフとなる。その他の構成は図4と同様である。
制御回路2は、図9(a)に示すサンプリング動作時において信号φ1をHレベル、信号φ2をLレベルとし、図9(b)に示すホールド動作時において信号φ1をLレベル、信号φ2をHレベルとする。従来構成のMDACではホールド動作時にのみDAC電圧Vda0またはVda1が印加されていたのに対し、MDAC6では図9に示すようにサンプリング動作時にもDAC電圧Vda0またはVda1が印加されている構成に特徴がある。
電荷保存の式は、反転側、非反転側についてそれぞれ(65)式、(66)式のようになる。(65)式、(66)式においてCs1=Cs2=Cf1=Cf2として整理するとそれぞれ(67)式、(68)式のようになり、(67)式から(68)式を減算することにより(69)式が得られる。上述した(49)式と(50)式を(69)式に代入すると、ホールド動作時における差動出力電圧Vop1−Vom1を表す(70)式が得られる。第2条件を満たしていないので、(70)式にはΔV/2の項が残る。
Figure 2007159087
(67)式は(71)式のように整理される。また、(70)式と(8)式の両辺を加算すると(72)式が得られる。(53)式と(72)式を(71)式に代入すると(73)式が得られ、これを整理するとホールド動作時におけるオペアンプOPの反転入力電圧Vxm1を表す(74)式が得られる。また、(50)式と(74)式からオペアンプOPの非反転入力電圧Vxp1を表す(75)式が得られる。
Figure 2007159087
ホールド動作時におけるオペアンプOPの入力電圧Vxm1、Vxp1には、オペアンプOPのオフセット電圧Vosに係る電圧Vos/2と、サンプリング動作からホールド動作に移行した後の入力電圧Vinの変化分ΔVに係る電圧ΔV/2が存在する。例えばVcm0=Vcm1=Vref=2.5V(電源電圧の中央値)、Vos=10mVの場合、入力電圧Vxm1は(74)式から以下のようになる(Vxp1も同様)。
+1…Vxm1=3.125V−5mV+ΔV/2
0…Vxm1=2.5V−5mV+ΔV/2
−1…Vxm1=3.125V−5mV+ΔV/2
通常の使用状態ではΔV/2は十分に小さいので、オペアンプOPを電源電圧の中央値付近で動作させることができ、オペアンプOPをその好ましいゲインおよびスルーレートで動作させることができる。
(70)式にはオフセット電圧Vosの項が存在しないので、差動出力電圧Vop1−Vom1からオペアンプOPのオフセット電圧Vosの影響を排除することができる。また、差動出力電圧Vop1−Vom1には入力電圧Vinの変化分ΔVの項が残存するが、その係数は1/2であるためΔVによる誤差は圧縮される。従って、入力電圧Vinの帯域が制限されている場合には、十分な精度によりMDACひいてはパイプライン型A/Dコンバータや巡回型A/Dコンバータを構成することができる。
(第7の実施形態)
次に、差動入力のサンプルホールド回路をマルチプライングD/Aコンバータ(MDAC)に適用した第7の実施形態について、図10ないし図12を参照しながら説明する。
図10は、パイプライン型A/DコンバータのA/D変換ステージや巡回型A/Dコンバータなどに用いられる基本回路である。この回路7は、サブA/Dコンバータ8、マルチプレクサ9およびMDAC10から構成されている。このうちサブA/Dコンバータ8は、差動入力電圧Vinp、Vinmに対し所謂1.5ビットのA/D変換を行い、3値(+1、0、−1)のA/D変換値を出力する。なお、マルチプレクサ9とMDAC10との全体をマルチプライングD/Aコンバータと称してもよい。
MDAC10は、理想的には(76)式に示すように、差動入力電圧Vinp−Vinmを2倍に増幅し(第1項)、A/D変換値(入力デジタル値に相当)に応じた値を減算し(第2項)、差動出力電圧Vop1−Vom1を得てホールドする。この(76)式は、上述したシングルエンド入力の場合の(61)式に(32)式を代入することにより得られる。
Figure 2007159087
図11は、MDAC10の構成図である。このMDAC10は、図1に示す回路においてx=1、y=0、z=1とし、Va=Vda1、Vc=Vinp、Vd=Vda0、Vf=Vinm、Vg=Vinm+ΔVinm、Vi=Vinp+ΔVinp、Vb=Ve=Vh=Vj=0としたものである。すなわち、2対のキャパシタCs1、Cs2およびCf1、Cf2を有する差動入力の構成を備えており、キャパシタCs1、Cs2、Cf1、Cf2は全てCの容量値を有している。このサンプルホールド回路は、反転入力電圧Vinmと非反転入力電圧Vinpのそれぞれについて、第1の実施形態で示した第1条件と第3条件を満たすが第2条件は満たさない。また、第4の実施形態で示した第5条件を満たす。
図11に示すように、キャパシタCs1の他端にはスイッチS1、S2を介して入力電圧Vinm、電圧Vda1が与えられ、キャパシタCs2の他端にはスイッチS4、S5を介して入力電圧Vinp、電圧Vda0が与えられる。また、キャパシタCf1、Cf2の他端には、それぞれスイッチS3、S6を介して入力電圧Vinp、Vinmが与えられる。スイッチS2、S3、S5、S6、S9、S10は信号φ1がHレベルの時にオン、Lレベルの時にオフとなり、スイッチS1、S4、S7、S8は信号φ2がHレベルの時にオン、Lレベルの時にオフとなる。その他の構成は図4と同様である。
制御回路2は、図12(a)に示すサンプリング動作時において信号φ1をHレベル、信号φ2をLレベルとし、図12(b)に示すホールド動作時において信号φ1をLレベル、信号φ2をHレベルとする。従来構成のMDACではホールド動作時にのみDAC電圧Vda0、Vda1が印加されていたのに対し、MDAC10では図12に示すようにサンプリング動作時にもDAC電圧Vda0、Vda1が印加されている構成に特徴がある。
なお、サンプリング動作時の差動入力電圧をVinp、Vinmとし、ホールド動作時の差動入力電圧をVinp+ΔVinp、Vinm+ΔVinmとすると、これら差動入力電圧のサンプリング動作時、ホールド動作時の差動成分Vin(diff)、Vin(diff)+ΔVin(diff)はそれぞれ(77)式、(78)式となり、差動入力電圧のサンプリング動作時、ホールド動作時の同相成分Vin(com)、Vin(com)+ΔVin(com)はそれぞれ(79)式、(80)式となる。
Figure 2007159087
オペアンプOPのオフセット電圧Vosを考慮しない場合、ホールド動作時における差動出力電圧Vop1−Vom1は、既に求めた(6)式にx=z、y=0、Va=Vda1、Vc=Vinp、Vd=Vda0、Vf=Vinm、Vg=Vinm+ΔVinm、Vi=Vinp+ΔVinp、Vb=Ve=Vh=Vj=0を代入することにより(81)式となる。この(81)式には同相成分Vin(com)の項は存在しない。ただし、第2条件を満たしていないのでΔVin(diff)/2の項は残る。
Figure 2007159087
マルチプレクサ9は、サブA/Dコンバータ8のA/D変換値に応じて電圧Vda0、Vda1を以下のように選択する。差動入力の場合には、シングルエンド入力の場合と異なり、DAC電圧は2電圧(0V、Vref(例えば2.5V))でよい。
+1…Vda0=0、Vda1=Vref
0…Vda0=Vda1=0またはVda0=Vda1=Vref
−1…Vda0=Vref、Vda1=0
一方、ホールド動作時におけるオペアンプOPの入力電圧Vx1は、既に求めた(13)式にx=z、y=0、Va=Vda1、Vc=Vinp、Vd=Vda0、Vf=Vinm、Vg=Vinm+ΔVinm、Vi=Vinp+ΔVinp、Vb=Ve=Vh=Vj=0を代入することにより(82)式となる。
Figure 2007159087
ホールド動作時におけるオペアンプOPの入力電圧Vx1には、サンプリング動作からホールド動作に移行した後の差動入力電圧の同相成分の変化分ΔVin(com)に係る電圧ΔVin(com)/4が存在する。例えばVcm0=Vcm1=Vref=2.5V(電源電圧の中央値)の場合、入力電圧Vx1は(82)式から以下のようになる。
+1…Vx1=3.125V+ΔVin(com)/4
0…Vx1=2.5V+ΔVin(com)/4
−1…Vx1=3.125V+ΔVin(com)/4
通常の使用状態ではΔVin(com)/4は十分に小さいので、オペアンプOPを電源電圧の中央値付近で動作させることができ、オペアンプOPをその好ましいゲインおよびスルーレートで動作させることができる。
以上説明したように、本実施形態によれば差動入力のサンプルホールド回路を用いてマルチプライングD/Aコンバータ10を構成できる。この場合、差動出力電圧Vop1−Vom1には差動入力電圧の差動成分の変化分ΔVin(diff)の項が残存するが、その係数は1/2であるためΔVin(diff)による誤差は圧縮される。従って、差動入力電圧Vinp−Vinmの帯域が制限されている場合には、十分な精度によりMDACひいてはパイプライン型A/Dコンバータや巡回型A/Dコンバータを構成することができる。
(第8の実施形態)
次に、第1の実施形態に類似する構成を備えた第8の実施形態について、図13を参照しながら説明する。
図13に示すサンプルホールド回路は、図1に示すサンプルホールド回路に対し各キャパシタに電荷設定するための構成が異なっている。すなわち、サンプリング動作時に、オン状態となるスイッチS11、S12を介してオペアンプOPの反転入力端子、非反転入力端子にバイアス電圧Vbiasを印加するようになっている。ホールド動作時に、これらのスイッチS11、S12はオフとなる。このように、サンプリング動作時に各キャパシタに電荷設定をする構成としては、オペアンプOPをボルテージフォロアとして動作させる構成に限られず、直接バイアス電圧Vbiasを与える構成としてもよい。本実施形態によっても、第1の実施形態と同様の作用および効果が得られる。
(その他の実施形態)
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態および各ケースに示すように、条件1ないし条件5のうち必要な条件を満たす限りにおいて、入力電圧Vinの入力数と入力位置、全キャパシタの数、フィードバックキャパシタの数、キャパシタの静電容量値等を適宜設定可能である。
上述したサンプルホールド回路は、A/Dコンバータへの適用に限定されない。
本発明の第1の実施形態に係るサンプルホールド回路の(a)サンプリング動作時と(b)ホールド動作時の構成図 本発明の第2の実施形態であって、入力電圧のサンプリングタイミングとホールドタイミングの関係を示す図 本発明の第3の実施形態を示す図1相当図 本発明の第5の実施形態を示すサンプルホールド回路の具体的な構成図 (a)はサンプリング動作時の構成図、(b)はホールド動作時の構成図 (a)はシングルエンド信号から差動信号への理想的な変換回路を示す図、(b)はその変換特性を示す図 本発明の第6の実施形態であってA/Dコンバータで用いられる基本回路を示す図 図4相当図 図5相当図 本発明の第7の実施形態を示す図7相当図 図4相当図 図5相当図 本発明の第8の実施形態を示す図1相当図
符号の説明
1はサンプルホールド回路、2は制御回路、6、10はマルチプライングD/Aコンバータ、OPはオペアンプである。

Claims (6)

  1. ホールドした電圧を差動出力するオペアンプと、
    このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
    前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
    入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
    サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
    ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しく設定され、
    サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。
  2. 前記入力電圧が反転入力電圧と非反転入力電圧とからなる差動入力電圧の場合、
    当該反転入力電圧と非反転入力電圧のそれぞれについて前記各設定条件が満たされるとともに、
    サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが等しく設定されていることを特徴とする請求項1記載のサンプルホールド回路。
  3. 帯域が制限された入力電圧のサンプルホールド回路であって、
    ホールドした電圧を差動出力するオペアンプと、
    このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
    前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
    入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
    サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
    サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが異なるように設定されていることを特徴とするサンプルホールド回路。
  4. 帯域が制限された入力電圧のサンプルホールド回路であって、
    ホールドした電圧を差動出力するオペアンプと、
    このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
    前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
    入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
    サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
    サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが異なるように設定され、
    サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。
  5. 入力電圧のサンプリング動作時において、前記オペアンプをボルテージフォロアとして動作させることにより、前記オペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスすることを特徴とする請求項1ないし4の何れかに記載のサンプルホールド回路。
  6. 請求項1ないし5の何れかに記載のサンプルホールド回路を備え、当該サンプルホールド回路が有する制御回路は、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに、他の少なくとも1つのキャパシタに入力デジタル値に応じて設定されるDAC電圧を印加するように制御することを特徴とするマルチプライングD/Aコンバータ。

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