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JP4183179B2 - アナログ・ディジタル変換器 - Google Patents

アナログ・ディジタル変換器 Download PDF

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JP4183179B2
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Description

本発明は画像信号処理に適した、低電圧動作、低消費電力、高速および高精度のアナログ・ディジタル変換器において好適である。
従来、この種のアナログ・ディジタル変換器では、例えば、非特許文献1が知られている。非特許文献1に示されるアナログ・ディジタル変換器では、図2に示すような回路構成が使用され、低消費電力、高速および高精度の変換が実現できる。
図2において、第1ビットブロック10は、サンプルホールド回路101(S/H)、サブ・アナログ・ディジタル変換器102(サブADC)、サブ・ディジタル・アナログ変換器103(サブDAC)、減算器104、および増幅器105(Av)から構成されている。
上記第1ビットブロック10の入力端子INに入力した、ある時刻tでの信号の振幅は、サンプルホールド回路101によりホールド(保持)され、サブ・アナログ・ディジタル変換器102および減算器104に加えられる。サブ・アナログ・ディジタル変換器102はサンプルホールド回路101の出力をディジタル値に変換し、ディジタルビット出力を第1遅延器40に出力すると共に、サブ・ディジタル・アナログ変換器103に出力する。サブ・ディジタル・アナログ変換器103は、サブ・アナログ・ディジタル変換器102のディジタルビット出力を、再びアナログ値に変換し、減算器104に加える。減算器104では、上記サンプルホールド回路101の出力信号より上記サブ・ディジタル・アナログ変換器103の出力を差し引き、その差の成分を上記増幅器105を通して増幅し、第1ビットブロックの出力端末OUTより出力する。
図2の第1ビットブロック10において、入力端子INに入力する電圧と出力端子OUTから出力される電圧の関係である入出力特性を示したのが、図3である。図3において、入力の電圧範囲と出力の電圧範囲は一致しており、それぞれ±1となっている。入力電圧の±1/4を境に、図2のサブ・アナログ・ディジタル変換器102は図3中に示したコードを出力する。すなわち、入力電圧範囲が−1〜−1/4の範囲では"00"を、−1/4〜+1/4の範囲では"01"を、+1/4〜+1の範囲では"10"を出力する。図3の特性を用いれば、出力コードが変化する入力電圧値が±1/4から変化した場合においても、入力電圧が±1付近以外では、出力電圧がその電圧範囲を逸脱する事はない。
上記第1ビットブロック10においては、サブ・アナログ・ディジタル変換器102の出力コードが"00"の場合、図2に示す上記第1ビットブロック10の出力であるディジタルビット出力として"0"を、出力コードが"01"の場合にはディジタルビット出力として"不確定"という情報を、出力コードが"10"の場合にはディジタルビット出力として"1"を出力するよう、設定がなされている。
入力電圧範囲が−1/4〜+1/4の範囲では、上記第1ビットブロック10の出力であるディジタルビット出力は確定しない。該−1/4〜+1/4の範囲の入力電圧における上記第1ビットブロック10の最終的なディジタルコードは、第2番目以降のビットブロックの出力であるディジタルビット出力を参照して、ディジタルコレクション回路60で決定される。
この場合図3において、入力電圧範囲が−1/4〜0の範囲は、本来上記第1ビットブロック10の出力であるディジタルビット出力が"0"となるべき範囲であり、入力電圧範囲が0〜+1/4の範囲は、ディジタルビット出力が"1"となるべき範囲である。ディジタルコレクション回路60における演算操作は、第2番目以降のビットブロックの出力であるディジタルビット出力を用いて、第1ビットブロックに入力された入力電圧範囲が間違いなくディジタルビット出力が"0"となるべき範囲であったかどうか、あるいは間違いなくディジタルビット出力が"1"となるべき範囲であったかどうか、を確認する作業である。
したがって、第1ビットブロックにおいて、サブ・アナログ・ディジタル変換器102の入力電圧の判定レベルが図3に示したように正確に±1/4でなくとも、最終的なディジタルコード出力は変わらない。上述のごとく、出力電圧がその電圧範囲を逸脱する事もない。これはサブ・アナログ・ディジタル変換器102の変換精度を高く取る必要がないことを意味しており、回路の設計の自由度が増すことである。ディジタルコレクション回路とは以上の目的のために導入されたものである。
図3の特性を実現する具体的な回路構成を図4に示す。図4の回路は、入力信号をサンプルしホールドするための容量C1,C2、負(極性が反転するという意味)の増幅度を持つ増幅器201、アナログスイッチSW1〜SW7、参照電圧+1、0、−1より構成される。
図4の回路には、図2におけるサンプルホールド回路101、サブ・ディジタル・アナログ変換器103、減算器104、および増幅器105(Av)の機能が含まれている。ただしサブ・アナログ・ディジタル変換器102は含まれておらず、別途用意されるべきものである。
図4の回路の動作を説明する。図4(a)はサンプル時の回路構成である。図ではアナログスイッチSW1,SW2、およびSW7がオンとなっており、SW3〜SW6はオフである。負の増幅度を持つ増幅器201の入出力端子間を、図のようにSW7で短絡すると、入出力端子の電圧は一致する。この時の増幅器201の入出力端子の電圧をVcとする。ホールド容量C1、およびC2は、共にSW1およびSW2を通じて、入力Vinに接続されているので、この時ホールド容量C1及びC2に蓄積される電荷の総量は、
Qs=(C1+C2)(Vin−Vc) (1)
と表される。
一方ホールド時においては、SW1,SW2,SW7がオフとなりSW6がオンとなる。SW3〜SW5は、図3の入力信号電圧が+1/4〜+1の範囲ではSW3が、−1/4〜+1/4の範囲ではSW4が、−1〜−1/4の範囲ではSW5がオンするよう、サブ・アナログ・ディジタル変換器により制御される。図4(b)はSW4がオンである場合を示している。増幅器201の入力端子電圧はVcであるため、容量C1,C2に蓄積される電荷の総量は、SW4に加えられる電圧をVrefとおくと、
Qh=C1(Vout−Vc)+C2(Vref−Vc) (2)
となる。
ホールド時には、増幅器201の入力端子において、容量C1およびC2の電荷を充放電する経路が存在せず、したがって、容量C1,C2の電荷の総量はサンプル時の値のまま保持される。すなわちQs=Qhである。これより、
out=((C1+C2)/C1)Vin−(C2/C1)Vref (3)
となることがわかる。
ここでC1=C2とし、Vref=0である図4(b)の場合を考えると、(3)式は、
out=2Vin
となる。これは図3のコード"01"の領域における特性を表している事がわかる。
SW3がオンとなった場合(Vref=+1)には
out=2Vin−Vref
であり、これは図3のコード"10"の領域における特性に対応する。
また、SW5がオンとなった場合(Vref=−1)には同じく
out=2Vin−Vref
であるが、これは図3のコード"00"の領域における特性に対応するものである。
図4の回路とサブ・アナログ・ディジタル変換器を組み合わせる事により、図2の第1ビットブロック10を構成する。同様にして、第nビットブロック30までを構成する。それぞれのビットブロックのディジタルビット出力について、第1ビットブロックの出力は第1遅延器によりクロック信号に同期した期間Tの(n−1)倍だけ遅延を受け、第(n−1)ビットブロックの出力は第(n−1)遅延器によりクロック信号に同期した期間Tの1倍だけ遅延を受け、第nビットブロックの出力は遅延を受けずそのままで、ディジタルコレクション回路に入力される。
図2の第1ビットブロックは、非特許文献1に示されているように、サブ・アナログ・ディジタル変換器102およびサブ・ディジタル・アナログ変換器103のビット数が共に1.5ビットである場合を想定しているが、一般にはこの両者をmビットとして、全体を構成する場合もある。この方式は、サブレンジング方式と呼ばれている。この場合、減算器104の出力は、サンプルホールド回路101の出力信号から、上記mビットのサブ・ディジタル・アナログ変換器103出力を引いたものであるから、最大入力信号範囲(フルスケールという)の2−mの大きさの成分が誤差成分として増幅器105に出力される事となる。
したがって、増幅器105の増幅度を2に設定すれば、上記第1ビットブロック10の入力端子INに入力した信号の最大の大きさと、増幅器105の誤差出力の最大値は一致する。第2ビットブロックの構成は第1ビットブロックの構成と同様であるから、mビット以上のディジタルデータは第2ビットブロック以降のビットブロックにおいて発生され、最終的には遅延器を通してディジタルコレクション回路に加えられる。
図3に示したビットブロックの特性は理想的なものであるから、実際には種々の変換誤差が含まれたものとなる。誤差の要因として、利得誤差、判定誤差、および基準電圧誤差がある。この様子を図5に示した。細い実線で示した特性が理想的な場合の特性である。
利得誤差は上記(3)式において、Vinの係数(C1+C2)/C1がばらつく事によって起きる。C1とC2の比がばらつく事が原因である。図5の太線はC2がC1の1.1倍となった時の入出力電圧特性を示している。
判定誤差とは、サブ・アナログ・ディジタル変換器の判定電圧がばらつくために起きる。図5において入力信号電圧の判定レベルは、理想的には±1/4であるが、太い点線で示すようにその判定レベルは変わる可能性がある。
基準電圧誤差とは上記(3)式において、Vrefの電圧がばらつく事を言う。利得誤差と類似した形となるが、2つの遷移点における電圧変化は同一とは限らない。なお基準電圧は外部より与えるのが通常であるので、ばらつきは小さいと考えられる。
上述の誤差のうち、判定誤差は既出の説明の通りディジタルコレクション回路により補正される。したがってADC全体の精度を劣化させる誤差要因は利得誤差であると言える。
図2の構成では、ビットブロック内で素子値がばらついた場合、図5に示したように利得誤差の影響を強く受けるので好ましくない。
なおこの利得誤差の影響であるが、後段のビットブロックで発生する誤差は、前段のビットブロックで発生する誤差に比べてその影響は少ない。上記(3)式で示したように、C1≒C2の場合、第1ビットブロック10の出力には、入力信号Vinをほぼ2倍した成分が含まれる。したがって図2のADCに入力された信号は、第1ビットブロック10にて2倍に増幅され、第2ビットブロックにおいて更に2倍に増幅され、以下同様となる。今、第1ビットブロック10と第2ビットブロック20で生じる誤差の大きさが等しいと仮定すると、第2ビットブロック20での信号に対する誤差の影響は、第1ビットブロック10で発生する誤差の影響の1/2である。第2ビットブロックより後段のビットブロックで発生する誤差の影響も、同様に各段毎に1/2となる。以上より、一般的にパイプライン方式のADCにおいては、上位数段のビットブロックで発生する誤差が支配的である事がわかる。
この利得誤差の影響を受けない方法として、非特許文献2に示された手法がある。図6に利得誤差を打ち消す手法の原理を示した。サンプル時の構成は図4と同一であるが、ホールド時には図6(a)と6(b)に示したように、1変換期間中に容量C1およびC2の役目を反転させた2度のホールド期間を用意する。すなわち図6(a)において、出力電圧Voutは、
out=(1+C1/C2)Vin (4)
であり、図6(b)では、
out=(1+C2/C1)Vin (5)
である。
両者を足し合わせ1/2倍したものは、C1=C、C2=C+ΔCであるとすれば、
out,sum/2={2+(ΔC)2/2C2}Vin (6)
となる。ただしΔCは、C2の容量値のばらつきを表すものである。(6)式第2項の誤差成分は、相対誤差の二乗に比例する形となっており、これは非常に小さくなる事が理解できる。
IEEEE Journal of Solid-State Circuits, Vol.27, No.3, pp.351-358 March 1992(A 10-b 20-Msample/s Analog-to-Digital Converter) Principles of Data Conversion System Design, IEEE Press, ISBN 0-7803-1093-4, 1995, pp.218-222.
ただし非特許文献2で提案されている手法では、平均化のために更に追加の増幅器および容量が必要となり、また平均化に要する時間も2クロック周期分以上必要である。加えて、この2クロック間に入力信号が変化してはならないので、更に新たなサンプルホールド回路が必要となり、これは回路規模の増大を招くと共に、新たなばらつき要素の導入を招くなど、不都合な点が多い。
そこで本発明の目的は、アナログ・ディジタル変換器において、平均化のために追加の増幅器、追加のサンプルホールド回路を必要とせず、利得誤差あるいは他の誤差要因からの影響を効果的に低減することを目的とする。
本発明の第1の態様は、クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Tにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力するビットブロックを備える。
本発明のビットブロックは、第1の素子内を流れる電流または両端の電圧値が、第2の素子内を流れる電流または両端の電圧値と比例関係にあるように設定され、それぞれ1端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第1および第2の変換素子と、1極2投の構造を持ち当該1極側に前記第1の変換素子の他の1端を接続し、2投側の第1接点を信号の入力側に接続し、第2接点を信号の出力側に接続する第1のスイッチと、1極2投の構造を持ち当該1極側に前記第2の変換素子の他の1端を接続し、2投側の第1接点を信号の出力側に、第2接点を信号の入力側に接続する第2のスイッチとを備える。
本発明のビットブロックに求められる機能は、2つの変換素子間に素子変動による利得誤差等の誤差要因が存在する場合、該ビットブロックのディジタルビット出力、および下位ビットを決定する目的で次段のビットブロックに送出される加工されたアナログ信号出力が、クロック信号に同期した期間T毎に、互いにその大きさが等しく極性の異なる、正の誤差要因および負の誤差要因を含んでいることである。
したがって、該本発明のビットブロックでは、電流または両端の電圧値が互いに比例関係となる2つの変換素子を、第1のスイッチ及び第2のスイッチにより、クロック信号に同期した期間T毎に切り換えて使用することにより、互いにその大きさが等しく極性の異なる、正の誤差要因および負の誤差要因を含む出力を発生する機構のみが必要で、新たな増幅器やサンプルホールド回路を使用することなく構成することができる。
本発明の第2の態様は、クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Tにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力する、第1から第nまでのn個のビットブロックと、前記第1から第(n−1)までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Tの(n−1)倍から1倍まで遅延させる第1から第(n−1)までの遅延器と、前記第1から第(n−1)までの遅延器の出力である第1から第(n−1)の遅延されたディジタルビット出力信号と第nビットブロックの出力である第nのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、前記ディジタルコレクション回路の出力である第1のディジタル信号と、当該第1のディジタル信号を前記クロック信号に同期した期間Tだけ遅延させて得られる第2のディジタル信号とを加算する加算器を備えた構成とし、加算器の出力を最終的に変換されたディジタル信号とする。
第2の態様によれば、加算器によって、ディジタルコレクション回路出力である第1のディジタル信号と、この第1のディジタル信号をクロック信号に同期した期間Tだけ遅延させて得られる第2のディジタル信号とを加算する。この加算器により、ビットブロックによってディジタル信号中に付加された、互いにその大きさが等しく極性の異なる利得誤差等の正の誤差要因および負の誤差要因が互いに加算されるので、最終的に変換されたディジタル信号中の利得誤差要因は低減される。
また、本発明の第3の態様は、前記第1の態様の構成と第2の態様の構成とを備える態様であり、第1の素子内を流れる電流または両端の電圧値が、第2の素子内を流れる電流または両端の電圧値と比例関係にあるように設定され、それぞれ1端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第1および第2の変換素子と、1極2投の構造を持ち当該1極側に前記第1の変換素子の他の1端を接続し、2投側の第1接点を信号の入力側に接続し、第2接点を信号の出力側に接続する第1のスイッチと、1極2投の構造を持ち当該1極側に前記第2の変換素子の他の1端を接続し、2投側の第1接点を信号の出力側に、第2接点を信号の入力側に接続する第2のスイッチとを備えた第1より第p(p≦n)のビットブロックと、サンプルホールド回路、サブADC、サブDAC、減算回路および増幅器より成る、第(p+1)より第nまでの通常構成のビットブロック、第1から第(n−1)までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Tの(n−1)倍から1倍まで遅延させる第1から第(n−1)までの遅延器と、第1から第(n−1)までの遅延器の出力である第1から第(n−1)の遅延されたディジタルビット出力信号と第nビットブロックの出力である第nのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、ディジタルコレクション回路の出力である第1のディジタル信号と、当該第1のディジタル信号を前記クロック信号に同期した期間Tだけ遅延させて得られる第2のディジタル信号とを加算する加算器を備えた構成とする。
本発明の第3の態様によれば、ビットブロックにおいて、電流または両端の電圧値が互いに比例関係となる2つの変換素子を、第1のスイッチ及び第2のスイッチにより、クロック信号に同期した期間T毎に切り換えることにより、ディジタル信号中に付加された、互いにその大きさが等しく極性の異なる利得誤差等の正の誤差要因および負の誤差要因を、加算器により、クロック信号に同期した期間Tの2区間を用い、ディジタル信号の形で加算することで低減する。この結果、素子変動による利得誤差を低減することができ、アナログ・ディジタル変換器全体としての直線性誤差を低減することができる。
なお前述の通り、ADC全体の入力信号に対する、各ビットブロックで発生する利得誤差については、第1ビットブロックの誤差の影響が最も大きく、第2段以降のビットブロックの誤差の影響は、後段に行くに従い各段毎に1/2となって行くので、n個のビットブロックを使用するADCを実際に構成する場合には、本発明の第1の態様によるビットブロックを第1より第pまでの複数個使用すれば十分である場合が多い。ただし(p<n)である。
本発明によれば、アナログ・ディジタル変換器において、素子変動による利得誤差等の誤差要因からの影響を低減し、その結果アナログ・ディジタル変換器全体としての直線性誤差を大幅に改善することができる。また、電圧を利用する構成法においては、精度の向上も併せてはかることができる。
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図1は、本発明実施例のアナログ・ディジタル変換器の構成を示す回路ブロック図である。
図1において、第1ビットブロック10内には、電圧または電流の第1の変換素子3と、電圧または電流の第2の変換素子4がある。第1の変換素子3の両端の電圧、あるいは該変換素子3を流れる電流と、第2の変換素子4の両端の電圧、あるいは該変換素子4を流れる電流とは、互いに比例関係を保つよう設定されている。両者はそれぞれ1端を接続され、その接続点5は接地あるいは仮想接地点に設定されている。上記第1の変換素子3と、上記第2の変換素子4の他の1端は、それぞれ1極2投の第1のスイッチ1と、1極2投の第2のスイッチ2の1極側に接続されている。また、1極2投の第1のスイッチ1と、1極2投の第2のスイッチ2の2投側は、信号が入力する側の内部信号入力端子と、信号を出力する側の内部出力端子とに図1に示したように接続されている。
今、上記1極2投の第1のスイッチ1と、1極2投の第2のスイッチ2が、図1に示す位置にある第1のフェーズの場合を考えると、信号が入力する側の内部信号入力端子より電圧Vあるいは電流Iが、第1の変換素子3に与えられる。したがって、該第1の変換素子3の両端の電圧はVとなり、あるいは第1の変換素子3の電流はIとなる。この時、上記第2の変換素子4の両端には、上記第1の変換素子3の両端の電圧に比例した電圧KVが現われる、あるいは上記第2の変換素子4に流れる電流は、上記第1の変換素子3に流れる電流に比例した電流KIが流れるので、上記信号を出力する側の内部出力端子にも、電圧KVあるいは電流KIが現われる。ただしKは比例定数である。
一方、上記1極2投の第1のスイッチ1と、1極2投の第2のスイッチ2が、図1に示す位置と反対側にある第2のフェーズの場合には、信号が入力する側の内部信号入力端子より電圧Vあるいは電流Iが、第2の変換素子4に与えられるので、該第2の変換素子4の両端の電圧はVとなり、あるいは第2の変換素子4の電流はIとなる。この時、上記第1の変換素子3の両端には、上記第2の変換素子4の両端の電圧Vの1/Kに比例した電圧V/Kが現われる。あるいは上記第1の変換素子3に流れる電流は、上記第2の変換素子4に流れる電流Iの1/Kに比例した電流I/Kが流れるので、上記信号を出力する側の内部出力端子にも、電圧V/Kあるいは電流I/Kが現われる。
ここでΔを相対誤差成分として、K=1+Δとおく。Δは1に比べて十分小さい。今電圧を例にして考えると、上記第1のフェーズで上記信号を出力する側の内部出力端子に現われる電圧は、(1+Δ)Vであり、上記第2のフェーズで上記信号を出力する側の内部出力端子に現われる電圧は、(1/(1+Δ))Vであるから、両者の和は、
(1+Δ)V+(1/(1+Δ))V
=((2+2Δ+Δ2)/(1+Δ))V
=(2+(Δ2/(1+Δ)))V
≒(2+Δ2)V (7)
となる。
(7)式の第2項は小さい。一般に、上記第1の変換素子3と、上記第2の変換素子4との変換比を1:1に設定する場合においても、素子ばらつき等の影響により、該変換比は正確に1:1とはならない。(7)式はこのような場合に適用される関係式であり、電圧あるいは電流の変換比に誤差が生じた場合においても、上記信号を出力する側の内部出力端子における、この誤差の影響は極小化されることを示している。
電流を伝達する場合にも、上記と同様の議論があてはまる。上記第1のフェーズで上記信号を出力する側の内部出力端子に現われる電流は、(1+Δ)Iであり、上記第2のフェーズで上記信号を出力する側の内部出力端子に現われる電流は、(1/(1+Δ))Iであるから、上記第1のフェーズと第2のフェーズにおいて、第1と第2の変換素子の役割を交換して、電圧あるいは電流の伝達を行い、上記第1のフェーズと第2のフェーズで上記信号を出力する側の内部出力端子の値を足し合わせる、あるいは平均化したものには、上記第1と第2の変換素子のばらつきは現われない。
なお図1の、第1より第nのn個のビットブロックは、すべて図1の第1ビットブロックと同一の構成である必要はない。ADCに印加された入力信号は、各ビットブロックにおいて2倍に増幅されるため、各ビットブロックで発生する直線性誤差が同程度であるとすると、第2ビットブロックの誤差の影響は、第1ビットブロックの誤差の1/2となり、第nビットブロックの誤差の影響は、第1ビットブロックの誤差の(1/2)n−1となるためである。したがって、n個のビットブロックのうち、上位の第1より第pまでの(ただしp<n)ビットブロックに対し、図1の第1ビットブロックの構成を使用すれば、直線性誤差を低減すると共に、従来のビットブロックに比較して制御の複雑な図1の第1ビットブロックの構成を、限定して使用することが出来、ADC全体としての構成を簡略化出来る。
以上より、図1の構成によれば、高精度なアナログ・ディジタル変換が、容易に達成される。
次に本例の動作について説明する。
図7に示した回路は、図1の構成において、第1ビットブロック10を具体的に構成した例である。この場合、第1番目のクロック周期を第1フェーズとし、第2番目のクロック周期を第2フェーズとし、以下この繰り返しの動作が行われる。第1フェーズにおいては、第1のサンプル動作と第1のホールド動作が行われ、第2フェーズにおいては、第2のサンプル動作と第2のホールド動作が行われる。
サンプル動作は、第1および第2フェーズ共、図7(a)の構成で表される。サンプル時は、図4の場合と同様に、負の増幅度を持つアンプ201の入出力端子をSW7で短絡して仮想接地点を作成し、これに容量C1およびC2の1端を接続し、他端をC1の場合はSW8の端子1側とSW1を通して入力端子に接続し、C2の場合はSW9の端子2側とSW2を通して入力端子に接続し、C1およびC2に入力信号をサンプルする。
一方、上記第1フェーズの第1のホールド動作においては、入力信号の大きさによりSW3,SW4,SW5のいずれかがオンとなるが、SW1およびSW2は共にオフである。SW6はオンとなり、SW7はオフ、SW8およびSW9の端子位置はサンプル時と同一である。
図7(b)の構成によれば、容量C1は負の増幅度を持つアンプ201の入出力端子間に接続され、C2は参照電圧(+1,0,または−1)に接続される。C2の電荷はC1に移動するので、C1の両端には入力信号電圧の約2倍の電圧が発生する。
ここでC1の容量値をCとし、C2の容量値を(1+Δ)Cとすれば、図7(b)の場合、出力電圧は(2+Δ)Vinとなる。
上記第2フェーズの第2のホールド動作においては、入力信号の大きさによりSW3,SW4,SW5のいずれかがオンとなるが、SW1およびSW2は共にオフである。SW6はオンとなり、SW7はオフである。第1フェーズでの状態と異なるのは、容量C1はSW8の端子2を通して参照電圧側に接続し、容量C2はSW9の端子1を通して負の増幅度を持つアンプ201の入出力端子間に接続され、C1とC2の役割が反転する。この場合の出力電圧は、((2+Δ)/(1+Δ))Vinである。
第1フェーズと第2フェーズの電圧を平均した電圧は、
((2+Δ)Vin+(2+Δ)/(1+Δ)Vin)/2
=(4+(Δ2/(1+Δ))Vin/2
=2Vin+(Δ2/2(1+Δ))Vin (8)
となる。Δ2の項は無視できるので、精度の良い変換が出来る。
図7の回路を図1のビットブロックに適用し、アナログ・ディジタル変換器を構成した場合、ディジタルコレクション回路出力は、上記(2+Δ)Vinおよび((2+Δ)/(1+Δ))Vinの値をディジタル値に変換したものとなる。
この処理によりクロック周期に係わる周波数成分が発生するが、この後、後述する遅延器と加算器を用いた処理によりこの特定周波数成分を除去することができる。
電流を扱う場合の、具体的な回路構成を図8に示す。ただし図8において、I1およびI2は定電流源を示すものである。この場合ビットブロックにおいて、サブDACのビット数mは1と仮定した。図3で扱ったmが1.5の場合もこの範疇に入っている。
図8は第1フェーズおよび第2フェーズにより次の動作を行う。すなわち第1フェーズにおいては、サンプル期間でSW1はSの位置にあり、SW2は1Sの、SW3は1S/1Hの位置にある。サンプルスイッチSHW4およびSHW5はオンとなっている。入力端子INより流入する信号電流Iinは、トランジスタM2に流れ、電流ミラー回路の働きによりM3には(1+Δ23)Iinの電流が流れ、M1には(1+Δ21)Iinの電流が流れるから、出力端子OUTより(1+Δ21+Δ23)Iinの電流が流入する事となる。但しΔ21は、パラメータのばらつきによるトランジスタM2とM1に流れる電流の相対誤差であり、Δ23は、パラメータのばらつきによるトランジスタM2とM3に流れる電流の相対誤差である。Δ21,Δ23は1に比し十分小さい。
第1フェーズの、ホールド期間では、SW1はHの位置、SW2は1Hの位置、SW3は1S/1Hの位置にある。サンプルスイッチSHW4およびSHW5はオフとなる。SHW4およびSHW5がオフとなると、直前のM2およびM3のゲートソース電圧が、寄生容量Ch1およびCh2に保持されるので、M2には入力電流と同じIinが、M3には入力電流Iinをミラーした場合の電流と同じ(1+Δ23)Iinが流れ続ける。この期間においては、M2とM3のドレーン端子は共に出力端子OUTに接続されるので、出力端子OUTより(2+Δ23)Iinが流入する事となる。また、この場合入力電流はM1に流れるので、入力端子INがフローティングとなる事もない。なおアンプAおよびバイアス電源Vbは、入力端子INの端子電圧を固定する目的で使用されており、電流の伝達には関与していない。
第2のフェーズにおいては、サンプル期間でSW1はSの位置、SW2は2S/2Hの位置、SW3は2Sの位置にある。サンプルスイッチSHW4およびSHW5はオンである。入力端子INより加えられた信号電流Iinは、トランジスタM3に流れ、電流ミラー回路の働きによりM1にはIin/(1+Δ31)が、M2にはIin/(1+Δ23)の電流が流れるから、出力端子OUTよりIin/(1+Δ31)+Iin/(1+Δ23)の電流が流入する。但しΔ31は、パラメータのばらつきによるトランジスタM3とM1に流れる電流の相対誤差である。第2フェーズの、ホールド期間では、SW1はHの位置、SW2は2S/2Hの位置、SW3は2Hの位置にある。サンプルスイッチSHW4およびSHW5はオフとなる。SHW4およびSHW5がオフとなると、直前のM2およびM3のゲートソース電圧が、寄生容量Ch1およびCh2に保持されるので、M3には入力電流と同じIinが、M2には入力電流Iをミラーした場合と同じ電流Iin/(1+Δ23)が流れ続ける。この期間においては、M2とM3のドレーン端子は共に出力端子OUTに接続されるので、出力端子OUTより(1+1/(1+Δ23))Iinが流入する事となる。
第1フェーズと第2フェーズのホールド期間の電流を平均したものは、2Iin+(Δ23 2/2(1+Δ23))Iinとなり、(8)式と同一の形になる。
ただし、図8の構成は、図2の第1ビットブロックで考えた場合、S/H回路101と、105のアンプAvの機能を実現するものであるので、電流を扱うサブADCおよびサブDACと組み合わせると、第1ビットブロック全体を構成できる。この場合、減算器104は、図8の出力端子OUTから電流を引き抜く形で実現される。ただし、図2で示した減算器104が105のアンプAvの後ろに配置される形に変わるので、サブDAC103の出力電流の大きさは2倍とする必要がある。なお、ビットブロックにおける減算およびディジタルビット出力の決定は、図8の回路がホールド期間のあいだに行われるので、図8の回路の出力電流がこのホールド期間において正確な事が要求されるのみである。
なお、他の応用例として図9の回路がある。図9の回路は、図8の回路を差動回路構成としたものである。差動回路を構成する理由は、サンプルスイッチがオフに切り替わる時に生じる、クロックフィードスルーを打ち消すためと、ディジタル回路からのノイズの混入に対し、ノイズ耐性の強いシステムを構築するためである。ただし図9において、I11,I12,I13,I21,I22,およびI23は定電流源を示している。
図9において、+Iinおよび−Iinは互いに逆相の入力信号電流である。図示のように正相および逆相の電流S/H回路を2回路用意する。第1と第2の回路の、出力電流の差を取る事で、電流増幅率が2倍の差動回路を構成できる。この目的のため、定電流源I13,アンプA,スイッチSW16,SW17,トランジスタM14およびM15からなる、第1の電流反転回路300、および、定電流源I23,アンプA,スイッチSW26,SW27,トランジスタM24およびM25からなる第2の電流反転回路301を用意した。
該第1および第2の電流反転回路300および301において、スイッチSW16,SW17,SW26およびSW27は第1のクロック周期を第1のフェーズとし、第2のクロック周期を第2のフェーズとして切り替わるスイッチである。
図中の1は第1のフェーズでの位置を示し、2は第2のフェーズでの位置を示している。第1のフェーズと第2のフェーズで、トランジスタM14とM15、あるいはM24とM25の役目が切り替わる。
これにより、この切り換え周期(クロック周期)に係わる周波数成分が発生するが、前記したように、後述する遅延器と加算器を用いた処理を行うことよりこの特定周波数成分を除去することができ、素子ばらつきの無い電流反転回路が構成出来る。したがって以下では、電流反転回路に素子ばらつきは無いものとして取り扱う。
図9の動作は、次のようである。ただし図において、SW11およびSW21は、第1および第2フェーズ共、サンプル時はSの位置に、ホールド時はHの位置に接続され、SW12,SW13,SW22,SW23は、それぞれ第1フェーズのサンプル期間は1Sの位置に、第1フェーズのホールド期間は1Hの位置に、第2フェーズのサンプル期間は2Sの位置に、第2フェーズのホールド期間は2Hの位置に接続される。
まず第1のフェーズにおいては、第1のサンプル期間に、第1の回路に入力する+IinはM12に流れ、M13によりミラーされた電流(1+Δ1213)Iinが出力端子OUTに流れる。但しΔ1213は、パラメータのばらつきによるトランジスタM12とM13に流れる電流の相対誤差である。第1のホールド期間ではM13の電流はそのままであるが、M12の+Iinは第1の電流反転回路を通して−Iinとして、第2の回路の出力端子OUT/に加えられる。
一方、第1のサンプル期間に、第2の回路に入力する−IinはM22に流れ、M23によりミラーされた電流−(1+Δ2223)Iinが出力端子OUT/に流れる。但しΔ2223は、パラメータのばらつきによるトランジスタM22とM23に流れる電流の相対誤差である。
第1のホールド期間ではM23の電流はそのままであるが、M22の−Iinは第2の電流反転回路を通してIinとして、第1の回路の出力端子OUTに加えられる。したがって、第1のフェーズの第1のホールド期間で、出力端子OUTには(2+Δ1213)Iinが現れ、出力端子OUT/には−(2+Δ2223)Iinが現われる。
第2のフェーズにおいては、トランジスタM12とM13、および、M22とM23の役目が変わるだけであるので、同様の議論により、第2のホールド期間で出力端子OUTには(1+1/(1+Δ1213))Iinが現れ、出力端子OUT/には−(1+1/(1+Δ2223))Iinが現われる。
両フェーズにおける出力端子OUTおよび出力端子OUT/での、それぞれの出力電流を平均すれば、Δ2の項しか残らないので、差動構成においても電流の伝達精度を高めることが可能となる。
なお図9においては、SHW14およびSHW15にて発生するクロックフィードスルーは出力端子OUTに現われると共に、反転されて出力端子OUT/に現われ、SHW24およびSHW25にて発生するクロックフィードスルーは出力端子OUT/に現われると共に、反転されて出力端子OUTに現われるので、両者のクロックフィードスルーの大きさが等しければ、互いに相殺して出力には現われない。
図1のアナログ・ディジタル変換器においては、第1ビットブロック10に入力された信号が、各ビットブロック毎にクロック信号に同期した期間Tで、次々と第2ビットブロック以降のビットブロック中を流れて行くうちに、各ビットブロックにおいて参照電圧と比較され、その結果各ビットブロック毎の、ディジタル値が得られる。各ビットブロックの出力端子OUTに現われるのはアナログ量であり、電圧の場合もあるいは電流の場合もあるが、まず電圧の場合で考えて行く。
各ビットブロックにおいて、出力端子OUTに現われるアナログ量は、入力信号から各ビットブロックで決定されるディジタル値に比例する電圧を差し引いたものである。この電圧を誤差電圧という。各ビットブロックの出力である誤差電圧の最大値は、次段の入力信号電圧の最大値と一致するので、各ビットブロックで1ビットずつディジタル値を決定するような(1.5ビットの場合も、基本的にはこの場合に相当する)方式のアナログ・ディジタル変換器の場合には、入出力信号の電圧範囲の中点に参照電圧を設定し、該参照電圧と入力信号電圧を比較すれば、各ビットブロックにおいてディジタル値を得ることが出来る。
以上のように決定した、図1の第1ビットブロック10のディジタルビット出力と、第nビットブロック30のディジタルビット出力との間には、クロック信号に同期した期間Tの(n−1)倍の時間差が生じている。入力信号が第1ビットブロック10の入力端子INに入力されてから、第nビットブロック30の入力端子INに到達するまで、クロック信号に同期した期間Tの(n−1)倍の時間がかかっているためである。この動作は、アナログ・ディジタル変換器全体として、クロック信号に同期した期間Tのn倍の時間をかけて、変換を行っているのと等価である。ただし、パイプライン的な処理を行うので、データの出力速度(スループットという)が低下する事はない。
このため、各ビットブロックの他方の出力であるディジタルビット出力を、遅延器を用いて遅延させる。図1において、第1ビットブロックでは入力されたアナログ信号の電圧値を判定してディジタル値に変換し、ディジタルビット出力として第1遅延器へ送る。第2のビットブロックのディジタルビット出力は、クロック信号に同期した期間Tの1倍の時間後に出力されるので、同一アナログ入力信号をディジタル値に変換しているシステムとして、第1ビットブロックおよび第2ビットブロックのディジタル出力を同期させるため、第1ビットブロックからのディジタル出力を、クロック信号に同期した期間Tの1倍の時間だけ遅らせる。同様に考えて、第1ビットブロック10と第nビットブロック30のディジタル出力を同期させるには、第1ビットブロック10からのディジタルビット出力を、第1遅延器を用いて、クロック信号に同期した期間Tの(n−1)倍の時間だけ遅らせれば良い事がわかる。
ディジタルコレクション回路では、遅延器を通った各ビットブロックからのディジタルビット出力を、時間のタイミングを揃えた形で受け取る。各ビットブロックにおいては、入力電圧範囲の中心付近ではディジタル値を決定するような判定をせず、判定は次段以降のビットブロックに委ねられる。したがって、次段以降のビットブロックの判定に依り、演算を行いデータの補正を行う。この機能を受け持つのがディジタルコレクション回路である。
通常、ディジタルコレクション回路の出力は、そのままアナログ・ディジタル変換器の出力となるが、本発明例では、ディジタルコレクション回路の出力71と、これをクロック信号に同期した期間Tだけ出力遅延器70を用いて遅延させた出力72を加算器80にて加算する操作を加えている。
新たに加えた、ディジタルコレクション回路の出力71、クロック信号に同期した期間Tだけ遅延させた出力72、遅延器70、加算器80の機能は以下のようである。
いま、クロック信号に同期した期間Tをクロック信号の1周期とする。クロック1周期分の遅延とは、Z変換を用いて表現するとZ−1倍される、という事であるから、ディジタル出力81とディジタルコレクション回路の出力71との関係は、Z変換により
H(z)=D81(z)/D71(z)=1+Z−1 (9)
で表される。
以下、(9)式の周波数特性を求める。Z=ejωTとおいて(9)式に代入すると、
H(jω)=1+e−jωT
=1+cos(ωT)−jsin(ωT) (10)
である。ただしjは虚数を表す。振幅|H(jω)|は、
Figure 0004183179
である。(11)式は、f=(2n−1)/2Tにおいて、零となる関数である。ここでnは整数としている。
したがって、ディジタル出力81において、f=(2n−1)/2Tの周波数成分は現われない。なお、n=1の場合、fはクロック周波数の1/2の周波数である。
ディジタルコレクション回路以降で、上述の演算を行う理由は次の通りである。
すなわち、ビットブロックにおいて、クロック周波数の1/2の周波数成分が混入してくるためである。ただし、変換の精度は大幅に向上する事が期待できる。
例えば電圧の場合、第1のフェーズと第2のフェーズの値の差は、
(1+Δ)V−(1/(1+Δ))V
=((2Δ+Δ2)/(1+Δ))V
=(Δ(2+Δ)/(1+Δ))V
≠0 (12)
であるから、上記第1のフェーズと第2のフェーズで上記信号を出力する側の内部出力端子の値は、第1のフェーズと第2のフェーズの間で振動する事となる。この振動はクロック周波数の1/2の周波数である。
以上の議論から、図1に示すビットブロック構成により、アナログ・ディジタル変換器を構成し、上記第1のフェーズと第2のフェーズをそれぞれクロック信号の周期に選ぶならば、アナログ・ディジタル変換されたディジタル信号値は、上記第1のフェーズと第2のフェーズで振動し、この振動はクロック周期の2倍となる事がわかる。
したがって、上記アナログ・ディジタル変換されたディジタル信号値が、クロック周期の2倍で振動することから、該ディジタル信号値に(9)式の変換を施したものは、この振動成分を取り除いたもの、あるいは平均化したものとなるという事がわかる。
以上より、同様の構成にて図1のビットブロックを構築し、ディジタルコレクション回路を通った、第1フェーズにおけるアナログ・ディジタル変換値と、第2フェーズにおけるアナログ・ディジタル変換値とを、図1の遅延器70および加算器80を用いて(9)式の処理を行えば、振動成分となって現われる利得誤差を低減し、アナログ・ディジタル変換器全体としての直線性誤差を低減することができる。
アナログ・ディジタル変換を行う種々の構成に適応することができる。
本発明の実施例のアナログ・ディジタル変換器の回路構成を示す図である。 従来のアナログ・ディジタル変換器の回路構成を示す図である。 従来のアナログ・ディジタル変換器のビットブロックの入出力電圧特性を、理想的な場合について示す図である。 従来のアナログ・ディジタル変換器のビットブロックの回路動作を、サンプル時とホールド時に分けて示す図である。 利得誤差、判定誤差が生じた場合の、従来のアナログ・ディジタル変換器のビットブロックの入出力電圧特性を示す図である。 容量値のばらつきを補正する従来の手法を示す図である。 本発明の電圧出力形回路構成による、アナログ・ディジタル変換器のビットブロックの回路動作を、サンプル時とホールド時に分けて示す図である。 本発明の電流出力形回路構成による、アナログ・ディジタル変換器のビットブロックのS/H回路およびアンプ部の回路およびその動作を示す図である。 本発明の電流出力形回路構成による、アナログ・ディジタル変換器のビットブロックのS/H回路およびアンプ部を差動構成にした場合の回路およびその動作を示す図である。
符号の説明
01、02 切換スイッチ
03、04 変換素子(電圧変換素子または電流変換素子)
05 接地または仮想接地点
10 第1ビットブロック
20、30 第(n−1)第nビットブロック
40 第1遅延器
50 第(n−1)遅延器
60 ディジタルコレクション回路
70 出力遅延器
71 第1のディジタル出力
72 第2のディジタル出力
80 加算器
81 ディジタル出力
101 ビットブロック内のサンプルホールド回路
102 ビットブロック内のサブ・アナログ・ディジタル変換器
103 ビットブロック内のサブ・ディジタル・アナログ変換器
104 減算器
105 アンプ(Av)
201 負の増幅度を持つアンプ
I1,I2 定電流源
I11、I12、I13、I21、I22、I23 定電流源
300 第1の電流反転回路
301 第2の電流反転回路
Vcc バイアス電源
+Iin、−Iin 入力電流
OUT、OUT/ 出力端子
IN 入力端子

Claims (3)

  1. クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、
    前記アナログ・ディジタル変換器は、入力端子に加えられた前記アナログ信号を入力として、クロック信号に同期した期間Tにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力するビットブロックを備え、
    前記ビットブロックは、
    第1の素子内を流れる電流または両端の電圧が、第2の素子内を流れる電流または両端の電圧と比例関係にあるように設定され、それぞれ1端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第1および第2の変換素子と、
    1極2投の構造を持ち、当該1極側に前記第1の変換素子の他の1端を接続し、2投側の第1接点を信号の入力側に接続し、第2接点を信号の出力側に接続する第1のスイッチと、1極2投の構造を持ち、当該1極側に前記第2の変換素子の他の1端を接続し、2投側の第1接点を信号の出力側に、第2接点を信号の入力側に接続する第2のスイッチとを備え、
    当該ビットブロックは、前記期間Tにおいて、第1のスイッチの第1接点を入力側に接続し、第2のスイッチの第1接点を出力側に接続して、第1の変換素子と第2の変換素子を接地あるいは仮想接地点を介して入力側から出力側に向かって直列接続し、
    次の期間Tにおいて、第1のスイッチの第2接点を出力側に接続し、第2のスイッチの第2接点を入力側に接続して、第2の変換素子と第1の変換素子を接地あるいは仮想接地点を介して入力側から出力側に向かって直列接続することによって、
    第1の変換素子の出力と第2の変換素子の出力とを互いに逆比例の関係でクロック信号に同期して交互に出力し、前記連続する2つの期間Tで得られる第1の変換素子の出力と第2の変換素子の出力の内、第1の変換素子の出力を次段のビットブロックに出力すると共に該第1の変換素子の出力をディジタル化したディジタルビット出力を遅延器に出力し、第2の変換素子の出力を次段のビットブロックに出力すると共に該第2の変換素子の出力をディジタル化したディジタルビット出力を遅延器に出力することを特徴とする、アナログ・ディジタル変換器。
  2. クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、
    入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Tにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力する、第1から第nまでのn個のビットブロックと、
    前記第1から第(n−1)までのビットブロックのディジタルビット出力を、それぞれ前記クロック信号に同期した期間Tの(n−1)倍から1倍まで遅延させる第1から第(n−1)までの遅延器と、
    前記第1から第(n−1)までの遅延器の出力である第1から第(n−1)の遅延されたディジタルビット出力信号と、第nビットブロックの出力である第nのディジタルビット出力信号の値を用いてディジタル値を補正演算するディジタルコレクション回路と、
    前記ディジタルコレクション回路の第1のディジタル信号を前記クロック信号に同期した期間Tだけ遅延させる出力遅延器と
    前記ディジタルコレクション回路の出力である第1のディジタル信号と、前記出力遅延器で遅延されて得られる第2のディジタル信号とを加算する加算器を備え、
    前記出力遅延器および加算器は、前記ビットブロックにおいてクロック信号に同期した連続する2つの期間Tで得られる第1のディジタル信号と第2のディジタル信号の振動成分を低減しディジタル信号を最終的に変換されたディジタル信号として出力することを特徴とする、アナログ・ディジタル変換器。
  3. n個の従属接続されたビットブロックの内、第1から第p(p<n)までのビットブロックとして請求項1に記載のビットブロックを使用してなるn個のビットブロックと、
    前記第1から第(n−1)までのビットブロックのディジタルビット出力を、それぞれ前記クロック信号に同期した期間Tの(n−1)倍から1倍まで遅延させる第1から第(n−1)までの遅延器と、
    前記第1から第(n−1)までの遅延器の出力である第1から第(n−1)の遅延されたディジタルビット出力信号と第nビットブロックの出力である第nのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、
    前記ディジタルコレクション回路の第1のディジタル信号を前記クロック信号に同期した期間Tだけ遅延させる出力遅延器と
    前記ディジタルコレクション回路の出力である第1のディジタル信号と、前記出力遅延器で遅延されて得られる第2のディジタル信号とを加算する加算器を備え、
    前記出力遅延器および加算器は、前記第1から第p(p<n)ビットブロックにおいてクロック信号に同期した連続する2つの期間Tで得られる第1のディジタル信号と第2のディジタル信号の振動成分を低減しディジタル信号を最終的に変換されたディジタル信号として出力することを特徴とする、アナログ・ディジタル変換器。
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