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WO2006041085A1 - サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 - Google Patents

サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 Download PDF

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WO2006041085A1
WO2006041085A1 PCT/JP2005/018782 JP2005018782W WO2006041085A1 WO 2006041085 A1 WO2006041085 A1 WO 2006041085A1 JP 2005018782 W JP2005018782 W JP 2005018782W WO 2006041085 A1 WO2006041085 A1 WO 2006041085A1
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WO
WIPO (PCT)
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sample
capacitor
input
signal
switching means
Prior art date
Application number
PCT/JP2005/018782
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English (en)
French (fr)
Inventor
Koichi Ono
Masahiro Segami
Original Assignee
Sony Corporation
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Publication date
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Priority claimed from JP2004305789A external-priority patent/JP2006121307A/ja
Priority claimed from JP2004308034A external-priority patent/JP2006121480A/ja
Application filed by Sony Corporation filed Critical Sony Corporation
Priority to EP05793159A priority Critical patent/EP1801976A1/en
Priority to US11/665,092 priority patent/US20090201051A1/en
Publication of WO2006041085A1 publication Critical patent/WO2006041085A1/ja

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Definitions

  • the present invention is to provide a sample-and-hold circuit using a switched capacitor and a pipeline AD conversion using the same.
  • Fig. 1 shows a basic SZH (sample and hold) circuit 10 conventionally used.
  • S / H circuit 10 is a switched capacitor consisting of operational amplifier 11 and switches SWl l, SW12, SW13, SW14, SW15, SW 16, SW17, SW18, SW19, SW20 and capacitance CSIO, CSl l, CflO, Cfl l force. It is composed.
  • Vag is connected to switch SW13 and Vip is connected to one side of capacitor CS10 via SW11, and the other terminal is connected to the first input of operational amplifier 11.
  • the Vin force W12 and Vag are connected to one terminal of the capacitor CS11 via SW14, and the other terminal is connected to the second input of the operational amplifier 11.
  • the first output of the operational amplifier 11 is connected to the first input via SW16, and SW17 connected in series with this and the capacitor CflO are connected.
  • the second output of operational amplifier 11 is connected to the second input via SW20, and SW19 and capacitor Cf11 connected in series are connected in parallel to this!
  • SWl1, SW12, SW15, SW16, SW18, and SW20 are ON ZOFF controlled with clock 1 (CK1), and SW13, SW14, SW17, and SW19 are ONZOFF controlled with clock 2 (CK2).
  • Each switch is ONZOFF controlled by the two-phase non-overlapping clocks (CK1, CK2) shown in Fig. 2, and operates in two phases: reset (sample) mode and amplifier (hold) mode.
  • the input voltage (Vip, Vin) is charged to the sample capacitance CS with respect to Vag, and the amount of charge charged to the respective sample capacitance CS (CS10, CS11) and feedback capacitance Cf (CflO, Cfl l). (Note the change on one side only)
  • CK1 becomes “L” level and CK2 becomes “ ⁇ ,” level.
  • SW11, SW12, SW15, SW16, SW18, SW20 are SW13, SW14, SW17, and SW19 are turned on (show), and as a result, the operational amplifier 11 becomes a capacitive feedback type amplifier.
  • SW13 and SW14 are ON, and the input switches are switched to Vag (terminal) and charged to the respective sample capacitors CS (CS10, CS11) and feedback capacitors Cf (CflO, Cfll).
  • Vag terminal
  • Cf feedback capacitors
  • CMFB common to apply a back
  • the source of the PMOS transistor Q51 is connected to the power supply VDD, and is connected to the source of the drainer SPMOS transistor Q52!
  • the gate of the PMOS transistor Q51 is connected to the bias (Bias3).
  • the drain of the PMOS transistor Q52 is connected to the drain of the NMOS transistor Q53, and the gate is connected to the bias (Bias2).
  • the source of the NMOS transistor Q53 is connected to the drain of the NMOS transistor Q54, and the gate is connected to the bias (Bias 1).
  • the gate of the NMOS transistor Q54 is connected to Vin, the source is commonly connected to the source of the NMOS transistor Q58, and is connected to the drain of the NMOS transistor Q59 constituting the current source, and the source of the NMOS transistor Q59 is connected to the ground. !
  • the source of the PMOS transistor Q55 is connected to the power supply VDD, and is connected to the source of the drain force PMOS transistor Q56.
  • the gate of the PMOS transistor Q55 is connected to the bias (Bias3).
  • the drain of the PMOS transistor Q56 is connected to the drain of the NMOS transistor Q57, and the gate is connected to the bias (Bias2).
  • the source of the NMOS transistor Q57 is connected to the drain of the NMOS transistor Q58, and the gate is connected to the bias (Biasl).
  • the gate of the NMOS transistor Q58 is connected to Vip, and the source is commonly connected to the source of the NMOS transistor Q54! ('Feedback') is connected to circuit 51 and to outputs Vop and Von.
  • the output of the CMFB circuit 51 is connected to the gate of the current source NMOS transistor Q59 to control the amount of current.
  • the source-coupled-pair input operational amplifier 50 has the advantage that the output resistance can be increased by vertically stacking MOS transistors, but tends to sacrifice the output linear range of the operational amplifier 50. . For this reason, there is a case where a folded configuration is adopted, but there is a disadvantage that the total current efficiency is deteriorated.
  • FIG. 4 shows a circuit configuration example of the sample-and-hold circuit 100 suitable for lowering the voltage by employing an operational amplifier having a common source input stage.
  • One of the current sources 1100 is connected to the voltage source VDD, and the other is connected to the drain of the NMOS transistor Q100.
  • the source of the NMOS transistor Q100 is connected to the ground, the SW106 is connected between the gate and the drain, and the SW107 and the capacitor Cf100 connected in series in parallel with this are connected.
  • the common connection point of this capacitor Cf100 and SW107 is connected to Vag via SW105.
  • one of the current sources 1101 is connected to the voltage source VDD, and the other is connected to the drain of the NMOS transistor Q101.
  • the source of the NMOS transistor Q101 is connected to the ground, SW108 is connected between the gate and drain, and SW109 and capacitor Cf101 connected in series are connected in parallel with this.
  • the common connection point of this capacitor CflOl and SW109 is connected to Vag via SW110.
  • the gate of the NMOS transistor Q100 is connected to the capacitor CS100, and is further connected to Vip via SW101 and to Vag via SW103.
  • the gate of the NMOS transistor Q101 is connected to the capacitor CS101, and further connected to Vin via SW102 and to Vag via SW104!
  • two source-grounded amplifiers (Q100, Q101) are used and operate in a pseudo differential format. Since the input stage pair is not biased by a current source, a wide output linear range can be secured for one transistor. Furthermore, since the output operating point is determined by being biased by the current source (1100, 1101) from the load side, a CMFB circuit like a conventional operational amplifier is not required.
  • Patent Document 1 JP-A-5-14199
  • Patent Document 2 JP 2000-201054 A
  • Non-patent literature l Daisuke Miyazaki et all, "A 10- b 30- MS / s LOW-POWER Pipelined C MOS A / D Converter Using a Pseudo differential Architecture" IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.38, N02, p370— 373, FEBRUARY 2003
  • the present invention has been made in view of the above problems, and the object of the present invention is to reduce the power consumption of a source grounded operational amplifier and to use a sampled grounded operational amplifier that is resistant to input common fluctuations. It is to provide a hold circuit and AD conversion using it.
  • the present invention includes a first switching unit that is supplied with a first reference signal and is turned on and off with a first control signal, and is turned on and off with a second input signal supplied with a first input signal.
  • a second switching means that operates, a third switching means that is supplied with a second reference signal and is turned on and off by the first control signal, and a second input signal that is supplied with a second control signal.
  • a fourth switching means that operates on and off; a first capacitor to which a signal from the first and second switching means is alternatively supplied by the first and second control signals; and A second capacitor to which signals from the third and fourth switching means are alternatively supplied by the first and second control signals, and the outputs of the first and second capacitors are the first And a first amplifier that amplifies and outputs first and second output terminal forces, and the first input terminal A fifth switching means and a third capacitor connected between the second output terminal and the first output terminal; a sixth switching means and a fourth capacitor connected between the second input terminal and the second output terminal; A capacitor, first and second output terminals of the first amplifier, and a first and second variable current sources connected between a reference power source, the second control signal, and the second control signal.
  • the operation setting means for fixing the operation state of the amplifier during the period in which the control signal is supplied.
  • the present invention is the first, second, third, controlled by the first and second clocks that are equal to the sampling frequency and do not overlap with each other, and become conductive when the first clock is on.
  • the second switch is connected in parallel with the capacitor that applies negative feedback to the operational amplifier, and shorts the input / output of the operational amplifier when the first clock is on, and the difference between the potential of the summing node and the input voltage is sampled.
  • a reference voltage for determining an operating point is supplied to the ninth and tenth switches, and a difference between the voltage charged in the sample capacitor and the reference voltage is Amplified and output by the ratio of the sample capacity and the feedback capacity, and the operational amplifier comprises two sets of a common source input stage and two sets of current sources, each of which has the second clock A switch that becomes conductive at the same time is inserted, and the bias current value and the gate width size of the input transistor are (n + 1) times [n> 0, integer] in synchronization with the second clock.
  • the present invention is characterized in that a first switching means that is supplied with a first reference signal and is turned on / off by a first control signal, and a first input signal that is supplied and turned on by a second control signal.
  • Second switching means that operates OFF
  • third switching means that is supplied with the second reference signal and is turned ON / OFF by the first control signal
  • second control signal that is supplied with the second input signal
  • a first output signal from the first and second switching means which is alternatively supplied by the first and second control signals.
  • the second output signal of the third and fourth switching means force are connected to the first and second control signals.
  • the second capacitor that is supplied alternatively, and the output signals of the first and second capacitors are connected to the first and second input terminals, and are amplified for the first and second outputs.
  • Terminal force output first amplifier, fifth switching means and third capacitor connected between the first input terminal and the first output terminal, the second input terminal and the second input terminal.
  • the sixth switching means, the fourth capacitor, the first and second input signals, and the third reference signal, which are connected between the output terminals, are supplied, and the third switching signal is supplied according to the control signal of the second.
  • a correction circuit that outputs a correction signal for correcting the operation of the first amplifier to the fourth capacitor, and the second control signal is supplied to the amplifier during a period in which the second control signal is supplied.
  • Operation setting means for fixing the operation state.
  • the present invention is controlled by first and second clocks that are equal in sampling frequency and do not overlap each other, and are in a conductive state when the first clock is on. 4, fifth and sixth switches, seventh, eighth, ninth and tenth switches which are turned on when the second clock is on, an operational amplifier having a common source amplifier as an input stage, and A capacitor that applies negative feedback to the operational amplifier; and a sample capacitor that samples an input signal via the third or fourth switch.
  • the first and second switches are capacitors that provide negative feedback to the operational amplifier.
  • a reference voltage for determining an operating point is sometimes supplied to the ninth and tenth switches, and the difference between the voltage charged in the sample capacitor and the reference voltage is increased by the ratio of the sample capacitor and the feedback capacitor.
  • a feedforward circuit connected to the fifth and sixth switches for a correction voltage corresponding to the input signal and the reference voltage.
  • the present invention includes a first switching means that is supplied with a first reference signal and is turned on and off with a first control signal, and is turned on and off with a second input signal supplied with a first input signal.
  • a second switching means that operates, a third switching means that is supplied with a second reference signal and is turned on and off by the first control signal, and a second input signal that is supplied with a second control signal.
  • a fourth switching means that operates on and off; a first capacitor to which a signal from the first and second switching means is alternatively supplied by the first and second control signals; and A second capacitor to which signals from the third and fourth switching means are alternatively supplied by the first and second control signals, and the outputs of the first and second capacitors are the first And an amplifier connected to the second input terminal, amplifying and outputting the first and second output terminal forces, and the first input terminal A fifth switching means and a third capacitor connected between the output terminals of 1, a sixth switching means and a fourth capacitor connected between the second input terminal and the second output terminal; The first and second input signals and the third reference signal are supplied, and a correction circuit for outputting a correction signal for correcting the operation of the amplifier to the third and fourth capacitors according to the control signal of the second.
  • the present invention controls the first, second, third, and second clocks that are controlled by the first and second clocks that are equal to the sampling frequency and do not overlap each other, and that become conductive when the first clock is on. 4, 5th and 6th switches; 7th, 8th, 9th and 10th switches that are turned on when the second clock is on; A capacitor that applies negative feedback to the pair of amplifiers, and a sample capacitor that samples the input signal via the third or fourth switch.
  • the first and second switches are capacitors that provide negative feedback to the operational amplifier.
  • the ninth and tenth switches are connected to a reference voltage for determining an operating point, and the difference between the voltage charged in the sample capacitor and the reference voltage is determined by the ratio of the sample capacitor and the feedback capacitor.
  • the sample and hold circuit for amplifying and outputting includes an output common of the sample and hold circuit and a feedback circuit in which a correction voltage corresponding to the reference voltage is connected to the fifth and sixth switches.
  • the present invention applies an AD converter that converts an analog signal into a digital code, a DA converter that converts the digital code output from the AD converter into an analog value, and the AD converter Pipeline with multiple AD conversion sub-blocks that are composed of a sample-and-hold circuit that outputs the difference between the analog signal and the analog signal output from the DA converter by multiplying the resolution of S ⁇ AD conversion]
  • the sample-and-hold circuit is a first AD that is controlled by the first and second clocks that are equal to the sampling frequency and do not overlap each other, and is in a conductive state when the first clock is turned on.
  • Second, third, fourth, fifth and sixth switches, seventh, eighth, ninth and tenth switches which become conductive when the second clock is on, operational amplifiers and Negative feedback to operational amplifier And a capacitor for sampling an input signal through the third or fourth switch, and the first and second switches are connected in parallel with the capacitor for applying negative feedback to the operational amplifier,
  • the first clock is on
  • the input / output of the operational amplifier is shorted
  • the difference between the potential of the summing node and the input voltage is charged to the sample capacitor
  • the ninth and Reference power to determine the operating point on the 10th switch
  • the difference between the voltage charged in the sample capacitor and the reference voltage is amplified and output by the ratio of the sample capacitor and the feedback capacitor
  • the operational amplifier has two sets of source grounded input stages and two sets of reference voltages.
  • a switch that becomes conductive with the second clock is inserted in each pair, and the bias current value and the gate width size of the input transistor are synchronized with the second clock. Is (n + 1) times [n> 0, integer].
  • the present invention includes an AD converter that converts an analog signal into a digital code, a DA converter that converts the digital code output from the AD converter into an analog value, and an AD converter.
  • Multiple AD conversion sub-blocks with a sample-and-hold circuit that outputs the difference between the analog signal and the analog signal that also outputs DA conversion multiplied by 2 (a_1) [a: AD resolution ⁇ ] are connected in cascade.
  • the input / output of the op amp is short-circuited, and the difference between the potential of the summing node and the input voltage is charged to the sample capacitor.
  • the reference voltage for determining the operating point is supplied to the ninth and tenth switches when the clock is turned on, and the difference between the voltage charged in the sample capacitor and the reference voltage is the difference between the sample capacitor and the feedback capacitor.
  • the output of the circuit that amplifies and outputs the difference voltage between the common voltage of the input signal and the reference voltage and amplifies the difference voltage by the ratio of the approximate sample capacitance and feedback capacitance.
  • the fifth is connected to the sixth switch of, wherein the polarity of the circuit is opposite to the polarity of the op amp.
  • the present invention relates to an AD converter that converts an analog signal into a digital code, a DA converter that converts the digital code output from the AD converter into an analog value, and an AD converter.
  • AD conversion consisting of a sample-and-hold circuit that outputs the difference between the analog signal that is printed and the analog signal that also outputs DA conversion multiplied by 2 (a_1) [a: AD resolution ⁇ resolution]
  • a_1 [a: AD resolution ⁇ resolution]
  • a pipeline AD converter in which a plurality of sub-blocks are connected in cascade, wherein the sample and hold circuit is controlled by first and second clocks that are equal to the sampling frequency and do not overlap each other, and the first clock is turned on.
  • the first, second, third, fourth, fifth, and sixth switches that are turned on and the seventh, eighth, ninth, and tenth switches that are turned on when the second clock is on.
  • an operational amplifier having a common-source amplifier as an input stage, a capacity for applying negative feedback to the operational amplifier, and a sample capacity for sampling an input signal through the third or fourth switch.
  • the switch is connected in parallel with the capacitor that applies negative feedback to the operational amplifier, and when the first clock is on, the input / output of the operational amplifier is short-circuited, and the difference between the summing node potential and the input voltage is
  • the ninth and tenth switches are connected to a reference voltage that determines the operating point when the second clock is on, and the difference between the voltage charged in the sample capacitor and the reference voltage is
  • the sample and hold circuit that amplifies and outputs the signal by the ratio of the sample capacitor and the feedback capacitor, the difference between the common voltage of the input signal and the reference voltage is detected, and the difference voltage is approximately the ratio of the sample capacitor and the feedback capacitor.
  • the output of the circuit for amplifying the signal is connected to the fifth and sixth switches, and the polarity of the circuit is opposite to the polarity of the operational amplifier.
  • the sample-and-hold circuit of the present invention can reduce the operating average current by switching the size of the current source of the amplifier and the size of the amplifying transistor using a switch according to the operation mode and changing the operating current. it can.
  • the current consumption can be reduced by using this sample-and-hold circuit for pipeline AD conversion.
  • the sample and hold circuit of the present invention can suppress fluctuations in the input common mode by expanding the output dynamic range and providing the amplifier with a feedforward circuit.
  • the sample hold circuit of the present invention can suppress fluctuations in the input common mode by providing a feedback circuit in the amplifier.
  • the output dynamic range can be expanded by using a common source amplifier.
  • FIG. 1 is a circuit diagram showing a conventional sample and hold circuit.
  • FIG. 2 is an operation timing chart for explaining the operation of the sample and hold circuit shown in FIG.
  • FIG. 3 is a circuit diagram showing a circuit configuration of an amplifier used in the sample hold circuit shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing another sample-and-hold circuit configuration of a conventional example.
  • FIG. 5 is an overall block configuration diagram showing a configuration of a sample and hold circuit of the present invention.
  • FIG. 6 is an operation timing chart for explaining the sample hold circuit shown in FIG.
  • FIG. 7 is an overall block configuration diagram showing a configuration of a sample and hold circuit of the present invention.
  • FIG. 8 is a circuit diagram showing a common mode “feed forward circuit” configuration in the sample and hold circuit shown in FIG. 7.
  • FIG. 9 is an operation timing chart for explaining the operation of the sample hold circuit shown in FIG.
  • FIG. 10 is an overall block configuration diagram showing a configuration of a sample and hold circuit of the present invention.
  • FIG. 11 is a circuit diagram showing a common mode feedback circuit configuration configured in the sample and hold circuit shown in FIG. 10.
  • FIG. 12 is an overall block diagram showing a configuration of pipeline AD transformation.
  • FIG. 13 is a circuit diagram showing a configuration of an MDAC circuit used in the pipeline AD converter shown in FIG. 12.
  • FIG.14 The configuration of other MDAC circuits used in the pipeline AD converter shown in Fig. 12.
  • FIG. 14 The configuration of other MDAC circuits used in the pipeline AD converter shown in Fig. 12.
  • FIG. 15 is a circuit diagram showing the configuration of another MDAC circuit used in the pipeline AD converter shown in FIG. 12.
  • a sample and hold circuit 150 according to an embodiment of the present invention is shown in FIG.
  • One of the current sources 1151 is connected to the voltage source VDD, the other is connected to the drain of the NMOS transistor Q 151, and the current source 1153 and the switch SW163 are connected in series with the current source 1151 in parallel.
  • the current source II 53 is a current source that supplies n times the current source II 51.
  • the source of the NMOS transistor Q 151 is connected to the ground, the SW 156 is connected between the gate and the drain, and the SW 157 and the capacitor Cf 151 connected in series are connected in parallel.
  • the common connection point of this capacitor Cf 151 and SW157 is connected to Vag via SW155.
  • a common source NMOS transistor Q153 is provided in parallel with the NMOS transistor Q151 constituting the pseudo-differential circuit. This gate is connected in common with the gate of Q151, and the drain is connected to the drain of Q151 via SW161.
  • One of the current sources 152 is connected to the voltage source VDD, and the other is connected to the drain of the NMOS transistor Q1 52.
  • a current source 1154 and SW164 are connected in series with the current source 1152 in parallel.
  • the current 154 is a current source that supplies a current n times that of the current source II 52.
  • the source of the NMOS transistor Q152 is connected to the ground, the SW 158 is connected between the gate and drain, and the SW159 and capacitor Cfl52 connected in series are connected in parallel. It has been continued. The common connection point of this capacitor Cfl52 and SW159 is connected to Vag via SW160.
  • the NMOS transistor Q154 is configured similarly to the NMOS transistor Q153. In other words, a common source NMOS transistor Q 154 is provided in parallel with the NMOS transistor Q 152. This gate is commonly connected to the gate of Q 152, and the drain is connected to the drain of Q 1 52 via SW162.
  • the gate width of the NMOS transistors Q153 and Q154 is set to n times the gate width of the NMOS transistors Q151 and Q152, and if the drain current flowing through the NMOS transistors Q151 and Q152 is 10, the drain current of n * 10 will be Flowing.
  • the gates of the NMOS transistors Q151 and Q153 are connected to the capacitor CS151, and are further connected to Vip via SW151 and to Vag via SW153.
  • the gates of the NMOS transistors Q152 and Q154 are connected to the capacitor CS152, and are further connected to Vin via SW152 and to Vag via SW154.
  • the drains of the NMOS transistors Q 151 and Q 152 are connected to the outputs Von and Vop, respectively.
  • the CK1 force 3 ⁇ 4, level in FIG. 6A and the CK2 in FIG. 6B become the “L” level, and the respective switches at that time are SW151, SW152, SW155, SW156, SW158, SW160 force ON. Therefore, SW153, SW154, SW157, SW159, SW161, SW162, SW163, SW164 force SOFF.
  • the current sources of the NMOS transistors Q151 and Q152 are 1151 and 1152 having a current value of 10, and this flows as a drain current to the ground through the source.
  • the gates and drains of the input / output terminals of the NMOS transistors Q151 and Q152 are each shorted and operate as MOS diodes. Since SW157 and SW159 are OFF, the Vag voltage is supplied to the feedback capacitors Cfl51 and Cfl52, and these capacitors are precharged.
  • V ip is supplied to the input capacitor CS151 and charged to Vgs of the NMOS transistor Q151 (MOS diode).
  • Vin is supplied to the input capacitor CS152 via SW152 and charged to Vgs of the NMOS transistor Q152 (MOS diode).
  • this circuit switches the switch to reduce the amount of current, and the transistor size (gate width) is also 1Z (n + 1) times, so that the current density is always equal. And speak.
  • a switch is provided to change the size of the transistor so that the current density becomes constant.
  • CK1 is at “L” level
  • CK2 is at “H” level.
  • SW151, SW152, SW155, SW156, SW158, SW160 force OFF, SW153, SW154, SW157, SW159, SW161, SW162, SW163, SW164 force SON.
  • the gates and drains of the input / output terminals of the NMOS transistors Q151, Q153, Q152, and Q154 are DC open and change from diodes to amplifiers.
  • Vag is supplied to the input capacitor CS 151 via SW153.
  • the feedback capacitor Cf 151 the voltage difference between the input voltage Vin and Vag is multiplied by a gain (CS 151 / Cfl51), and the amount of charge corresponding to the voltage is precharged to Cf 151 and accumulated.
  • Vag is supplied to the input capacitor CS152 via SW154.
  • the feedback capacitor Cfl52 a charge corresponding to a voltage obtained by multiplying the voltage difference between Vin and Vag by a gain (CS152ZCfl52) and a charge precharged in Cf152 are accumulated.
  • the current source that is the operating current is (1 + n) times that of the reset mode
  • the transistor size is also (1 + n) times that of the reset mode.
  • the average operating current can be reduced by setting the operating current to 10 in the reset mode and (1 + n) * 10 in the amplifier mode to switch the current value according to the operating mode and operate efficiently. did it.
  • the sample and hold circuit 150 of the above-described embodiment has shown an example in which an NMOS transistor is used. However, in addition to this, the sample and hold circuit 150 may be configured by a PMOS transistor, and may be further configured by an FET using an insulated gate. it can.
  • CMFF common-mode feed-forward
  • MOS transistor In the following, to simplify the circuit configuration and description, only one MOS transistor is shown as a source-grounded transistor! / ⁇ , but other MOS transistors are connected in parallel using a switch. Correspondingly, a SW and a current source may be provided in parallel to the constant current source.
  • the input of the CMFF circuit 202 is connected to Vip and Vin, and is also connected to Vag.
  • the output of the CM FF circuit 202 is connected via SW155 and 160 to a common connection point between the capacitors Cfl51 and SW157 and a common connection point between the capacitors Cf152 and SW159. Other connections
  • the continuation configuration is the same as that of the sample hold circuit 150 in FIG. 5, and the description thereof is omitted here.
  • the CK1 force 3 ⁇ 4, level in FIG. 6A and the CK2 in FIG. 6B become “L” level, and the switches at that time are SW151, SW152, SW155, SW156, SW158, SW160 force SON, respectively.
  • SW153, SW154, SW157 and SW159 are turned off.
  • the gates and drains of the input / output terminals of the NMOS transistors Q151 and Q152 are shorted.
  • V CMMD of the correction signal generated by the CMFF circuit 202 is applied to the common connection point of SW157 and Cfl51 and the common connection point of SW159 and Cf152 via SW155 and SW160.
  • VCMMD is charged to Vgs of MOS transistor Q151 in feedback capacitor Cf151.
  • the feedback capacitor Cfl52 is charged with VCMMD to the Vgs of the MOS transistor Q152.
  • Vip is supplied to the input capacitor CS151 through the SW151, and the input capacitor CS151 is charged with respect to the Vgs of the MOS transistor Q151. Is done.
  • Vin is supplied to the input capacitor CS152 via SW152, and the input capacitor CS152 is charged with respect to Vgs of the MOS transistor Q152.
  • this circuit applies the VCMM D voltage to the feedback capacitors Cf 151 and Cf 152 via the switch (SW) 155 and switch (SW) 160 when the sample and hold is in the reset mode. Precharge in advance.
  • CK1 is at "L” level. Then, CK2 becomes "H” level.
  • SW is in the reverse operation state in the reset mode.
  • the input / output terminals, gates, and drains of the NMOS transistors Q151 and Q152 are opened in a DC manner, and are in an amplification operation state.
  • the output operating point of the sample hole fluctuates by ⁇ AV (CsZCf) in the amplifier mode.
  • ⁇ AV (CsZCf) is generated by the CMFF circuit 202 and pre-charged to the feedback capacity in the sample and hold reset mode in advance, so that the fluctuation is canceled in the amplifier mode and the operation of the operational amplifier The point will never change!
  • the sample hold circuit 200 of the above-described embodiment example uses an NMOS transistor.
  • the sample hold circuit 200 can also be configured by a PMOS transistor, and further by another insulated gate field effect transistor. You can also.
  • FIG. 8 shows a CMFF circuit 250 of the embodiment.
  • the CMFF circuit 250 is the CMFF circuit 202 configured in the above-described sample hold circuit 200, and the timing for explaining the operation is shown in FIG.
  • the clocks (CK3, CK4) supplied to the CMFF circuit 250 (202) operate with opposite phase clocks to the control clocks (CK1, CK2) of the sample hold circuit 200.
  • the input terminal to which Vin is supplied is connected to one end of SW251, and the other end of SW251 is connected to capacitor CS250.
  • the common connection point of SW251 and capacitor CS250 is connected to Vag via SW253.
  • the input terminal to which Vip is supplied is connected to one end of SW252, and the other end of SW252 is connected to capacitor CS251.
  • the common connection point of SW252 and capacitor CS251 is S Connected to Vag via W254.
  • capacitors CS250 and CS251 are connected in common and connected to one input terminal of the operational amplifier 251.
  • the other input terminal of the operational amplifier 251 is connected to Vag.
  • SW256 is connected between the output of operational amplifier 251 and one input terminal, and capacitors Cf250 and SW255 are connected in series in parallel with SW256.
  • the common connection point of capacitors Cf250 and SW255 is connected to Vag via SW257. ing.
  • SW253 and SW254 are ON and connected to Vag, and Vag is input to the sample capacitance CS250 and CS251 of the CMFF circuit 250. Since the input / output terminal of the operational amplifier 251 is Vag, no charge is accumulated!
  • sample capacitors (capacitors) CS250 and CS251 and the feedback capacitor (capacitor) Cf250 that determine the gain of the CMFF circuit 250 need not use the same value as the capacitor used in the sample hold.
  • the CS250, CS251 and Cf 250 are As long as the capacitance ratio is almost the same, CS250 and CS251 are sample-hold input capacitors CS 151 and CS 152, and Cf 250 is a feedback capacitor Cf 151 and Cfl5
  • a value smaller than the capacity value of 2 can be selected.
  • the gain of the operational amplifier 251 does not need a high gain as long as the total gain of the CMFF circuit 202 substantially matches the gain of the sample hold circuit 200.
  • FIG. 10 a sample-and-hold circuit 300 which is another embodiment of the present invention is shown in FIG. In the circuit in FIG. 10, the same components as those in FIG. 5 are given the same numbers.
  • the sample and hold circuit 300 has a configuration in which a CM FB circuit 302 is connected between the outputs of MOS transistors Q151 and 152 and SW155 and 160 instead of the CMFF circuit 202 of the sample and hold circuit 200 shown in FIG. Description is omitted. Further, Vag is further input to the CMFB circuit 302.
  • the gates and drains of the input / output terminals of the NMOS transistors Q151 and Q152 are shorted and operate as MOS diodes.
  • the voltage at the connection point between the input capacitors CS 151 and C S 152 and the MOS transistors (diodes) Q 151 and Q 152 is fixed to Vgs, and the impedance of the parenthesis becomes low.
  • Vip and Vin are supplied to the input capacitors CS151 and CS152, and charged to the Vgs of the MOS diodes Q151 and Q152.
  • Cfl51 and Cfl52 are charged as VCMMD voltage.
  • Vip is supplied to the input capacitor CS151 via SW151 and charged to CS151 with respect to Vgs of the MOS diode (Q151).
  • V in is charged to the input capacitor CS152 with respect to Vgs of the MOS diode (Q152).
  • CK1 is at “L” level
  • CK2 is at “H” level.
  • Each switch operation at that time is in the reverse operation state in the reset mode.
  • SW153 and SW154 forces are supplied to the Vag force input CS CS151 and CS152, and the change in voltage (Vip, Vin) charged at reset is transmitted to the operational amplifier.
  • the output voltage from the CMF B circuit 302 is not supplied to the common connection point of SW157 and Cf151 and the common connection point of SW159 and Cfl52 because SW155 and SW160 are OFF.
  • the feedback capacitors Cfl51 and Cfl52 have already stored the common mode correction voltage VCMDD corresponding to the difference voltage between Z2 and Vag output from the CMFB circuit 302 in the reset mode.
  • This VCMMD voltage is used to correct the output operating point in amplifier mode.
  • VCMMD is added to the value obtained by multiplying the difference between Vip and Vag by the gain of CS 151 / Cfl 51 and output.
  • the voltage on the output side of Cfl52 is output by adding VCMMD to the value obtained by multiplying the difference between Vin and Vag by the gain of CS152ZCf152.
  • the CMFB circuit 302 As described above, if the variation of ⁇ occurs in the output common in the amplifier mode (for example, the nth amplifier mode), the CMFB circuit 302 generates ⁇ . Precharges the feedback capacitor (capacitance) during the next reset mode (eg ⁇ + 1st reset mode), and changes during the next amplifier mode (eg ⁇ + 1st amplifier mode) The minutes are cancelled! The operational point of the operational amplifier never changes! /.
  • the CMFB circuit 302 outputs the VCMMD voltage for common mode correction via the switch (SW) 155 and the switch (SW) 160 to the feedback capacitor Cfl. 51 and Cfl 52 are pre-charged with this differential voltage.
  • sample hold circuit 300 of the above-described embodiment has shown an example using an NMOS transistor, the sample hold circuit 300 can be composed of a PMOS transistor or other insulated gate field effect transistor. You can also.
  • FIG. 11 shows the CMFB circuit 350 (302) of the embodiment.
  • This CMFB circuit 350 operates with the opposite phase clocks (CK3, CK4) from the sample-hold control clocks (CK1, CK2).
  • Figure 11 shows the negative output voltage Von of the sample-hold circuit (300).
  • the supplied input terminal Vin is connected to one end of SW351, and the other end of SW351 is connected to capacitor CS350.
  • the common connection point of SW351 and capacitor CS350 is connected to Vag via SW353.
  • the input terminal Vip to which the positive output voltage Vop of the sample hold circuit (300) is supplied is connected to one end of the SW352, and the other end of the SW352 is connected to the capacitor CS351.
  • the common connection point of SW352 and capacitor CS351 is connected to Vag via SW354.
  • the other ends of the capacitors CS350 and CS351 are connected in common and connected to one input terminal of the operational amplifier 351. This common connection point is connected to Vag via SW355.
  • the output terminal of the operational amplifier 351 is connected to other input terminals to form a voltage follower circuit.
  • CMFB circuit 350 When sample hold circuit 300 is in amplifier mode, CMFB circuit 350 is in reset mode, CK3 is at "H” level, CK4 is at "L” level ( Figure 9C, Figure 9D), and as a result, SW351, SW352, SW355 is ON, SW353 and SW354 are OFF. SW351, SW352 and SW355 force become SON, and the output voltage Von and Vop force of the sample hold circuit are supplied to SCS350 and CS351, and Vag is charged.
  • this CMFB circuit 350 first samples the output voltages Von and Vop of the sample and hold circuit 300 and then switches to Vag, the magnitude of the common change generated at the output of the sample and hold circuit 10 is the same, but the polarity is the same. Different.
  • the CMFB circuit 350 sets the difference between the output common mode voltage and Vag in the amplifier mode half a cycle before to the feedback capacitors Cfl 51 and Cfl 52 via SW155 and SW160. Precharge.
  • FIG. 12 shows an example of the pipeline AD converter 400.
  • Sample hold (SZH) 421 is arranged in the first stage, and then n-bitZstage bit blocks (422A, 422B, 422C, 422D,...) Are cascaded according to the resolution.
  • the A / D converted digital data from each bit block is added by the error correction Z clock generation circuit 423 and output after error correction.
  • n The configuration of bit / stage bit blocks (422A, 422B, 422C, 422D, ...) is n It consists of bitADC 411 and DAC 412, and a sample hold circuit 414 that amplifies the difference between the input analog voltage and the output voltage reproduced from the DAC 412 by 2 (n_1) times.
  • the DAC, subtraction, amplification, and hold circuit can be realized by a single circuit called MDAC (Multiplying DAC) 410, and is often used for pipeline ADCs.
  • MDAC Multiplying DAC
  • the signal held by the SZH circuit 421 is input to the bit block 422A, and the analog signal is converted into a digital signal with a predetermined accuracy (bit).
  • the AD converter 411 has a bit precision of 1.5 bits, 2, 3 or 4 bits, and the precision is properly used for each bit block.
  • the AD converter 411 uses a flash configuration and is operated at high speed so that pipeline operation is possible. Therefore, the number of comparators is proportional to the power of 2 of the number of bits, so the number of bits is made as small as possible. 1. 2 bits for 5 bits, 3 pieces for 2 bits, 7 pieces for 3 bits, etc. The chip area increases as the number of comparators increases, so the number of bit block stages and bit accuracy Decide in consideration of! /
  • Data converted into a digital signal by AD conversion 411 is supplied to error correction Z clock generation circuit 423 shown in FIG. 12, and is also supplied to DA conversion 412 constituting MDAC 410.
  • the digital signal is converted into an analog signal and supplied to the subtractor 413, and the held input analog signal is subtracted.
  • the signal output from the subtracter 413 is a difference signal obtained by subtracting the higher-order (422) signal from the input analog signal power. This difference signal is supplied to the SZH414, where the amplified signal is held by multiplying the gain of (nl-l) power of 2.
  • the analog signal held by the SZH circuit 414 in the bit block 422A is Is supplied to the bit block 422B and the same operation as described in 422A is performed, and further quantization is performed. Thereafter, this operation is repeated according to the clock timing output from the error correction Z clock generation circuit.
  • each bit block described above has a sample-and-hold function, each bit block sequentially converts an input signal that sequentially continues in time, and a high-speed conversion operation is possible. That is, for example, when bit block 422A is performing AD conversion operation, the next bit block 422B is AD converting the analog signal sampled before the signal that bit block 422A is AD converting. It will be.
  • analog signals sampled in time series for the number of stages of the configured bit block are simultaneously AD converted, and the AD converted data is sequentially error-corrected as the digital data according to the clock timing Z clock It can be taken out from the generation circuit 423.
  • FIG. 13 shows another example MDAC450.
  • the MDAC 450 is composed of the DA converter 412, the subtractor 413, and the S / H circuit 414 in one circuit.
  • the elements of the MDAC450 in FIG. 13 that have the same configuration as the SZH circuit 150 in FIG.
  • the SZH circuit has the same circuit configuration as that shown in FIG. 5, the description thereof will be omitted, and will be described mainly by the configuration of DA conversion (412) connected to the input.
  • the gate of the NMOS transistor Q151 constituting the source ground is connected to the input circuits 402A, 402B,..., 402N.
  • the gate is connected to the capacitor CS402A of the input circuit 402A, and is further connected to the input signal Vip via SW402AA and to the reference voltages VT and VB via SW402AB and SW402AC. 402B,..., 402N are similarly connected.
  • the gate of the NMOS transistor Q152 is connected to the input circuits 403A, 403B,.
  • the gate is connected to the capacitor CS403A constituting the input circuit 403A, further connected to Vin via SW403AA, and connected to the reference voltage VB via SW403AB and the reference voltage VT via SW403A.
  • Input circuit 403B N is similarly connected.
  • NMOS transistors Q151, Q153 and Q152, Q154 are connected to outputs Von and Vop, respectively.
  • sample capacity CS402A to 402N, CS403A to 403N provided in the human circuit 402A, 402B,..., 402N, 403A, 403B,. Connected to reference voltages VT and VB according to AD thermometer code output of bit block.
  • CK1 is set to “ ⁇ ” level and CK2 is set to “L” level.
  • Each switch operation state at that time is the same as that of the SZH circuit 150 of FIG. 5, and further, SW402AA, SW403AA force SON and SW402AB, SW402AC, SW403AB, SW403AC force SOFF.
  • SW402AB, SW402AC, SW403AB, and SW403 AC are controlled by ADC411, and switch operation is performed so that either VT or VB is selected.
  • Vag is supplied to Cfl51 and Cfl52 via SW155 and SW160, respectively, and Vag is charged to Vgs of NMOS transistors Q 151 and 152 (MOS diode).
  • the switch SW402AA is ON, so that the output voltage from the MDAC (410) of the preceding bit block is supplied as an input voltage, for example, Vip. It is supplied to the sample capacitor CS402A via this switch and charged to Vgs of the NMOS transistor Q151 (MOS diode). However, since the other two SWs (SW402AB, SW402AC) are OFF, the thermovoltage (reference voltage source VB, VT) according to the AD meter thermometer code output is not supplied. The same operation is performed for the input circuit 403A (up to 403N) to which Vin is supplied.
  • the NMOS transistors Q151 and Q153 and Q152 and Q154 are in an amplification operation state.
  • SW402AB, SW402AC, SW403AB, SW403AC, etc. are turned ONZOFF by the control signal from ADC411 and connected to either VT or VB.
  • the change between VT or VB and the input signal sampled at reset via each input capacitor is transmitted to the operational amplifier.
  • the NMOS transistors that make up the amplifier are also connected to Q151 and Q153, Q152 and Q154, and the current density is kept constant, Vgs is kept constant, and the increased current from the constant current source described above is used to achieve high speed. To be able to work.
  • the operating current value of the amplifier was suppressed to 1Z (1 + n) times, and the average current source of the sample hold was reduced.
  • the transistor size of the input stage of the amplifier was similarly increased by lZ (l + n), and the current density of the transistors was always made equal. Therefore, if only the current value is changed, the magnitude of the gate-source voltage Vgs of the input transistor changes, which is equivalent to the input common voltage, and the output operating point shifts because the amplifier in the source-grounded input stage amplifies this change. This has the problem that it can be prevented by the present invention.
  • FIG. 14 shows an MDAC 500 of another embodiment.
  • the MDAC 500 is configured by using the SZH circuit 200 of FIG. 7 for the MDAC 400 shown in FIG.
  • the circuit configuration of the MDAC 500 is 200 SZH circuits as shown in FIG. 7, and the DAC is connected to the gates of the NMOS transistors Q151 and 152. Since this DAC is the same as the DAC circuit configuration shown in FIG. 13, the description of the circuit configuration is omitted here and the circuit operation will be described.
  • Input circuit 402A and 403A are AD converted. Suppose that it is selected in vessel 411.
  • CK1 is at "H” level and CK2 is at “L” level.
  • SW switch
  • the NMOS transistors Q151 and Q152 function as MOS diodes.
  • the VCMMD voltage is supplied from the CMFF circuit 202 to Cfl51 and Cfl52 via SW155 and SW160, respectively.
  • Output voltage force of MDAC (500) force of the previous bit block is supplied to the sample capacitor as an input voltage, for example, Vip, Vin, and charged to Vgs of the MOS transistors Q 151 and 152
  • each SW is in an operation state opposite to that in the reset mode, and as a result, the NMOS transistors Q151 and Q152 are in an amplification operation state.
  • the input circuit switch is switched, and it is connected to either VT or VB by the control signal from the ADC411, and the signal sampled at reset via the respective input capacitor and VT are! /
  • the change from VB is transmitted to the operational amplifier. This change is output after being multiplied by the gain of MDAC500 and supplied to the next bit block.
  • FIG. 15 shows an MDAC 550 according to another embodiment.
  • This MDAC 550 has a configuration in which the SZH circuit 300 in FIG. 10 is used in the MDAC 400 shown in FIG.
  • the MDAC 550 has a circuit configuration in which a DAC is connected to the gates of the NMOS transistors Q151 and 152 in addition to the SZH circuit 300 shown in FIG. Since this DAC is the same as the DAC circuit shown in FIG. 13, description of the circuit configuration is omitted here, and circuit operation will be described.
  • VCMMD voltage
  • CMFB circuit 302 Cfl51 and Cfl52, respectively.
  • This VCMMD voltage is generated from the output voltage in the amplifier mode half a cycle before, detects the difference between Vag and the output common voltage, supplies the difference voltage to Cfl51 and Cfl52 as the VCMMD voltage, and this VCMMD The voltage is charged to Vgs of MOS transistors Q151 and 152.
  • the output voltage of MDAC (550) of the previous bit block is supplied as Vip, Vin, for example, and MOS transistors Q151 and 152 are charged to Vgs.
  • each SW is in the operation state opposite to that in the preset mode. Also, it is connected to either VT or VB by the control signal from ADC411, and the change between VT or VB and the signal sampled at the time of reset is transmitted to the operational amplifier via each input capacitor. This change is output after being multiplied by the gain of MDAC550 and supplied to the next bit block.
  • the reference voltages VT and VB are supplied to the above-mentioned input circuit according to the thermometer code output of the AD converter in the bit block.
  • the input common voltage is between VT and VB. If the voltage does not match the intermediate voltage, the difference is the common voltage fluctuation, and the fluctuation is multiplied by the MDAC gain and output. As a result, the output operating point of the op amp fluctuates, narrowing the output linear operating range.
  • the present invention can be used for a sample hold circuit using a switched capacitor and a pipeline AD conversion using the sample hold circuit.

Landscapes

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Abstract

　ソース接地入力オペアンプを用いたスイッチトキャパシタサンプルホールド回路において、オペアンプにフィードフォワード回路またはフィードバック回路を設け、スイッチを介してオペアンプの帰還容量に接続し、入力コモン電圧または出力の中点電圧を検出し参照電圧との差をあらかじめ帰還容量にプリチャージすることによりオペアンプの増幅時の出力動作点の変動を抑えた。

Description

明 細 書
サンプルホールド回路およびそれを用いたパイプライン AD変換器 技術分野
[0001] 本発明は、スィッチドキャパシタを用いたサンプルホールド回路およびそれを用い たパイプライン AD変翻を提供することである。
背景技術
[0002] 図 1に従来使用されている基本的な SZH (サンプルホールド）回路 10を示す。 S/ H回路 10はオペアンプ 11とスィッチ SWl l, SW12, SW13, SW14, SW15, SW 16, SW17, SW18, SW19, SW20と容量 CSIO, CSl l, CflO, Cfl l力ら成るス イチッドキャパシタで構成されて 、る。
Vagがスィッチ SW13を、また Vipが SW11を介してキャパシタ CS 10の一方に接続 され、他方の端子がオペアンプ 11の第一の入力に接続される。
また Vin力 W12を、また Vagが SW14を介してキャパシタ CS11の一方の端子に 接続され、他方の端子はオペアンプ 11の第 2の入力に接続されて!、る。
オペアンプ 11の第 1の出力は SW16を介して第 1の入力に接続され、またこれと並 列に直列接続された SW17とキャパシタ CflOが接続されている。
オペアンプ 11の第 2の出力は SW20介して第 2の入力に接続され、またこれと並列 に直列接続された SW19とキャパシタ Cf 11が接続されて!、る。
ここで、 SWl l, SW12, SW15, SW16, SW18, SW20はクロック 1 (CK1)で ON ZOFF制御され、 SW13, SW14, SW17, SW19はクロック 2 (CK2)で ONZOFF 制御される。
[0003] SZH回路 10の動作を図 2の動作タイミング波形を用いて説明する。図 2に示す 2 相のノンオーバーラップのクロック（CK1, CK2)で各スィッチが ONZOFF制御され 、リセット (サンプル)モードとアンプ (ホールド)モードの 2フェイズで動作する。
図 2A,図 2Bに示すように、リセットモードにおいて、 CK1が" H"レベルのとき CK2 は" L，，レベルで、 SWl l, SW12, SW15, SW16, SW18, SW20は ON (ショー卜） となり、 SW13, SW14, SW17, SW19は OFF (才ープン）となる。 その結果、オペアンプ 11の第 1の入出力間と第 2の入出力間はそれぞれショートさ れ、オペアンプ 11は最も利得の高い動作点 (Vag)にバイアスされる。
また、入力電圧 (Vip,Vin)は、 Vagに対してサンプル容量 CSに充電され、それぞ れのサンプル容量 CS (CS10, CS11)、帰還容量 Cf (CflO, Cfl l)にチャージされ る電荷量 (片側のみの変化に着目）につ 、てはそれぞれ次式のようになる。
Qcs = CS (Vip-Vag) · · · (1)
Qcf=0 · ' · (2)
[0004] 一方、アンプモードでは、図 2Α,図 2Βにおいて、 CK1は" L"レベルになり、 CK2 は" Η，，レベルとなる。その結果、 SW11, SW12, SW15, SW16, SW18, SW20は OFFされ、 SW13, SW14, SW17, SW19は ON (ショー卜）される。その結果、オペ アンプ 11は容量帰還型のアンプとなる。
オペアンプ 11の入力側において、 SW13, SW14は ONで、入力のスィッチは Vag (端子）に切り換えられ、それぞれのサンプル容量 CS (CS 10, CS11)、帰還容量 Cf (CflO, Cfl l)にチャージされる電荷量は次式のようになる。
Qcs = 0 · · · (3)
Qcf = Cf ( Von— Vag) …（4) リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧 Vonは、
Von= (CS/Cf) * (Vip-Vag) +Vag- · · (5) となり、 Vagを基準に入力電圧の差が容量比倍されて出力される。
[0005] このようなスィッチドキャパシタタイプのオペアンプには図 3にあるようなソースカップ ルペア入力の高利得オペアンプを用いる場合が多ぐ完全差動形式のため出力信 号の中点電圧を検出して、所望の出力動作点 Vagとなるようなコモンモード'フィード バック（CMFB)を施すのが一般的である。
一方、昨今の低電圧化に伴い図 3のような複数のトランジスタを縦積みにするのが 非常に困難になってきている。
図 3に示すように、 PMOSトランジスタ Q51のソースが電源 VDDに接続され、ドレイ ンカ SPMOSトランジスタ Q52のソースに接続されて!、る。また PMOSトランジスタ Q5 1のゲートはバイアス（Bias3)に接続されている。 PMOSトランジスタ Q52のドレイン は NMOSトランジスタ Q53のドレインに接続され、ゲートはバイアス（Bias2)に接続さ れて ヽる。 NMOSトランジスタ Q53のソースは NMOSトランジスタ Q54のドレインに 接続され、ゲートはバイアス（Bias 1)に接続されている。 NMOSトランジスタ Q54の ゲートが Vinに接続され、ソースは NMOSトランジスタ Q58のソースに共通接続され 、かつ電流源を構成する NMOSトランジスタ Q59のドレインに接続され、 NMOSトラ ンジスタ Q59のソースはグランドに接続されて!、る。
[0006] PMOSトランジスタ Q55のソースが電源 VDDに接続され、ドレイン力 PMOSトラン ジスタ Q56のソースに接続されている。また PMOSトランジスタ Q55のゲートはバイァ ス（Bias3)に接続されている。 PMOSトランジスタ Q56のドレインは NMOSトランジス タ Q57のドレインに接続され、ゲートはバイアス（Bias2)に接続されている。 NMOSト ランジスタ Q57のソースは NMOSトランジスタ Q58のドレインに接続され、ゲートはバ ィァス（Biasl)に接続されている。 NMOSトランジスタ Q58のゲートは Vipに接続さ れ、ソースは NMOSトランジスタ Q54のソースに共通接続されて!、る。 ード 'フィードバック）回路 51にそれぞれ接続されるとともに、出力 Vop、 Vonに接続 される。
また、 CMFB回路 51の出力は電流源用 NMOSトランジスタ Q59のゲートに接続さ れ、電流量を制御している。
[0008] 上述したように、ソースカップルペア入力構成のオペアンプ 50は MOSトランジスタ を縦積みにしていて、その出力抵抗を大きくできるメリットがある反面、オペアンプ 50 の出力線形範囲を犠牲にする傾向にある。このため折り返し構成が採用されるケー スがあるがトータルの電流効率としては悪くなる欠点を有する。 [0009] これに対し、ソース接地タイプの入力段を有するオペアンプを採用することで低電 圧化に適したサンプルホールド回路 100の回路構成例を図 4に示す。
電圧源 VDDに電流源 1100の一方が接続され、他方は NMOSトランジスタ Q100 のドレインに接続される。 NMOSトランジスタ Q100のソースがグランドに接続され、 ゲートとドレイン間は SW106が接続され、またこれと並列に直列接続された SW107 とキャパシタ Cf 100が接続されて!、る。このキャパシタ Cf 100と SW107の共通接続 点は SW105を介して Vagに接続されている。
また、電圧源 VDDに電流源 1101の一方が接続され、他方は NMOSトランジスタ Q 101のドレインに接続される。 NMOSトランジスタ Q101のソースがグランドに接続さ れ、ゲートとドレイン間は SW108が接続され、またこれと並列に直列接続された SW1 09とキャパシタ Cf 101が接続されている。このキャパシタ CflOlと SW109の共通接 続点は SW110を介して Vagに接続されて 、る。
NMOSトランジスタ Q100のゲートはキャパシタ CS100に接続され、さらに SW101 を介して Vipに、また SW103を介して Vagにそれぞれ接続されている。
NMOSトランジスタ Q101のゲートはキャパシタ CS101に接続され、さらに SW102 を介して Vinに、また SW104を介して Vagにそれぞれ接続されて!、る。
[0010] 上述したように、ソース接地アンプ (Q 100, Q101)を 2つ用い、擬似差動形式にて 動作する。入力段ペアを電流源にてバイアスしないことから 1トランジスタ分、出力線 形範囲が広く確保できる。更に負荷側からの電流源 (1100, 1101)によってバイアス されることで出力動作点が決まるので従来オペアンプのような CMFB回路を必要とし ない。
し力しながら前述したソース接地を用いたオペアンプは周波数の兼ね合 、から gm ( トランス'コンダクタンス）が決まってしまうため、更なる低消費電力化を期待することは できない。また、ソース接地を用いたオペアンプは入力コモン電圧の変動に弱ぐ差 信号成分同様にコモン電圧の変動分も同様に増幅してしまう。このため出力動作点 が本来の動作点から変動してしまい、これによつて出力線形範囲を狭めてしまう欠点 を有する。
特許文献 1 :特開平 5— 14199号公報 特許文献 2：特開 2000— 201054号公報
非特許文献 l : Daisuke Miyazaki et all, "A 10- b 30- MS/s LOW-POWER Pipelined C MOS A/D Converter Using a Pseudo differential Architecture" IEEE JOURNAL O F SOLID-STATE CIRCUIT,VOL.38,N02, p370— 373, FEBRUARY 2003
発明の開示
発明が解決しょうとする課題
[0011] 本発明は上記課題に鑑みてなされたものであり、その目的とするところはソース接 地オペアンプを低消費電力化することと、入力コモン変動に強いソース接地入力の オペアンプを採用したサンプルホールド回路とこれを用いた AD変 を提供するこ とである。
課題を解決するための手段
[0012] 本発明は、第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の 切り換え手段と、第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手段と、第 2の基準信号が供給され第 1の制御信号でオン'オフ動作す る第 3の切り換え手段と、第 2の入力信号が供給され第 2の制御信号でオン'オフ動 作する第 4の切り換え手段と、前記第 1と第 2の切り換え手段からの信号が前記第 1と 第 2の制御信号により択一的に供給される第 1のキャパシタと、前記第 3と第 4の切り 換え手段からの信号が前記第 1と第 2の制御信号により択一的に供給される第 2のキ ャパシタと、前記第 1と第 2のキャパシタの出力が第 1と第 2の入力端子に接続され、 増幅して第 1と第 2の出力端子力 出力する第 1の増幅器と、前記第 1の入力端子と 第 1の出力端子間に接続された第 5の切り換え手段と第 3のキャパシタと、前記第 2の 入力端子と第 2の出力端子間に接続された第 6の切り換え手段と第 4のキャパシタと、 前記第 1の増幅器の第 1と第 2の出力端子と基準電源間に接続された第 1と第 2の可 変電流源と、前記第 2の制御信号が供給され、該第 2の制御信号が供給される期間 、前記増幅器の動作状態を固定する動作設定手段とを有する。
[0013] 本発明は、サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロッ クで制御され、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、 第 8、第 9及び第 10のスィッチと、オペアンプと該オペアンプに負帰還を施す容量と 前記第 3あるいは第 4のスィッチを介して入力信号をサンプルする容量とを有し、前 記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す前記容量と並列に接続 され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サミング ノードの電位と入力電圧との差がサンプル容量にチャージされ、前記第 2のクロックが オンの時に前記第 9及び第 10のスィッチに動作点を決定する参照電圧が供給され、 前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル 容量と帰還容量との比によって増幅し出力し、前記オペアンプが 2組のソース接地入 力段と 2組の電流源力 成り、それぞれの一方の組には前記第 2のクロックで導通状 態となるスィッチが挿入されており、前記第 2のクロックに同期にしてバイアス電流値と 入力トランジスタのゲート幅サイズが (n+ 1)倍 [n>0,整数]とされることを特徴とする 本発明は、第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の 切り換え手段と、第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手段と、第 2の基準信号が供給され第 1の制御信号でオン'オフ動作す る第 3の切り換え手段と、第 2の入力信号が供給され第 2の制御信号でオン'オフ動 作する第 4の切り換え手段と、前記第 1と第 2の切り換え手段からの第 1出力信号が前 記第 1と第 2の制御信号により択一的に供給される第 1のキャパシタと、前記第 3と第 4の切り換え手段力 の第 2出力信号が前記第 1と第 2の制御信号により択一的に供 給される第 2のキャパシタと、前記第 1と第 2のキャパシタの出力信号が第 1と第 2の入 力端子に接続され、増幅して第 1と第 2の出力端子力 出力する第 1の増幅器と、前 記第 1の入力端子と第 1の出力端子間に接続された第 5の切り換え手段と第 3のキヤ パシタと、前記第 2の入力端子と第 2の出力端子間に接続された第 6の切り換え手段 と第 4のキャパシタと、前記第 1と第 2の入力信号と第 3の基準信号が供給され、前記 2の制御信号に応じて前記第 3と第 4のキャパシタに前記第 1の増幅器の動作を補正 する補正信号を出力する補正回路と、前記第 2の制御信号が供給され、該第 2の制 御信号が供給される期間、前記増幅器の動作状態を固定する動作設定手段とを有 する。 [0015] 本発明は、サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロッ クで制御され、前記第 1のクロックがオンの時に導通状態となる第 1、第 2、第 3、第 4、 第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8 、第 9及び第 10のスィッチと、ソース接地増幅器を入力段として有するオペアンプと 該オペアンプに負帰還を施す容量と、前記第 3あるいは第 4のスィッチを介して入力 信号をサンプルするサンプル容量とを有し、前記第 1及び第 2のスィッチは前記オペ アンプに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記 オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サン プル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスィ ツチに動作点を決定する参照電圧が供給され、前記サンプル容量にチャージされた 電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増 幅し出力し、前記入力信号と前記参照電圧に応じた補正電圧を前記第 5、第 6のスィ ツチに接続されたフィードフォワード回路とを有する。
[0016] 本発明は、第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の 切り換え手段と、第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手段と、第 2の基準信号が供給され第 1の制御信号でオン'オフ動作す る第 3の切り換え手段と、第 2の入力信号が供給され第 2の制御信号でオン'オフ動 作する第 4の切り換え手段と、前記第 1と第 2の切り換え手段からの信号が前記第 1と 第 2の制御信号により択一的に供給される第 1のキャパシタと、前記第 3と第 4の切り 換え手段からの信号が前記第 1と第 2の制御信号により択一的に供給される第 2のキ ャパシタと、前記第 1と第 2のキャパシタの出力が第 1と第 2の入力端子に接続され、 増幅して第 1と第 2の出力端子力 出力する増幅器と、前記第 1の入力端子と第 1の 出力端子間に接続された第 5の切り換え手段と第 3のキャパシタと、前記第 2の入力 端子と第 2の出力端子間に接続された第 6の切り換え手段と第 4のキャパシタと、前記 第 1と第 2の入力信号と第 3の基準信号が供給され、前記 2の制御信号に応じて前記 第 3と第 4のキャパシタに前記増幅器の動作を補正する補正信号を出力する補正回 路と、前記第 2の制御信号が供給され、該第 2の制御信号が供給される期間、前記 増幅器の動作状態を固定する動作設定手段とを有する。 [0017] 本発明は、サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロッ クで制御され、第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、 第 9及び第 10のスィッチとソース接地増幅器を入力段として有するオペアンプと該ォ ぺアンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号を サンプルするサンプル容量とで構成され、前記第 1及び第 2のスィッチは前記オペァ ンプに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記ォ ぺアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプ ル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスイツ チが動作点を決定する参照電圧に接続され、前記サンプル容量にチャージされた電 圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅 し出力するサンプルホールド回路において、前記サンプルホールド回路の出力コモ ンと前記参照電圧に応じた補正電圧を前記第 5、第 6のスィッチに接続されたフィー ドバック回路とを有する。
[0018] 本発明は、アナログ信号をデジタルコードに変換する AD変換器と、該 AD変換器 の出力するデジタルコードをアナログ値に変換数する DA変換器と、前記 AD変換器 に印加しているアナログ信号と前記 DA変 から出力されるアナログ信号との差分 を S^^AD変翻の分解能]倍して出力するサンプルホールド回路とで構成される AD変換サブブロックを複数個縦続接続したパイプライン型 AD変翻であって、前 記サンプルホールド回路は、サンプリング周波数に等しく互いに重なり合わない第 1 及び第 2のクロックで制御され、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通 状態となる第 7、第 8、第 9及び第 10のスィッチと、オペアンプと該オペアンプに負帰 還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号をサンプルする容 量とを有し、前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す前記容量 と並列に接続され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショ ートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、前記 第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する参照電 圧が供給され、前記サンプル容量にチャージされた電圧と前記参照電圧との差分が 前記サンプル容量と帰還容量との比によって増幅し出力し、前記オペアンプが 2組 のソース接地入力段と 2組の電流源力 成り、それぞれの一方の組には前記第 2のク ロックで導通状態となるスィッチが挿入されており、前記第 2のクロックに同期にしてバ ィァス電流値と入力トランジスタのゲート幅サイズが (n+ 1)倍 [n>0,整数]とされるこ とを特徴とする。
[0019] 本発明は、アナログ信号をデジタルコードに変換する AD変換器と、その AD変換 器の出力するデジタルコードをアナログ値に変換数する DA変換器と、 AD変換器に 印カロしているアナログ信号と DA変 力も出力されるアナログ信号との差分を 2(a_1)[ a:AD変^^の分解能]倍して出力するサンプルホールド回路とを有する AD変換サ ブブロックを複数個縦続接続したパイプライン AD変換器であって、前記サンプルホ 一ルド回路は、サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロ ックで制御され、第 1のクロックがオンの時に導通状態となる第 1、第 2、第 3、第 4、第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、 第 9及び第 10のスィッチと、ソース接地増幅器を入力段として有するオペアンプと該 オペアンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号 をサンプルするサンプル容量とを有し、前記第 1及び第 2のスィッチは前記オペアン プに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記ォ ぺアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプ ル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスイツ チに動作点を決定する参照電圧が供給され、サンプル容量にチャージされた電圧と 前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し 出力し、前記入力信号のコモン電圧と前記参照電圧との差を検出すると共に略サン プル容量と帰還容量との比でその差電圧を増幅する回路の出力が前記第 5、第 6の スィッチに接続されており、該回路の極性が前記オペアンプの極性と逆であることを 特徴とする。
[0020] 本発明は、アナログ信号をデジタルコードに変換する AD変換器と、その AD変換 器の出力するデジタルコードをアナログ値に変換数する DA変換器と、 AD変換器に 印カロしているアナログ信号と DA変 力も出力されるアナログ信号との差分を 2(a_1)[ a:AD変^^の分解能]倍して出力するサンプルホールド回路とで構成される AD変 換サブブロックを複数個縦続接続したパイプライン AD変換器であって、前記サンプ ルホールド回路は、サンプリング周波数に等しく互いに重なり合わない第 1及び第 2 のクロックで制御され、第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、 第 4、第 5及び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7 、第 8、第 9及び第 10のスィッチとソース接地増幅器を入力段として有するオペアン プと該オペアンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入 力信号をサンプルするサンプル容量とで構成され、前記第 1及び第 2のスィッチは前 記オペアンプに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時 に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前 記サンプル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10 のスィッチが動作点を決定する参照電圧に接続され、サンプル容量にチャージされ た電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって 増幅し出力するサンプルホールド回路において、前記入力信号のコモン電圧と前記 参照電圧との差を検出すると共に略サンプル容量と帰還容量との比でその差電圧を 増幅する回路の出力が前記第 5、第 6のスィッチに接続されており、該回路の極性が 前記オペアンプの極性と逆であることを特徴とする。
発明の効果
[0021] 本発明のサンプルホールド回路は、増幅器の電流源と増幅用トランジスタのサイズ を動作モードに応じてスィッチを用いて切り換え、動作電流を可変することとにより動 作平均電流を削減することができる。
さらに、このサンプルホールド回路をパイプライン AD変^^に用いることにより、消 費電流を削減できる。
[0022] 本発明のサンプルホールド回路は、出力ダイナミックレンジを拡大することはもとより 、アンプにフィードフォワード回路を設けたことにより、入力コモンモード変動を抑える ことができる。
さらに、このサンプルホールド回路をパイプライン AD変^^に用いることにより、コ モンモード変動に強い安定した変換動作ができる。
[0023] 本発明のサンプルホールド回路は、アンプにフィードバック回路を設けたことにより 、入力コモンモード変動を抑えることができる。
また、アンプをソース接地型としたことにより、出力ダイナミックレンジを拡大すること ができる。
さらに、このサンプルホールド回路をパイプライン AD変^^に用いることにより、コ モンモード変動に強い安定した変換動作ができる。
図面の簡単な説明
[0024] [図 1]従来例のサンプルホールド回路を示す回路図である。
[図 2]図 1に示したサンプルホールド回路の動作を説明するための動作タイミング図 である。
[図 3]図 1に示したサンプルホールド回路に用いられる増幅器の回路構成を示す回 路図である。
[図 4]従来例の他のサンプルホールド回路構成を示す回路図である。
[図 5]本発明のサンプルホールド回路の構成示す全体ブロック構成図である。
[図 6]図 5に示したサンプルホールド回路を説明するための動作タイミング図である。
[図 7]本発明のサンプルホールド回路の構成示す全体ブロック構成図である。
[図 8]図 7に示したサンプルホールド回路に構成されるコモンモード'フィードフォヮ一 ド回路構成を示す回路図である。
[図 9]図 8に示したサンプルホールド回路の動作を説明するための動作タイミング図 である。
[図 10]本発明のサンプルホールド回路の構成示す全体ブロック構成図である。
[図 11]図 10に示したサンプルホールド回路に構成されるコモンモード ·フィードバック 回路構成を示す回路図である。
[図 12]パイプライン AD変翻の構成を示す全体ブロック図である。
[図 13]図 12に示したパイプライン AD変換器に用いられる MDAC回路の構成を示す 回路図である。
[図 14]図 12に示したパイプライン AD変^^に用いられる他の MDAC回路の構成を 示す回路図である。
[図 15]図 12に示したパイプライン AD変^^に用いられる他の MDAC回路の構成を 示す回路図である。
符号の説明
[0025] 10, 100, 150, 200, 300, 414, 421 - "SZH (サンプルホールド）回路、 11· ··アン プ、 50, 251, 351· ··オペアンプ（増幅器）、 51, 302, 350- CMFB (コモンモード · フィードバック）回路、 202, 250 CMFF (コモンモード'フィードフォワード）回路、 4 00…ノィプライン AD変^^、 402Α〜402Ν, 403Α〜403Ν· ··入力回路、 410, 4 22A〜422D, "MDAC (Multipliyng DAC)、 411, AD変^^ (ADC)、 412· ·· DA変 (DAC)、 413…減算器、 423…エラー訂正 Zクロック発生回路 発明を実施するための最良の形態
[0026] (実施例 1)
本発明の実施形態例であるサンプルホールド回路 150を図 5に示す。
電圧源 VDDに電流源 1151の一方が接続され、他方は NMOSトランジスタ Q 151 のドレインに接続され、また電流源 1151と並列に電流源 1153とスィッチ SW163が直 列接続されている。電流源 II 53は電流源 II 51の n倍の電流を流す電流源である。 N MOSトランジスタ Q 151のソースがグランドに接続され、ゲートとドレイン間は SW156 が接続され、またこれと並列に直列接続された SW157とキャパシタ Cf 151が接続さ れて 、る。このキャパシタ Cf 151と SW157の共通接続点は SW155を介して Vagに 接続されている。
擬似差動回路を構成する NMOSトランジスタ Q 151と並列にソース接地型 NMOS トランジスタ Q153が設けられ、このゲートが Q151のゲートと共通接続され、ドレイン は SW161を介して Q151のドレインに接続されている。
また、電流源 152の一方が電圧源 VDDに接続され、他方は NMOSトランジスタ Q1 52のドレインに接続される。また電流源 1152と並列に電流源 1154と SW164が直列 接続されている。電流 154は電流源 II 52の n倍の電流を流す電流源である。
NMOSトランジスタ Q152のソースがグランドに接続され、ゲートとドレイン間は SW 158が接続され、またこれと並列に直列接続された SW159とキャパシタ Cfl52が接 続されている。このキャパシタ Cfl52と SW159の共通接続点は SW160を介して Va gに接続されている。
NMOSトランジスタ Q154も NMOSトランジスタ Q153と同様に構成される。すなわ ち、 NMOSトランジスタ Q 152と並列にソース接地型 NMOSトランジスタ Q 154が設 けられ、このゲートが Q152のゲートと共通接続され、ドレインは SW162を介して Q1 52のドレインにそれぞれ接続されて 、る。
ここで、 NMOSトランジスタ Q153と Q154のゲート幅は NMOSトランジスタ Q151と Q152のゲート幅の n倍に設定され、 NMOSトランジスタ Q151と Q152に流れるドレ イン電流を 10とすると、 n * 10のドレイン電流がそれぞれ流れる。
NMOSトランジスタ Q151, Q153のゲートはキャパシタ CS151に接続され、さらに SW151を介して Vipに、また SW153を介して Vagにそれぞれ接続されている。
NMOSトランジスタ Q152, Q154のゲートはキャパシタ CS152に接続され、さらに SW152を介して Vinに、また SW154を介して Vagにそれぞれ接続されている。 そして、 NMOSトランジスタ Q 151と Q 152の各ドレインが出力 Vonと Vopにそれぞ れ接続されている。
次に、図 5に示した本発明のサンプルホールド回路 150についての基本動作を、図 6に示したタイミング波形を用いて説明する。
リセットモードのとき、図 6Aにおいて、 CK1力 ¾，，レベル、図 6Bの CK2が" L"レべ ノレとなり、そのときの各スィッチは、それぞれ SW151, SW152, SW155, SW156, SW158, SW160力 ONで、 SW153, SW154, SW157, SW159, SW161, SW 162, SW163, SW164力 SOFFとなる。
SW163, SW164は OFFしているので、 NMOSトランジスタ Q151, Q152の電流 源は 10の電流値を有する 1151と 1152で、これがドレイン電流としてソースを介してグ ランドに流れる。
また SW161と SW162も OFFしているので、上述のように NMOSトランジスタ Q 15 1と Q152のみが動作する。
NMOSトランジスタ Q151と Q152の入出力端子のゲートとドレインはそれぞれショ ートされ、 MOSダイオードとして動作する。 SW157と SW159は OFFになっているので、帰還キャパシタ Cfl51と Cfl52に Va g電圧が供給され、これらのキャパシタにプリチャージされる。
オペアンプの入力側において、 SW151と SW152は ONでショートしているので、 V ipが入力キャパシタ CS151に供給され、 NMOSトランジスタ Q151 (MOSダイオード )の Vgsに対して充電される。
一方、 Vinは SW152を介して入力キャパシタ CS152に供給され、 NMOSトランジ スタ Q 152 (MOSダイオード）の Vgsに対して充電される。
[0028] このように、本回路はサンプルホールドがリセットモードのとき、スィッチを切り換えて 電流量を削減するとともにトランジスタのサイズ (ゲート幅)も 1Z (n+ 1)倍として、常 に電流密度を等しくして ヽる。
これは、電流値だけを変えトランジスタのサイズをそれに伴って変えないと、ゲート ソース間の電圧 Vgsの大きさが変わってしまい、入力コモン電圧の変化と等価にな つてしまう。その結果、ソース接地型アンプの入力段でこの変化分を増幅するため出 力動作点がずれてしまう問題点が発生する。
このような問題を防止するため、本発明の構成において、電流源を切り換えたとき、 電流密度が一定となるように、スィッチを設けてトランジスタのサイズを可変するように した。
[0029] 次に、アンプモード時について説明する。図 6Aにおいて CK1が" L"レベル、図 6B にお 、て CK2が" H"レベルである。
このとき、 SW151, SW152, SW155, SW156, SW158, SW160力 OFF、 SW 153, SW154, SW157, SW159, SW161, SW162, SW163, SW164力 SONと なる。
SW163が ONになっているので、電流源は 1151と 1153が合計された（1 +n) * 10 となり、これがソース接地 NMOSトランジスタ Q151, Q153に流れる。また SW164も ONになっているので、 1152と 1154の合計された電流源（1 +n) * 10のドレイン電流 が NMOSトランジスタ Q152, Q154に流れる。
NMOSトランジスタ Q151, Q153と Q152, Q154の入出力端子のゲートとドレイン は DC的にオープンになり、ダイオードから増幅器へ変化する。 Vagは SW153を介して入力キャパシタ CS 151に供給される。そして、帰還キャパ シタ Cf 151には入力電圧 Vinから Vagの電圧差がゲイン（CS 151/Cfl51)倍され て、その電圧に相当する電荷量と Cf 151にプリチャージされて 、た電荷が蓄積され る。
同様に、 Vagは SW154を介して入力キャパシタ CS152に供給される。帰還キャパ シタ Cfl52には、 Vinと Vagの電圧差をゲイン（CS152ZCfl52)倍した電圧に相当 する電荷と Cf 152にプリチャージされていた電荷が蓄積される。
上述したように、アンプモードのとき、動作電流である電流源をリセットモードに比べ て（1 +n)倍とし、かつトランジスタのサイズもそれに伴って（1 +n)倍としたため、高 速動作させることができ、かつその際ゲート ソース間の Vgsを一定としたため、入力 側のコモンモードに相当する同相電圧の変動を防止できた。
さらに、リセットモード時に動作電流を 10とし、アンプモード時に（1 +n) * 10として、 動作モードに応じて電流値を切り換えて、効率よく動作させることにより、平均動作電 流を少なくすることができた。
[0030] 上述した実施形態例のサンプルホールド回路 150は NMOSトランジスタを用いた 例を示したが、これ以外に PMOSトランジスタで構成することもできるし、さらに絶縁 ゲートを用いた FETで構成することができる。
[0031] (実施例 2)
次に、本発明の他の実施形態例であるサンプルホールド回路 200を図 7に示す。こ こで、図 5と同じ回路構成を示す素子は同一の番号を付すこととする。また、このサン プルホールド回路 200は図 5の一部を削除した回路にコモンモード'フィードフォヮ一 ド (CMFF)回路を追加した構成となって！/、る。
以後回路構成とその説明を簡略ィ匕するため、ソース接地のトランジスタは 1個の M OSトランジスタしか示して!/ヽな 、が、スィッチを用いて他の MOSトランジスタを並列 に接続し、またこれに対応して定電流源にも並列に SWと電流源を設けても良い。
CMFF回路 202の入力は Vipと Vinに接続され、また Vagとも接続されている。 CM FF回路 202の出力は、 SW155, 160を介してキャパシタ Cfl51と SW157の共通接 続点とキャパシタ Cf 152と SW159の共通接続点に接続されている。それ以外の接 続構成は、図 5のサンプルホールド回路 150と同じであり、ここではその説明は省略 する。
[0032] 次に、図 7に示したサンプルホールド回路 200についての基本動作を、図 6に示し たタイミング波形を用いて説明する。
リセットモードのとき、図 6Aにおいて、 CK1力 ¾，，レベル、図 6Bの CK2が" L"レべ ノレとなり、そのときの各スィッチは、それぞれ SW151, SW152, SW155, SW156, SW158, SW160力 SONで、 SW153, SW154, SW157, SW159は OFFとなる。 その結果、 NMOSトランジスタ Q151と Q152の入出力端子のゲートとドレインはシ ョートされる。
SW151と SW152は ONでショートしているので、 Vipと Vinが入力キャパシタ CS1 51と CS152に供給され、充電される。一方 CMFF回路 202にもこの Vinと Vipが供 給される。 CMFF回路 202は電圧 Vagと入力コモン電圧（Vcmn= (Vin+Vip) /2 )の差を検出し、その差電圧をサンプルホールド回路のゲイン倍 (ここでは CS 151Z Cfl51)に増幅する機能を有する。この CMFF回路 202で生成された補正信号の V CMMDは SW155と SW160を介して SW157と Cfl51の共通接続点、 SW159と C f 152の共通接続点に印加する。
リセットモードの場合、 SW157と SW159は OFFになっているので、帰還キャパシタ Cf 151には VCMMDが MOSトランジスタ Q 151の Vgsに対して充電される。帰還キ ャパシタ Cfl52には VCMMDが MOSトランジスタ Q152の Vgsに対して充電される また、 Vipは SW151を介して入力キャパシタ CS151に供給され、入力キャパシタ C S 151には MOSトランジスタ Q 151の Vgsに対して充電される。
一方、 Vinは SW152を介して入力キャパシタ CS152に供給され、入力キャパシタ CS 152には MOSトランジスタ Q 152の Vgsに対して充電される。
[0033] このように、この回路はサンプルホールドがリセットモードにあるときにその VCMM D電圧をスィッチ（SW) 155とスィッチ（SW) 160を介して帰還キャパシタ Cf 151、 Cf 152に補正電圧 VCMMDをあらかじめプリチャージする。
[0034] 次に、アンプモードについて説明する。図 6Aにおいて CK1が" L"レベル、図 6Bに おいて、 CK2が" H"レベルとなる。
このとき、 SWはリセットモード時と逆の動作状態になる。その結果、 NMOSトランジ スタ Q151と Q152の入出力端子、ゲートとドレインは DC的にオープンになり、増幅 動作状態となる。
入力端のスィッチが切り換ることで、入力キャパシタ CS 151と CS 152のそれぞれを 介して Vip、 Vinから Vagへの変化分が NMOSトランジスタ Q151、 Q152に伝達され る。その変化分が CS15lZCfl51 (または CS152ZCfl52)倍され Vop, Vonに出 力される。このとき前述したように Cfl51、 Cfl52には VCMMDが既にプリチャージ されているので、出力電圧にはこの補正電圧も加算されていることになる。
[0035] 例えば入力コモンに Δνの変動が生じたとするとサンプルホールの出力動作点は アンプモードの時に— AV(CsZCf)だけ変動する。これに対し CMFF回路 202に て Δ V(CsZCf)を生成し、サンプルホールドのリセットモードの時にあらかじめ帰還容 量にプリチャージしておくことでアンプモードのときに変動分がキャンセルしあいオペ アンプの動作点は変化することはな!/、。
[0036] 上述した実施形態例のサンプルホールド回路 200は NMOSトランジスタを用いた 例を示したが、これ以外に PMOSトランジスタで構成することもできるし、さらにその 他の絶縁ゲート電界効果トランジスタで構成することもできる。
[0037] (実施例 3)
図 8に実施形態例の CMFF回路 250を示す。 CMFF回路 250は、前述のサンプ ルホールド回路 200に構成された CMFF回路 202であり、その動作を説明するため のタイミングを図 9に示す。 CMFF回路 250 (202)に供給されるクロック（CK3, CK4 )は、サンプルホールド回路 200の制御クロック（CK1、 CK2)とは逆相クロックで動作 する。
図 8において、 Vinが供給される入力端子は SW251に一端に接続され、 SW251 の他端はキャパシタ CS250に接続される。またこの SW251とキャパシタ CS250の 共通接続点は SW253を介して Vagに接続されている。
Vipが供給される入力端子は SW252の一端に接続され、 SW252の他端はキャパ シタ CS251に接続される。またこの SW252とキャパシタ CS251の共通接続点は S W254を介して Vagに接続されて ヽる。
キャパシタ CS250と CS251の他端は共通接続されて、オペアンプ 251の一方の入 力端子に接続されている。このオペアンプ 251の他方の入力端子は Vagに接続され ている。オペアンプ 251の出力と一方の入力端子間に SW256が接続され、さらに S W256と並列にキャパシタ Cf250と SW255が直列接続され、キャパシタ Cf 250と S W255の共通接続点は SW257を介して Vagに接続されている。
[0038] CMFF回路 250はリセットモードのとき、図 7に示したサンプルホールド回路 200が アンプモードであり、図 9Aの CK2は" H"レベルである。その関係を図 9A〜図 9Dに 示す。図 9C,図 9Dにおいて、 CK3は" H"レベルのとき、 CK4は" L"レベルとなるか ら、 SW253, SW254, SW256, SW257は ON、 SW251, SW252, SW255は O FFとなる。
したがって、 SW253と SW254は ONで Vagに接続されて CMFF回路 250のサン プル容量 CS250, CS251には Vagが入力される力 オペアンプ 251の入出力端子 が Vagであるので電荷は蓄積されな!、。
[0039] 次に、 CMFF回路 250がアンプモード時、 CK3は" L"レベル、 CK4は" H"レベル になり（図 9C,図 9D)、その結果 SW253, SW254, SW256, SW257は OFF、 S W251, SW252, SW255は ONとなる。
SW251と SW252力 ^ΟΝになり、 Vinと Vip力 ^CS250と CS251に供給され、キヤノ シタ CS250と CS251の共通接続点にこれらの加算された平均電圧（Vin+ Vip) Z2 が出力され、オペアンプ 251の一方の入力に供給される。オペアンプ 251の他方の 入力は Vagに接続されているので、このコモン電圧（= (Vin+Vip) /2)と Vagとの 差が（CS250 + CS251) ZCf250倍されてオペアンプ 251の出力 Voから VCMM D電圧として出力される。 CMFF回路 250では先に Vagをサンプルしその後入力電 圧に切り換えるため、コモン電圧の変化分はサンプルホールドで生じるコモン変化分 と大きさは同じであるが極性が異なる。
なお、 CMFF回路 250のゲインを決定するサンプル容量（キャパシタ） CS250、 CS 251と帰還容量（キャパシタ） Cf250はサンプルホールドで用いられる容量と同じ値 を用 ヽる必要はな ヽ。この CS250, CS251と Cf 250はサンプノレホーノレド回路 200で 用いられている容量比とほぼ同じであればよぐ CS250と CS251はサンプルホール ドの入力キャパシタ CS 151, CS 152と、また Cf 250は帰還キャパシタ Cf 151, Cfl5
2の容量値に比べて小さい値に選ぶことができる。
またオペアンプ 251のゲインも同様に高ゲインが必要ではなぐ CMFF回路 202の トータルゲインとして概ねサンプルホールド回路 200のゲインと一致して 、ればよ 、。
[0040] (実施例 4)
次に、本発明の他の実施形態例であるサンプルホールド回路 300を図 10に示す。 図 10における回路で図 5と同じ構成素子は同一の番号を付すこととする。
サンプルホールド回路 300は、図 7に示したサンプルホールド回路 200の CMFF 回路 202に代わりに、 MOSトランジスタ Q151, 152の出力と SW155, 160間に CM FB回路 302を接続した構成であるので、詳細な説明は省略する。また、この CMFB 回路 302にはさらに Vagが入力される。
[0041] 次に、図 10に示した本発明の一実施形態例であるソース接地ペアを有するォペア ンプを用いたサンプルホールド回路 300についての基本動作を、図 6に示したタイミ ング波形を用いて説明する。
リセットモードの場合の動作について説明する。図 6Aにおいて、 CK1が" H"レべ ル、図 6Bの CK2が" L"レベルとなり、そのときの各スィッチ動作は、前述した図 7と同 様である。
その結果、 NMOSトランジスタ Q151と Q152の入出力端子のゲートとドレインはシ ョートされ、 MOSダイオードとして動作する。またこのとき入力キャパシタ CS 151, C S 152と MOSトランジスタ（ダイオード） Q 151 , Q 152のそれぞれの接続点の電圧は Vgsに固定され、かっこのインピーダンスは低くなる。
SW151と SW152は ONでショートしているので、 Vipと Vinが入力キャパシタ CS 1 51と CS152に供給され、 MOSダイ才ード Q151, Q152の Vgsに対して充電される 。一方 CMFB回路 302から、電圧 Vagと半周期前のアンプモード時にサンプルホー ルド回路から出力された出力電圧のコモン電圧（Vcmn= (Von+Vop) /2)の差が 、 SW155と SW160を介して Cfl51と Cfl 52に VCMMD電圧としてそれぞれ供給さ れ充電される。 また、 Vipは SW151を介して入力キャパシタ CS151に供給され、 MOSダイオード (Q151)の Vgsに対して CS151に充電される。同様に入力キャパシタ CS152にも Vi nが MOSダイオード（Q 152)の Vgsに対して充電される。
[0042] 次にアンプモードのときについて説明する。図 6Aにおいて CK1が" L"レベル、図 6 Bにおいて、 CK2が" H"レベルとなる。そのときの各スィッチ動作は、リセットモードの ときと逆の動作状態となる。
その結果、 NMOSトランジスタ Q151と Q152の入出力端子のゲートとドレインは D C的にオープンになり、増幅動作状態となる。
SW153と SW154力ら Vag力入力キヤノ シタ CS151と CS152に供給され、リセット 時に充電された電圧 (Vip、 Vin)との変化分がオペアンプに伝達される。一方 CMF B回路 302からの出力電圧は、 SW155と SW160が OFFとなっているので、 SW15 7と Cf 151の共通接続点、 SW159と Cfl52の共通接続点に供給されない。
し力し、帰還キャパシタ Cfl51, Cfl52にはリセットモードに CMFB回路 302から出 力された（Von+Vop) Z2と Vagの差電圧に相当するコモンモード補正電圧 VCM MDがすでに蓄積されている。この VCMMD電圧はアンプモードにおける出力動作 点を補正するために使用される。
その結果、 Vipと Vagとの差が CS 151/Cfl 51のゲイン倍された値に VCMMDが 加わって出力される。また、 NMOSトランジスタ Q152についても同様に、 Cfl52の 出力側の電圧は Vinと Vagの差が CS152ZCf 152のゲイン倍された値に VCMMD が加わって出力される。
[0043] このようにアンプモード（例えば n番目のアンプモード）で出力コモンに Δνの変動 が生じたとすると、 CMFB回路 302にて Δνを生成する。次のリセットモード時 (例 えば η+ 1番目のリセットモード）に帰還キャパシタ（容量）にプリチャージしておくこと で、更にその次のアンプモード時（例えば η+ 1番目のアンプモード）に変動分がキヤ ンセルしあ!、オペアンプの動作点は変化することはな！/、。
ただし、前述のようにサンプルホールド回路 300のアンプモードのときの出力電圧（ Von, Vop)からコモン電圧のズレを検出するため、変化分の補正は 1周期後のアン プモードに行われる。 以下同様にリセット動作、アンプ動作を交互に繰り返す。
[0044] このように、サンプルホールド回路がリセットモード状態のときに、 CMFB回路 302 力らコモンモード補正用の VCMMD電圧をスィッチ（SW) 155とスィッチ (SW) 160 を介して帰還容量のキャパシタ Cfl 51、 Cfl 52にこの差電圧をあらかじめプリチヤ一 ジする。
[0045] 上述した実施形態例のサンプルホールド回路 300は NMOSトランジスタを用いた 例を示したが、これ以外に PMOSトランジスタで構成することもできるし、さらにその 他の絶縁ゲート電界効果トランジスタで構成することもできる。
[0046] (実施例 5)
図 11に実施形態例の CMFB回路 350 (302)を示す。この CMFB回路 350はサン プルホールドの制御クロック（CK1、 CK2)とは逆相クロック（CK3, CK4)で動作する 図 11にお!/、て、サンプルホールド回路（300)のネガティブ出力電圧 Vonが供給さ れる入力端子 Vinは SW351に一端に接続され、 SW351の他端はキャパシタ CS35 0に接続される。またこの SW351とキャパシタ CS350の共通接続点は SW353を介 して Vagに接続されている。
サンプルホールド回路（300)のポジティブ出力電圧 Vopが供給される入力端子 Vi pは SW352の一端に接続され、 SW352の他端はキャパシタ CS351に接続される。 またこの SW352とキャパシタ CS351の共通接続点は SW354を介して Vagに接続さ れている。
キャパシタ CS350と CS351の他端は共通接続されてオペアンプ 351の一方の入 力端子に接続され、この共通接続点は SW355を介して Vagに接続されている。オペ アンプ 351の出力端子は他の入力端子に接続されて、ボルテージフォロワ一回路を 構成している。
[0047] CMFB回路 350の動作について、図 9と図 11を用いて説明する。サンプルホール ド回路 300がアンプモード時、 CMFB回路 350はリセットモードで、 CK3は" H"レべ ル、 CK4は" L，，レベルになり（図 9C,図 9D)、その結果 SW351, SW352, SW355 は ON、 SW353, SW354は OFF、となる。 SW351と SW352と SW355力 SONになり、サンプルホールド回路の出力電圧 Von と Vop力 SCS350と CS351に供給され、 Vagに対し充電される。
[0048] 次に、サンプルホールド回路 300がリセットモード時、 CMFB回路 350がアンプモ ード時で、 CK3は" L"レベル、 CK4は" H"レベルになり（図 9C,図 9D)、その結果 S W351, SW352, SW355は OFF、 SW353, SW354は ON、となる。
SW353, SW354力 ONとなって!/、るので、 Vag力入力キヤノ シタ CS350, CS35 1に供給され、先に充電されたサンプルホールド回路の出力電圧との変化分がボル テージフォロワ一回路の入力端に伝達される。結果的に入力キャパシタ CS350, CS 351が共通接続されているためこれらの変化分の平均電圧 (Von+Vop) Z2がボル テージフォロワ一回路より出力される。
本 CMFB回路 350は先にサンプルホールド回路 300の出力電圧 Von、 Vopをサン プルし、その後 Vagに切り換えるため、サンプルホールド回路 10の出力で生じるコモ ン変化分と大きさは同じであるが極性は異なる。
[0049] この CMFB回路 350はサンプルホールド回路 300がリセットモードのとき、半周期 前のアンプモード時の出力コモンモード電圧と Vagとの差を SW155, SW160を介し て帰還キャパシタ Cfl 51 , Cfl 52にプリチャージする。
このように、サンプルホールドのリセットモードの時にあら力じめ帰還キャパシタ（容 量）にプリチャージしておくことで次のアンプモードのときに変動分がキャンセルしあ V、オペアンプの動作点が変化しな!、ようにして!/、る。
ただし、サンプルホールド回路 300のアンプモードのときの出力電圧からコモン電 圧のズレを検出するため、変化分の補正は 1周期後のアンプモードに行われる。
[0050] (実施例 6)
図 12はパイプライン AD変換器 400の一例を示したものである。初段にはサンプル ホールド（SZH) 421が配置され、その後 n— bitZstageのビットブロック（422A, 4 22B, 422C, 422D, · · ·)が分解能に応じて縦続接続される。各ビットブロックから A D変換したディジタルデータはエラー訂正 Zクロック発生回路 423で足し合わされェ ラーコレクション後出力される。
n— bit/stageのビットブロック（422A, 422B, 422C, 422D, · · · )の構成は、 n bitADC411と DAC412、そして入力アナログ電圧と DAC412から再生される出 力電圧との差を 2(n_1)倍に増幅するサンプルホールド回路 414から成る。 DAC、減算 、増幅、ホールド回路は MDAC(Multiplying DAC)410と呼ばれる回路一つで実 現することができ、パイプライン ADC (変^^)には多用される。この MDAC410に おいて、上述した 3種類の本発明の実施形態例の SZH回路（150, 200, 300)を 適用することができる。
[0051] 次に、このパイプライン AD変翻 400の基本動作について説明する。アナログ入 力信号 (Analog In)がサンプルホールド（SZH)回路 421に入力されると、サンプリ ング期間、サンプルクロックに同期してアナログ信号をサンプリングする。次のタイミン グ (クロック)でサンプリングされたアナログ信号をホールドする。
[0052] SZH回路 421でホールドされた信号はビットブロック 422Aに入力され、所定の精 度 (ビット)でアナログ信号がディジタル信号に変換される。この AD変換器 411のビッ ト精度として、 1. 5ビット、 2, 3または 4ビットなどがあり、各ビットブロックで精度は使い 分けられる。
AD変 411の構成はフラッシュ型構成が用いられ、パイプライン動作ができるよ うに高速動作させている。そのため、比較器の数がビット数の 2のべき乗に比例する ので、できるだけビット数は少なくするようにしている。 1. 5ビットのとき 2個、 2ビットの とき 3個、 3ビットのとき 7個、 · · ·となり、比較器の数が多くなるとチップ面積が大きくな るので、ビットブロックの段数とビット精度を考慮して決めて！/、る。
[0053] AD変 411でディジタル信号に変換されたデータは、図 12に示したエラー訂 正 Zクロック発生回路 423に供給されるとともに、 MDAC410を構成する DA変^^ 412に供給される。
DA変 412でディジタル信号がアナログ信号に変換され減算器 413に供給さ れて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算 器 413から出力される信号は、入力アナログ信号力も上位 (422Α)の信号を引いた 差信号が出力される。この差信号は SZH414に供給され、そこで 2の（nl— l)べき 乗のゲイン倍してかっこの増幅した信号をホールドする。
次に、ビットブロック 422Aの SZH回路 414でホールドされたアナログ信号を、次段 のビットブロック 422Bに供給し、 422Aで説明した同じ動作をし、さらに細かい量子 化を行う。以下、この動作をエラー訂正 Zクロック発生回路から出力されるクロックタイ ミングにしたがって繰り返す。
[0054] 上述した、各ビットブロックはサンプルホールド機能を持つので、時間的に順次続く 入力信号に対して、各ビットブロックが順次変換を行っており、高速な変換動作が可 能になる。すなわち、例えばビットブロック 422Aが AD変換動作を行っているとき、次 段のビットブロック 422Bはビットブロック 422Aが AD変換している信号の 1つ前にサ ンプリングされたアナログ信号を AD変換していることになる。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされた アナログ信号を同時に AD変換し、その AD変換されたデータをクロックタイミングにし たがって、逐次ディジタルデータとしてエラー訂正 Zクロック発生回路 423から取り出 すことができる。
[0055] (実施例 7)
他の実施形態例の MDAC450を図 13に示す。 MDAC450は、図 12に示したよう に、 DA変 412、減算器 413と S/H回路 414の機能を一つの回路で構成され ている。図 13の MDAC450の素子で、図 5の SZH回路 150と同じ構成の素子につ いては同じ番号を付すこととする。
また、 SZH回路は図 5と同じ回路構成であるので、その説明は省略し、主にその入 力に接続されて 、る DA変翻 (412)の構成にっ 、て説明する。
ソース接地を構成する NMOSトランジスタ Q151のゲートは入力回路 402A, 402 B, · · · , 402Nに接続される。ゲートが例えばこの入力回路 402Aのキャパシタ CS4 02Aに接続され、さらに SW402AAを介して入力信号 Vipと、また SW402AB, SW 402ACを介して参照電圧 VT, VBに接続されている。 402B, · · · , 402Nも同様に 接続される。
NMOSトランジスタ Q152のゲートは入力回路 403A, 403B, · · · , 403Nに接続 される。ゲートは例えばこの入力回路 403Aを構成するキャパシタ CS403Aに接続さ れ、さらに SW403AAを介して Vinに、また SW403ABを介して参照電圧 VB, SW4 03ACを介して参照電圧 VTにそれぞれ接続されている。入力回路 403B, · · · , 403 Nも同様に接続される。
NMOSトランジスタ Q151, Q153と Q152, Q154の各ドレインが出力 Vonと Vop にそれぞれ接続されている。
[0056] 人力回路 402A, 402B, · · · , 402N、 403A, 403B, · · · , 403Nに設けられたサ ンプル容量 CS402A〜402N, CS403A〜403Nはビットブロックの ADの分解能に 応じて設けられ、ビットブロックの ADのサーモメータコード出力に従って参照電圧 VT , VBに接続される。
[0057] 次に、 MDAC450の動作について説明する。いま、入力回路 402Aと 403Aが AD 変 411で選択されて ヽると仮定する。
リセットモードのとき、図 6Α,図 6Βを参照すると、 CK1が" Η"レベル、 CK2が" L"レ ベルとなる。そのときの各スィッチ動作状態は、図 5の SZH回路 150と同様であり、さ らに SW402AA, SW403AA力 SONで、 SW402AB, SW402AC, SW403AB, S W403AC力 SOFFとなる。ただ、し、 SW402AB, SW402AC, SW403AB, SW403 ACは ADC411で制御され、 VTまたは VBのどちらか一方選択されるよう切り換え動 作する。
そして、 NMOSトランジスタ Q151、 Q152のみが動作し、かつその動作電流は 115 1と 1152に設定され、 MOSダイオードとして動作する。
SW155と SW160を介して Cfl51と Cfl52に Vagがそれぞれ供給され、 Vagが N MOSトランジスタ Q 151, 152 (MOSダイオード）の Vgsに対して充電される。
例えば、入力回路 402Aが選択されたとすると、スィッチ SW402AAが ONであるの で、前段のビットブロックの MDAC (410)からの出力電圧が今度は入力電圧、例え ば Vipとして供給される。このスィッチを介してサンプル容量キャパシタ CS402Aに供 給され、 NMOSトランジスタ Q151 (MOSダイオード）の Vgsに対して充電される。 しかし他の 2個の SW(SW402AB, SW402AC)が OFFしているので、 AD変^^ のサーモメータコード出力に従うサーモ電圧 (参照電圧源 VB, VT)は供給されない 。また Vinが供給される入力回路 403A(〜403N)についても同様な動作を行う。
[0058] 次に、アンプモードのとき、各 SWの動作はリセット時のときと逆の動作状態となる。
その結果、 NMOSトランジスタ Q151, Q 153と Q 152, Q 154は増幅動作状態となる 。また SW402AB, SW402AC, SW403AB, SW403ACなどは ADC411からの 制御信号により ONZOFFされ、 VTまたは VBのいずれかに一方と接続される。その 結果、それぞれの入力キャパシタを介してリセット時にサンプルされた入力信号と VT あるいは VBとの変化分がオペアンプに伝達される。この変化分は MDAC410のゲ イン倍 ( = CS402/Cfl51、ここで CS402 = CS402A+CS402B H l· CS402
N)されて出力される。
このように、アンプモードのとき、電流源の 1151と 1153、 1152と 1154が同時に供給 され、それぞれのアンプの動作電流が（1 +n) * IOと設定されて、リセット期間の動作 と比較して高速動作できるようにして 、る。
一方アンプを構成する NMOSトランジスタも、 Q151と Q153、 Q152と Q154カ ラレルに接続され、電流密度を一定にして Vgsを一定にするとともに、上述の定電流 源からの増加した電流を用いて、高速動作できるようにして 、る。
[0059] 以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期して AD変換の動作を行う。
[0060] このように、リセットモードではアンプの動作電流値を 1Z (1 +n)倍に抑え、サンプ ルホールドの平均電流源を低減した。このとき、アンプの入力段のトランジスタサイズ も同様に lZ (l +n)倍にし、常にトランジスタの電流密度を等しくした。したがって、 電流値だけを変えると入力トランジスタのゲート ソース間電圧 Vgsの大きさが変わり 、入力コモン電圧と等価となり、ソース接地入力段のアンプはこの変化分を増幅動作 するため出力動作点がずれてしまう問題がある力 本発明によりこれを防止できる。
[0061] (実施例 8)
次に、他の実施形態例の MDAC500を図 14に示す。この MDAC500は、図 7の S ZH回路 200を図 12に示す MDAC400に用 、た構成である。
MDAC500の回路構成は、図 7〖こ示す SZH回路 200〖こ、さらに NMOSトランジス タ Q151, 152のゲートに DACが接続されている。この DACは図 13に示した D AC 回路構成と同じであるので、ここでは回路構成についての説明は省略し、回路動作 について説明する。
[0062] MDAC500の動作につ!、て説明する。 、ま、入力回路 402Aと 403Aが AD変換 器 411で選択されて ヽると仮定する。
オペアンプがリセットモードのとき、図 6A,図 6Bを参照すると、 CK1が" H"レベル、 CK2が" L"レベルとなる。そのときの各スィッチは、図 13に示した MDAC450のスィ ツチ（SW)動作と同じである。その結果、 NMOSトランジスタ Q151, Q152は MOS ダイオードとして働く。また、 SW155, SW160を介して Cfl51と Cfl52に CMFF回 路 202から VCMMD電圧がそれぞれ供給される。前段のビットブロックの MDAC (5 00)力ゝらの出力電圧力 入力電圧例えば Vip、 Vinとしてサンプル容量に供給され、 MOSトランジスタ Q 151, 152の Vgsに対して充電される。
[0063] 次に、アンプモードのとき、各 SWはリセットモードのときと逆の動作状態となり、その 結果、 NMOSトランジスタ Q151と Q152は増幅動作状態となる。また入力回路のス イッチが切り換えられ、また ADC411からの制御信号により、 VTまたは VBのいずれ か一方と接続され、それぞれの入力キャパシタを介してリセット時にサンプルされた信 号と VTある!/、は VBとの変化分がオペアンプに伝達される。この変化分は MDAC50 0のゲイン倍にされて出力し、次段のビットブロックに供給される。
以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期して AD変換の動作を行う。
[0064] (実施例 9)
次に、他の実施形態例の MDAC550を図 15に示す。この MDAC550は、図 10の SZH回路 300を図 12に示す MDAC400に用いた構成である。
MDAC550の回路構成は、図 10に示す SZH回路 300にさら NMOSトランジスタ Q151, 152のゲートに DACが接続されている。この DACは図 13に示した D AC回 路と同じであるので、ここでは回路構成についての説明は省略し、回路動作につい て説明する。
[0065] MDAC550の動作につ!、て説明する。 、ま、入力回路 402Aと 403Aが AD変換 器 411で選択されて ヽると仮定する。
MDAC550がリセットモードのとき、図 14に示した MDAC500と同様な SW動作と なる。その結果、 NMOSトランジスタ Q151, Q 152は MOSダイオードとして働く。ま た、 Cfl51と Cfl52に CMFB回路 302から VCMMD (電圧）がそれぞれ供給される この VCMMD電圧は半周期前のアンプモード時における出力電圧から生成される もので、 Vagと出力コモン電圧の差を検出し、その差電圧を Cfl51と Cfl52に VCM MD電圧としてそれぞれ供給し、この VCMMD電圧が MOSトランジスタ Q151, 152 の Vgsに対して充電される。
前段のビットブロックの MDAC (550)力もの出力電圧力 例えば Vip、 Vinとして供 給され、 MOSトランジスタ Q151, 152に Vgsに対して充電される。
[0066] 次に MDAC550がアンプモードのとき、各 SWはプリセットモードのときと逆の動作 状態になる。また、 ADC411からの制御信号により、 VTまたは VBのいずれか一方と 接続され、それぞれの入力キャパシタを介してリセット時にサンプルされた信号と VT あるいは VBとの変化分がオペアンプに伝達される。この変化分は MDAC550のゲ イン倍されて出力し、次段のビットブロックに供給される。
[0067] この例においても上述したように、例えば n番目のリセット時の変動分を増幅して次 の n+ 1番目のリセット時にフィードバックキャパシタにチャージしておくことで n+ 1番 目のアンプ時に変動分がキャンセルされる。
以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期して AD変換の動作を行う。
[0068] MDACにおいて、ビットブロックの AD変換器のサーモメータコード出力にしたがつ て参照電圧 VT、 VBが上述の入力回路に供給される力 この場合においても、入力 コモン電圧と VT— VB間の中間電圧とがー致しない場合は、その差がコモン電圧の 変動となり、その変動分が MDACのゲイン倍にされて出力される。このため、ォペア ンプの出力動作点が変動し、出力線形動作範囲を狭めることになる。
CMFF回路、 CMFB回路によりコモン電圧の変化分をあらかじめ帰還キャパシタ にプリチャージしておくことにより、オペアンプで生じるコモン電圧の変化分をキャン セルすることができ、出力動作点を変動させることはなぐ安定した動作ができる。 産業上の利用可能性
[0069] 本発明は、スィッチドキャパシタを用いたサンプルホールド回路およびそれを用い たパイプライン AD変翻などに用いることができる。

Claims

請求の範囲
[1] 第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の切り換え手 段と、
第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手 段と、
第 2の基準信号が供給され第 1の制御信号でオン'オフ動作する第 3の切り換え手 段と、
第 2の入力信号が供給され第 2の制御信号でオン'オフ動作する第 4の切り換え手 段と、
前記第 1と第 2の切り換え手段からの信号が前記第 1と第 2の制御信号により択一 的に供給される第 1のキャパシタと、
前記第 3と第 4の切り換え手段からの信号が前記第 1と第 2の制御信号により択一 的に供給される第 2のキャパシタと、
前記第 1と第 2のキャパシタの出力が第 1と第 2の入力端子に接続され、増幅して第 1と第 2の出力端子力 出力する増幅器と、
前記第 1の入力端子と第 1の出力端子間に接続された第 5の切り換え手段と第 3の キヤノ ンタと、
前記第 2の入力端子と第 2の出力端子間に接続された第 6の切り換え手段と第 4の キヤノ ンタと、
前記増幅器の第 1と第 2の出力端子と基準電源間に接続された第 1と第 2の可変電 流源と、
前記第 2の制御信号が供給され、該第 2の制御信号が供給される期間、前記増幅 器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。
[2] 前記第 5の切り換え手段と前記第 3のキャパシタは直列接続されるとともに、前記第 6の切り換え手段と前記第 4のキャパシタも直列接続された
請求項 1記載のサンプルホールド回路。
[3] 前記第 1と第 2の可変電流源は第 7と第 8の切り換えスィッチを用いて電流値を切り 換える複数の電流源を有する
請求項 1記載のサンプルホールド回路。
[4] 前記増幅器は第 1トランジスタで構成され、該第 1トランジスタと並列に第 9の切り換 えスィッチを介して第 2のトランジスタを接続した
請求項 1記載のサンプルホールド回路。
[5] 前記第 1と第 2のトランジスタはソース接地絶縁ゲート電界効果トランジスタで構成し た
請求項 4記載のサンプルホールド回路。
[6] 前記第 1と第 2のトランジスタは前記第 9の切り換えスィッチを切り換えたとき、電流 密度を一定にする
請求項 5記載のサンプルホールド回路。
[7] サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及 び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9 及び第 10のスィッチと、
オペアンプと該オペアンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチ を介して入力信号をサンプルする容量とを有し、
前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す前記容量と並列に 接続され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サ ミングノードの電位と入力電圧との差がサンプル容量にチャージされ、
前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する 参照電圧が供給され、
前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル 容量と帰還容量との比によって増幅し出力し、
前記オペアンプが 2組のソース接地入力段と 2組の電流源力 成り、それぞれの一 方の組には前記第 2のクロックで導通状態となるスィッチが挿入されており、前記第 2 のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（n+ 1) 倍 [n>0,整数]とされる サンプルホールド回路。
[8] 前記オペアンプはソース接地入力段のスィッチがドレイン側に挿入されて!、る 請求項 7記載のサンプルホールド回路。
[9] 第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の切り換え手 段と、
第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手 段と、
第 2の基準信号が供給され第 1の制御信号でオン'オフ動作する第 3の切り換え手 段と、
第 2の入力信号が供給され第 2の制御信号でオン'オフ動作する第 4の切り換え手 段と、
前記第 1と第 2の切り換え手段からの第 1出力信号が前記第 1と第 2の制御信号によ り択一的に供給される第 1のキャパシタと、
前記第 3と第 4の切り換え手段からの第 2出力信号が前記第 1と第 2の制御信号によ り択一的に供給される第 2のキャパシタと、
前記第 1と第 2のキャパシタの出力が第 1と第 2の入力端子に接続され、増幅して第 1と第 2の出力端子力 出力する第 1の増幅器と、
前記第 1の入力端子と第 1の出力端子間に接続された第 5の切り換え手段と第 3の キヤノ ンタと、
前記第 2の入力端子と第 2の出力端子間に接続された第 6の切り換え手段と第 4の キヤノ ンタと、
前記第 1と第 2の入力信号と第 3の基準信号が供給され、前記 2の制御信号に応じ て前記第 3と第 4のキャパシタに前記第 1の増幅器の動作を補正する補正信号を出 力する補正回路と、
前記第 2の制御信号が供給され、該第 2の制御信号が供給される期間、前記増幅 器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。
[10] 前記第 5の切り換え手段と前記第 3のキャパシタは直列接続されるとともに、前記第 6の切り換え手段と前記第 4のキャパシタが直列接続された
請求項 9記載のサンプルホールド回路。
[11] 前記第 1の増幅器の動作を補正する補正信号は直列接続された前記第 5の切り換 え手段と前記第 3のキャパシタの共通接続点と、直列接続された前記第 6の切り換え 手段と前記第 4のキャパシタの共通接続点に供給される
請求項 9記載のサンプルホールド回路。
[12] 前記補正回路は第 3の制御信号に応じて第 7と第 8の切り換え手段を介して前記補 正信号を前記第 3と第 4のキャパシタに供給する
請求項 9記載のサンプルホールド回路。
[13] 前記第 1の増幅器の動作状態を固定する動作設定手段は第 9の切り換え手段を有 する
請求項 9記載のサンプルホールド回路。
[14] 前記第 9の切り換え手段は、前記第 1の増幅器の第 1の入力端子と前記第 1の出力 端子間に接続され前記第 2の制御信号で制御される第 10の切り換え手段と、前記増 幅器の第 2の入力端子と前記第 2の出力端子間に接続され前記第 2の制御信号で 制御される第 11の切り換え手段と
を有する請求項 13記載のサンプルホールド回路。
[15] 前記増幅器はソース接地絶縁ゲート電界効果トランジスタで構成した
請求項 9記載のサンプルホールド回路。
[16] 前記補正回路は、
前記第 1の入力信号が供給される第 12の切り換え手段を介して供給される第 5のキ ャパシタと、
前記第 2の入力信号が供給される第 13の切り換え手段を介して供給される第 6のキ ャパシタと、
前記第 11と第 12のキャパシタ出力が共通接続され、第 1の入力端子に接続される 第 2の増幅器と、
前記第 2の増幅器の入出力間をオン'オフ制御する第 14の切り換え手段と、 前記第 2の増幅器の入力出力間に直列接続された第 7のキャパシタと第 15の切り 換え手段と、
前記第 7のキャパシタと第 15の切り換え手段の共通接続点に前記第 1の基準信号 が第 3の制御信号に応じて供給する第 16の切り換え手段と
を有する請求項 9記載のサンプルホールド回路。
[17] サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時に導通状態となる第 1、第 2、第 3、第 4、第 5及び 第 6のスィッチと、
前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9及び第 10のスイツ チと、
ソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施 す容量と、
前記第 3あるいは第 4のスィッチを介して入力信号をサンプルするサンプル容量と を有し、
前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す容量と並列に接続 され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サミング ノードの電位と入力電圧との差が前記サンプル容量にチャージされ、
前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する 参照電圧が供給され、
前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル 容量と前記帰還容量との比によって増幅し出力し、
前記入力信号と前記参照電圧に応じた補正電圧を前記第 5、第 6のスィッチに接続 されたフィードフォワード回路と
を有するサンプルホールド回路。
[18] サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時に導通状態となる第 1、第 2、第 3、第 4、第 5及び 第 6のスィッチと、
前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9及び第 10のスイツ チと、 ソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施 す容量と前記第 3あるいは第 4のスィッチを介して入力信号をサンプルするサンプル 容量とを有し
前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す容量と並列に接続 され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サミング ノードの電位と入力電圧との差が前記サンプル容量にチャージされ、
前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する 参照電圧が供給され、サンプル容量にチャージされた電圧と前記参照電圧との差分 が前記サンプノレ容量と前記帰還容量との比によって増幅して出力し、
前記入力信号のコモン電圧と前記参照電圧との差を検出すると共に略サンプル容 量と帰還容量との比でその差電圧を増幅する回路の出力が前記第 5、第 6のスィッチ に接続されており、該回路の極性が前記オペアンプの極性と逆である
サンプルホールド回路。
[19] 前記入力信号のコモン電圧と前記参照電圧との差を検出と増幅が前記サンプルホ 一ルド回路の前記制御クロックと逆相で動作するスィッチトキャパシタ回路で構成さ れていることを特徴とする請求項 18記載のサンプルホールド回路。
[20] 第 1の基準信号が供給され第 1の制御信号でオン'オフ動作する第 1の切り換え手 段と、
第 1の入力信号が供給され第 2の制御信号でオン'オフ動作する第 2の切り換え手 段と、
第 2の基準信号が供給され第 1の制御信号でオン'オフ動作する第 3の切り換え手 段と、
第 2の入力信号が供給され第 2の制御信号でオン'オフ動作する第 4の切り換え手 段と、
前記第 1と第 2の切り換え手段からの信号が前記第 1と第 2の制御信号により択一 的に供給される第 1のキャパシタと、
前記第 3と第 4の切り換え手段からの信号が前記第 1と第 2の制御信号により択一 的に供給される第 2のキャパシタと、 前記第 1と第 2のキャパシタの出力が第 1と第 2の入力端子に接続され、増幅して第 1と第 2の出力端子力 出力する増幅器と、
前記第 1の入力端子と第 1の出力端子間に接続された第 5の切り換え手段と第 3の キヤノ ンタと、
前記第 2の入力端子と第 2の出力端子間に接続された第 6の切り換え手段と第 4の キヤノ ンタと、
前記第 1と第 2の入力信号と第 3の基準信号が供給され、前記 2の制御信号に応じ て前記第 3と第 4のキャパシタに前記増幅器の動作を補正する補正信号を出力する 補正回路と、
前記第 2の制御信号が供給され、該第 2の制御信号が供給される期間、前記増幅 器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。
[21] 前記第 5の切り換え手段と前記第 3のキャパシタは直列接続されるとともに、前記第 6の切り換え手段と前記第 4のキャパシタも直列接続された
請求項 20記載のサンプルホールド回路。
[22] 前記増幅器の動作を補正する補正信号は直列接続された前記第 5の切り換え手 段と前記第 3のキャパシタの共通接続点と、直列接続された前記第 6の切り換え手段 と前記第 4のキャパシタの共通接続点に供給される
請求項 21記載のサンプルホールド回路。
[23] 前記サンプルホールド回路はさらに、前記補正回路からの補正信号が供給され第 3の制御信号に応じて前記補正信号を前記第 3のキャパシタに供給する第 7の切り換 え手段と、
前記補正回路からの制御信号が供給され前記第 3の制御信号に応じて前記補正 信号を前記第 4のキャパシタに供給する第 8の切り換え手段と
を有する請求項 21記載のサンプルホールド回路。
[24] 前記増幅器の動作状態を固定する動作設定手段は第 9の切り換え手段を有する 請求項 20記載のサンプルホールド回路。
[25] 前記第 9の切り換え手段は、前記増幅器の第 1の入力端子と前記第 1の出力端子 間に接続され前記第 2の制御信号で制御される第 10の切り換え手段と、前記増幅器 の第 2の入力端子と前記第 2の出力端子間に接続され前記第 2の制御信号で制御さ れる第 11の切り換え手段と
を有する請求項 24記載のサンプルホールド回路。
[26] 前記増幅器はソース接地絶縁ゲート電界効果トランジスタで構成した
請求項 20記載のサンプルホールド回路。
[27] サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及 び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9 及び第 10のスィッチとソース接地増幅器を入力段として有するオペアンプと該オペ アンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号をサ ンプルするサンプル容量とで構成され、前記第 1及び第 2のスィッチは前記オペアン プに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記ォ ぺアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプ ル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスイツ チが動作点を決定する参照電圧に接続され、前記サンプル容量にチャージされた電 圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅 し出力するサンプルホールド回路において、
前記サンプルホールド回路の出力コモンと前記参照電圧に応じた補正電圧を前記 第 5、第 6のスィッチに接続されたフィードバック回路と
を有するサンプルホールド回路。
[28] サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及 び第 6のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9 及び第 10のスィッチとソース接地増幅器を入力段として有するオペアンプと該オペ アンプに負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号をサ ンプルするサンプル容量とで構成され、前記第 1及び第 2のスィッチは前記オペアン プに負帰還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記ォ ぺアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプ ル容量にチャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスイツ チが動作点を決定する参照電圧に接続され、サンプル容量にチャージされた電圧と 前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し 出力するサンプルホールド回路において、
前記サンプルホールド回路の出力コモン電圧と前記参照電圧との差を検出し、補 正信号として出力する回路の出力が前記第 5、第 6のスィッチに接続されており、該 回路の極性が前記オペアンプの極性と逆であることを特徴とする
サンプルホールド回路。
[29] 前記入力信号のコモン電圧と前記参照電圧との差を検出と増幅が前記サンプルホ 一ルド回路の前記制御クロックと逆相で動作するスィッチトキャパシタ回路で構成さ れていることを特徴とする請求項 28記載のサンプルホールド回路。
[30] アナログ信号をデジタルコードに変換する AD変換器と、該 AD変換器の出力する デジタルコードをアナログ値に変換数する DA変換器と、前記 AD変換器に印加して いるアナログ信号と前記 DA変 力も出力されるアナログ信号との差分を 2(a— ϋ[&:Α D変 の分解能]倍して出力するサンプルホールド回路とで構成される AD変換サ ブブロックを複数個縦続接続したパイプライン型 AD変換器であって、
前記サンプルホールド回路は、
サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及 び第 6のスィッチと、
前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9及び第 10のスイツ チと、オペアンプと該オペアンプに負帰還を施す容量と前記第 3あるいは第 4のスイツ チを介して入力信号をサンプルする容量とを有し、
前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す前記容量と並列に 接続され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サ ミングノードの電位と入力電圧との差がサンプル容量にチャージされ、
前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する 参照電圧が供給され、
前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル 容量と帰還容量との比によって増幅し出力し、
前記オペアンプが 2組のソース接地入力段と 2組の電流源力 成り、それぞれの一 方の組には前記第 2のクロックで導通状態となるスィッチが挿入されており、前記第 2 のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（n+ 1) 倍 [n>0,整数]とされる
パイプライン AD変翻。
アナログ信号をデジタルコードに変換する AD変換器と、その AD変換器の出力す るデジタルコードをアナログ値に変換数する DA変^^と、 AD変^^に印加して ヽ るアナログ信号と DA変 カゝら出力されるアナログ信号との差分を 2(a— 変換 器の分解能]倍して出力するサンプルホールド回路とを有する AD変換サブブロック を複数個縦続接続したパイプライン AD変翻であって、
前記サンプルホールド回路は、
サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、前記第 1のクロックがオンの時に導通状態となる第 1、第 2、第 3、第 4、第 5及び 第 6のスィッチと、
前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9及び第 10のスイツ チと、
ソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施す 容量と前記第 3あるいは第 4のスィッチを介して入力信号をサンプルするサンプル容 を有し、
前記第 1及び第 2のスィッチは前記オペアンプに負帰還を施す容量と並列に接続 され、前記第 1のクロックがオンの時に前記オペアンプの入出力をショートし、サミング ノードの電位と入力電圧との差が前記サンプル容量にチャージされ、
前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチに動作点を決定する 参照電圧が供給され、サンプル容量にチャージされた電圧と前記参照電圧との差分 が前記サンプノレ容量と前記帰還容量との比によって増幅し出力し、 前記入力信号のコモン電圧と前記参照電圧との差を検出すると共に略サンプル容 量と帰還容量との比でその差電圧を増幅する回路の出力が前記第 5、第 6のスィッチ に接続されており、該回路の極性が前記オペアンプの極性と逆である
パイプライン AD変翻。
[32] アナログ信号をデジタルコードに変換する AD変換器と、その AD変換器の出力す るデジタルコードをアナログ値に変換数する DA変^^と、 AD変^^に印加して ヽ るアナログ信号と DA変 カゝら出力されるアナログ信号との差分を 2(a— 変換 器の分解能]倍して出力するサンプルホールド回路とで構成される AD変換サブプロ ックを複数個縦続接続したパイプライン AD変翻であって、
前記サンプルホールド回路は、
サンプリング周波数に等しく互いに重なり合わない第 1及び第 2のクロックで制御さ れ、第 1のクロックがオンの時点で導通状態となる第 1、第 2、第 3、第 4、第 5及び第 6 のスィッチと、前記第 2のクロックがオンの時に導通状態となる第 7、第 8、第 9及び第 10のスィッチとソース接地増幅器を入力段として有するオペアンプと該オペアンプに 負帰還を施す容量と前記第 3あるいは第 4のスィッチを介して入力信号をサンプルす るサンプル容量とで構成され、前記第 1及び第 2のスィッチは前記オペアンプに負帰 還を施す容量と並列に接続され、前記第 1のクロックがオンの時に前記オペアンプの 入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプル容量に チャージされ、前記第 2のクロックがオンの時に前記第 9及び第 10のスィッチが動作 点を決定する参照電圧に接続され、サンプル容量にチャージされた電圧と前記参照 電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し出力するサ ンプルホールド回路において、
前記入力信号のコモン電圧と前記参照電圧との差を検出すると共に略サンプル容 量と帰還容量との比でその差電圧を増幅する回路の出力が前記第 5、第 6のスィッチ に接続されており、該回路の極性が前記オペアンプの極性と逆であることを特徴とす る
パイプライン AD変翻。
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