JP2006332465A

JP2006332465A - チップオンフィルム半導体装置

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Publication number: JP2006332465A
Application number: JP2005156276A
Authority: JP
Inventors: Seiichi Ishii; 星一石井
Original assignee: Hiroshima Opt Corp; Kyocera Display Corp
Current assignee: Hiroshima Opt Corp; Kyocera Display Corp
Priority date: 2005-05-27
Filing date: 2005-05-27
Publication date: 2006-12-07
Anticipated expiration: 2025-05-27
Also published as: JP4699089B2

Abstract

【課題】半導体チップとフレキシブル配線基板との接続不良の発生を抑制する。
【解決手段】
本発明に係る半導体装置は、その辺に沿って近接して配列された複数のバンプ電極１０５を有する半導体チップ１０２と、半導体チップ１０２が接着剤によってその上に固着され、複数のバンプ電極１０５のそれぞれと対向しその対向するバンプ電極１０５に接続された複数のリード端子１０３を有するＦＰＣ１０１とを備えるチップオンフィルム半導体装置であって、ＦＰＣ１０１は、複数のリード端子１０３の端に４以上のダミーリード端子１０４を備え、半導体チップ１０２は、４以上のダミーリード端子１０４のそれぞれに対向する４以上のダミーバンプ電極１０６を備えているものである。
【選択図】図２

Description

本発明は、フレキシブル配線基板（Flexible Printed Circuit：ＦＰＣ）上に半導体チップを搭載したチップオンフィルム（Chip On Film：ＣＯＦ）半導体装置に関し、特に、それらの相互接続構造に関する。

近年、電子機器の小型化、高性能化、高機能化に伴い、実装基板上の半導体チップの実装密度を向上させることが要求されている。この要求に対して、バンプ電極を設けた半導チップを、フェイスダウンの状態で実装基板に位置合わせし、バンプ電極と実装基板のリード端子とを接続する、フリップチップ方式による実装方法が広く採用されている。

この方式では、ＱＦＰ（Quad Flat Package）方式を用いてパッケージングした場合に比べ、半導体チップの実装基板上の占有面積が小さくなるため、実装密度を向上させることができる。フリップチップ方式による実装を行った半導体装置としては、例えば、ＦＰＣ（Flexible Printed Circuit）上に半導体チップを搭載した、ＣＯＦ（Chip On Film）半導体装置が知られている。

一般に、ＣＯＦ半導体装置の実装は、半導体チップに設けられたバンプ電極とＦＰＣのリード端子との間にＡＣＦ（Anisotropic Conductive Film）を介在させて、加熱圧着することにより行われている。ＡＣＦは、絶縁性の接着材の中に金属粒子などの導電粒子を所定量含有したものである。ＡＣＦによる接続の信頼性を向上するためには、導電粒子の粒子径を隣接するバンプ電極間隔よりも小さくし、隣接するバンプ電極間の絶縁性を確保することが必要である（例えば、特許文献１参照）。
特開２００２−２７０６４１号公報

ところで、近年の実装密度の向上に伴い、バンプ電極とリード端子とを接続した接続間隔が狭くなっている。ファインピッチの場合、バンプ電極も小さくなる。この場合、バンプ電極上で接続に寄与する導電粒子数を確保するためには、上述のＡＣＦに含まれる導電粒子の粒子数を増やすことが考えられる。しかし、導電粒子の数を増やすと、バンプ電極及びリード端子間の絶縁性が低下して、リークなどの不具合発生が懸念される。したがって、導電粒子を含まないＮＣＦ（Non Conductive film）を用いた実装が行われている。

ＮＣＦを用いた実装では、バンプ電極とリード端子との電気的接続を得るために、バンプ電極とリード端子とを直接接続させるため、ＡＣＦを用いた場合より大きな圧力をかけて熱圧着する必要がある。この場合、熱と圧力によりＦＰＣが大きく歪むことがわかった。

図３に示すように、従来のＣＯＦ半導体装置１０では、ＦＰＣ１１に設けられたリード端子１２と、半導体チップ１３に設けられたバンプ電極１４とを接続する際、ＦＰＣ１１が熱と圧力により大きく歪む。このため、接続不良が発生してしまうという問題があった。特に、ＦＰＣ１１のリード端子１２群のうち、端から１〜４番目リード端子１２とバンプ電極１４との接続がルーズになり易い傾向にあることがわかった。

本発明は、このような事情を背景としてなされたものであり、本発明の目的は、半導体チップとフレキシブル配線基板との接続不良を抑制することである。

本発明の第１の態様にかかるチップオンフィルム半導体装置は、その辺に沿って近接して配列された複数の電極を有する半導体チップと、前記半導体チップが接着剤によってその上に固着され、前記複数の電極のそれぞれと対向しその対向する電極に接続された複数のリード端子を有するフレキシブル配線基板と、を備えるチップオンフィルム半導体装置であって、前記フレキシブル配線基板は、前記複数のリード端子の端に４以上のダミーリード端子を備え、前記半導体チップは、前記４以上のダミーリード端子のそれぞれに対向する４以上のダミー電極を備えているものである。このような構成を有することによって、半導体チップとフレキシブル配線基板との接続不良を抑制することができる。

本発明の第２の態様にかかるチップオンフィルム半導体装置は、上記のチップオンフィルム半導体装置において、前記フレキシブル配線基板は、前記複数のリード端子の両端のそれぞれに、４以上のダミーリード端子を備え、前記半導体チップは、前記複数のリード端子の両端のそれぞれにおいて、前記４以上のダミーリード端子のそれぞれに対向する４以上のダミー電極を備えているものである。このような構成を有することによって、さらに確実に半導体チップとフレキシブル配線基板との接続不良を抑制することができる。

本発明の第３の態様にかかるチップオンフィルム半導体装置は、上記のチップオンフィルム半導体装置において、前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一ピッチで配置されており、前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一ピッチで配置されているものである。このような構成を有することによって、さらに確実に半導体チップとフレキシブル配線基板との接続不良を抑制することができる。

本発明の第４の態様にかかるチップオンフィルム半導体装置は、上記のチップオンフィルム半導体装置において、前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一形状であり、前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一形状であるものである。このような構成を有することによって、さらに確実に半導体チップとフレキシブル配線基板との接続不良を抑制することができる。

本発明の第５の態様にかかるチップオンフィルム半導体装置は、上記のチップオンフィルム半導体装置において、前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一の材料で形成されており、前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一の材料で形成されているものである。このような構成を有することによって、さらに確実に半導体チップとフレキシブル配線基板との接続不良を抑制することができる。

本発明により、半導体チップとフレキシブル配線基板との接続不良を抑制した半導体装置を提供することができる。

本発明の実施の形態にかかる半導体装置について、図１及び図２を参照して説明する。図１は、本実施の形態にかかるチップオンフィルム半導体装置１００の構成を模式的に示す平面図である。図２は、本実施の形態にかかるチップオンフィルム半導体装置１００の構成の一部を示す断面図である。図１に示すように、チップオンフィルム半導体装置１００は、フレキシブル配線基板（Flexible Printed Circuit：以下、ＦＰＣとする。）１０１と、半導体チップ１０２とを有する。なお、図１において、半導体チップ１０２によって見えない部分を破線で示している。

ＦＰＣ１０１は、半導体チップ１０２を支持する基板となる。ＦＰＣ１０１は、半導体チップ１０２の辺に沿って互いに近接して配列された複数のリード端子１０３からなるリード端子群１１０を有している。図１に示すように、ＦＰＣ１０１の５箇所にリード端子群１１０が設けられている。本例の各リード端子群１１０において、同一ピッチで複数のリード端子１０３が一列に配列されている。各リード端子群１１０の両端には、それぞれ、４つのダミーリード端子１０４からなるダミーリード端子郡１２０が設けられる。各ダミーリード端子群１２０において、ダミーリード端子１０４は半導体チップ１０２の辺に沿って互いに近接して配列されている。

本例において、ダミーリード端子１０４は、対応するリード端子群１１０のリード端子１０３間ピッチと同一ピッチで設けられている。また、ダミーリード端子１０４は、対応するリード端子群１１０のリード端子１０３と同一形状であり、同一の材料で形成されている。各リード端子１０３は信号伝送に使用されるが、各ダミーリード端子１０４は信号伝送せず、ＦＰＣ１０１と半導体チップ１０２との間の物理的相互接続のために設けられている。

図１に示すように、半導体チップ１０２には複数のバンプ電極群１３０が設けられ、それぞれは、ＦＰＣ１０１上に設けられたリード端子群１１０のそれぞれと対向する位置にある。従って、バンプ電極群１３０は、半導体チップ１０２の５箇所に設けられている。図２に示すように、各バンプ電極群１３０は、半導体チップ１０２の辺に沿って互いに近接して配列された複数のバンプ電極１０５から構成されている。本例において、各バンプ電極１０５は、各リード端子１０３と同一ピッチで配置されている。すなわち、それぞれのバンプ電極１０５は、半導体チップ１０２上に、ＦＰＣ１０１に設けられたそれぞれのリード端子１０３と対向するように設けられる。

各バンプ電極群１３０の両端には、それぞれ、ダミーバンプ電極郡１４０が配置される。本例において、各ダミーバンプ電極郡１４０は、４つのダミーバンプ電極１０６から構成されており、４つのダミーバンプ電極１０６は、バンプ電極１０５と同様に、半導体チップ１０２の辺に沿う方向に互いに近接して配列されている。図２に示すように、４つのダミーバンプ電極１０６は、半導体チップ１０２上に、ＦＰＣ１０１上に設けられた４つのダミーリード端子１０４とそれぞれ対向する位置に設けられる。ダミーバンプ電極１０６は、対応するバンプ電極群１３０のバンプ電極１０５のピッチと等しいピッチで設けられる。

すなわち、ダミーバンプ電極１０６もまた、対応するリード端子１０３略同一ピッチで形成される。また、ダミーバンプ電極１０６は、対応するバンプ電極群１３０のバンプ電極１０５と同一形状であり、同一の材料で形成されている。各バンプ電極１０５は信号伝送に使用されるが、各ダミーバンプ電極１０６は信号伝送せず、ＦＰＣ１０１と半導体チップ１０２との間の物理的相互接続のために設けられている。

ＦＰＣ１０１と半導体チップ１０２とは、ＮＣＦ（Non-Conductive Film）で固着されている。ＮＣＦは導電粒子を含有しない熱硬化性の接着シートである。このため、各リード端子１０３と各バンプ電極１０５とは互いに接触して直接に接続され、それらの間の導通が確保されている。

ここで、上述の半導体装置１００のリード端子１０３とバンプ電極１０５との接続方法について説明する。まず、ＦＰＣ１０１に設けられたリード端子１０３上にＮＣＦを配置する。その上に、半導体チップ１０２のバンプ電極１０５とＦＰＣ１０１のリード端子１０３とを位置合わせした状態で、かつ、ダミーリード端子１０４とダミーバンプ電極１０６とを位置合わせした状態で、半導体チップ１０２を載置する。そして、半導体チップ１０２をＦＰＣ１０１に押しつけるとともに加熱する。これにより、ＦＰＣ１０１と半導体チップ１０２とは熱硬化したＮＣＦによって固着され、リード端子１０３とバンプ電極１０５とは直接接続される。

ＮＣＦを用いた実装では、バンプ電極１０５とリード端子１０３とを直接接続させるため、大きな圧力をかけて熱圧着する必要があり、熱と圧力によりＦＰＣ１０１が大きく歪む。上述のように、ダミーリード端子１０４及びダミーバンプ電極１０６を備えていない従来の構成においては、ＦＰＣのリード端子群のうち、端から１〜４番目において接続不良が発生する。

しかしながら、本実施形態の構成によると、４つのダミーリード端子１０４及び４つのダミーバンプ電極１０６により、リード端子１０３とバンプ電極１０５との接続時に発生する、接続に必要なリード端子１０３とバンプ電極１０５形成領域のＦＰＣ１０１の歪みを抑制できる。したがって、リード端子１０３とバンプ電極１０５との接続工程において、リード端子１０３とバンプ電極１０５との間における接続不良の発生を抑制することができる。

本実施の形態においては、４つのダミーリード端子１０４及び４つのダミーバンプ電極１０６をリード端子１０３及びバンプ電極１０５と同一ピッチで形成した。このため、接続に必要なリード端子１０３とバンプ電極１０５形成領域のＦＰＣ１０１の歪みを効果的に抑制することができる。なお、本実施の形態においては、４つのダミーリード端子１０４及びダミーバンプ電極１０６を形成したが、これに限らず、４つ以上のダミーリード端子１０４及びダミーバンプ電極１０６を形成してもよい。また、リード端子群１１０及びバンプ電極群１３０の両端に、それぞれ、４つ以上のダミーリード端子１０４及びダミーバンプ電極１０６を設けることが好ましいが、その一方のみに設けることを妨げるものではない。

また、ダミーリード端子１０４をリード端子１０３と、ダミーバンプ電極１０６をバンプ電極１０５と同一材料で同一形状に形成した。このため、リード端子１０３とバンプ電極１０５との接続時に、押圧により発生するリード端子１０３及びバンプ電極１０５の変形とダミーリード端子１０４をリード端子１０３の変形とが略等しくなる。したがって、接続に必要なリード端子１０３とバンプ電極１０５形成領域のＦＰＣ１０１の歪みを効果的に抑制することができる。

なお、本実施の形態においては、ダミーリード端子１０４をリード端子１０３と同一形状、同一の材料で形成し、ダミーバンプ電極１０６をバンプ電極１０５と同一形状、同一の材料で形成したが、これに限定されるものではなく、異なる形状、材料で形成してもよい。しかし、歪量低減の点から、リード端子１０３の高さとバンプ電極１０５の高さとを合わせた高さは、ダミーリード端子１０４の高さとダミーバンプ電極１０６の高さとを合わせた高さに等しいことが好ましい。なお、異なるリード端子群１１０間は、異なる形状、ピッチのリード端子１０３から構成され、あるいは、異なるバンプ電極群１３０間は、異なる形状、ピッチのバンプ電極１０５から構成されていてよい。

また、本実施の形態においては、ＦＰＣ１０１と半導体チップ１０２とが熱硬化したＮＣＦによって固着され、リード端子１０３とバンプ電極１０５とが直接接続される構成について説明したが、これに限定されない。本発明は、例えば、リード端子１０３とバンプ電極１０５とをＡＣＦを介して接続し、ＡＣＦ中の導電粒子によりリード端子１０３とバンプ電極１０５との間の導通が確保されている場合などにも適用することが可能である。

実施の形態にかかる半導体装置の構成を示す平面図である。実施の形態にかかる半導体装置の構成の一部を示す断面図である。従来の半導体装置の構成を示す断面図である。

符号の説明

１００半導体チップ
１０１バンプ電極
１０２フレキシブル配線基板
１０３リード端子
１０４ダミーリード端子
１０５バンプ電極
１０６ダミーバンプ電極
１１０リード端子群
１２０ダミーリード端子群
１３０バンプ電極群
１４０ダミーバンプ電極群

Claims

その辺に沿って近接して配列された複数の電極を有する半導体チップと、
前記半導体チップが接着剤によってその上に固着され、前記複数の電極のそれぞれと対向しその対向する電極に接続された複数のリード端子を有するフレキシブル配線基板と、
を備えるチップオンフィルム半導体装置であって、
前記フレキシブル配線基板は、前記複数のリード端子の端に４以上のダミーリード端子を備え、
前記半導体チップは、前記４以上のダミーリード端子のそれぞれに対向する４以上のダミー電極を備えている、チップオンフィルム半導体装置。
前記フレキシブル配線基板は、前記複数のリード端子の両端のそれぞれに、４以上のダミーリード端子を備え、
前記半導体チップは、前記複数のリード端子の両端のそれぞれにおいて、前記４以上のダミーリード端子のそれぞれに対向する４以上のダミー電極を備えている、
請求項１に記載のチップオンフィルム半導体装置。
前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一ピッチで配置されており、
前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一ピッチで配置されている、
請求項１または２に記載のチップオンフィルム半導体装置。
前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一形状であり、
前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一形状である、
請求項１、２または３に記載のチップオンフィルム半導体装置。
前記４以上のダミーリード端子及び前記複数のリード端子のそれぞれは、同一の材料で形成されており、
前記４以上のダミー電極及び前記複数の電極のそれぞれは、同一の材料で形成されている、
請求項１、２、３または４に記載のチップオンフィルム半導体装置。