JPH05235089A - フェイスダウン実装用半導体チップ - Google Patents
フェイスダウン実装用半導体チップInfo
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- JPH05235089A JPH05235089A JP4038290A JP3829092A JPH05235089A JP H05235089 A JPH05235089 A JP H05235089A JP 4038290 A JP4038290 A JP 4038290A JP 3829092 A JP3829092 A JP 3829092A JP H05235089 A JPH05235089 A JP H05235089A
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Abstract
(57)【要約】
【目的】 フェイスダウン実装用半導体チップ特に金属
バンプに関し、接続に対する確実性と信頼性の改善を目
的とする。 【構成】 半導体チップ11の金属バンプ２が、チップ11
の一方の対向辺に沿って等ピッチｐで整列する２列であ
り、整列端のバンプ２とチップ11の他方の対向辺との間
隔ｄが、バンプ２の整列ピッチｐと同じまたはそれ以下
である。半導体チップ12の金属バンプ2a〜2nが等ピッチ
ｐの２列であり、同じ列のバンプ2a〜2nがその整列方向
に中央部から整列端に向けて先端面積を大きくする。半
導体チップ13の金属バンプ２を、円形状の曲線に沿わせ
て形成する。半導体チップ14の金属バンプ２の少なくと
も出力信号端用金属バンプ２を、該表面の輪郭辺に対し
直角方向に２個ずつ設ける。半導体チップ15の金属バン
プ 2a1〜2n1 を、その整列方向に中央部から整列端に向
けて高くする。
バンプに関し、接続に対する確実性と信頼性の改善を目
的とする。 【構成】 半導体チップ11の金属バンプ２が、チップ11
の一方の対向辺に沿って等ピッチｐで整列する２列であ
り、整列端のバンプ２とチップ11の他方の対向辺との間
隔ｄが、バンプ２の整列ピッチｐと同じまたはそれ以下
である。半導体チップ12の金属バンプ2a〜2nが等ピッチ
ｐの２列であり、同じ列のバンプ2a〜2nがその整列方向
に中央部から整列端に向けて先端面積を大きくする。半
導体チップ13の金属バンプ２を、円形状の曲線に沿わせ
て形成する。半導体チップ14の金属バンプ２の少なくと
も出力信号端用金属バンプ２を、該表面の輪郭辺に対し
直角方向に２個ずつ設ける。半導体チップ15の金属バン
プ 2a1〜2n1 を、その整列方向に中央部から整列端に向
けて高くする。
Description
【０００１】
【産業上の利用分野】本発明はフェイスダウン実装用半
導体チップ、特に確実性および信頼性の高い接続を確保
するバンプ構成に関する。
導体チップ、特に確実性および信頼性の高い接続を確保
するバンプ構成に関する。
【０００２】各種電子機器のダウンサイジングが進み、
半導体チップの実装効率を上げるため、ワイヤボンディ
ング→ＴＡＢ(Tape Autmated Bonding) 接続→ＣＯＧ(C
hipon Glass),ＣＯＢ(Chip on Board) 接続へと検討が
進んでいる。
半導体チップの実装効率を上げるため、ワイヤボンディ
ング→ＴＡＢ(Tape Autmated Bonding) 接続→ＣＯＧ(C
hipon Glass),ＣＯＢ(Chip on Board) 接続へと検討が
進んでいる。
【０００３】特に、金等のバンプを使用して半導体チッ
プを直接、回路基板に接続させるＣＯＧ（ＣＯＢ）接続
は、実装コストが安い，実装面積が狭くできる等の点か
ら注目される方式である。
プを直接、回路基板に接続させるＣＯＧ（ＣＯＢ）接続
は、実装コストが安い，実装面積が狭くできる等の点か
ら注目される方式である。
【０００４】
【従来の技術】一般に、従来のフェイスダウン実装用半
導体チップは、その回路設計から決定されるチップサイ
ズに合わせ、長方形のチップ表面の外周部の２辺〜４辺
に金属バンプを形成する構成である。
導体チップは、その回路設計から決定されるチップサイ
ズに合わせ、長方形のチップ表面の外周部の２辺〜４辺
に金属バンプを形成する構成である。
【０００５】図７は従来のフェイスダウン実装用半導体
チップの平面図であり、(イ) の半導体チップ１は表面
（実装する側の面）の４辺に沿って金属バンプ２が突出
し、(ロ) の半導体チップ３は表面の３辺に沿って金属バ
ンプ２が突出し、(ハ) の半導体チップ４は表面の長さ方
向の２辺に沿って金属バンプ２が突出する。
チップの平面図であり、(イ) の半導体チップ１は表面
（実装する側の面）の４辺に沿って金属バンプ２が突出
し、(ロ) の半導体チップ３は表面の３辺に沿って金属バ
ンプ２が突出し、(ハ) の半導体チップ４は表面の長さ方
向の２辺に沿って金属バンプ２が突出する。
【０００６】なお、図７(ハ) に示す従来の半導体チップ
４において、一定ピッチで整列する整列端のバンプ２
と、チップ４の長さ方向の端面との間隔ｄは、バンプ２
の整列ピッチをｐとしたとき、ピッチｐの数倍〜それ以
上である。
４において、一定ピッチで整列する整列端のバンプ２
と、チップ４の長さ方向の端面との間隔ｄは、バンプ２
の整列ピッチをｐとしたとき、ピッチｐの数倍〜それ以
上である。
【０００７】かかる半導体チップ１，３，４を、回路基
板に実装するには加熱ウエッジを使用し、半導体チップ
１，３，４を回路基板に向けて押圧し、同一チップに形
成した全バンプ２を同時に接続させることになる。その
際、回路基板の端子に当接されたバンプ２は、先端が押
し潰される。
板に実装するには加熱ウエッジを使用し、半導体チップ
１，３，４を回路基板に向けて押圧し、同一チップに形
成した全バンプ２を同時に接続させることになる。その
際、回路基板の端子に当接されたバンプ２は、先端が押
し潰される。
【０００８】
【発明が解決しようとする課題】図８は金属バンプの断
面図であり、形成直後のバンプ２の上面は周囲が盛り上
がるようになり、回路基板に押圧し相手端子に接続され
たバンプ２は、図中に破線で示す如く変形する。その変
形量は、高さ方向のつぶれ量δが1.５μm 程度であり、
かつ、配設位置によってつぶれ量δがばらつくようにな
る。
面図であり、形成直後のバンプ２の上面は周囲が盛り上
がるようになり、回路基板に押圧し相手端子に接続され
たバンプ２は、図中に破線で示す如く変形する。その変
形量は、高さ方向のつぶれ量δが1.５μm 程度であり、
かつ、配設位置によってつぶれ量δがばらつくようにな
る。
【０００９】図９は金属バンプのつぶれ特性図であり、
(イ) は半導体チップ１の長さ方向のつぶれ特性、(ロ) は
半導体チップ１の幅方向のつぶれ特性、(ハ) は半導体チ
ップ３の長さ方向のつぶれ特性、(ニ) は半導体チップ３
の幅方向のつぶれ特性、(ホ)は半導体チップ４の長さ方
向のつぶれ特性である。
(イ) は半導体チップ１の長さ方向のつぶれ特性、(ロ) は
半導体チップ１の幅方向のつぶれ特性、(ハ) は半導体チ
ップ３の長さ方向のつぶれ特性、(ニ) は半導体チップ３
の幅方向のつぶれ特性、(ホ)は半導体チップ４の長さ方
向のつぶれ特性である。
【００１０】図９(イ),(ロ) において、チップ３の長さ方
向に整列するバンプ２のつぶれ特性は、バンプ２の整列
方向に中央部で最大となり、整列端に向けて減少し、加
熱に伴って発生するウエッジおよびチップ３の変形等に
よると考えられるつぶれ量のばらつきδ′は、１μm 〜
それ以上になる。
向に整列するバンプ２のつぶれ特性は、バンプ２の整列
方向に中央部で最大となり、整列端に向けて減少し、加
熱に伴って発生するウエッジおよびチップ３の変形等に
よると考えられるつぶれ量のばらつきδ′は、１μm 〜
それ以上になる。
【００１１】図９(ハ),(ニ) において、チップ３の長さ方
向に整列するバンプ２のつぶれ特性は、幅方向のバンプ
２が形成されない端部で最大となり、幅方向のバンプ２
が形成された方向に向けて減少する反面、チップ３の幅
方向に整列するバンプ２のつぶれ特性はほぼ一定であ
り、チップ３の長さ方向に整列するバンプ２の最小つぶ
れ量とほぼ同一値になる。
向に整列するバンプ２のつぶれ特性は、幅方向のバンプ
２が形成されない端部で最大となり、幅方向のバンプ２
が形成された方向に向けて減少する反面、チップ３の幅
方向に整列するバンプ２のつぶれ特性はほぼ一定であ
り、チップ３の長さ方向に整列するバンプ２の最小つぶ
れ量とほぼ同一値になる。
【００１２】加熱に伴って発生するウエッジおよびチッ
プ３の変形等によると考えられるつぶれ量のばらつき
δ′は、１μm 〜それ以上になる。図９(ホ) において、
チップ３の長さ方向に整列するバンプ２のつぶれ特性
は、バンプ２の整列方向に中央部で最小となり、整列端
では最大となり、加熱に伴って発生するウエッジおよび
チップ３の変形等によると考えられるつぶれ量のばらつ
きδ′は、１μm 〜それ以上になる。
プ３の変形等によると考えられるつぶれ量のばらつき
δ′は、１μm 〜それ以上になる。図９(ホ) において、
チップ３の長さ方向に整列するバンプ２のつぶれ特性
は、バンプ２の整列方向に中央部で最小となり、整列端
では最大となり、加熱に伴って発生するウエッジおよび
チップ３の変形等によると考えられるつぶれ量のばらつ
きδ′は、１μm 〜それ以上になる。
【００１３】以上説明したように従来の半導体チップ
１，３，４では、バンプ２のつぶれ量のばらつきδ′が
１μm 〜それ以上となる。その結果、バンプ２とその接
続相手との接触面積がばらつくことになり、一部で接触
抵抗が大きくなり過ぎたり、接続に対する信頼性が損な
われるという問題点があった。
１，３，４では、バンプ２のつぶれ量のばらつきδ′が
１μm 〜それ以上となる。その結果、バンプ２とその接
続相手との接触面積がばらつくことになり、一部で接触
抵抗が大きくなり過ぎたり、接続に対する信頼性が損な
われるという問題点があった。
【００１４】さらに、半導体チップ１，３，４のバンプ
２は、基本的に入力端用と出力端用とに分けられるが、
液晶表示パネルの駆動用半導体チップでは、入力端用バ
ンプ２に対し出力端用バンプ２の数が多くなる。
２は、基本的に入力端用と出力端用とに分けられるが、
液晶表示パネルの駆動用半導体チップでは、入力端用バ
ンプ２に対し出力端用バンプ２の数が多くなる。
【００１５】このように、入力端用バンプ２より出力端
用バンプ２が多いとき、従来の半導体チップ１では、出
力端用バンプ２の一部が入力端用バンプ２と整列し、従
来の半導体チップ３では、例えば入力端用バンプ２が短
辺に沿って，出力端用バンプ２が長辺に沿って整列し、
従来の半導体チップ４では、例えば入力端用バンプ２が
長辺の一方に沿って，出力端用バンプ２が長辺の他方お
よび短辺に沿って整列することになる。
用バンプ２が多いとき、従来の半導体チップ１では、出
力端用バンプ２の一部が入力端用バンプ２と整列し、従
来の半導体チップ３では、例えば入力端用バンプ２が短
辺に沿って，出力端用バンプ２が長辺に沿って整列し、
従来の半導体チップ４では、例えば入力端用バンプ２が
長辺の一方に沿って，出力端用バンプ２が長辺の他方お
よび短辺に沿って整列することになる。
【００１６】そのため、入力端用バンプ２の数と出力端
用バンプ２の数とが異なる従来の半導体チップ１，３，
４は、実装する回路基板に形成する配線の引回しが複雑
になり、半導体チップ実装面積のロスが生じるという問
題点もあった。
用バンプ２の数とが異なる従来の半導体チップ１，３，
４は、実装する回路基板に形成する配線の引回しが複雑
になり、半導体チップ実装面積のロスが生じるという問
題点もあった。
【００１７】他方、金属バンプ２をその接続相手に接続
させるための押圧力は、大き過ぎても小さ過ぎても、接
続抵抗が増大するという性質がある。図10は相手端子に
接続した金属バンプの接続抵抗特性図であり、縦軸は接
続抵抗ΔΩ, 横軸を押圧力としたとき、金属バンプ２の
接続抵抗は、押圧力が或る値Ａ（例えば0.１／Kg-mm2)
以下のとき, 押圧力Ａより大きい或る値Ｂ（例えば0.５
／Kg-mm2) 以上で増大する。従って、金属バンプ２の接
続時押圧力はＡ〜Ｂに制御する必要がある。
させるための押圧力は、大き過ぎても小さ過ぎても、接
続抵抗が増大するという性質がある。図10は相手端子に
接続した金属バンプの接続抵抗特性図であり、縦軸は接
続抵抗ΔΩ, 横軸を押圧力としたとき、金属バンプ２の
接続抵抗は、押圧力が或る値Ａ（例えば0.１／Kg-mm2)
以下のとき, 押圧力Ａより大きい或る値Ｂ（例えば0.５
／Kg-mm2) 以上で増大する。従って、金属バンプ２の接
続時押圧力はＡ〜Ｂに制御する必要がある。
【００１８】
【課題を解決するための手段】金属バンプを使用しフェ
イスダウン実装する半導体チップの接続に対する確実
性，信頼性の向上を目的とした本発明は、その代表実施
例を示す図１によれば、四角形である半導体チップ11の
表面に形成した複数の実装用金属バンプ２が、チップ11
の一方の対向辺に沿って等ピッチｐで整列する２列であ
り、整列端のバンプ２とチップ11の他方の対向辺との間
隔ｄが、バンプ２の整列ピッチｐと同じまたはそれ以下
にすることを特徴とする。
イスダウン実装する半導体チップの接続に対する確実
性，信頼性の向上を目的とした本発明は、その代表実施
例を示す図１によれば、四角形である半導体チップ11の
表面に形成した複数の実装用金属バンプ２が、チップ11
の一方の対向辺に沿って等ピッチｐで整列する２列であ
り、整列端のバンプ２とチップ11の他方の対向辺との間
隔ｄが、バンプ２の整列ピッチｐと同じまたはそれ以下
にすることを特徴とする。
【００１９】または、四角形である半導体チップ12の表
面に形成した複数の実装用金属バンプ2a〜2nが、チップ
12の一方の対向辺に沿って等ピッチｐの２列であり、同
じ列の該バンプ2a〜2nがその整列方向に中央部から整列
端に向けて、適当に先端面積が大きいことを特徴とす
る。
面に形成した複数の実装用金属バンプ2a〜2nが、チップ
12の一方の対向辺に沿って等ピッチｐの２列であり、同
じ列の該バンプ2a〜2nがその整列方向に中央部から整列
端に向けて、適当に先端面積が大きいことを特徴とす
る。
【００２０】または、四角形である半導体チップ13の表
面の複数の実装用金属バンプ２を、該表面に描く円形状
の曲線に沿わせて形成したことを特徴とする。または、
四角形である半導体チップ14の表面に形成した複数の実
装用金属バンプ２が、少なくとも各出力端用とし該表面
の内外方向に２個ずつ設けたことを特徴とする。
面の複数の実装用金属バンプ２を、該表面に描く円形状
の曲線に沿わせて形成したことを特徴とする。または、
四角形である半導体チップ14の表面に形成した複数の実
装用金属バンプ２が、少なくとも各出力端用とし該表面
の内外方向に２個ずつ設けたことを特徴とする。
【００２１】または、四角形である半導体チップ15の表
面に整列する複数の実装用金属バンプ 2a1〜2n1 が、そ
の整列方向に中央部から整列端に向けて適当に高いこと
を特徴とするものである。
面に整列する複数の実装用金属バンプ 2a1〜2n1 が、そ
の整列方向に中央部から整列端に向けて適当に高いこと
を特徴とするものである。
【００２２】
【作用】上記手段によれば、半導体チップの端部近傍ま
で金属バンプを形成すること，金属バンプの大きさ（先
端面積）または高さを適当に変化させること，円形状の
曲線に沿わせて金属バンプを配設すること，チップ同一
端に対しダブルバンプとするにより、バンプ接続時にお
ける半導体チップの変形を抑制したり、接続に伴うバン
プのつぶれ量を均一化し、確実かつ信頼性に優れた電気
的接続が可能になる。
で金属バンプを形成すること，金属バンプの大きさ（先
端面積）または高さを適当に変化させること，円形状の
曲線に沿わせて金属バンプを配設すること，チップ同一
端に対しダブルバンプとするにより、バンプ接続時にお
ける半導体チップの変形を抑制したり、接続に伴うバン
プのつぶれ量を均一化し、確実かつ信頼性に優れた電気
的接続が可能になる。
【００２３】さらに、入力端用バンプと出力端用バンプ
とを分けて２列に金属バンプを形成し、その際のバンプ
数が異なるときはダミーバンプを設けるまたは、数の少
ないバンプの大形化することにより、確実かつ信頼性に
優れた電気的接続が可能になると共に、半導体チップ実
装基板の配線が簡易化される。
とを分けて２列に金属バンプを形成し、その際のバンプ
数が異なるときはダミーバンプを設けるまたは、数の少
ないバンプの大形化することにより、確実かつ信頼性に
優れた電気的接続が可能になると共に、半導体チップ実
装基板の配線が簡易化される。
【００２４】
【実施例】図１(イ),(ロ),(ハ),(ニ),(ホ) は本発明の実施例
の代表例を示す半導体チップ表面の平面図、図１(ヘ) は
図１(ホ) に示す半導体チップを短辺方向から見た側面
図、図１(ト) は図１(ホ) に示す半導体チップを長辺方向
から見た側面図である。
の代表例を示す半導体チップ表面の平面図、図１(ヘ) は
図１(ホ) に示す半導体チップを短辺方向から見た側面
図、図１(ト) は図１(ホ) に示す半導体チップを長辺方向
から見た側面図である。
【００２５】図１(イ) に示す半導体チップ11において、
その四角形表面に形成した複数個の実装用金属バンプ２
は、チップ11の表面の中心点に対して対称、かつ、長さ
方向の辺に沿って等ピッチで整列する２列であり、バン
プ整列ピッチをｐとしたとき、チップ11の短辺と整列端
のバンプ２との間隔ｄは、ピッチｐと同じまたはそれ以
下である。
その四角形表面に形成した複数個の実装用金属バンプ２
は、チップ11の表面の中心点に対して対称、かつ、長さ
方向の辺に沿って等ピッチで整列する２列であり、バン
プ整列ピッチをｐとしたとき、チップ11の短辺と整列端
のバンプ２との間隔ｄは、ピッチｐと同じまたはそれ以
下である。
【００２６】かかる半導体チップ11は、接続時に印加す
る押圧力によるチップ11の変形をバンプ２によって抑制
し、そのことにより図９(イ),(ロ) に示す如きつぶれ量の
ばらつきδ′を0.５μm 以下に低減し、接続に対する確
実性と信頼性が増す。
る押圧力によるチップ11の変形をバンプ２によって抑制
し、そのことにより図９(イ),(ロ) に示す如きつぶれ量の
ばらつきδ′を0.５μm 以下に低減し、接続に対する確
実性と信頼性が増す。
【００２７】図１(ロ) に示す半導体チップ12において、
その四角形表面に形成した複数個の実装用金属バンプ２
a 〜２n は、チップ12の表面の中心点に対して対称、か
つ、長さ方向の辺に沿って等ピッチで整列する２列であ
る。
その四角形表面に形成した複数個の実装用金属バンプ２
a 〜２n は、チップ12の表面の中心点に対して対称、か
つ、長さ方向の辺に沿って等ピッチで整列する２列であ
る。
【００２８】バンプ２a 〜２n は、整列方向の中央のバ
ンプ２a から整列端のバンプ２n に向けて先端面積を順
次大きく、例えばバンプ２a の先端面積が 100μm × 1
00μm であるとき、バンプ２n の先端面積が 150μm ×
150μm となる如く整列順に次第に大きく形成し、実装
時におけるバンプ２a 〜２n のつぶれ量が、均一になる
ようにする。
ンプ２a から整列端のバンプ２n に向けて先端面積を順
次大きく、例えばバンプ２a の先端面積が 100μm × 1
00μm であるとき、バンプ２n の先端面積が 150μm ×
150μm となる如く整列順に次第に大きく形成し、実装
時におけるバンプ２a 〜２n のつぶれ量が、均一になる
ようにする。
【００２９】かかる半導体チップ12は、図９(イ) に示す
如きつぶれ量のばらつきδ′を0.５μm 以下に低減し、
接続に対する確実性と信頼性が増す。図１(ハ) に示す半
導体チップ13において、四角形表面に形成した複数個の
実装用金属バンプ２は、チップ12の表面の中心点に対し
て対称、かつ、該表面に描く楕円形状の曲線に沿った２
列である。
如きつぶれ量のばらつきδ′を0.５μm 以下に低減し、
接続に対する確実性と信頼性が増す。図１(ハ) に示す半
導体チップ13において、四角形表面に形成した複数個の
実装用金属バンプ２は、チップ12の表面の中心点に対し
て対称、かつ、該表面に描く楕円形状の曲線に沿った２
列である。
【００３０】かかる半導体チップ13は、バンプ２に加わ
る押圧力を均等化し、図９(イ) に示すつぶれ量のばらつ
きδ′が低減され、接続に対する確実性と信頼性が増
す。図１(ニ) に示す半導体チップ14において、四角形表
面に形成した複数個の実装用金属バンプ２は、チップ14
の四辺のそれぞれに沿って、かつ、チップ14の内外方向
に２個ずつ並設した配列であり、チップ14の内外方向に
並設した２個は、チップ14の同一端子に接続した構成で
ある。
る押圧力を均等化し、図９(イ) に示すつぶれ量のばらつ
きδ′が低減され、接続に対する確実性と信頼性が増
す。図１(ニ) に示す半導体チップ14において、四角形表
面に形成した複数個の実装用金属バンプ２は、チップ14
の四辺のそれぞれに沿って、かつ、チップ14の内外方向
に２個ずつ並設した配列であり、チップ14の内外方向に
並設した２個は、チップ14の同一端子に接続した構成で
ある。
【００３１】かかる半導体チップ14は、前後方向または
左右方向に一対のバンプ２が並び、その何れか一方が所
望の条件で接続するまたは、一対のバンプ２を合計して
所望の接続条件を確保すればよいことになる。従って、
接続に対する確実性と信頼性が増すことになる。
左右方向に一対のバンプ２が並び、その何れか一方が所
望の条件で接続するまたは、一対のバンプ２を合計して
所望の接続条件を確保すればよいことになる。従って、
接続に対する確実性と信頼性が増すことになる。
【００３２】半導体チップ14は全端子がダブルバンプで
あるが、一般に半導体チップの入力信号は出力信号より
強大であるため、出力信号端子のみをダブルバンプとし
てもよい。その際、全バンプのつぶれ量を均一化するた
め、入力信号用バンプを出力信号用バンプより大形にす
ることが望ましい。
あるが、一般に半導体チップの入力信号は出力信号より
強大であるため、出力信号端子のみをダブルバンプとし
てもよい。その際、全バンプのつぶれ量を均一化するた
め、入力信号用バンプを出力信号用バンプより大形にす
ることが望ましい。
【００３３】図１(ホ) 〜(ト) おいて、半導体チップ15
は、その四角形表面の四辺に沿って実装用金属バンプ２
a1〜２n1を形成し、各列の中央部のバンプ２a1から整列
端 (各コーナ部) のバンプ２n1に向けて次第に高く、例
えばバンプ２a1の高さをｈ1 としバンプ２n1の高さをｈ
2 としたとき、その差 (ｈ2 −ｈ1)が1.５μm 程度とな
るようにする。
は、その四角形表面の四辺に沿って実装用金属バンプ２
a1〜２n1を形成し、各列の中央部のバンプ２a1から整列
端 (各コーナ部) のバンプ２n1に向けて次第に高く、例
えばバンプ２a1の高さをｈ1 としバンプ２n1の高さをｈ
2 としたとき、その差 (ｈ2 −ｈ1)が1.５μm 程度とな
るようにする。
【００３４】かかる半導体チップ15は、バンプ２a1〜２
n1の高さを変えることによって、図９(イ) に示す如きつ
ぶれ量のばらつきδ′を低減させるものであり、そのこ
とにより接続に対する確実性と信頼性が増す。
n1の高さを変えることによって、図９(イ) に示す如きつ
ぶれ量のばらつきδ′を低減させるものであり、そのこ
とにより接続に対する確実性と信頼性が増す。
【００３５】図２(イ),(ロ) は本発明の第１の他の実施例
を示す半導体チップ表面の平面図、図３は本発明の第２
の他の実施例を示す半導体チップ表面の平面図、図４は
本発明の第３の他の実施例を示す半導体チップ表面の平
面図、図５は本発明の第４の他の実施例を示す半導体チ
ップ表面の平面図、図６は本発明の第５の他の実施例を
示す半導体チップ表面の平面図である。
を示す半導体チップ表面の平面図、図３は本発明の第２
の他の実施例を示す半導体チップ表面の平面図、図４は
本発明の第３の他の実施例を示す半導体チップ表面の平
面図、図５は本発明の第４の他の実施例を示す半導体チ
ップ表面の平面図、図６は本発明の第５の他の実施例を
示す半導体チップ表面の平面図である。
【００３６】図２(イ) および(ロ) において、半導体チッ
プ16,17 は半導体チップ11の変形例であり、その四角形
表面に形成した複数個の実装用金属バンプ２が、チップ
11の表面の中心点に対して対称、かつ、長さ方向の辺に
沿って等ピッチの千鳥状に整列する２列であり、バンプ
整列ピッチをｐとしたとき、チップ16または17の短辺と
整列端のバンプ２との間隔ｄを、ピッチｐと同じまたは
それ以下とする。
プ16,17 は半導体チップ11の変形例であり、その四角形
表面に形成した複数個の実装用金属バンプ２が、チップ
11の表面の中心点に対して対称、かつ、長さ方向の辺に
沿って等ピッチの千鳥状に整列する２列であり、バンプ
整列ピッチをｐとしたとき、チップ16または17の短辺と
整列端のバンプ２との間隔ｄを、ピッチｐと同じまたは
それ以下とする。
【００３７】かかる半導体チップ16,17 は、半導体チッ
プ11と同様にバンプ２のつぶれ量のばらつきδ′が低減
し、接続に対する確実性と信頼性が増すことになる。図
３において、半導体チップ18は半導体チップ11の変形例
であり、その四角形表面には、その中心点に対して対称
に、複数個の実装用金属バンプ２と複数個のダブルバン
プ２daとを設けた構成である。
プ11と同様にバンプ２のつぶれ量のばらつきδ′が低減
し、接続に対する確実性と信頼性が増すことになる。図
３において、半導体チップ18は半導体チップ11の変形例
であり、その四角形表面には、その中心点に対して対称
に、複数個の実装用金属バンプ２と複数個のダブルバン
プ２daとを設けた構成である。
【００３８】チップ18の信号端子に接続することなくバ
ンプ２と同じ大きさのダミーバンプ２daは、バンプ２と
同一ピッチであり、整列端のバンプ２またはダミーバン
プ２daと、チップ18の短辺との間隔ｄは、バンプ２，ダ
ミーバンプ２daの整列ピッチをｐとしたとき、ピッチｐ
と同じまたはそれ以下とする。
ンプ２と同じ大きさのダミーバンプ２daは、バンプ２と
同一ピッチであり、整列端のバンプ２またはダミーバン
プ２daと、チップ18の短辺との間隔ｄは、バンプ２，ダ
ミーバンプ２daの整列ピッチをｐとしたとき、ピッチｐ
と同じまたはそれ以下とする。
【００３９】かかる半導体チップ18は、チップ18の回路
構成上不要のダミーバンプ２daを設け、そのことによっ
てバンプ２のつぶれ量を均一化し、接続に対する確実性
と信頼性が増すようになる。
構成上不要のダミーバンプ２daを設け、そのことによっ
てバンプ２のつぶれ量を均一化し、接続に対する確実性
と信頼性が増すようになる。
【００４０】図４において、半導体チップ19は半導体チ
ップ13の変形例であり、その四角形表面に形成した複数
個の実装用金属バンプ２は、チップ19の表面の中心点に
対して対称、かつ、該表面に描く楕円形状の曲線に沿っ
た環状であり、従って、半導体チップ19の接続に対する
確実性と信頼性は、半導体チップ13と同様に改善され
る。
ップ13の変形例であり、その四角形表面に形成した複数
個の実装用金属バンプ２は、チップ19の表面の中心点に
対して対称、かつ、該表面に描く楕円形状の曲線に沿っ
た環状であり、従って、半導体チップ19の接続に対する
確実性と信頼性は、半導体チップ13と同様に改善され
る。
【００４１】図５に示す半導体チップ20において、四角
形表面の一方の長辺 (図の上辺) に沿う複数の金属バン
プ２out は出力端子用であり、他方の辺（図の下辺）に
沿う複数の金属バンプ２inは入力端子用であり、該表面
の短辺から整列端のバンプ２out または２inまでの間隔
ｄは、バンプ２out の整列ピッチｐと同じまたはｐ以下
である。
形表面の一方の長辺 (図の上辺) に沿う複数の金属バン
プ２out は出力端子用であり、他方の辺（図の下辺）に
沿う複数の金属バンプ２inは入力端子用であり、該表面
の短辺から整列端のバンプ２out または２inまでの間隔
ｄは、バンプ２out の整列ピッチｐと同じまたはｐ以下
である。
【００４２】そして、バンプ２out に対しバンプ２inの
必要個数が少ないため、バンプ２out の合計先端面積と
バンプ２inの合計先端面積とが一致するように、各バン
プ２inの先端面積はバンプ２out の先端面積より大きく
してある。
必要個数が少ないため、バンプ２out の合計先端面積と
バンプ２inの合計先端面積とが一致するように、各バン
プ２inの先端面積はバンプ２out の先端面積より大きく
してある。
【００４３】かかる半導体チップ20は、出力端子用バン
プ２out と入力端子用バンプ２inとを分けて配設し、か
つ、バンプ２out の合計先端面積とバンプ２inの合計先
端面積とが同じであるため、実装回路基板の配線が簡易
化できると共に、バンプ２inおよび２out の双方に対す
る接続の確実性と信頼性が増す。
プ２out と入力端子用バンプ２inとを分けて配設し、か
つ、バンプ２out の合計先端面積とバンプ２inの合計先
端面積とが同じであるため、実装回路基板の配線が簡易
化できると共に、バンプ２inおよび２out の双方に対す
る接続の確実性と信頼性が増す。
【００４４】図６において、半導体チップ21は半導体チ
ップ13の変形例であり、四角形表面に描く楕円形状の曲
線に沿う２列に配設した金属バンプ２の内側には、該曲
線に対称な曲線に沿うダミーバンプ２daを配設する。
ップ13の変形例であり、四角形表面に描く楕円形状の曲
線に沿う２列に配設した金属バンプ２の内側には、該曲
線に対称な曲線に沿うダミーバンプ２daを配設する。
【００４５】かかる半導体チップ21のバンプ２に加わる
押圧力は、チップ13におけるそれよりも一層均等化し、
バンプ２のつぶれ量が均一となって接続に対する確実性
と信頼性が増すことになる。
押圧力は、チップ13におけるそれよりも一層均等化し、
バンプ２のつぶれ量が均一となって接続に対する確実性
と信頼性が増すことになる。
【００４６】
【発明の効果】以上説明したように本発明によれば、金
属バンプのつぶれ量が均一化しそのことによって、確実
性と信頼性に優れた電気的接続を可能にする。さらに、
入力端用バンプと出力端用バンプとを分けて２列に金属
バンプを形成し、入力端と出力端とでバンプ数が異なる
ときは、ダミーバンプを設けたり，数の少ないバンプの
大形化することにより、確実かつ信頼性に優れた電気的
接続が可能になると共に、半導体チップ実装基板の配線
が簡易化される。
属バンプのつぶれ量が均一化しそのことによって、確実
性と信頼性に優れた電気的接続を可能にする。さらに、
入力端用バンプと出力端用バンプとを分けて２列に金属
バンプを形成し、入力端と出力端とでバンプ数が異なる
ときは、ダミーバンプを設けたり，数の少ないバンプの
大形化することにより、確実かつ信頼性に優れた電気的
接続が可能になると共に、半導体チップ実装基板の配線
が簡易化される。
【図１】 本発明の実施例による半導体チップの代表例
の説明図である。
の説明図である。
【図２】 本発明の第１の他の実施例による半導体チッ
プの説明図である。
プの説明図である。
【図３】 本発明の第２の他の実施例による半導体チッ
プの説明図である。
プの説明図である。
【図４】 本発明の第３の他の実施例による半導体チッ
プの説明図である。
プの説明図である。
【図５】 本発明の第４の他の実施例による半導体チッ
プの説明図である。
プの説明図である。
【図６】 本発明の第５の他の実施例による半導体チッ
プの説明図である。
プの説明図である。
【図７】 従来のフェイスダウン実装用半導体チップの
説明図である。
説明図である。
【図８】 金属バンプの断面図である。
【図９】 従来の半導体チップにおける金属バンプのつ
ぶれ特性図である。
ぶれ特性図である。
【図10】 相手端子に接続させた金属バンプの接続抵抗
の特性図である。
の特性図である。
２は金属バンプ 2a〜2n,2a1〜2n1 は金属バンプ 2da はダブルバンプ 2in は半導体チップの入力端に接続する金属バンプ 2outは半導体チップの出力端に接続する金属バンプ 11,12,13,14,15,16,17,18,19,20,21は半導体チップ ｄは整列端バンプとその整列方向チップ端との間隔 ｐは金属バンプの整列ピッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 入江 正志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (8)
- 【請求項１】 四角形である半導体チップ(11)の表面に
形成した複数の実装用金属バンプ(2) が、該チップ(11)
の一方の対向辺に沿って等ピッチ(p) で整列する２列で
あり、整列端の該バンプ(2) と該チップ(11)の他方の対
向辺との間隔(d) が、該バンプ(2) の整列ピッチ(p) と
同じまたはそれ以下であることを特徴とするフェイスダ
ウン実装用半導体チップ。 - 【請求項２】 四角形である半導体チップ(11)の表面に
形成した複数の実装用金属バンプ(2) が、該チップ(11)
の一方の対向端に沿って等ピッチ(p) の２列であり、一
方の列の該バンプ(2) が該チップ(11)の出力端に接続
し、他方の列の該バンプ(2) が該チップ(11)の入力端に
接続したことを特徴とするフェイスダウン実装用半導体
チップ。 - 【請求項３】 四角形である半導体チップ(12)の表面に
形成した複数の実装用金属バンプ (2a〜2n) が、該チッ
プ(12)の一方の対向辺に沿って等ピッチ(p)の２列であ
り、同じ列の該バンプ (2a〜2n) の先端面積を、その整
列方向に中央部から整列端に向けて大きくしたことを特
徴とするフェイスダウン実装用半導体チップ。 - 【請求項４】 四角形である半導体チップ(13,19) の表
面の複数の実装用金属バンプ(2) を、該表面に描く円形
状の曲線に沿わせて形成したことを特徴とするフェイス
ダウン実装用半導体チップ。 - 【請求項５】 四角形である半導体チップ(14)の表面に
形成した複数の実装用金属バンプ(2) が、少なくとも各
出力端用として該表面の内外方向に２個ずつ設けられた
ことを特徴とするフェイスダウン実装用半導体チップ。 - 【請求項６】 四角形である半導体チップ(15)の表面に
整列する複数の実装用金属バンプ(2a1〜2n1)が、その整
列方向に中央部から整列端に向けて適当に高いことを特
徴とするフェイスダウン実装用半導体チップ。 - 【請求項７】 四角形である半導体チップ(18)の表面に
形成した複数の実装用金属バンプ(2) が、該チップ(18)
の一方の対向辺に沿って等ピッチ(p) の２列であり、一
方の列の該バンプ(2) が該チップ(18)の出力端に接続
し、他方の列の該バンプ(2) が該チップ(11)の入力端に
接続し、該出力端バンプ(2) または該入力端バンプ(2)
の一方に整列するダミーバンプ(2da) を形成し、該２列
のバンプ(2,2da) を同数にしたことを特徴とするフェイ
スダウン実装用半導体チップ。 - 【請求項８】 四角形である半導体チップ(20)の表面に
形成した複数の実装用金属バンプ(2in,2out)が、該チッ
プ(20)の一方の対向辺に沿って等ピッチ(p)の２列であ
り、一方の列の該バンプ(2out)が該チップ(18)の出力端
に接続し、他方の列の該バンプ(2in) が該チップ(20)の
入力端に接続し、複数の該出力端バンプ(2out)の合計先
端面積と複数の該入力端バンプ(2in) の合計先端面積と
が同一になるように、該出力端バンプ(2out)および入力
端バンプ(2in) の先端面積を設定したことを特徴とする
フェイスダウン実装用半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038290A JPH05235089A (ja) | 1992-02-26 | 1992-02-26 | フェイスダウン実装用半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038290A JPH05235089A (ja) | 1992-02-26 | 1992-02-26 | フェイスダウン実装用半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235089A true JPH05235089A (ja) | 1993-09-10 |
Family
ID=12521181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038290A Withdrawn JPH05235089A (ja) | 1992-02-26 | 1992-02-26 | フェイスダウン実装用半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235089A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539070A (en) * | 1994-02-22 | 1996-07-23 | Minnesota Mining And Manufacturing Company | Polymerizable compositions made with polymerization initiator systems based on organoborane amine complexes |
| US5616796A (en) * | 1995-04-14 | 1997-04-01 | Minnesota Mining And Manufacturing Company | Organoborane polyamine complexes and adhesive composition made therewith |
| US5621143A (en) * | 1995-04-14 | 1997-04-15 | Minnesota Mining And Manufacturing Company | Organoborane polyoxyalkylenepolyamine complexes and adhesive compositions made therewith |
| US5686544A (en) * | 1995-08-11 | 1997-11-11 | Minnesota Mining And Manufacturing Company | Organoborane polyamine complex initiator systems and polymerizable compositions made therewith |
| US5690780A (en) * | 1995-02-22 | 1997-11-25 | Minnesota Mining And Manufacturing Company | Polymerizable compositions made with polymerization initiator systems based on organoborane amine complexes |
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| US5935711A (en) * | 1996-10-23 | 1999-08-10 | 3M Innovative Properties Company | Organoborane amine complex initiator systems and polymerizable compositions made therewith |
| US6384165B1 (en) | 1999-03-19 | 2002-05-07 | 3M Innovative Properties Co. | Organoborane amine complex initiator systems and polymerizable compositions made therewith |
| US6383655B1 (en) | 1998-06-12 | 2002-05-07 | 3M Innovative Properties Company | Low odor polymerizable compositions useful for bonding low surface energy substrates |
| US6812308B2 (en) | 2000-11-21 | 2004-11-02 | 3M Innovative Properties Company | Initiator systems and adhesive compositions made therewith |
| JP2005203758A (ja) * | 2003-12-16 | 2005-07-28 | Samsung Electronics Co Ltd | 駆動チップ及びこれを有する表示装置 |
| JP2006332465A (ja) * | 2005-05-27 | 2006-12-07 | Optrex Corp | チップオンフィルム半導体装置 |
-
1992
- 1992-02-26 JP JP4038290A patent/JPH05235089A/ja not_active Withdrawn
Cited By (28)
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| US5681910A (en) * | 1995-04-14 | 1997-10-28 | Minnesota Mining And Manufacturing Company | Organoborane polyoxyalkylenepolyamine complexes and adhsesive compositions made therewith |
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| US5718977A (en) * | 1995-04-14 | 1998-02-17 | Minnesota Mining And Manufacturing Company | Organoborane polyoxyalkylenepolyamine complexes and adhesive compositions made therewith |
| US5795657A (en) * | 1995-04-14 | 1998-08-18 | Minnesota Mining And Manufaturing Company | Organoborane polyamine complexes and adhesive compositions made therewith |
| US5994484A (en) * | 1995-08-11 | 1999-11-30 | 3M Innovative Properties Company | Organoborane polyamine complex initiator systems and polymerizable compositions made therewith |
| US5990036A (en) * | 1995-08-11 | 1999-11-23 | 3M Innovative Properties Company | Initiator system and adhesive composition made therewith |
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| US6093778A (en) * | 1995-08-11 | 2000-07-25 | 3M Innovative Properties Company | Organoborane polyamine complex initiator systems and polymerizable compositions made therewith |
| US5872197A (en) * | 1995-08-11 | 1999-02-16 | Minnesota Mining & Manufacturing Company | Initiator system and adhesive composition made therewith |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |