JP7454345B2

JP7454345B2 - 半導体装置及びその製造方法、ならびに電子機器

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Publication number: JP7454345B2
Application number: JP2019145989A
Authority: JP
Inventors: 光章坂本; 大輔堀田
Original assignee: Rohm Co Ltd
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Priority date: 2019-08-08
Filing date: 2019-08-08
Publication date: 2024-03-22
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Description

本実施形態は、半導体装置及びその製造方法、ならびに当該半導体装置を備える電子機器に関する。

近年、半導体装置を備える電子機器の高機能化及び小型化の要求に伴い、半導体集積回路等の電子部品の高密度集積化及び高密度実装化が進んでいる。小型化、及び多ピン化された電子部品の電気的な接続を行うために、一般的に、はんだでの接合、又は異方導電フィルム（ＡＣＦ：ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）等のフィルムでの実装等を用いる。

ＡＣＦを用いた工法は、はんだを用いた工法に比べて実装時の処理温度が低く、狭ピッチ電極を一括して概略電極高さに実装することができるが実装時に圧力を加える必要があり、複数の電子部品を一括して実装すること、及び大きさの異なる電子部品を隣接して実装することは困難であった。

また、はんだでの接合は、電気の導通がＡＣＦの圧着と比較して接続抵抗が小さく、信頼性が高い。当該接合工法は、バンプを形成したチップをＦＰＣ（Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔｓ）の実装部に仮置きした後、リフローでバンプを加熱溶融して電気的に接続させている。バンプの接続部はアンダーフィルという封止樹脂をチップとＦＰＣとの間に充填及び硬化させて保護されている。しかし、はんだを用いた工法では、ＡＣＦを用いた工法に対して、実装時の加工温度が高く、フィルム上の銅などの配線の熱膨張によってチップ上のバンプに過剰な応力が加わり、チップ表面を保護しているパッシベーション膜にクラックが生じる。

パッシベーション膜に生じるクラックは、外部からの水分の侵入経路となり、水分によって配線を腐食させたり、チップの特性の変動を生じさせたりしてチップの歩留まりの低下や信頼性の低下などを引き起こす。このため、バンプを用いた工法においてもチップの歩留まりや信頼性を確保することは困難であった。

特開平１０－１７３００５号公報特開２００３－１００８０９号公報

ＤＡＲＶＩＮＲ．ＥＤＷＡＲＤＳｅｔａｌ．、"ＳｈｅａｒＳｔｒｅｓｓＥｖａｌｕａｔｉｏｎｏｆＰｌａｓｔｉｃＰａｃｋａｇｅｓ"、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＣＯＭＰＯＮＥＮＴＳ, ＨＹＢＲＩＤＳ, ＡＮＤＭＡＮＵＦＡＣＴＵＲＩＮＧＴＥＣＨＮＯＬＯＧＹ、ＶＯＬ．ＣＨＭＴ－１２、ＮＯ．４ｐ６１８－６２７、ＤＥＣＥＭＢＥＲ１９８７

本実施形態は、パッシベーション膜に生じるクラックの発生を抑制するためにバンプと接している配線にスリットを設ける。当該スリットとバンプのレイアウトを調整することでチップの加熱圧着時におけるバンプ周辺の配線の応力が軽減され、当該応力がバンプを介してチップ表面のパッシベーション膜にかかる負荷を軽減することができる。これにより、パッシベーション膜に生じるクラックの発生を抑制することが可能となる。

本実施形態の一態様は、チップ表面のパッシベーション膜に生じるクラックの発生を抑制し、歩留まり及び信頼性を確保した半導体装置を提供する。また、本実施形態の他の一態様は、当該半導体装置の製造方法を提供する。また、本実施形態の他の一態様は、当該半導体装置を備える電子機器を提供する。

本実施形態の一態様は、スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記スリットに隣接する領域において、前記配線が前記バンプと接し、前記スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である半導体装置である。

また、本実施形態の他の一態様は、第１スリット及び第２スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接し、前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である半導体装置である。

また、本実施形態の他の一態様は、上記半導体装置を備える電子機器である。

また、本実施形態の他の一態様は、第１スリット及び第２スリットを有する配線と、チップと接するバンプと、を圧着する工程を有し、前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接し、前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である半導体装置の製造方法である。

本実施形態によれば、チップ表面のパッシベーション膜に生じるクラックの発生を抑制し、歩留まり及び信頼性を確保した半導体装置を提供することができる。また、当該半導体装置の製造方法を提供することができる。また、当該半導体装置を備える電子機器を提供することができる。

図１は、本実施形態の一態様の半導体装置の平面模式図である。図２は、本実施形態の一態様の半導体装置の断面模式図である。図３は、本実施形態の一態様の半導体装置のチップ周辺の平面レイアウト図である。図４は、本実施形態の一態様の半導体装置のチップ周辺部における配線の拡大平面レイアウト図である。図５は、本実施形態の一態様の半導体装置におけるバンプ周辺の断面模式図である。図６は、本実施形態の一態様の半導体装置におけるスリットとバンプとの位置関係を説明する平面レイアウト図である。図７は、本実施例の半導体装置のチップ周辺の平面レイアウト図である。図８は、本実施例の半導体装置における平面レイアウト図であり、（ａ）スリットを設けていない配線を備えるサンプル１の半導体装置、及び（ｂ）Ｌが７３μｍ、Ｗが５０μｍ、スリットの短手方向の辺の長さが２５μｍのサンプル２の半導体装置である。図９は、本実施例の半導体装置における平面レイアウト図であり、（ａ）Ｌが７３μｍ、Ｗが４０μｍ、スリットの短手方向の辺の長さが３０μｍのサンプル３の半導体装置、及び（ｂ）Ｌが７３μｍ、Ｗが３０μｍ、スリットの短手方向の辺の長さが３５μｍのサンプル４の半導体装置である。図１０は、本実施例の半導体装置におけるクラック発生頻度の評価結果を説明する図であり、（ａ）サンプル１のクラック画像、及び（ｂ）サンプル２のクラック画像である。図１１は、本実施例の半導体装置におけるクラック発生頻度の評価結果を説明する図であり、（ａ）サンプル３のクラック画像、及び（ｂ）サンプル４のクラック画像である。図１２は、本実施例の半導体装置における平面レイアウト図である。図１３は、従来の半導体装置の平面模式図である。

次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

本実施形態の一態様は、以下の通りである。

［１］スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記スリットに隣接する領域において、前記配線が前記バンプと接する半導体装置。

［２］前記バンプの長手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、２．４以上である［１］に記載の半導体装置。

［３］前記スリットの長手方向の辺は、前記配線の長手方向の辺に平行である［１］又は［２］に記載の半導体装置。

［４］前記スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である［１］～［３］のいずれか１項に記載の半導体装置。

［５］前記バンプの一部は、前記スリットと重畳する［１］～［４］のいずれか１項に記載の半導体装置。

［６］前記スリットの短手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、２．１以下である［１］～［５］のいずれか１項に記載の半導体装置。

［７］第１スリット及び第２スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接する半導体装置。

［８］前記バンプの長手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．４以上である［７］に記載の半導体装置。

［９］前記バンプの長手方向の辺の長さに対する前記第２スリットの長手方向の辺の長さの比は、２．４以上である［８］に記載の半導体装置。

［１０］前記第１スリット及び前記第２スリットは、同一形状である［７］～［９］のいずれか１項に記載の半導体装置。

［１１］前記第１スリットの長手方向の辺は、前記配線の長手方向の辺に平行である［７］～［１０］のいずれか１項に記載の半導体装置。

［１２］前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である［７］～［１１］のいずれか１項に記載の半導体装置。

［１３］前記バンプの一部は、前記第１スリットと重畳する［７］～［１２］のいずれか１項に記載の半導体装置。

［１４］前記第１スリットの短手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．１以下である［７］～［１３］のいずれか１項に記載の半導体装置。

［１５］前記バンプの長手方向の辺の長さは、２５～３５μｍである［１］～［１４］のいずれか１項に記載の半導体装置。

［１６］前記バンプは、金を含む［１］～［１５］のいずれか１項に記載の半導体装置。

［１７］前記配線は、銅を含む［１］～［１６］のいずれか１項に記載の半導体装置。

［１８］前記配線の短手方向の辺の長さは、３０μｍ～４００μｍであり、かつ前記チップより短いである［１］～［１７］のいずれか１項に記載の半導体装置。

［１９］［１］～［１８］のいずれかに１項に記載の半導体装置を備える電子機器。

［２０］第１スリット及び第２スリットを有する配線と、チップと接するバンプと、を圧着する工程を有し、前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接する半導体装置の製造方法。

［２１］前記バンプの長手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比が２．４以上である［２０］に記載の半導体装置の製造方法。

［２２］前記バンプの長手方向の辺の長さに対する前記第２スリットの長手方向の辺の長さの比が２．４以上である［２１］に記載の半導体装置の製造方法。

［２３］前記第１スリット及び前記第２スリットは、同一形状である［２０］～［２２］のいずれか１項に記載の半導体装置の製造方法。

［２４］前記バンプの一部は、前記第１スリットと重畳する［２０］～［２３］のいずれか１項に記載の半導体装置の製造方法。

［２５］前記第１スリットの短手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．１以下である［２０］～［２４］のいずれか１項に記載の半導体装置の製造方法。

本実施形態に係る半導体装置及びその製造方法について図面を用いて説明する。

図１～６は、本実施形態の一態様の半導体装置を示している。本実施形態の一態様の半導体装置は、フィルム１、バンプ２、レジスト３、アンダーフィル材４、チップ１０、配線１２、出力リード１４、及び入力リード１６を備える。

図１は本実施形態の一態様の半導体装置の平面模式図であり、図２は本実施形態の一態様の半導体装置の断面模式図であり、図３は本実施形態の一態様の半導体装置のチップ周辺の平面レイアウト図であり、図４は本実施形態の一態様の半導体装置のチップ周辺部における配線の拡大平面レイアウト図であり、図５は本実施形態の一態様の半導体装置におけるバンプ周辺の断面模式図であり、図６は本実施形態の一態様半導体装置におけるスリットとバンプとの位置関係を説明するための平面レイアウト図である。

本実施形態の一態様の半導体装置は、図１に示すように、チップ１０のそれぞれの入力端子に個別に接続する複数の入力リード１６と、チップ１０のそれぞれの出力端子に個別に接続する複数の出力リード１４と、チップ１０と重畳し、かつ、当該チップ１０に含まれる回路部の電源に直接信号を供給する配線１２と、を備えている。

従来の半導体装置は、図１３に示すように配線１２を設けられていない構成であるが本実施形態の一態様の半導体装置は、従来構成に加えて配線１２が設けられている。配線１２は、入力リード１６及び出力リード１４より太い配線であり、配線１２の長手方向におけるインピーダンスを下げることでき、配線１２から供給される信号にノイズが発生することを抑制することができる。

配線１２は、図３に示すように、チップ１０と重畳している。図４に示すように、チップ１０周辺部における配線１２は、複数存在し、本実施形態の一態様では５本の配線がチップ１０と重畳している。なお、本実施形態の一態様において、配線１２は複数存在しているがこれに限られず、配線１２は１本のみ存在し、チップ１０と重畳している構成であってもよい。配線１２の短手方向の辺の長さ（太さ）は３０～４００μｍであり、かつチップ１０より短い。

チップ１０自体の内部配線を介さずに配線１２を用いてチップ１０内の回路部の電源に直接信号を供給することできるため、チップ１０を備える半導体装置の高速動作及び電気的安定性を確保することができる。

配線１２上には、バンプ２が設けられている。図４に示す電源配線領域１８のバンプ２は電源配線（図示せず）と電気的に接続され、電源配線領域１８以外の領域のバンプ２は、フィルム１を支える支持体としての機能を有する。電源配線領域１８以外の領域のバンプ２が多すぎるとチップ１０全体にかかる圧力が大きくなってしまい、チップ１０表面のパッシベーション膜にクラックが生じてしまう。また、アンダーフィル材４を形成する際にアンダーフィル材４となる樹脂を流して封止するがこのときに気泡が樹脂に混入したり、バンプ２の裏側（樹脂が流れる先の方向側）にまで樹脂が入りにくいためボイドが生じることがあり、これらが半導体装置の信頼性に影響を及ぼす恐れがある。さらに、バンプ２は金などの材料で形成されるためコスト面からもあまり多く設けないほうが好ましい。一方、電源配線領域１８以外の領域のバンプ２が少なすぎるとバンプ２の間隔が広くなり、フィルム１が撓んでしまい、フィルム１を支えることができず、チップ１０とフィルム１とが接触してしまう。これらを考慮して、バンプ２の配置及び個数等は適切に調整することが好ましい。バンプ２のピッチ間隔は、例えば、５００～８００μｍである領域を有し、１００～６００μｍである領域を有することが好ましい。

また、図５に示すように、配線１２はフィルム１とバンプ２との間に挟まれて設けられている。フィルム１は、例えば、厚さ３５μｍのポリイミドを用いることができる。配線１２は、例えば、厚さが８μｍの銅やアルミニウムを用いることができ、導電性の観点から銅を用いることが好ましい。バンプ２は、例えば、厚さ１２～１８μｍの金を用いることができる。

チップ１０は、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）やＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）などの半導体集積回路を含む。チップ１０表面にはパッシベーション膜が設けられており、当該パッシベーション膜がチップ１０を保護している。

レジスト３は、電気的な接続をとる接点以外にはんだが付着しショートを起こすのを防止する機能を有する。また、レジスト３は、チップ１０とフィルム１表面との隙間を調整するスペーサーとしても機能する。レジスト３は、例えば、厚さが５～４０μｍであり、１０～３０μｍであることが好ましい。

アンダーフィル材４は、はんだ材料の種類とその融点に応じて適宜選択することができる。アンダーフィル材４は、例えば、エポキシ樹脂を用いることができる。

ここで、配線１２について詳細に説明する。配線１２はスリットを有しており、当該スリットはチップ１０の熱圧着時における配線の応力を軽減する機能を有している。図６は、スリット２０とバンプ２との位置関係を説明する平面レイアウト図である。

本実施形態において、配線１２は、複数のスリット２０を有し、各スリット２０において短手方向の辺の長さに対する長手方向の辺の長さＬの比は、２．１以下である。また、各スリット２０の長手方向の辺は、配線１２の長手方向の辺に平行である。なお、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、各スリット２０の一とその他の一とが互いに離間して平行に設けられていてもよい。

バンプ２は、スリット２０に隣接する領域２２において、配線１２と接する。領域２２におけるバンプ２の長手方向の辺の長さＷに対するスリット２０の長手方向の辺の長さＬの比は２．４以上である。また、領域２２におけるバンプ２の長手方向の辺の長さＷは、２５～３５μｍである。また、バンプ２自体の長手方向の辺の長さは、５０～２００μｍである。なお、本実施形態において、１つのバンプ２は、２つのスリット２０の間の領域２２の配線１２と接し、かつ、スリット２０と重畳している領域を有しているがこれに限られず、チップ１０の熱圧着時における配線１２の応力を軽減する構成であれば、バンプ２がスリット２０と重畳しない構成や１つスリット２０に１つのバンプ２が隣接する構成であってもよく、スリット２０の長手方向の辺とバンプ２の長手方向の辺との間でなす角度が４５°～１３５°であってもよい。また、各スリット２０において、同一形状であっても異なる形状であってもよいが、製造工程の簡略化の観点から同一形状であるほうが好ましい。

前述したフィルム上に太い配線を用いると高温処理を行うチップの熱圧着時に配線が熱膨張して応力が大きくなり、バンプを介してチップ表面のパッシベーション膜に負荷がかかってしまうが本実施形態のように配線にスリットを設け、当該スリットとバンプとのレイアウトを調整することでチップ表面のパッシベーション膜にかかる負荷を軽減し、パッシベーション膜に生じるクラックの発生を抑制することが可能となる。

ここで、本実施形態の半導体装置の製造方法について、説明する。

フィルム１上に前述のスリットを有する配線１２及びレジスト３を形成する。

次に、チップ１０に接するバンプを形成する。

次に、配線１２のスリット２０を相対するチップと接するバンプ２と位置合わせをしてチップを搭載する。上述のようにバンプ２は、スリット２０に隣接する領域２２において、配線１２と接する。なお、チップ１０の搭載時の圧着の圧力、温度、及び時間等は適宜調整する。

次に、リフロー炉内で、窒素などの不活性ガス雰囲気下で加熱処理を行い、バンプ２の溶融、フィルム１及びチップの間に充填したアンダーフィル材４となる樹脂を熱硬化させてアンダーフィル材４を形成する。

以上の工程を経て、本実施形態の半導体装置を製造することができる。

本実施形態の半導体装置は、配線にスリットを設け、スリットとバンプとの位置を調整することでチップの熱圧着時におけるチップ表面のパッシベーション膜のクラックの発生を抑制し、歩留まり及び信頼性を確保することができる。

また、本実施形態の半導体装置を電子機器に備えることもでき、例えば、スマートフォン、タブレット端末、パソコン、ウェアラブル端末、データ端末、バーコードスキャナ、バッテリー充電器、監視カメラ、ガス警報器、医療機器、ヘルスケア機器、ロボット等の産業機器、カーナビゲーション、エンジンコントロールユニット、電動パワーステアリング、車載カメラモジュール等の車載機器、ＴＶ、ホームシアター、オーディオ等のＡＶ機器、インクジェットヘッドプリンター、エアコン、冷蔵庫、炊飯器、ドライヤー等の家電製品等、様々な用途において用いることができる。本実施形態の半導体装置を備えることで歩留まり及び信頼性を確保した電子機器を提供することができる。

［その他の実施形態］
上述のように、いくつかの実施形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。このように、本実施形態は、ここでは記載していない様々な実施形態等を含む。

以下に、実施例により上記実施形態をさらに具体的に説明するが、上記実施形態は以下の実施例に限定されるものではない。

本実施例では、前述の半導体装置におけるスリットとバンプとの位置の違いによるチップ表面のパッシベーション膜に生じるクラックの発生頻度を評価した。

本評価で用いた半導体装置は、前述の実施形態で示したように、フィルム１、バンプ２、レジスト３、チップ１０、及び配線１２を備える。図７に本評価で用いた半導体装置のチップ周辺の平面レイアウト図を示す。

フィルム１は厚さが８μｍのポリイミドフィルムを用いた。バンプ２は長手方向の辺の長さが８０μｍ、短手方向の辺の長さが３３μｍ、厚さが１５±３μｍである金バンプを用いた。レジスト３は配線回路を外部からの異物や湿気から保護する絶縁性インクを用いた。配線１２は太さが２００～４００μｍ、厚さが８μｍの銅配線を用いた。

前述の実施形態で示したように、配線１２にチップ１０を搭載した。

なお、図８（ａ）に示す配線１２にスリットを設けていないサンプル１、図８（ｂ）に示すスリット２０の長手方向の辺の長さＬが７３μｍ、領域２２（図６参照）におけるバンプ２の長手方向の辺の長さＷが５０μｍ、スリット２０の短手方向の辺の長さが２５μｍのサンプル２、図９（ａ）に示すＬが７３μｍ、Ｗが４０μｍ、スリットの短手方向の辺の長さが３０μｍのサンプル３、及び図９（ｂ）に示すＬが７３μｍ、Ｗが３０μｍ、スリットの短手方向の辺の長さが３５μｍのサンプル４を用意してそれぞれ評価した。また、サンプル２のＬ／Ｗは１．５、サンプル３のＬ／Ｗは１．８、及びサンプル４のＬ／Ｗは２．４であった。さらに、スリット２０において短手方向の辺の長さに対する長手方向の辺の長さＬの比は、サンプル２が２．９、サンプル３が２．４、サンプル４が２．１であった。

配線１２にチップ１０を搭載した後におけるチップ１０表面のパッシベーション膜を光学顕微鏡を用いて観察した。得られた光学顕微鏡写真を図１０および図１１に示す。図１０（ａ）はサンプル１の表面であり、図１０（ｂ）はサンプル２の表面であり、図１１（ａ）はサンプル３の表面であり、図１１（ｂ）はサンプル４の表面である。

図１０及び図１１に示すように、配線１２にスリットを設けていないサンプル１は広範囲に渡ってクラック３０が発生している。サンプル１のクラックの発生頻度は９２％であった。また、配線１２にスリットを設けているサンプル２及びサンプル３においてもクラック３０が発生している。サンプル２及びサンプル３の発生頻度は、それぞれ７８％及び５７％であった。一方、配線１２にスリットを設けているサンプル４はクラックの発生は確認できなかった。サンプル４のクラックの発生頻度は１４％であり、実用化レベルであることが確認できた。上記の評価結果から、配線１２にスリットを設け、かつ、Ｌ／Ｗを大きくすることによってクラックの発生頻度が低減していることが確認できた。

例えば、図１２に示すような構成にすることでＬ／Ｗを実用化レベルであるサンプル４より大きくすることができ、クラックの発生頻度を低減できることが示唆された。

１…フィルム、２…バンプ、３…レジスト、４…アンダーフィル材、１０…チップ、１２…配線、１４…出力リード、１６…入力リード、１８…電源配線領域、２０…スリット、２２…領域、３０…クラック

Claims

スリットを有する配線と、
前記配線上のバンプと、
前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、
前記スリットに隣接する領域において、前記配線が前記バンプと接し、
前記スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である
半導体装置。
前記スリットに隣接する領域における前記バンプの長手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、２．４以上である請求項１に記載の半導体装置。
前記スリットの長手方向の辺は、前記配線の長手方向の辺に平行である請求項１又は２に記載の半導体装置。
前記スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、９０°である請求項１～３のいずれか１項に記載の半導体装置。
前記バンプの一部は、前記スリットと重畳する請求項１～４のいずれか１項に記載の半導体装置。
前記スリットの短手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、２．１以下である請求項１～５のいずれか１項に記載の半導体装置。
第１スリット及び第２スリットを有する配線と、
前記配線上のバンプと、
前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、
前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接し、
前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である
半導体装置。
前記第１スリットと前記第２スリットとの間の領域における前記バンプの長手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．４以上である請求項７に記載の半導体装置。
前記第１スリットと前記第２スリットとの間の領域における前記バンプの長手方向の辺の長さに対する前記第２スリットの長手方向の辺の長さの比は、２．４以上である請求項８に記載の半導体装置。
前記第１スリット及び前記第２スリットは、同一形状である請求項７～９のいずれか１項に記載の半導体装置。
前記第１スリットの長手方向の辺は、前記配線の長手方向の辺に平行である請求項７～１０のいずれか１項に記載の半導体装置。
前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、９０°である請求項７～１１のいずれか１項に記載の半導体装置。
前記バンプの一部は、前記第１スリットと重畳する請求項７～１２のいずれか１項に記載の半導体装置。
前記第１スリットの短手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．１以下である請求項７～１３のいずれか１項に記載の半導体装置。
前記バンプの長手方向の辺の長さは、２５～３５μｍである請求項１～１４のいずれか１項に記載の半導体装置。
前記配線の短手方向の辺の長さは、３０～４００μｍであり、かつ前記チップより短い請求項１～１５のいずれか１項に記載の半導体装置。
請求項１～１６のいずれかに１項に記載の半導体装置を備える電子機器。
第１スリット及び第２スリットを有する配線と、チップと接するバンプと、を圧着する工程を有し、
前記第１スリットと前記第２スリットとの間の領域において、前記配線が前記バンプと接し、
前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、４５°～１３５°である
半導体装置の製造方法。
前記第１スリットと前記第２スリットとの間の領域における前記バンプの長手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比が２．４以上である請求項１８に記載の半導体装置の製造方法。
前記第１スリットと前記第２スリットとの間の領域における前記バンプの長手方向の辺の長さに対する前記第２スリットの長手方向の辺の長さの比が２．４以上である請求項１９に記載の半導体装置の製造方法。
前記第１スリット及び前記第２スリットは、同一形状である請求項１８～２０のいずれか１項に記載の半導体装置の製造方法。
前記バンプの一部は、前記第１スリットと重畳する請求項１８～２１のいずれか１項に記載の半導体装置の製造方法。
前記第１スリットの短手方向の辺の長さに対する前記第１スリットの長手方向の辺の長さの比は、２．１以下である請求項１８～２２のいずれか１項に記載の半導体装置の製造方法。
前記第１スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、９０°である
請求項１８～２３のいずれか１項に記載の半導体装置の製造方法。