JP2004214373A - バンプ付き半導体素子およびその実装方法 - Google Patents
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Abstract
【課題】バンプ付き半導体素子を半導体実装用の基板に実装するときに、極めて簡単に入力側と出力側のバンプに加わる応力の均衡が図られるようにする。
【解決手段】突起状の電極であるバンプが半導体素子上に形成されたバンプ付き半導体素子ＩＣにおいて、上記バンプのうち入力側のバンプＢｉと出力側のバンプＢｏとが対称位置に配されるとともに、入力側のバンプＢｉと出力側のバンプＢｏとは、その形状も大きさも同じにされている。
【選択図】 図１
【解決手段】突起状の電極であるバンプが半導体素子上に形成されたバンプ付き半導体素子ＩＣにおいて、上記バンプのうち入力側のバンプＢｉと出力側のバンプＢｏとが対称位置に配されるとともに、入力側のバンプＢｉと出力側のバンプＢｏとは、その形状も大きさも同じにされている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、突起状の電極であるバンプを有するバンプ付き半導体素子およびその実装方法に関し、特に、液晶表示パネルに搭載されるバンプ付き半導体素子およびその実装方法に関する。
【０００２】
【従来の技術】
ＩＣチップやＬＳＩチップなどの半導体素子として、突起状の電極であるバンプを有するものが半導体実装用の基板の小型化やモジュールの薄型化などに有利なことから、各種コンピュータや液晶表示装置などの電子機器に多く用いられている。この突起状の電極であるバンプは、その材質として、ハンダや、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ニッケル（Ｎｉ）などが利用され、フォトリソグラフィとメッキ法による方法、或いは、フォトリソグラフィとメッキ法によって形成したバンプ上にクリーム状ハンダを印刷して形成する方法や、いわゆる転写バンプ法等で形成する方法が従来からある。
【０００３】
このようなバンプ付き半導体素子を基板にフェースダウンで実装する方法として種々の方法があるが、小型で薄い液晶表示装置の普及等により、いわゆるハンダバンプに代わって、異方性導電膜（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：ＡＣＦ）を接続端子間に介在させることにより高密度実装を可能にするようになってきている（ファインピッチ化）。異方性導電膜は、絶縁性を有する接着剤中に導電粒子が分散され厚み方向（接続方向）に導電性を有し、面方向（横方向）に絶縁性を有するペースト状又はフィルム状の接着剤である。なお、近年の半導体素子の高密度化と半導体実装用の基板の更なる小型化に伴って、バンプ配列はピッチが狭くなる傾向にあり（バンプのファインピッチ化）、このためバンプの配列をいわゆる千鳥構成の複数配列とすることも多くなっている。
【０００４】
一方、液晶表示装置における半導体素子の実装では、ガラス基板上の電極端子に直接半導体素子を接続するＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）実装がある。ガラス基板の代わりにプラスチック製のフレキシブル基板が用いられることもあるが（これをＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）、ＣＯＰ（ｃｈｉｐ ｏｎ ｐｌａｓｔｉｃ）と呼ぶこともある。）、これらＣＯＧ実装等は、液晶パネルの小型化・薄型化が著しい液晶表示装置の分野において今後主流となるものと予想されている。ＣＯＧ実装では、上記異方性導電膜を使用して、上記形状のバンプを有する半導体素子ＩＣを実装することが通常である。
【０００５】
【発明が解決しようとする課題】
図７（ａ）に示す例は、従来の代表的なバンプ付き半導体素子ＩＣであり、一方の入力側のバンプＢｉが一列で、他方の出力側のバンプＢｏ（内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）が二列の千鳥構成のバンプ配列である。バンプ配列は半導体素子ＩＣの種類によって様々であるが、このように、従来のバンプ付き半導体素子ＩＣは、入力側のバンプＢｉの数よりも出力側のバンプＢｏの数が多く、出力側のバンプＢｏの実装面よりも入力側のバンプＢｉの実装面が広くなるように入力側のバンプＢｉの形状が大きく形成されていることが通常である。そして、図７（ｂ）に示すように、ＣＯＧ実装では、異方性導電膜を塗布した後、加熱及び加圧手段Ｕ１，Ｕ２を施して硬化させると、異方性導電膜６を介して半導体素子ＩＣのバンプＢｉ，Ｂｏと液晶表示パネルの半導体実装用の基板（実装用基板）２の接続端子（「端子電極」や「パッド」とも言う）とが導通される。
【０００６】
しかしながら、従来のものでは、バンプ付き半導体素子ＩＣの実装の際の各バンプＢｉ，Ｂｏにかかる応力（或いは押圧力）を厳密な意味において均一にすることができないという問題を有していた。すなわち、入力側のバンプＢｉと出力側のバンプＢｏとは、形状や大きさの相違により出力側バンプＢｏの実装面の総面積Ｔ（図７（ａ）のＢｏ１とＢｏ２の総数の面積）が、他方の入力側のバンプＢｉの実装面の総面積Ｓ（図７（ａ）のＢｉの総数の面積）よりも大きくなっており、バンプの密度（半導体素子の実装面におけるバンプの散らばり具合）も半導体素子ＩＣの実装面内において偏りがある。そのため、実装用基板２に異方性導電膜４を介して熱圧着すると、一つの出力側のバンプＢｏにかかる上記応力は、一つの入力側のバンプＢｏにかかる上記応力よりも小さくなり、入力側のバンプＢｉの応力と出力側のバンプＢｏの応力の均衡が崩れて、異方性導電膜４の導電粒子が十分に接触しない可能性が高くなったり、バンプや導電粒子の変形に差異が生じて、その結果、出力側バンプＢｏと半導体実装用の基板の接続端子との電気的な接続不良が生じる。
【０００７】
そこで、本発明の目的は、バンプ付き半導体素子を半導体実装用の基板に実装するときに、極めて簡単に入力側と出力側のバンプに加わる応力の均衡が図られるバンプ付き半導体素子およびその実装方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載のバンプ付き半導体素子は、突起状の電極であるバンプが半導体素子上に形成されたバンプ付き半導体素子において、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配されるとともに、入力側のバンプと出力側のバンプとは、その形状も大きさも同じにされていることを特徴とする。この発明のバンプ付き半導体素子のバンプを有する面は、長方形状でも正方形状でも良く、又、上記入力側のバンプと出力側のバンプとは、長方形状等の一辺側に限らず、その他の二辺側に配されていても良い。
【０００９】
本発明の請求項２記載のバンプ付き半導体素子は、請求項１記載の発明を前提として、前記バンプ付き半導体素子は、バンプを有する面が長方形状を呈して、上記入力側のバンプと出力側のバンプとが長方形状の長辺方向の対向する一辺側と他辺側において、長方形状の長辺方向の線対称位置に配されていることを特徴とする。長方形状の長辺方向の線対称位置に配されていれば、双方ともいわゆる千鳥配置されていても良い。
【００１０】
これら請求項１又は請求項２記載の発明によれば、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配されることから、バンプ付き半導体素子を異方性導電膜を介して半導体実装用の基板に押圧して実装させるとき、上記入力側のバンプと出力側のバンプに加わる応力の均衡が図られ、バンプの導通が不安定になることがなくなる。
【００１１】
本発明の請求項３記載のバンプ付き半導体素子の実装方法は、請求項１又は請求項２記載のバンプ付き半導体素子を端子電極を有する実装用基板に実装するに際して、実装用基板に絶縁性を有する接着剤中に導電粒子が分散された異方性導電膜を塗布した後、加熱及び加圧手段により異方性導電膜を硬化させて実装することを特徴とする。
【００１２】
この発明によれば、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配され、入力側のバンプと出力側のバンプが複数列に配される場合は各列ごとの個数も同一であることから、異方性導電膜を塗布した後、加熱及び加圧手段により加熱加圧すると、接着剤の流動も出力側と入力側とで同じになり、導電粒子を捕獲（捕捉）する率も同じ率になり易くなる。また、出力側と入力側のバンプに加わる応力の均衡も図られることとなり、出力側と入力側の加圧力が一定となり、安定した導通状態が得られる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づいて説明する。
【００１４】
半導体素子ＩＣは直方体形状を呈し、その一側面１に複数のバンプＢｉ，Ｂｏが形成されている。図１に示すように、半導体素子ＩＣのバンプＢｉ，Ｂｏを有する一側面１は長方形状を呈しており、この長方形状の一側面１において長辺方向の一辺１ａの側には入力側のバンプＢｉが配され、一辺１ａに対向する他辺１ｂの側には出力側のバンプＢｏが配されている。入力側のバンプＢｉも出力側のバンプＢｏも、各々複数個のバンプが各辺１ａ，１ｂの側において各辺に沿って一定間隔で二列に配列され、内側と外側のバンプ（内側の入力バンプＢｉ１と外側の入力バンプＢｉ２、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）は互いに位置がずらされた状態となっている。すなわち、出力側のバンプＢｏも入力側のバンプＢｉも同じ千鳥状配列とされており、半導体素子ＩＣのバンプＢｉ，Ｂｏを有する長方形状の実装面１において中央の長辺方向の線Ｐを境に、入力側のバンプＢｉと出力側のバンプＢｏが対称位置に配されている。なお、バンプＢｉ，Ｂｏには、金（Ａｕ）が使用されている。
【００１５】
入力側のバンプＢｉと出力側のバンプＢｏは同じ大きさの同じ略直方体形状であり、半導体素子ＩＣを実装用基板２に実装したときに実装用基板２と接触する実装面（バンプを有する面）１は、いずれも同じ大きさの長方形状に形成されている。入力側のバンプＢｉと出力側のバンプＢｏとは対称位置に配されているため、その個数も同じである。したがって、入力バンプＢｉの実装面の総面積Ｓと、出力バンプＢｏの実装面の総面積Ｔとは同じ面積となっている（Ｓ＝Ｔ）。
【００１６】
上記のように、本実施の形態の半導体素子ＩＣには、その実装面１に同一の大きさ及び形状の入力側のバンプＢｉと出力側のバンプＢｏが対称位置に配されているため、両側（一辺側１ａと他辺側１ｂ）に加わる応力（或いは加圧力）の均衡が保たれ、バンプ付き半導体素子ＩＣを異方性導電膜４を介して第１の基板（半導体実装用の基板）２に押圧して実装するとき（図６）、出力側のバンプＢｏに加わる応力（或いは加圧力）も入力側のバンプＢｉに加わる応力の均衡が図られるようになっている。
【００１７】
なお、出力側のバンプＢｏが入力側のバンプＢｉよりも多いことが通常であるが、この場合線対称とするために追加された入力側のバンプＢｉは、ダミーバンプ（ダミー電極）、つまり信号等の入出力には実際に使用しないバンプとしたり、入力側のバンプＢｉを複数まとめて実装用基板の一つの端子電極に接続させて電流容量を確保するようにして使用しても良い。
【００１８】
また、本実施の形態の入力側のバンプＢｉと出力側のバンプＢｏは各々二列（内側の出力バンプＢｉ１と外側の入力バンプＢｉ２、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）であるが、各々の列に配列されるバンプの個数は同一である。これにより、各列ごとの関係においても、バンプに加わる応力（或いは加圧力）の均衡が保たれ、バンプ付き半導体素子ＩＣを異方性導電膜４を介して第１の基板（半導体実装用の基板）２に押圧して実装するとき（図６）、各列の入力バンプＢｉ１，Ｂｉ２及び出力バンプＢｏ１，Ｂｏ２に加わる応力が均一になる。従来の図７（ａ）に示すように、出力側のバンプＢｏが各々複数列である場合において各列のバンプの個数が異なることもあるが、本実施の形態において、各列のバンプの個数を同一とするために追加したバンプ（例えば図１において内側の出力バンプＢｏ１のうち右端の出力バンプＢｏ１）をダミーバンプとしても良い。
【００１９】
ここで、本実施の形態では、出力バンプＢｏも入力バンプＢｉもいわゆる千鳥状に各々二列配置されたものであるが、図２に示すように、出力バンプＢｏも入力バンプＢｉも一列配置のものでも良い。つまり、半導体素子ＩＣのバンプを有する一側面１が長方形状を呈しており、入力側のバンプＢｉと出力側のバンプＢｏとが長方形状を呈する一側面１の長辺方向の一辺１ａの側と他辺１ｂの側において、各々一列に配列されているものでも良い。また、上記入力側のバンプＢｉと出力側のバンプＢｏとは、長方形状を呈する一側面１の短辺方向の対向する二辺１ｃ，１ｄの側において、短辺方向の中心線を境に線対称位置に配置されていても良い。また、図３に示すように、この発明のバンプ付き半導体素子ＩＣのバンプを有する一側面１は正方形状を呈し、入力側及び出力側のバンプＢｉ，Ｂｏは正方形状を呈する一側面１の対向する二辺側や他の二辺側にも配されていても良く、この場合は各々対向する二辺に沿って直交する二本の中心線Ｐ，Ｐを境に入力側のバンプＢｉと出力側のバンプＢｏとが各々線対称位置に配置される。また、図４に示すように、この発明のバンプ付き半導体素子ＩＣのバンプを有する一側面１は、長方形状でも正方形状でも良く、上記入力側のバンプＢｉが一側面１の隣り合う二辺側１ａ，１ｃに配され、出力側のバンプＢｏが他の隣り合う二辺側１ｂ，１ｄに配され、入力側のバンプＢｉと出力側のバンプＢｏとが一側面１の対角線Ｐを境に線対称位置に配置されていても良い。
【００２０】
（ＣＯＧ実装）
次に、上記各実施の形態を使用して液晶パネルＬに半導体素子ＩＣを直接実装するＣＯＧ実装を例に半導体素子ＩＣの実装方法を説明する。液晶表示装置は、図５及び図６に示すように、液晶パネルＬの周縁部の実装領域２ａに液晶パネルＬを駆動する半導体素子ＩＣが導電性を有する接着剤（異方性導電膜）４を介して実装されている。液晶パネルＬは、現在使用されている代表的なアクティブ素子であるＴＦＴを用いた透過型液晶表示パネルＬである。
【００２１】
液晶パネルＬは、重ね合わせられた一方の基板２と他方の基板３との間に内側に液晶分子５が挟持された表示領域において、半導体素子ＩＣから出力される信号によって液晶分子５が動作することにより文字や画像等が表示可能となっている。液晶パネルＬの一方の基板（ＡＭ基板ともアレイ基板とも呼ばれる）２は、他方の基板３よりも大きく、このため両基板２，３を重ね合わせると、一方の基板２の周辺に一部張り出した半導体素子ＩＣの実装領域２ａが形成されている。なお、実装領域２ａには外周辺に沿って略Ｌ字状の配線基板Ｆが配されている。
【００２２】
一方の基板２の実装領域２ａには、半導体素子ＩＣと接続する端子電極Ｅｉ，Ｅｏがパターン形成されている。端子電極Ｅｉ（図６中右側）は、配線基板Ｆの側に配される配線パターン６の端部に形成される入力側の端子電極Ｅｉであり、端子電極Ｅｏ（図６中左側）は、液晶５が挟持される領域（表示領域）の側に配される配線パターン７の端部に形成される出力側の端子電極Ｅｏである。本実施の形態のバンプ付き半導体素子ＩＣは、各端子電極Ｅｉ，Ｅｏの位置に合わせて実装され、入力側のバンプＢｉと出力側のバンプＢｏが入力側の端子電極Ｅｉと出力側の端子電極Ｅｏとに、異方性導電膜４に含まれる導電粒子４ａを介して接続される。ここで、上記各端子電極Ｅｉ，Ｅｏの各バンプＢｉ，Ｂｏとの接続面（図６中の上面）を本実施の形態の半導体素子ＩＣの各バンプＢｉ，Ｂｏと同一形状にして、更に、その数を同一にして各々が正確に対応させるようにしても良いし、各端子電極Ｅｉ，Ｅｏの接続面を各バンプＢｉ，Ｂｏよりも大きくして、複数のバンプＢｉ，Ｂｏが一つの端子電極Ｅｉ，Ｅｏに対応させるようにしても良い。
【００２３】
異方性導電膜４は、絶縁性を有する接着剤中に導電粒子４ａが分散され厚み方向（接続方向）に導電性を有し、面方向（横方向）に絶縁性を有するもので、導電粒子４ａと接着剤４ｂから構成される。その接続は基本的には加熱圧着であり、導電粒子４ａが電気接続の機能を担当し、接着剤４ｂが圧接状態を保持する機能を担当する。絶縁皮膜としては、熱可塑性樹脂が使用されている。異方性導電膜４の接着剤４ｂとしては、熱可塑性樹脂又は熱硬化性樹脂が使用されている。異方性導電膜４は、液晶パネルＬの一方基板２に貼り付ける前は両面テープのような構成で供給され、液晶パネルに接着剤層側を貼り付けた後、加熱及び加圧手段を施して硬化される。
【００２４】
半導体素子ＩＣを半導体実装用の基板である一方の基板２に実装する方法は、図５に示すように、一方の基板（ＡＭ基板）２の実装領域２ａの全域に亘って異方性導電膜４を供給する。次に、異方性導電膜４を供給した上に、装着機で位置合わせし、本実施の形態のバンプ付き半導体素子ＩＣを熱圧着させて実装する。熱圧着に際しては、図７（ｂ）に示すように、加圧ツール（加圧手段）Ｕ１と加熱ツール（加熱手段）Ｕ２との間に半導体素子ＩＣと一方の基板２を挟み込んで加熱・加圧し、一方の基板２上にバンプ付き半導体素子ＩＣを異方性導電膜４を介して熱圧着させて実装する。加圧ツールＵ１の加圧により、半導体素子ＩＣの各バンプＢｉ，Ｂｏと一方の基板２の端子電極Ｅｉ，Ｅｏに挟持された導電粒子４ｂが潰され、又、各バンプＢｉ，Ｂｏと各端子電極Ｅｉ，Ｅｏの表面が導電粒子４ｄの形状に沿って変形し、各バンプＢｉ，Ｂｏと各端子電極Ｅｉ，Ｅｏとが導電粒子４ｂを介して接続される。なお、熱圧着後は加熱ツールＵ２を取り外す。
【００２５】
本実施の形態では、バンプ付き半導体素子ＩＣの各バンプＢｉ，Ｂｏを加圧手段等Ｕ１，Ｕ２を介して一方の基板（半導体実装用の基板）２に押圧して接触させるとき、上記入力側のバンプＢｉに加わる応力と出力側のバンプＢｏに加わる応力の均衡が図られ、半導体素子ＩＣの実装時における上記出力側のバンプＢｏが半導体実装用の基板２に対して導通不良となる事態（模式的には図７（ｂ）に示すように出力側のバンプＢｏが浮き上がる事態）が防止されることとなる。すなわち、本実施の形態によれば、従来のように異方性導電膜４の導電粒子４ａのつぶれ方に差異が生じたり、熱圧着によるバンプ変形に差異が生じることがなくなり（元々バンプ表面には凹凸があり、熱圧着により高さで約１〜２μｍ程度変形する）、半導体素子ＩＣの各バンプＢｉ，Ｂｏと一方の基板（半導体実装用の基板）２の接続端Ｅｉ，Ｅｏとの電気的な導通状態が良好になる。
【００２６】
以上、本実施の形態では、ＣＯＧ実装を例に説明したが、導電性を有する接着剤（異方性導電膜）４を使用した半導体素子の実装方式であるＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）法や、回路基板一般への半導体素子の実装方法にも適用可能である。
【００２７】
【発明の効果】
本発明のバンプ付き半導体素子およびその実装方法によれば、入力側のバンプと出力側のバンプとが対称位置に配されることから、バンプ付き半導体素子を異方性導電膜を介して半導体実装用の基板に押圧して実装させるとき、上記入力側のバンプと出力側のバンプに加わる応力の均衡が図られ、半導体素子のバンプと実装用基板の端子電極との電気的な接続の安定化が図られる。
【００２８】
また、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配され、異方性導電膜を塗布した後、加熱及び加圧手段により加熱加圧すると、接着剤の流動も出力側と入力側とで同じなり、導電粒子を捕捉する率も同じ率になり易く、また、出力側と入力側のバンプに加わる応力の均衡が図られる。したがって、半導体素子の各バンプと実装用基板の端子電極との間に介在する導電粒子の個数が均一になりやすく、また、異方性導電膜の導電粒子のつぶれ方に差異が生じたり、熱圧着によるバンプ変形に差異が生じることがなくなり、半導体素子のバンプと実装用基板の端子電極との電気的な接続の安定化が図られる。
【００２９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体素子を示す平面図
【図２】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図３】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図４】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図５】上記実施の形態のバンプ付き半導体素子の実装をした液晶パネルの斜視図
【図６】上記各実施の形態のバンプ付き半導体素子の実装した液晶パネルの断面図
【図７】従来のバンプ付き半導体素子を示す図であり、（ａ）はその平面図であり、（ｂ）は実装例を説明する断面図
【符号の説明】
１ 半導体素子のバンプを有する面（一側面）
１ａ 半導体素子のバンプを有する一側面の一辺側
１ｂ 半導体素子のバンプを有する一側面の他辺側
２ 実装用基板（一方の基板）
３ 他方の基板
４ 異方性導電膜
４ａ 導電粒子
４ｂ 接着剤
５ 液晶
６，７ 配線パターン
ＩＣ 半導体素子
Ｂｉ 入力側のバンプ
Ｂｉ１ 外側の入力バンプ
Ｂｉ２ 内側の入力バンプ
Ｂｏ 出力側のバンプ
Ｂｏ１ 外側の出力バンプ
Ｂｏ２ 内側の出力バンプ
Ｅｉ 入力側の端子電極
Ｅｏ 出力側の端子電極
Ｌ 液晶パネル
【発明の属する技術分野】
本発明は、突起状の電極であるバンプを有するバンプ付き半導体素子およびその実装方法に関し、特に、液晶表示パネルに搭載されるバンプ付き半導体素子およびその実装方法に関する。
【０００２】
【従来の技術】
ＩＣチップやＬＳＩチップなどの半導体素子として、突起状の電極であるバンプを有するものが半導体実装用の基板の小型化やモジュールの薄型化などに有利なことから、各種コンピュータや液晶表示装置などの電子機器に多く用いられている。この突起状の電極であるバンプは、その材質として、ハンダや、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ニッケル（Ｎｉ）などが利用され、フォトリソグラフィとメッキ法による方法、或いは、フォトリソグラフィとメッキ法によって形成したバンプ上にクリーム状ハンダを印刷して形成する方法や、いわゆる転写バンプ法等で形成する方法が従来からある。
【０００３】
このようなバンプ付き半導体素子を基板にフェースダウンで実装する方法として種々の方法があるが、小型で薄い液晶表示装置の普及等により、いわゆるハンダバンプに代わって、異方性導電膜（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：ＡＣＦ）を接続端子間に介在させることにより高密度実装を可能にするようになってきている（ファインピッチ化）。異方性導電膜は、絶縁性を有する接着剤中に導電粒子が分散され厚み方向（接続方向）に導電性を有し、面方向（横方向）に絶縁性を有するペースト状又はフィルム状の接着剤である。なお、近年の半導体素子の高密度化と半導体実装用の基板の更なる小型化に伴って、バンプ配列はピッチが狭くなる傾向にあり（バンプのファインピッチ化）、このためバンプの配列をいわゆる千鳥構成の複数配列とすることも多くなっている。
【０００４】
一方、液晶表示装置における半導体素子の実装では、ガラス基板上の電極端子に直接半導体素子を接続するＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）実装がある。ガラス基板の代わりにプラスチック製のフレキシブル基板が用いられることもあるが（これをＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）、ＣＯＰ（ｃｈｉｐ ｏｎ ｐｌａｓｔｉｃ）と呼ぶこともある。）、これらＣＯＧ実装等は、液晶パネルの小型化・薄型化が著しい液晶表示装置の分野において今後主流となるものと予想されている。ＣＯＧ実装では、上記異方性導電膜を使用して、上記形状のバンプを有する半導体素子ＩＣを実装することが通常である。
【０００５】
【発明が解決しようとする課題】
図７（ａ）に示す例は、従来の代表的なバンプ付き半導体素子ＩＣであり、一方の入力側のバンプＢｉが一列で、他方の出力側のバンプＢｏ（内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）が二列の千鳥構成のバンプ配列である。バンプ配列は半導体素子ＩＣの種類によって様々であるが、このように、従来のバンプ付き半導体素子ＩＣは、入力側のバンプＢｉの数よりも出力側のバンプＢｏの数が多く、出力側のバンプＢｏの実装面よりも入力側のバンプＢｉの実装面が広くなるように入力側のバンプＢｉの形状が大きく形成されていることが通常である。そして、図７（ｂ）に示すように、ＣＯＧ実装では、異方性導電膜を塗布した後、加熱及び加圧手段Ｕ１，Ｕ２を施して硬化させると、異方性導電膜６を介して半導体素子ＩＣのバンプＢｉ，Ｂｏと液晶表示パネルの半導体実装用の基板（実装用基板）２の接続端子（「端子電極」や「パッド」とも言う）とが導通される。
【０００６】
しかしながら、従来のものでは、バンプ付き半導体素子ＩＣの実装の際の各バンプＢｉ，Ｂｏにかかる応力（或いは押圧力）を厳密な意味において均一にすることができないという問題を有していた。すなわち、入力側のバンプＢｉと出力側のバンプＢｏとは、形状や大きさの相違により出力側バンプＢｏの実装面の総面積Ｔ（図７（ａ）のＢｏ１とＢｏ２の総数の面積）が、他方の入力側のバンプＢｉの実装面の総面積Ｓ（図７（ａ）のＢｉの総数の面積）よりも大きくなっており、バンプの密度（半導体素子の実装面におけるバンプの散らばり具合）も半導体素子ＩＣの実装面内において偏りがある。そのため、実装用基板２に異方性導電膜４を介して熱圧着すると、一つの出力側のバンプＢｏにかかる上記応力は、一つの入力側のバンプＢｏにかかる上記応力よりも小さくなり、入力側のバンプＢｉの応力と出力側のバンプＢｏの応力の均衡が崩れて、異方性導電膜４の導電粒子が十分に接触しない可能性が高くなったり、バンプや導電粒子の変形に差異が生じて、その結果、出力側バンプＢｏと半導体実装用の基板の接続端子との電気的な接続不良が生じる。
【０００７】
そこで、本発明の目的は、バンプ付き半導体素子を半導体実装用の基板に実装するときに、極めて簡単に入力側と出力側のバンプに加わる応力の均衡が図られるバンプ付き半導体素子およびその実装方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載のバンプ付き半導体素子は、突起状の電極であるバンプが半導体素子上に形成されたバンプ付き半導体素子において、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配されるとともに、入力側のバンプと出力側のバンプとは、その形状も大きさも同じにされていることを特徴とする。この発明のバンプ付き半導体素子のバンプを有する面は、長方形状でも正方形状でも良く、又、上記入力側のバンプと出力側のバンプとは、長方形状等の一辺側に限らず、その他の二辺側に配されていても良い。
【０００９】
本発明の請求項２記載のバンプ付き半導体素子は、請求項１記載の発明を前提として、前記バンプ付き半導体素子は、バンプを有する面が長方形状を呈して、上記入力側のバンプと出力側のバンプとが長方形状の長辺方向の対向する一辺側と他辺側において、長方形状の長辺方向の線対称位置に配されていることを特徴とする。長方形状の長辺方向の線対称位置に配されていれば、双方ともいわゆる千鳥配置されていても良い。
【００１０】
これら請求項１又は請求項２記載の発明によれば、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配されることから、バンプ付き半導体素子を異方性導電膜を介して半導体実装用の基板に押圧して実装させるとき、上記入力側のバンプと出力側のバンプに加わる応力の均衡が図られ、バンプの導通が不安定になることがなくなる。
【００１１】
本発明の請求項３記載のバンプ付き半導体素子の実装方法は、請求項１又は請求項２記載のバンプ付き半導体素子を端子電極を有する実装用基板に実装するに際して、実装用基板に絶縁性を有する接着剤中に導電粒子が分散された異方性導電膜を塗布した後、加熱及び加圧手段により異方性導電膜を硬化させて実装することを特徴とする。
【００１２】
この発明によれば、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配され、入力側のバンプと出力側のバンプが複数列に配される場合は各列ごとの個数も同一であることから、異方性導電膜を塗布した後、加熱及び加圧手段により加熱加圧すると、接着剤の流動も出力側と入力側とで同じになり、導電粒子を捕獲（捕捉）する率も同じ率になり易くなる。また、出力側と入力側のバンプに加わる応力の均衡も図られることとなり、出力側と入力側の加圧力が一定となり、安定した導通状態が得られる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づいて説明する。
【００１４】
半導体素子ＩＣは直方体形状を呈し、その一側面１に複数のバンプＢｉ，Ｂｏが形成されている。図１に示すように、半導体素子ＩＣのバンプＢｉ，Ｂｏを有する一側面１は長方形状を呈しており、この長方形状の一側面１において長辺方向の一辺１ａの側には入力側のバンプＢｉが配され、一辺１ａに対向する他辺１ｂの側には出力側のバンプＢｏが配されている。入力側のバンプＢｉも出力側のバンプＢｏも、各々複数個のバンプが各辺１ａ，１ｂの側において各辺に沿って一定間隔で二列に配列され、内側と外側のバンプ（内側の入力バンプＢｉ１と外側の入力バンプＢｉ２、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）は互いに位置がずらされた状態となっている。すなわち、出力側のバンプＢｏも入力側のバンプＢｉも同じ千鳥状配列とされており、半導体素子ＩＣのバンプＢｉ，Ｂｏを有する長方形状の実装面１において中央の長辺方向の線Ｐを境に、入力側のバンプＢｉと出力側のバンプＢｏが対称位置に配されている。なお、バンプＢｉ，Ｂｏには、金（Ａｕ）が使用されている。
【００１５】
入力側のバンプＢｉと出力側のバンプＢｏは同じ大きさの同じ略直方体形状であり、半導体素子ＩＣを実装用基板２に実装したときに実装用基板２と接触する実装面（バンプを有する面）１は、いずれも同じ大きさの長方形状に形成されている。入力側のバンプＢｉと出力側のバンプＢｏとは対称位置に配されているため、その個数も同じである。したがって、入力バンプＢｉの実装面の総面積Ｓと、出力バンプＢｏの実装面の総面積Ｔとは同じ面積となっている（Ｓ＝Ｔ）。
【００１６】
上記のように、本実施の形態の半導体素子ＩＣには、その実装面１に同一の大きさ及び形状の入力側のバンプＢｉと出力側のバンプＢｏが対称位置に配されているため、両側（一辺側１ａと他辺側１ｂ）に加わる応力（或いは加圧力）の均衡が保たれ、バンプ付き半導体素子ＩＣを異方性導電膜４を介して第１の基板（半導体実装用の基板）２に押圧して実装するとき（図６）、出力側のバンプＢｏに加わる応力（或いは加圧力）も入力側のバンプＢｉに加わる応力の均衡が図られるようになっている。
【００１７】
なお、出力側のバンプＢｏが入力側のバンプＢｉよりも多いことが通常であるが、この場合線対称とするために追加された入力側のバンプＢｉは、ダミーバンプ（ダミー電極）、つまり信号等の入出力には実際に使用しないバンプとしたり、入力側のバンプＢｉを複数まとめて実装用基板の一つの端子電極に接続させて電流容量を確保するようにして使用しても良い。
【００１８】
また、本実施の形態の入力側のバンプＢｉと出力側のバンプＢｏは各々二列（内側の出力バンプＢｉ１と外側の入力バンプＢｉ２、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２）であるが、各々の列に配列されるバンプの個数は同一である。これにより、各列ごとの関係においても、バンプに加わる応力（或いは加圧力）の均衡が保たれ、バンプ付き半導体素子ＩＣを異方性導電膜４を介して第１の基板（半導体実装用の基板）２に押圧して実装するとき（図６）、各列の入力バンプＢｉ１，Ｂｉ２及び出力バンプＢｏ１，Ｂｏ２に加わる応力が均一になる。従来の図７（ａ）に示すように、出力側のバンプＢｏが各々複数列である場合において各列のバンプの個数が異なることもあるが、本実施の形態において、各列のバンプの個数を同一とするために追加したバンプ（例えば図１において内側の出力バンプＢｏ１のうち右端の出力バンプＢｏ１）をダミーバンプとしても良い。
【００１９】
ここで、本実施の形態では、出力バンプＢｏも入力バンプＢｉもいわゆる千鳥状に各々二列配置されたものであるが、図２に示すように、出力バンプＢｏも入力バンプＢｉも一列配置のものでも良い。つまり、半導体素子ＩＣのバンプを有する一側面１が長方形状を呈しており、入力側のバンプＢｉと出力側のバンプＢｏとが長方形状を呈する一側面１の長辺方向の一辺１ａの側と他辺１ｂの側において、各々一列に配列されているものでも良い。また、上記入力側のバンプＢｉと出力側のバンプＢｏとは、長方形状を呈する一側面１の短辺方向の対向する二辺１ｃ，１ｄの側において、短辺方向の中心線を境に線対称位置に配置されていても良い。また、図３に示すように、この発明のバンプ付き半導体素子ＩＣのバンプを有する一側面１は正方形状を呈し、入力側及び出力側のバンプＢｉ，Ｂｏは正方形状を呈する一側面１の対向する二辺側や他の二辺側にも配されていても良く、この場合は各々対向する二辺に沿って直交する二本の中心線Ｐ，Ｐを境に入力側のバンプＢｉと出力側のバンプＢｏとが各々線対称位置に配置される。また、図４に示すように、この発明のバンプ付き半導体素子ＩＣのバンプを有する一側面１は、長方形状でも正方形状でも良く、上記入力側のバンプＢｉが一側面１の隣り合う二辺側１ａ，１ｃに配され、出力側のバンプＢｏが他の隣り合う二辺側１ｂ，１ｄに配され、入力側のバンプＢｉと出力側のバンプＢｏとが一側面１の対角線Ｐを境に線対称位置に配置されていても良い。
【００２０】
（ＣＯＧ実装）
次に、上記各実施の形態を使用して液晶パネルＬに半導体素子ＩＣを直接実装するＣＯＧ実装を例に半導体素子ＩＣの実装方法を説明する。液晶表示装置は、図５及び図６に示すように、液晶パネルＬの周縁部の実装領域２ａに液晶パネルＬを駆動する半導体素子ＩＣが導電性を有する接着剤（異方性導電膜）４を介して実装されている。液晶パネルＬは、現在使用されている代表的なアクティブ素子であるＴＦＴを用いた透過型液晶表示パネルＬである。
【００２１】
液晶パネルＬは、重ね合わせられた一方の基板２と他方の基板３との間に内側に液晶分子５が挟持された表示領域において、半導体素子ＩＣから出力される信号によって液晶分子５が動作することにより文字や画像等が表示可能となっている。液晶パネルＬの一方の基板（ＡＭ基板ともアレイ基板とも呼ばれる）２は、他方の基板３よりも大きく、このため両基板２，３を重ね合わせると、一方の基板２の周辺に一部張り出した半導体素子ＩＣの実装領域２ａが形成されている。なお、実装領域２ａには外周辺に沿って略Ｌ字状の配線基板Ｆが配されている。
【００２２】
一方の基板２の実装領域２ａには、半導体素子ＩＣと接続する端子電極Ｅｉ，Ｅｏがパターン形成されている。端子電極Ｅｉ（図６中右側）は、配線基板Ｆの側に配される配線パターン６の端部に形成される入力側の端子電極Ｅｉであり、端子電極Ｅｏ（図６中左側）は、液晶５が挟持される領域（表示領域）の側に配される配線パターン７の端部に形成される出力側の端子電極Ｅｏである。本実施の形態のバンプ付き半導体素子ＩＣは、各端子電極Ｅｉ，Ｅｏの位置に合わせて実装され、入力側のバンプＢｉと出力側のバンプＢｏが入力側の端子電極Ｅｉと出力側の端子電極Ｅｏとに、異方性導電膜４に含まれる導電粒子４ａを介して接続される。ここで、上記各端子電極Ｅｉ，Ｅｏの各バンプＢｉ，Ｂｏとの接続面（図６中の上面）を本実施の形態の半導体素子ＩＣの各バンプＢｉ，Ｂｏと同一形状にして、更に、その数を同一にして各々が正確に対応させるようにしても良いし、各端子電極Ｅｉ，Ｅｏの接続面を各バンプＢｉ，Ｂｏよりも大きくして、複数のバンプＢｉ，Ｂｏが一つの端子電極Ｅｉ，Ｅｏに対応させるようにしても良い。
【００２３】
異方性導電膜４は、絶縁性を有する接着剤中に導電粒子４ａが分散され厚み方向（接続方向）に導電性を有し、面方向（横方向）に絶縁性を有するもので、導電粒子４ａと接着剤４ｂから構成される。その接続は基本的には加熱圧着であり、導電粒子４ａが電気接続の機能を担当し、接着剤４ｂが圧接状態を保持する機能を担当する。絶縁皮膜としては、熱可塑性樹脂が使用されている。異方性導電膜４の接着剤４ｂとしては、熱可塑性樹脂又は熱硬化性樹脂が使用されている。異方性導電膜４は、液晶パネルＬの一方基板２に貼り付ける前は両面テープのような構成で供給され、液晶パネルに接着剤層側を貼り付けた後、加熱及び加圧手段を施して硬化される。
【００２４】
半導体素子ＩＣを半導体実装用の基板である一方の基板２に実装する方法は、図５に示すように、一方の基板（ＡＭ基板）２の実装領域２ａの全域に亘って異方性導電膜４を供給する。次に、異方性導電膜４を供給した上に、装着機で位置合わせし、本実施の形態のバンプ付き半導体素子ＩＣを熱圧着させて実装する。熱圧着に際しては、図７（ｂ）に示すように、加圧ツール（加圧手段）Ｕ１と加熱ツール（加熱手段）Ｕ２との間に半導体素子ＩＣと一方の基板２を挟み込んで加熱・加圧し、一方の基板２上にバンプ付き半導体素子ＩＣを異方性導電膜４を介して熱圧着させて実装する。加圧ツールＵ１の加圧により、半導体素子ＩＣの各バンプＢｉ，Ｂｏと一方の基板２の端子電極Ｅｉ，Ｅｏに挟持された導電粒子４ｂが潰され、又、各バンプＢｉ，Ｂｏと各端子電極Ｅｉ，Ｅｏの表面が導電粒子４ｄの形状に沿って変形し、各バンプＢｉ，Ｂｏと各端子電極Ｅｉ，Ｅｏとが導電粒子４ｂを介して接続される。なお、熱圧着後は加熱ツールＵ２を取り外す。
【００２５】
本実施の形態では、バンプ付き半導体素子ＩＣの各バンプＢｉ，Ｂｏを加圧手段等Ｕ１，Ｕ２を介して一方の基板（半導体実装用の基板）２に押圧して接触させるとき、上記入力側のバンプＢｉに加わる応力と出力側のバンプＢｏに加わる応力の均衡が図られ、半導体素子ＩＣの実装時における上記出力側のバンプＢｏが半導体実装用の基板２に対して導通不良となる事態（模式的には図７（ｂ）に示すように出力側のバンプＢｏが浮き上がる事態）が防止されることとなる。すなわち、本実施の形態によれば、従来のように異方性導電膜４の導電粒子４ａのつぶれ方に差異が生じたり、熱圧着によるバンプ変形に差異が生じることがなくなり（元々バンプ表面には凹凸があり、熱圧着により高さで約１〜２μｍ程度変形する）、半導体素子ＩＣの各バンプＢｉ，Ｂｏと一方の基板（半導体実装用の基板）２の接続端Ｅｉ，Ｅｏとの電気的な導通状態が良好になる。
【００２６】
以上、本実施の形態では、ＣＯＧ実装を例に説明したが、導電性を有する接着剤（異方性導電膜）４を使用した半導体素子の実装方式であるＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）法や、回路基板一般への半導体素子の実装方法にも適用可能である。
【００２７】
【発明の効果】
本発明のバンプ付き半導体素子およびその実装方法によれば、入力側のバンプと出力側のバンプとが対称位置に配されることから、バンプ付き半導体素子を異方性導電膜を介して半導体実装用の基板に押圧して実装させるとき、上記入力側のバンプと出力側のバンプに加わる応力の均衡が図られ、半導体素子のバンプと実装用基板の端子電極との電気的な接続の安定化が図られる。
【００２８】
また、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配され、異方性導電膜を塗布した後、加熱及び加圧手段により加熱加圧すると、接着剤の流動も出力側と入力側とで同じなり、導電粒子を捕捉する率も同じ率になり易く、また、出力側と入力側のバンプに加わる応力の均衡が図られる。したがって、半導体素子の各バンプと実装用基板の端子電極との間に介在する導電粒子の個数が均一になりやすく、また、異方性導電膜の導電粒子のつぶれ方に差異が生じたり、熱圧着によるバンプ変形に差異が生じることがなくなり、半導体素子のバンプと実装用基板の端子電極との電気的な接続の安定化が図られる。
【００２９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体素子を示す平面図
【図２】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図３】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図４】上記第１の実施の形態の半導体素子の他の例を示す平面図
【図５】上記実施の形態のバンプ付き半導体素子の実装をした液晶パネルの斜視図
【図６】上記各実施の形態のバンプ付き半導体素子の実装した液晶パネルの断面図
【図７】従来のバンプ付き半導体素子を示す図であり、（ａ）はその平面図であり、（ｂ）は実装例を説明する断面図
【符号の説明】
１ 半導体素子のバンプを有する面（一側面）
１ａ 半導体素子のバンプを有する一側面の一辺側
１ｂ 半導体素子のバンプを有する一側面の他辺側
２ 実装用基板（一方の基板）
３ 他方の基板
４ 異方性導電膜
４ａ 導電粒子
４ｂ 接着剤
５ 液晶
６，７ 配線パターン
ＩＣ 半導体素子
Ｂｉ 入力側のバンプ
Ｂｉ１ 外側の入力バンプ
Ｂｉ２ 内側の入力バンプ
Ｂｏ 出力側のバンプ
Ｂｏ１ 外側の出力バンプ
Ｂｏ２ 内側の出力バンプ
Ｅｉ 入力側の端子電極
Ｅｏ 出力側の端子電極
Ｌ 液晶パネル
Claims (3)
- 突起状の電極であるバンプが半導体素子上に形成されたバンプ付き半導体素子において、上記バンプのうち入力側のバンプと出力側のバンプとが対称位置に配されるとともに、入力側のバンプと出力側のバンプとは、その形状も大きさも同じにされていることを特徴とするバンプ付き半導体素子。
- 前記バンプ付き半導体素子は、バンプを有する面が長方形状を呈して、上記入力側のバンプと出力側のバンプとが長方形状の長辺方向の対向する一辺側と他辺側において、長方形状の長辺方向の線対称位置に配されていることを特徴とする請求項１記載のバンプ付き半導体素子。
- 前記請求項１又は請求項２記載のバンプ付き半導体素子を端子電極を有する実装用基板に実装するに際して、実装用基板に絶縁性を有する接着剤中に導電粒子が分散された異方性導電膜を塗布した後、加熱及び加圧手段により異方性導電膜を硬化させて実装することを特徴とするバンプ付き半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002381340A JP2004214373A (ja) | 2002-12-27 | 2002-12-27 | バンプ付き半導体素子およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002381340A JP2004214373A (ja) | 2002-12-27 | 2002-12-27 | バンプ付き半導体素子およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004214373A true JP2004214373A (ja) | 2004-07-29 |
Family
ID=32817292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002381340A Pending JP2004214373A (ja) | 2002-12-27 | 2002-12-27 | バンプ付き半導体素子およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004214373A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20160098223A (ko) | 2013-12-20 | 2016-08-18 | 데쿠세리아루즈 가부시키가이샤 | 전자 부품, 접속체, 접속체의 제조 방법 및 전자 부품의 접속 방법 |
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- 2002-12-27 JP JP2002381340A patent/JP2004214373A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A02 | Decision of refusal |
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