JP2006344782A - チップ型半導体素子とその製造方法 - Google Patents

Abstract

【課題】 高耐圧半導体素子の耐圧特性を妨げることなく高速動作が可能とするチップ型半導体素子とすること。
【解決手段】 低濃度Ｎ型エピタキシャル層１０２と該エピタキシャル層１０２の表面から層内へ延在するＰ型半導体層１０３が形成され、Ｐ型半導体層１０３から離間して取り囲み且つ低濃度Ｎ型エピタキシャル層１０２の表面から層内へ略Ｐ型半導体層１０３と同程度の深さに延在する環状のＦＬＲ１０６が形成された半導体基板のＦＬＲ１０６よりも内側のＰ型半導体層１０３と低濃度Ｎ型エピタキシャル層１０２の全般に分布する結晶欠陥が選択的に形成された構成とする事で、逆バイアス時の電界集中に結晶欠陥が晒されることがないので該結晶欠陥に起因する降伏現象が発生せず、ｔｒｒを短縮できる。
【選択図】 図１

Description

本発明は、チップ型高耐圧半導体素子の高速化に関する。

従来のチップ型高耐圧半導体素子としては、Ｎ型半導体基板の上層に低濃度Ｎ型エピタキシャル層が形成され、低濃度Ｎ型エピタキシャル層の表面から層内へ延在するＰ型半導体層が形成され、該エピタキシャル層の表面から層内へ延在して且つＰ型半導体層を取り囲んだ環状のＰ型半導体層であるＦＬＲ（フローティング・リミテッド・リング）が形成されているものがあった（例えば、特許文献１参照）。図４は、前記特許文献１に記載された従来のチップ型高耐圧半導体素子を示すものである。

図４において、１０１はＮ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３はＰ型半導体層、１０４はメタル電極、１０５は絶縁皮膜、１０６はＦＬＲ、１０７は裏面メタライズ層を各々示しており、Ｎ型半導体基板１０１の上層に低濃度Ｎ型エピタキシャル層１０２が形成され、Ｎ型エピタキシャル層１０２の表面から層内へ延在するＰ型半導体層１０３が形成され、該エピタキシャル層１０２の表面から層内へ延在して且つＰ型半導体層１０３から離間して該Ｐ型半導体層１０３を取り囲んだ環状のＰ型半導体層であるＦＬＲ１０６が形成され、該ＦＬＲ１０６は各々と離間させてＰ型半導体層１０３と同心な環状に三箇所形成され、低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３とＦＬＲ１０６とで占められた半導体基板の第一主面をＰ型半導体層１０３表面の一部に窓開けされた絶縁皮膜１０５が覆って形成され、Ｐ型半導体層１０３の表面から絶縁皮膜１０５の表面周辺へ延在するメタル電極１０４が形成され、半導体基板の第二主面であるＮ型半導体基板１０１の表面に裏面メタライズ層１０７が覆って形成されている。

かかる構成によれば、メタル電極１０４と裏面メタライズ層１０７との間に逆バイアスを掛けて行くと、低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３との界面より低濃度Ｎ型エピタキシャル層１０２層内へ空乏層がバイアス電圧と共に拡がり、やがて最近傍のＦＬＲ１０６と接すると、該ＦＬＲ１０６を越えて空乏層が伸張し、更にバイアス電圧が高く成って行くと更に空乏層が拡がって行き、やがて全てのＦＬＲ１０６を包括する連続一体な空乏層と成る。

この際の空乏層の形状を考えると、ＦＬＲ１０６が無い構成に比較してＦＬＲ１０６の存在分だけ空乏層が伸張されて空乏層の表面形状の曲率が緩やかに小さくなるので曲率部に掛る電界集中を緩和する作用が働いて電界集中に起因する降伏現象をより高電圧になるまで発生させず、高耐圧化する効果を有していた。

また、従来の公知慣用のチップ型高速半導体素子としては、Ｎ型半導体基板の上層に低濃度Ｎ型エピタキシャル層が形成され、該エピタキシャル層の表面から層内へ延在するＰ型半導体層が形成され、Ｎ型半導体基板と低濃度Ｎ型エピタキシャル層とＰ型半導体層とを含む半導体基板全般に分布する結晶欠陥が形成されているものがあった。図５は、前記従来のチップ型高速半導体素子を示すものである。

図５において、１０１はＮ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３はＰ型半導体層、１０４はメタル電極、１０５は絶縁皮膜、１０７は裏面メタライズ層を各々示しており、Ｎ型半導体基板１０１の上層に低濃度Ｎ型エピタキシャル層１０２が形成され、該エピタキシャル層１０２の表面から層内へ延在するＰ型半導体層１０３が形成され、低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３とで占める半導体基板の第一主面に、Ｐ型半導体層１０３表面の一部に窓開けされた絶縁皮膜１０５が覆って形成され、Ｐ型半導体層１０３表面から絶縁皮膜１０５表面の周辺へ延在するメタル電極１０４が形成され、半導体基板の第二主面であるＮ型半導体基板１０１表面を裏面メタライズ層１０７が覆って形成され、Ｎ型半導体基板１０１と低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３とを含む半導体基板層内全般に分布する結晶欠陥（図示せず）が形成されている。

かかる構成によれば、メタル電極１０４と裏面メタライズ層１０７との間に順方向バイアスを掛けて順方向電流を流している状態からバイアスを反転させてメタル電極１０４と裏面メタライズ層１０７との間を逆方向バイアスに切り換えた際に、半導体基板層内に残留するキャリアの影響で、該キャリアが半導体基板層内から流出して存在しなくなるまでの時間（以降、キャリアライフタイムと称する）は逆方向電流が流れ、その後に遮断状態に成るので逆バイアスに切り換わってから遮断状態になるまでにタイムラグ（逆方向回復時間であり以降、ｔｒｒと称する）が存在する事を打ち消す作用が働く。

即ち、メタル電極１０４と裏面メタライズ層１０７との間を逆バイアスに切り換えた際に、半導体基板層内に残留するキャリアを上述の結晶欠陥（図示せず）が捕らえて消滅させるキラーとして作用するので、キャリアライフタイムを短くすることによりｔｒｒを短縮させて高速動作を可能とする効果を有していた。

この様な結晶欠陥を有する半導体装置の製造方法としては、Ｎ型半導体基板１０１の上層に低濃度エピタキシャル層１０２をエピタキシャル成長させ、半導体基板の第一主面である低濃度Ｎ型エピタキシャル層１０２の表面上に熱酸化法にて酸化膜である絶縁皮膜１０５を形成し、該絶縁皮膜１０５にフォトリソグラフィーを用いた選択的エッチング除去を施して窓形成して低濃度Ｎ型エピタキシャル層１０２の一部表面を露出させ、少なくとも低濃度Ｎ型エピタキシャル層１０２の露出面上にＰ型ドーパントを含む膜を形成し、熱拡散法にて低濃度Ｎ型エピタキシャル層１０２表面から層内へ延在するＰ型半導体層１０３を選択的に形成し、Ｐ型半導体層１０３の露出面と絶縁皮膜１０５表面との全面に蒸着法にてメタル層を形成し、該メタル層に選択的エッチング除去を施してＰ型半導体層１０３表面から絶縁皮膜１０５表面の周辺へ延在するメタル電極１０４を形成し、半導体基板の第二主面であるＮ型半導体基板１０１表面に蒸着法にて裏面メタライズ層１０７を形成し、半導体基板の第一主面上方より該半導体基板全面を含む面に電子線照射を施して該電子線に半導体基板を透過させて半導体基板層内の全般に分布する結晶欠陥（図示せず）を形成させて、図５に示すチップ型高速半導体素子としていた。
特許第３２２１６７３号公報

しかしながら、前記従来の構成では、高耐圧で且つ高速なチップ型半導体素子とする為に上述のチップ型高耐圧半導体素子に上述の結晶欠陥を形成して高速化を図ることを考えた場合、高耐圧半導体素子に高圧の逆バイアスを掛けた際の半導体基板層内の電界集中部分にも結晶欠陥が存在する事となるので該結晶欠陥に起因する降伏現象が起こり、高耐圧が妨げられて耐圧が低下する事となる課題を有していた。

本発明は、前記従来の課題を解決するもので、高速動作が可能なチップ型高耐圧半導体素子とその製造方法を提供することを目的とする。

前記従来の課題を解決するために、本発明のチップ型半導体素子は、半導体基板に結晶欠陥が選択的に分布形成され、逆方向バイアス時に結晶欠陥を起因とする降伏現象が生じない事を特徴とする。

具体的には、半導体基板に少なくとも低濃度第一導電型半導体層と第二導電型半導体層と第二導電型のＦＬＲとを含み、低濃度第一導電型半導体層の表面から層内へ延在する第二導電型半導体層が形成され、第二導電型半導体層から離間して該半導体層を環状に取り囲んで低濃度第一導電型半導体層の表面から層内へ略第二導電型半導体層と同程度の深さに延在する第二導電型のＦＬＲが形成され、該ＦＬＲに取り囲まれた内側の、低濃度第一導電型半導体層と第二導電型半導体層を含む半導体基板の第一主面から第二主面にかける範囲内で選択的に結晶欠陥が分布形成させれば良い。

本発明の別のチップ型半導体素子は、半導体基板表面に電子線を遮蔽するマスクが形成され、該マスクを利用して半導体基板に選択的に電子線を照射する事で該半導体基板に結晶欠陥が選択的に分布形成され、逆方向バイアス時に結晶欠陥を起因とする降伏現象が生じない事を特徴とする。

具体的には、半導体基板に少なくとも低濃度第一導電型半導体層と第二導電型半導体層とを含み、低濃度第一導電型半導体層の上層に第二導電型半導体層が形成され、半導体基板の側面の少なくとも低濃度第一導電型半導体層と第二導電型半導体層とで成る側面はメサ形状を成し、半導体基板の側面の少なくとも低濃度第一導電型半導体層と第二導電型半導体層とから該半導体基板の第一主面周縁へ延在するマスクが形成させれば良い。

また、マスクが、鉛ガラスから成る事が好ましい。

本発明のチップ型半導体素子の製造方法は、第一導電型半導体基板の上層に低濃度第一導電型エピタキシャル層をエピタキシャル成長させ、半導体基板の第一主面である低濃度第一導電型エピタキシャル層の主面を熱酸化法にて酸化膜である絶縁皮膜で覆って形成する初期酸化工程と、初期酸化工程終了後の絶縁皮膜にフォトリソグラフィーを用いた選択的エッチング除去を施して、第二導電型半導体層形成予定部上に位置する第二導電型半導体層拡散窓と、第二導電型半導体層形成予定部から離間して該第二導電型半導体層形成予定部を取り囲んだ環状のＦＬＲ形成予定部上に位置するＦＬＲ拡散窓とを形成し、該ＦＬＲ形成予定部は各々と離間させて第二導電型半導体層形成予定部と同心な環状に一箇所または複数箇所形成し、第二導電型半導体層拡散窓とＦＬＲ拡散窓とに低濃度第一導電型エピタキシャル層を露出させる拡散窓形成工程と、拡散窓形成工程終了後の半導体基板第一主面側の少なくとも低濃度第一導電型エピタキシャル層露出面の上に第二導電型ドーパントを含む膜を形成し、熱拡散法にて低濃度第一導電型エピタキシャル層表面から層内へ延在する第二導電型のＦＬＲと第二導電型半導体層とを形成する拡散層形成工程と、拡散層形成工程終了後の絶縁皮膜でＦＬＲ最内殻の内周面上に位置する絶縁皮膜を残して他の部分の該絶縁皮膜にフォトリソグラフィーを用いた選択的エッチング除去を施してＦＬＲ最内殻を含んだ外側の低濃度第一導電型エピタキシャル層とＦＬＲとを露出させる絶縁皮膜除去工程と、絶縁皮膜除去工程終了後の低濃度第一導電型エピタキシャル層とＦＬＲとを含む露出面に鉛成分を含むガラスパウダーを選択的に電着させた後に該ガラスパウダーを加熱焼成させてＦＬＲ最内殻を含んだ外側の該ＦＬＲと低濃度第一導電型エピタキシャル層との表面上に絶縁皮膜と接して鉛ガラスを形成する鉛ガラス形成工程と、鉛ガラス形成工程終了後の第二導電型半導体層上に位置する絶縁皮膜の一部分にフォトリソグラフィーを用いた選択的エッチング除去を施して第二導電型半導体層表面の一部分を露出させ、半導体基板の第一主面側を占める鉛ガラスと絶縁皮膜と第二導電型半導体層とを含む面に蒸着法にてメタル層を形成し、該メタル層にフォトリソグラフィーを用いた選択的エッチング除去を施して第二導電型半導体層表面から絶縁皮膜表面周辺へ延在するメタル電極を形成し、半導体基板の第二主面である第一導電型半導体基板表面を研削研磨して厚み調整の後に該半導体基板表面に蒸着法にて裏面メタライズ層を形成する外部電極形成工程と、外部電極形成工程終了後に半導体基板の第一主面の上方より、該半導体基板の第一主面に形成された鉛ガラスをマスクとして電子線を照射し、マスキングされていない部分の半導体基板に該電子線を透過させてメタル電極と絶縁皮膜との下に位置する第二導電型半導体層と低濃度第一導電型エピタキシャル層と第一導電型半導体基板との範囲内に分布する結晶欠陥を形成する電子線照射工程と、を含めれば良い。

本構成によって、耐圧特性を妨げることなく高速動作が可能なチップ型半導体素子とその製造方法とすることができる。

以上のように、本発明のチップ型半導体素子とその製造方法によれば、高耐圧で且つ高速なものとすることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるチップ型半導体素子の断面図である。図１において、図４と同じ構成要素については同じ符号を用い、説明を省略する。

図１において、１０は鉛ガラス、１０１はＮ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３はＰ型半導体層、１０４はメタル電極、１０５は絶縁皮膜、１０６はＦＬＲ、１０７は裏面メタライズ層を各々示しており、Ｎ型半導体基板１０１の上層に低濃度Ｎ型半導体である低濃度Ｎ型エピタキシャル層１０２が形成され、該エピタキシャル層１０２の表面から層内へ延在するＰ型半導体層１０３が形成され、低濃度Ｎ型エピタキシャル層１０２の表面から層内へ略Ｐ型半導体層１０３と同程度の深さに延在して且つＰ型半導体層１０３から離間して該Ｐ型半導体層１０３を取り囲んだ環状のＰ型半導体層であるＦＬＲ１０６が形成され、該ＦＬＲ１０６は各々と離間させてＰ型半導体層１０３と同心な環状に一箇所または複数箇所（本実施形態では三箇所）形成され、低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３とＦＬＲ１０６とで占められた半導体基板の第一主面の内、ＦＬＲ１０６最内殻の内周面をＰ型半導体層１０３表面の一部に窓開けされた酸化膜である絶縁皮膜１０５が覆って形成され、半導体基板の第一主面の内、絶縁皮膜１０５の外周面である低濃度Ｎ型エピタキシャル層１０２とＦＬＲ１０６との表面には絶縁皮膜１０５と接して鉛成分を含むガラスである鉛ガラス１０が覆って形成され、Ｐ型半導体層１０３の表面から絶縁皮膜１０５の表面周辺へ延在するＡｌ、Ａｇ、Ｃｒ、Ｎｉ等の単体またはそれらを複数含むメタル電極１０４が形成され、半導体基板の第二主面であるＮ型半導体基板１０１の表面にＡｕ、Ａｇ、Ｎｉ、Ｃｒ、Ｓｂ等の単体またはそれらを複数含む裏面メタライズ層１０７が覆って形成され、メタル電極１０４と絶縁皮膜１０５との下に位置する半導体基板であるＮ型半導体基板１０１と低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３との全般に分布した結晶欠陥（図示せず）が形成されている。

かかる構成によれば、メタル電極１０４と裏面メタライズ層１０７との間に逆バイアスを掛けてバイアス電圧を高くしていく際に低濃度Ｎ型エピタキシャル層１０２層内に拡がる空乏層が、ＦＬＲ１０６との作用で伸張して空乏層表面の曲率が緩やかに小さく成るので電界集中に起因する降伏現象をより高電圧域まで発生させず、高耐圧化する効果を有する。

一方、半導体基板に含まれる結晶欠陥（図示せず）の作用により、ｔｒｒを短縮させて高速動作を可能とする効果を有するが、結晶欠陥（図示せず）はメタル電極１０４と絶縁皮膜１０５との下に位置する半導体基板であるＰ型半導体層１０３と低濃度Ｎ型エピタキシャル層１０２とＮ型半導体基板１０１とにのみ選択的に分布しており、逆バイアスが掛けられた際に電界集中が起こるＦＬＲ１０６の最内殻から外側には結晶欠陥が存在しないので結晶欠陥に起因する降伏現象が起こらないので高耐圧化が妨げられて耐圧が低下する事がない。

ここで、例えば順方向電流が２０Ａ、耐電圧が３００Ｖで、ｔｒｒが２０ｎｓ程度の特性を有するチップ型半導体素子とする場合は、Ｎ型半導体基板１０１の、比抵抗は０．００５〜０．０２Ω・ｃｍ程度、チップサイズは２．５〜３．５ｍｍ角程度で、低濃度Ｎ型エピタキシャル層１０２の、比抵抗は１０〜３０Ω・ｃｍ程度、厚さは２２〜３５μｍ程度で、Ｐ型半導体層１０３とＦＬＲ１０６の、濃度は５×１０¹⁶〜１×１０¹⁹ｃｍ^-3程度、深さは２〜１０μｍ程度で、Ｐ型半導体層１０３の表面径は２〜２．８ｍｍ程度で、ＦＬＲ１０６の、幅は５〜２０μｍ程度、ピッチは５〜２０μｍ程度で、Ｐ型半導体層１０３とＦＬＲ１０６との離間距離は５〜２０μｍ程度とすることが好ましい。

この様なチップ型半導体素子の製造方法は、図２を参考にできる。図２において、１０は鉛ガラス、１０１はＮ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３はＰ型半導体層、１０４はメタル層、１０５は絶縁皮膜、１０５ａはＦＬＲ拡散窓、１０５ｂはＰ型半導体層拡散窓、１０６はＦＬＲ、１０７は裏面メタライズ層を各々示しており、図２（Ａ）は、Ｎ型半導体基板１０１の上層に低濃度Ｎ型エピタキシャル層１０２をエピタキシャル成長させ、半導体基板の第一主面である１０２の主面に熱酸化法にて酸化膜である絶縁皮膜１０５で覆って形成する初期酸化工程終了時点を示す断面である。

ここで、Ｎ型半導体基板１０１の、比抵抗は０．００５〜０．０２Ω・ｃｍ程度、厚さは３００〜５００μｍ程度、チップサイズは３ｍｍ角程度で、低濃度Ｎ型エピタキシャル層１０２の、濃度は１０¹⁷〜１０¹⁸ｃｍ^-3程度、厚さは２２〜３５μｍ程度で、熱酸化時の温度は１０００〜１２００℃程度で、絶縁皮膜１０５の膜厚は０．５〜１．５μｍ程度とすることが好ましい。

図２（Ｂ）は、初期酸化工程終了後の絶縁皮膜１０５にフォトリソグラフィーを用いた選択的エッチング除去を施してＰ型半導体層１０３形成予定部上に位置するＰ型半導体層拡散窓１０５ａと、Ｐ型半導体層１０３形成予定部から離間してＰ型半導体層１０３形成予定部を取り囲んだ環状のＦＬＲ１０６形成予定部上に位置するＦＬＲ拡散窓１０５ｂとを形成し、該ＦＬＲ１０６形成予定部は各々と離間させてＰ型半導体層１０３形成予定部と同心な環状に一箇所または複数箇所（本実施形態では三箇所）形成し、Ｐ型半導体層拡散窓１０５ａとＦＬＲ拡散窓１０５ｂとに低濃度Ｎ型エピタキシャル層１０２を露出させる拡散窓形成工程終了時点を示す断面である。

ここで、Ｐ型半導体層拡散窓１０５ａの直径は２．０〜２．８ｍｍ程度で、Ｐ型半導体層拡散窓１０５ａとＦＬＲ拡散窓１０５ｂとの離間距離は５〜２０μｍ程度で、ＦＬＲ拡散窓１０５ｂの幅とピッチは各々５〜２０μｍ程度が好ましい。

図２（Ｃ）は、拡散窓形成工程終了後の半導体基板第一主面側の少なくとも低濃度Ｎ型エピタキシャル層１０２露出面の上にボロン等のＰ型ドーパントを含む膜を形成し、熱拡散法にて低濃度Ｎ型エピタキシャル層１０２表面から層内へ延在するＰ型のＦＬＲ１０６とＰ型半導体層１０３とを形成する拡散層形成工程終了時点を示す断面である。この時点で低濃度Ｎ型エピタキシャル層１０２の露出面は、熱拡散法による熱のために再び酸化膜が形成されて絶縁皮膜１０５で覆われる事となる。

ここで、拡散時の温度は１０００〜１２００℃で、Ｐ型半導体層１０３とＦＬＲ１０６の、濃度は１０¹⁷〜１０¹⁸ｃｍ^-3程度、深さは２〜１０μｍ程度とすることが好ましい。

図２（Ｄ）は、拡散層形成工程終了後の絶縁皮膜１０５でＦＬＲ１０６最内殻の内周面上に位置する絶縁皮膜１０５を残して他の部分の絶縁皮膜１０５にフォトリソグラフィーを用いた選択的エッチング除去を施してＦＬＲ１０６最内殻を含んだ外側の低濃度Ｎ型エピタキシャル層１０２とＦＬＲ１０６とを露出させる絶縁皮膜除去工程終了時点を示す断面である。

図２（Ｅ）は、絶縁皮膜除去工程終了後の低濃度Ｎ型エピタキシャル層１０２とＦＬＲ１０６とを含む露出面に鉛成分を含むガラスパウダーを選択的に電着させた後に該ガラスパウダーを加熱焼成させてＦＬＲ１０６最内殻を含んだ外側のＦＬＲ１０６と低濃度Ｎ型エピタキシャル層１０２との表面上に絶縁皮膜１０５と接して鉛ガラス１０を形成する鉛ガラス形成工程終了時点を示す断面である。

ここで、鉛ガラス１０は、鉛の含有量３０〜７０％で、厚みは２０μｍ以上とすることが好ましい。

図２（Ｆ）は、鉛ガラス形成工程終了後のＰ型半導体層１０３上に位置する絶縁皮膜１０５の一部分にフォトリソグラフィーを用いた選択的エッチング除去を施してＰ型半導体層１０３表面の一部分を露出させ、半導体基板の第一主面側を占める鉛ガラス１０と絶縁皮膜１０５とＰ型半導体層１０３とを含む面に蒸着法にてＡｌ、Ａｇ、Ｃｒ、Ｎｉ等の単体またはそれらを複数含むメタル層を形成し、該メタル層にフォトリソグラフィーを用いた選択的エッチング除去を施してＰ型半導体層１０３表面から絶縁皮膜１０５表面周辺へ延在するメタル電極１０４を形成し、半導体基板の第二主面であるＮ型半導体基板１０１表面を研削研磨して厚み調整の後に該半導体基板１０１表面に蒸着法にてＡｕ、Ａｇ、Ｎｉ、Ｃｒ、Ｓｂ等の単体またはそれらを複数含む層を形成して裏面メタライズ層１０７とする外部電極形成工程終了時点を示す断面である。

ここで、Ｎ型半導体基板１０１を研削研磨により半導体基板の全厚として２００〜３００μｍ程度とすることが好ましい。

上述の外部電極形成工程終了後に半導体基板の第一主面の上方より、該半導体基板の第一主面に形成された電子線を遮断するマスクである鉛ガラス１０をマスクとして電子線を照射し、マスキングされていない部分の半導体基板に該電子線を透過させてメタル電極１０４と絶縁皮膜１０５との下に位置するＰ型半導体層１０３と低濃度Ｎ型エピタキシャル層１０２とＮ型半導体基板１０１との全般に分布する結晶欠陥を形成する電子線照射工程（図示せず）を終了して、図１に示すチップ型半導体素子として完成させる（電子線照射は、図１参考）。

ここで、電子線の照射量は、２００〜１０００ｋＧｙ程度とすることが好ましい。

（実施の形態２）
図３は、本発明の実施の形態２のチップ型半導体素子の断面図である。図３において、図１および図４と同じ構成要素については同じ符号を用い、説明を省略する。図３において、１０は鉛ガラス、１０１はＮ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３はＰ型半導体層、１０４はメタル電極、１０７は裏面メタライズ層を各々示しており、Ｎ型半導体基板１０１の上層に低濃度Ｎ型半導体である低濃度Ｎ型エピタキシャル層１０２が形成され、該エピタキシャル層１０２の上層にＰ型半導体層１０３が形成され、半導体基板を成すＮ型半導体基板１０１と低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３との各層が積層する側面は、Ｐ型半導体層１０３上面を半導体基板の第一主面とした場合、Ｎ型半導体基板１０１側面の一部を含んで低濃度Ｎ型エピタキシャル層１０２側面とＰ型半導体層１０３側面とが連続で、半導体基板第一主面の終端からＮ型半導体基板１０１側面の一部にかけて滑らかな曲率を有する斜面であるメサ形状を成し、半導体基板のＮ型半導体基板１０１と低濃度Ｎ型エピタキシャル層１０２とＰ型半導体層１０３とを含む側面の斜面から第一主面の周縁へ延在する鉛ガラス１０が形成され、該ガラス１０で覆われないＰ型半導体層１０３表面上にメタル電極１０４が形成され、半導体基板の第二主面であるＮ型半導体基板１０１表面上に裏面メタライズ層１０７が形成されている。

かかる構成によれば、半導体基板の第一主面上方より半導体基板全面を含む面に電子線照射を施すことによって鉛ガラス１０をマスクとしてメタル電極１０４下に位置する半導体基板のみに該電子線を透過させて、メタル電極１０４下に位置する半導体基板全般に分布する結晶欠陥を形成する事が可能で、半導体基板の有するメサ形状による電界集中緩和の作用による高耐圧化と、電界が集中する鉛ガラス１０下部の半導体基板を除く半導体基板にのみ結晶欠陥を形成できるので高耐圧化を妨げることなく結晶欠陥がキャリアのキラーとして作用してｔｒｒを短縮するので、高耐圧化を妨げずに高速動作が可能となる。

尚、本発明の説明では、第一導電型をＮ型、第二導電型をＰ型としたが、これを反転させて第一導電型をＰ型、第二導電型をＮ型としてもよい。この場合、電圧と電流が反転する事となる。また、本発明の実施の形態では一例として、二極素子であるダイオードとしたがこれに限定するものではなく、三極素子のトタンジスタ等他の素子としても良い。

チップ型半導体素子として有用であり、特に高耐圧で且つ高速なタイプに適している。

本発明の実施の形態１におけるチップ型半導体素子の断面図 本発明の実施の形態１における製造フローに沿った断面図 本発明の実施の形態２におけるチップ型半導体素子の断面図 従来のチップ型半導体素子の断面図 従来のチップ型半導体素子の断面図

符号の説明

１０ 鉛ガラス
１０１ Ｎ型半導体基板
１０２ 低濃度Ｎ型エピタキシャル層
１０３ Ｐ型半導体層
１０４ メタル電極
１０５ 絶縁皮膜
１０５ａ Ｐ型半導体層拡散窓
１０５ｂ ＦＬＲ拡散窓
１０６ ＦＬＲ
１０７ 裏面メタライズ層

Claims (6)

1. 半導体基板に結晶欠陥が選択的に分布形成され、
   逆方向バイアス時に前記結晶欠陥を起因とする降伏現象が生じない事を特徴とするチップ型半導体素子。
2. 前記半導体基板に少なくとも低濃度第一導電型半導体層と第二導電型半導体層と第二導電型のＦＬＲとを含み、
   前記低濃度第一導電型半導体層の表面から層内へ延在する前記第二導電型半導体層が形成され、
   前記第二導電型半導体層から離間して該半導体層を環状に取り囲んで前記低濃度第一導電型半導体層の表面から層内へ略前記第二導電型半導体層と同程度の深さに延在する前記第二導電型のＦＬＲが形成され、
   該ＦＬＲに取り囲まれた内側の、前記低濃度第一導電型半導体層と前記第二導電型半導体層を含む前記半導体基板の第一主面から第二主面にかける範囲内で選択的に前記結晶欠陥が分布形成された事を特徴とする、請求項１に記載のチップ型半導体素子。
3. 半導体基板表面に電子線を遮蔽するマスクが形成され、
   該マスクを利用して前記半導体基板に選択的に電子線を照射する事で該半導体基板に結晶欠陥が選択的に分布形成され、
   逆方向バイアス時に前記結晶欠陥を起因とする降伏現象が生じない事を特徴とする、チップ型半導体素子。
4. 前記半導体基板に少なくとも低濃度第一導電型半導体層と第二導電型半導体層とを含み、
   前記低濃度第一導電型半導体層の上層に前記第二導電型半導体層が形成され、
   前記半導体基板の側面の少なくとも前記低濃度第一導電型半導体層と前記第二導電型半導体層とで成る側面はメサ形状を成し、
   前記半導体基板の側面の少なくとも前記低濃度第一導電型半導体層と前記第二導電型半導体層とから該半導体基板の第一主面周縁へ延在する前記マスクが形成された事を特徴とする、請求項３に記載のチップ型半導体素子。
5. 前記マスクが、鉛ガラスから成る事を特徴とする請求項３または４に記載のチップ型半導体素子。
6. 第一導電型半導体基板の上層に低濃度第一導電型エピタキシャル層をエピタキシャル成長させ、半導体基板の第一主面である前記低濃度第一導電型エピタキシャル層の主面を熱酸化法にて酸化膜である絶縁皮膜で覆って形成する初期酸化工程と、
   前記初期酸化工程終了後の前記絶縁皮膜にフォトリソグラフィーを用いた選択的エッチング除去を施して、第二導電型半導体層形成予定部上に位置する第二導電型半導体層拡散窓と、前記第二導電型半導体層形成予定部から離間して該第二導電型半導体層形成予定部を取り囲んだ環状のＦＬＲ形成予定部上に位置するＦＬＲ拡散窓とを形成し、該ＦＬＲ形成予定部は各々と離間させて前記第二導電型半導体層形成予定部と同心な環状に一箇所または複数箇所形成し、前記第二導電型半導体層拡散窓と前記ＦＬＲ拡散窓とに前記低濃度第一導電型エピタキシャル層を露出させる拡散窓形成工程と、
   前記拡散窓形成工程終了後の前記半導体基板第一主面側の少なくとも前記低濃度第一導電型エピタキシャル層露出面の上に第二導電型ドーパントを含む膜を形成し、熱拡散法にて低濃度第一導電型エピタキシャル層表面から層内へ延在する第二導電型のＦＬＲと第二導電型半導体層とを形成する拡散層形成工程と、
   前記拡散層形成工程終了後の前記絶縁皮膜で前記ＦＬＲ最内殻の内周面上に位置する前記絶縁皮膜を残して他の部分の該絶縁皮膜にフォトリソグラフィーを用いた選択的エッチング除去を施して前記ＦＬＲ最内殻を含んだ外側の前記低濃度第一導電型エピタキシャル層と前記ＦＬＲとを露出させる絶縁皮膜除去工程と、
   前記絶縁皮膜除去工程終了後の前記低濃度第一導電型エピタキシャル層と前記ＦＬＲとを含む露出面に鉛成分を含むガラスパウダーを選択的に電着させた後に該ガラスパウダーを加熱焼成させて前記ＦＬＲ最内殻を含んだ外側の該ＦＬＲと前記低濃度第一導電型エピタキシャル層との表面上に前記絶縁皮膜と接して鉛ガラスを形成する鉛ガラス形成工程と、
   前記鉛ガラス形成工程終了後の前記第二導電型半導体層上に位置する前記絶縁皮膜の一部分にフォトリソグラフィーを用いた選択的エッチング除去を施して前記第二導電型半導体層表面の一部分を露出させ、前記半導体基板の第一主面側を占める前記鉛ガラスと前記絶縁皮膜と前記第二導電型半導体層とを含む面に蒸着法にてメタル層を形成し、該メタル層にフォトリソグラフィーを用いた選択的エッチング除去を施して前記第二導電型半導体層表面から前記絶縁皮膜表面周辺へ延在するメタル電極を形成し、前記半導体基板の第二主面である前記第一導電型半導体基板表面を研削研磨して厚み調整の後に該半導体基板表面に蒸着法にて裏面メタライズ層を形成する外部電極形成工程と、
   前記外部電極形成工程終了後に前記半導体基板の第一主面の上方より、該半導体基板の第一主面に形成された前記鉛ガラスをマスクとして電子線を照射し、マスキングされていない部分の前記半導体基板に該電子線を透過させて前記メタル電極と前記絶縁皮膜との下に位置する前記第二導電型半導体層と前記低濃度第一導電型エピタキシャル層と前記第一導電型半導体基板との範囲内に分布する結晶欠陥を形成する電子線照射工程と、を含む事を特徴とする、チップ型半導体素子の製造方法。
   
   

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