JP4860146B2

JP4860146B2 - サージ保護用半導体装置

Info

Publication number: JP4860146B2
Application number: JP2004373966A
Authority: JP
Inventors: 一洋大西
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2012-01-25
Anticipated expiration: 2024-12-24
Also published as: JP2006179823A

Description

本発明は、サージ耐量と低容量とを兼ね備えたサージ保護用半導体装置に関する。

従来のサージ保護用半導体装置としては、高濃度Ｎ型半導体基板の上層に低濃度Ｎ型エピタキシャル層が形成され、該Ｎ型エピタキシャル層の表面から層内に延在した高濃度Ｐ型半導体層が選択的に形成され、該Ｐ型半導体層の底面から低濃度Ｎ型エピタキシャル層内に高濃度Ｐ型半導体層と同心に延在した高濃度Ｎ型半導体層が形成され、低濃度Ｎ型エピタキシャル層の表面から該Ｎ型エピタキシャル層内に高濃度Ｎ型半導体層よりも深くて高濃度Ｐ型半導体層と同心な円筒状に延在し、かつ高濃度Ｐ型半導体層と、高濃度Ｎ型半導体層との界面を有するＰ型半導体層が形成されたものがあった（例えば、特許文献１参照）。

図３は、特許文献１に記載された従来のサージ保護用半導体装置を示すものである。図３において、１０１は高濃度Ｎ型半導体基板、１０２は低濃度Ｎ型エピタキシャル層、１０３は高濃度Ｐ型半導体層、１０４は高濃度Ｎ型半導体層、１０５はＰ型半導体のガードリング層、１０６は絶縁皮膜、１０７はアノード電極、１０８はカソード電極、Ｊ２１は高濃度Ｐ型半導体層と高濃度Ｎ型半導体層との接合面である第一の接合面、Ｊ２２はＰ型半導体のガードリング層と低濃度Ｎ型エピタキシャル層との接合面である第二の接合面、Ｊ２３は高濃度Ｎ型半導体層とＰ型半導体のガードリング層との接合面である第三の接合面、Ｊ２４は第一の接合面と第三の接合面とで形成されたコーナー部を各々示しており、高濃度Ｎ型半導体基板１０１の第一主面上層に低濃度Ｎ型エピタキシャル層１０２が形成され、該Ｎ型エピタキシャル層１０２の表面から層内に延在した高濃度Ｐ型半導体層１０３が選択的に形成され、該Ｐ型半導体層１０３の底面から低濃度Ｎ型エピタキシャル層１０２層内に高濃度Ｐ型半導体層１０３と同心に延在した高濃度Ｎ型半導体層１０４が形成され、低濃度Ｎ型エピタキシャル層１０２の表面から該Ｎ型エピタキシャル層１０２層内に高濃度Ｎ型半導体層１０４よりも深くて高濃度Ｐ型半導体層１０３と同心な円筒状に延在し、かつ高濃度Ｐ型半導体層１０３と、高濃度Ｎ型半導体層１０４との界面を有するＰ型半導体のガードリング層１０５が形成され、半導体基板の第一主面である低濃度Ｎ型エピタキシャル層１０２とＰ型半導体のガードリング層１０５と高濃度Ｐ型半導体層１０３との表面を覆って高濃度Ｐ型半導体層１０３の一部上面に窓開けされた絶縁皮膜１０６が形成され、高濃度Ｐ型半導体層１０３の表面から絶縁皮膜１０６の表面周辺へ延在したアノード電極１０７が形成され、高濃度Ｎ型半導体基板１０１の第二主面上にカソード電極１０８が形成されたものがあった（例えば、特許文献１参照）。

かかる構成によれば、高濃度Ｐ型半導体層１０３直下のみを高濃度Ｎ型半導体層１０４として、他のＰ型半導体のガードリング層１０５と接合される層を低濃度Ｎ型エピタキシャル層１０２としているのでアノード電極１０７−カソード電極１０８間に逆バイアスを印加した際に、第二の接合面Ｊ２２から低濃度Ｎ型エピタキシャル層１０２側へ現れる空乏層が厚くなって第一の接合面Ｊ２１が有する降伏電圧に影響を与える事なく低容量とすることが出来た。
特開２００１−３５２０７９号公報

しかしながら、従来の構成では、逆バイアスが印加されて降伏状態となった際に流れる降伏電流は、上述の第一の接合面と第三の接合面とで形成されたコーナー部Ｊ２４に集中するので、サージ保護用半導体装置として重要な性能であるサージ耐量が制限されるという課題を有していた。

本発明は、従来の課題を解決するもので、低容量でかつサージ耐量が大きなサージ保護用半導体装置とその製造方法を提供することを目的とする。

従来の課題を解決するために、本発明のサージ保護用半導体装置は、第一導電型半導体基板の第一主面上に低濃度第二導電型エピタキシャル層が形成され、該第二導電型エピタキシャル層の表面から層内に延在した第二導電型半導体層が選択的に形成され、低濃度第二導電型エピタキシャル層の表面から第一導電型半導体基板の層内まで延在して低濃度第二導電型エピタキシャル層と第一導電型半導体基板との外周縁を環状に囲んだ第一導電型半導体層が形成され、半導体基板の第一主面である第一導電型半導体層と低濃度第二導電型エピタキシャル層と第二導電型半導体層との表面を第二導電型半導体層の上に位置する部分の低濃度第二導電型エピタキシャル層との境界を残した内側に窓開けされた絶縁皮膜が覆って形成され、第二導電型半導体層の表面から絶縁皮膜の表面周辺へ延在した第一の電極が形成され、第一導電型半導体基板の第二主面に第二の電極が形成され、第一導電型半導体基板と低濃度第二導電型エピタキシャル層との接合面と、第一導電型半導体層と低濃度第二導電型エピタキシャル層との接合面とから共に低濃度第二導電型エピタキシャル層側へ現れる空乏層は該低濃度第二導電型エピタキシャル層が低濃度であるために大きく拡がった領域を占める事を特徴とする。

本構成によって、カソード電極が機器の回路側へ、アノード電極がグランド側へ各々繋がれて逆方向電圧が印加された際に現れる空乏層で第一導電型半導体基板と低濃度第二導電型エピタキシャル層との接合面と、第一導電型半導体層と低濃度第二導電型エピタキシャル層との接合面とから共に低濃度第二導電型エピタキシャル層側へ現れる空乏層は該第二導電型エピタキシャル層が低濃度であるために大きく拡がった領域を占めることができるので低容量とする事が出来る。

また、更に逆方向電圧が高圧になっていくと低濃度第二導電型エピタキシャル層の側へ現れた空乏層は、その領域がさらに大きく拡がっていき、やがて第二導電型半導体層の底面に達し、パンチスルー状態となって逆方向電流が流れる事となり、逆方向電流の大部分は第二導電型半導体層直下の第一導電型半導体基板と低濃度第二導電型エピタキシャル層との接合面を通過して第二導電型半導体層へ流れる事となるが、第一導電型半導体基板と低濃度第二導電型エピタキシャル層との接合面は平坦な面で構成されている為に緩やかな電流分布となって一箇所への電流集中が起こらず、サージ耐量を大きく出来る。

以上のように、本発明のサージ保護用半導体装置によれば、低容量を保ちながら、サージ耐量が大きなものとすることができる。

以下、本発明の実施形態について、図面を参照しながら説明する。図１と図２は、本発明の実施の形態に係るサージ保護用半導体装置の断面と製造フローに沿った各工程の終了時点の断面を示している。

図１と図２において、１はＮ型半導体基板、２はＰ型半導体層、３は低濃度Ｐ型エピタキシャル層、４はＮ型半導体層、５は絶縁皮膜、６はアノード電極、７はカソード電極、Ｊ１はＮ型半導体基板と低濃度Ｐ型エピタキシャル層との接合面、Ｊ２は低濃度Ｐ型エピタキシャル層とＮ型半導体層との接合面を各々示している。

図１において、Ｎ型半導体基板１の第一主面上に低濃度Ｐ型エピタキシャル層３が形成され、該Ｐ型エピタキシャル層３の表面から層内に延在したＰ型半導体層２が選択的に形成され、低濃度Ｐ型エピタキシャル層３の表面からＮ型半導体基板１の層内まで延在して低濃度Ｐ型エピタキシャル層３とＮ型半導体基板１との外周縁を環状に囲んだＮ型半導体層４が形成され、半導体基板の第一主面であるＮ型半導体層４と低濃度Ｐ型エピタキシャル層３とＰ型半導体層２との表面をＰ型半導体層２の上に位置する部分の低濃度Ｐ型エピタキシャル層３との境界を残した内側に窓開けされた絶縁皮膜５が覆って形成され、Ｐ型半導体層２の表面から絶縁皮膜５の表面周辺へ延在した第一の電極であるアノード電極６が形成され、Ｎ型半導体基板１の第二主面に第二の電極であるカソード電極７が形成されたものである。

かかる構成によれば、第二の電極であるカソード電極７が機器の回路側へ、第一の電極であるアノード電極６がグランド側へ各々繋がれて逆方向電圧が印加された際に現れる空乏層でＮ型半導体基板１と低濃度Ｐ型エピタキシャル層３との接合面Ｊ１と、Ｎ型半導体層４と低濃度Ｐ型エピタキシャル層３との接合面Ｊ２とから共に低濃度Ｐ型エピタキシャル層３側へ現れる空乏層は該Ｐ型エピタキシャル層３が低濃度であるために大きく拡がった領域を占めることができるので低容量とする事が出来る。

また、更に逆方向電圧が高圧になっていくと低濃度Ｐ型エピタキシャル層３の側へ現れた空乏層は、その領域がさらに大きく拡がっていき、やがてＰ型半導体層２の底面に達し、パンチスルー状態となって逆方向電流が流れる事となる。

ここで、逆方向電流の大部分はＰ型半導体層２直下のＮ型半導体基板１と低濃度Ｐ型エピタキシャル層３との接合面Ｊ１を通過してＰ型半導体層２へ流れる事となるが、Ｎ型半導体基板１と低濃度Ｐ型エピタキシャル層３との接合面Ｊ１は平坦な面で構成されている為に緩やかな電流分布となって一箇所への電流集中が起こらず、サージ耐量を大きく出来る。

なお、本実施の形態において、第一導電型をＮ型とし、第二導電型をＰ型として説明したが、第一導電型をＰ型とし、第二導電型をＮ型としても良い。この場合、電圧と電流が反対方向と成り、第一の電極がカソード電極となり第二の電極がアノード電極となる。

次に、本発明のサージ保護用半導体装置の製造方法を、図２（Ａ）〜図２（Ｄ）に示す。

図２（Ａ）は、半導体基板形成工程の終了時点の断面を示しており、Ｎ型半導体基板１の第一主面上に低濃度Ｐ型エピタキシャル層３をエピタキシャル成長させ、該エピタキシャル層３の主面に熱酸化法によって絶縁皮膜５である酸化膜を成膜した状態である。

ここで、Ｎ型半導体基板１の濃度は１０¹⁹〜１０²¹個ｃｍ^-3、低濃度Ｐ型エピタキシャル層３の濃度と厚みは１０¹³〜１０¹⁵個ｃｍ^-3と１０〜５０μｍ、絶縁皮膜５の厚みは１〜２μｍ程度が好ましい。

図２（Ｂ）は、Ｎ型半導体層形成工程の終了時点の断面を示しており、半導体基板形成工程の終了時点の中間生成物のＮ型半導体層４形成予定部上に位置する絶縁皮膜５の外縁部をフォトリソグラフィを用いた選択的エッチング除去によって低濃度Ｐ型エピタキシャル層３表面の外縁部を露出させ、残された絶縁皮膜５である酸化皮膜をマスクとして低濃度Ｐ型エピタキシャル層３の露出面上に燐等のＮ型ドーパントを含む膜を形成し、熱拡散法によってドライブ拡散を施して低濃度Ｐ型エピタキシャル層３の表面からＮ型半導体基板１の層内まで延在して低濃度Ｐ型エピタキシャル層３とＮ型半導体基板１との外周縁を環状に囲んだＮ型半導体層４が選択的に形成された状態である。なお、Ｎ型半導体層４の表面は熱拡散法の熱による酸化膜で再度覆われる事となる。

ここで、熱拡散法の温度は１２００℃、Ｎ型半導体層４の濃度は１０¹⁹〜１０²¹個ｃｍ^-3程度が好ましい。

図２（Ｃ）は、Ｐ型半導体層形成工程の終了時点の断面を示しており、Ｎ型半導体層形成工程の終了時点の中間生成物のＰ型半導体層２形成予定部の上に位置する絶縁皮膜５にフォトリソグラフィを用いた選択的エッチング除去を施して窓開けし、残された絶縁皮膜５である酸化皮膜をマスクとして低濃度Ｐ型エピタキシャル層３の露出面上にボロン等のＰ型ドーパントを含む膜を形成し、熱拡散法によってドライブ拡散して低濃度Ｐ型エピタキシャル層３の表面から層内へ延在するＰ型半導体層２を選択的に形成した状態である。なお、Ｐ型半導体層２の表面は熱拡散法の熱による酸化膜で再度覆われる事となる。

ここで、熱拡散法の温度は１２００℃、Ｐ型半導体層２の濃度と厚みは１０¹⁹〜１０²¹個ｃｍ^-3と５〜１５μｍ程度が好ましい。

図２（Ｄ）は、電極形成工程の終了時点の断面を示しており、Ｐ型半導体層形成工程の終了時点の中間生成物のＰ型半導体層２と低濃度Ｐ型エピタキシャル層３との境界を残した内側の表面上に位置する絶縁皮膜５にフォトリソグラフィを用いた選択的エッチング除去を施して窓開けし、Ｐ型半導体層２の露出面と絶縁皮膜５の表面を含む第一主面上にアルミ等から成るメタル層をＥＢ蒸着によって形成し、該メタル層にフォトリソグラフィを用いた選択的エッチング除去を施してＰ型半導体層２の表面から絶縁皮膜５の表面周辺へ延在した第一の電極であるアノード電極６を形成し、Ｎ型半導体基板１の第二主面を研削研磨して厚み調整し、該Ｎ型半導体基板１の第二主面にメタライズを施して金、銀、ニッケル、クロム等のメタルから成る第二の電極であるカソード電極７を形成する。

ここで、アノード電極６とカソード電極７の厚みは３〜６μｍと１〜２μｍ程度が好ましい。

低容量かつサージ耐量が高い半導体構造として有用であり、特にサージ保護用半導体装置等に適している。

本発明の実施形態に係るサージ保護用半導体装置の断面図本発明の実施形態に係るサージ保護用半導体装置の製造フローに沿った断面図従来のサージ保護用半導体装置の断面図

符号の説明

１Ｎ型半導体基板
２Ｐ型半導体層
３低濃度Ｐ型エピタキシャル層
４Ｎ型半導体層
５絶縁皮膜
６アノード電極
７カソード電極
Ｊ１Ｎ型半導体基板と低濃度Ｐ型エピタキシャル層との接合面
Ｊ２低濃度Ｐ型エピタキシャル層とＮ型半導体層との接合面

Claims

第一導電型半導体基板の第一主面上に低濃度第二導電型エピタキシャル層が形成され、
該第二導電型エピタキシャル層の表面から層内に延在した第二導電型半導体層が選択的に形成され、
前記低濃度第二導電型エピタキシャル層の表面から前記第一導電型半導体基板の層内まで延在して前記低濃度第二導電型エピタキシャル層と前記第一導電型半導体基板との外周縁を環状に囲んだ第一導電型半導体層が形成され、
半導体基板の第一主面である前記第一導電型半導体層と低濃度第二導電型エピタキシャル層と前記第二導電型半導体層との表面を前記第二導電型半導体層の上に位置する部分の前記低濃度第二導電型エピタキシャル層との境界を残した内側に窓開けされた絶縁皮膜が覆って形成され、
前記第二導電型半導体層の表面から前記絶縁皮膜の表面周辺へ延在した第一の電極が形成され、
前記第一導電型半導体基板の第二主面に第二の電極が形成され、
前記第一導電型半導体基板と前記低濃度第二導電型エピタキシャル層との接合面と、前記第一導電型半導体層と前記低濃度第二導電型エピタキシャル層との接合面とから共に前記低濃度第二導電型エピタキシャル層側へ現れる空乏層は該低濃度第二導電型エピタキシャル層が低濃度であるために大きく拡がった領域を占める事を特徴とするサージ保護用半導体装置。