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JP2006073651A - 半導体装置 - Google Patents

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JP2006073651A
JP2006073651A JP2004253112A JP2004253112A JP2006073651A JP 2006073651 A JP2006073651 A JP 2006073651A JP 2004253112 A JP2004253112 A JP 2004253112A JP 2004253112 A JP2004253112 A JP 2004253112A JP 2006073651 A JP2006073651 A JP 2006073651A
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JP
Japan
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semiconductor device
circuit board
interposer
semiconductor
semiconductor element
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Pending
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JP2004253112A
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English (en)
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Michiaki Tamagawa
道昭 玉川
Takuya Suzuki
卓也 鈴木
Hiroyuki Sasaki
浩幸 佐々木
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
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    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
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    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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    • H01L2924/15321Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

【課題】 本発明は半導体素子で発生する熱を放熱する放熱部材を有した半導体装置に関し、、低コスト化、高信頼性化、狭ピッチ化、及び小型化を図りつつ半導体素子で発生する熱を効率良く放熱することを課題とする。
【解決手段】 半導体素子1と、この半導体素子1と電気的に接続される回路基板4と、この回路基板4の一面に固定されると共に半導体素子1と熱的に接続される放熱部材6と、回路基板4の放熱板6の配設面と反対側の面に配設されると共に回路基板4と電気的に接続されるインターポーザ5Aとを有した半導体装置であって、前記回路基板4及びインターポーザ5Aに開口部25,26を形成し、この開口部25,26を介して半導体素子1を放熱板6に直接熱的に接合した構成とする。
【選択図】 図1

Description

本発明は半導体装置に係り、特に半導体素子で発生する熱を放熱する放熱部材を有した半導体装置に関する。
近年、半導体装置に内設される半導体素子は高密度化及び高速化してきており、これに伴い動作中に発生する発熱量も増大する傾向にある。一方において、半導体装置は小型化が望まれている。
よって、小型化を図りつつ効率よく半導体素子で発生する熱を放熱しうる半導体装置が望まれている。
従来、放熱部材を設けた半導体装置として、例えば特許文献1〜4に開示されたものがある。特許文献1に開示された半導体装置は、絶縁基板上に一端が半導体素子にワイヤー接続されると共に、他端に外部電極が配設される配線が形成されている。また、半導体素子は絶縁基板に配設された金属板(放熱板)に熱的に接続された構成とされている。しかしながら、特許文献1に開示された半導体装置は、配線及び絶縁基板からなる回路基板をプレス加工するため、回路基板の材質に制約を受け、またプレス加工によるため狭ピッチ対応可能な寸法精度を得ることが困難であるという問題点があった。
また、特許文献2に開示さたれ半導体装置はBGA(Ball Grid Array)であり、半導体素子部に凹みを持たす為に第1及び第2のヒートシンク及び回路基板をプレス打ち込み加工した構成とされている。よって、特許文献2の半導体装置においても、回路基板やヒートシンク材質の制約を受ける問題点があった。
また半導体素子と電気回路基板はワイヤーボンディング接続されているが、半導体素子の電極面とはんだボール(外部接続端子)の配設面とが同一面であるため、互いの干渉を防止するためにはんだボールのボールサイズが制約されたり、またワイヤーボンディングのループ形状が制約されたりする問題点があった。
また、特許文献3に開示された半導体装置もBGAであり、ヒートスプレッダに半導体素子部を収納する凹みを形成するためにやはりプレス加工が必要となり、このため特許文献3においても装置が大型化してしまう問題点がある。また、半導体素子と電気回路基板はワイヤーボンディング接続されているが、はんだボールの配設面とワイヤーの配設面が同一面であるため、半導体素子を樹脂封止する際にボールサイズが制約されたり、ワイヤーボンディングのループ形状が制約されたりするという問題点がある。
これに対し、特許文献4に開示された半導体装置は、放熱板となるベースメタルは平板状でありプレス加工は行わない構成である。また、半導体素子と絶縁層上に形成された配線はワイヤー接続されるが、配線が形成された絶縁層上にはインターポーザ基板が配設される。はんだボールはインターポーザ基板に形成されるため、ワイヤーボンディングのループ高さはインターポーザ基板の厚さで相殺される。よって、ワイヤーボンディングのループ高さ及びはんだボールのボールサイズは互いに干渉されることなく、任意に設定することができる。このため、特許文献4に開示された半導体装置によれば、上記した第1〜第3特許文献に開示された各半導体装置の問題点を解決でき、低コスト化、高信頼性化、狭ピッチ化、及び小型化を図ることができる。
国際公開番号WO98/49726号 特開2000−216284号公報 特開2001−168244号公報 特開2003−204015号公報
しかしながら、特許文献4に開示された半導体装置は、上記のように低コスト化、高信頼性化、狭ピッチ化、及び小型化を図ることができるものの、半導体素子と放熱板となるベースメタルとの間に樹脂基板が介在した構成とされている。このため、半導体素子で発生した熱が効率よくベースメタルに放熱されず、放熱特性が不良であるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、低コスト化、高信頼性化、狭ピッチ化、及び小型化を図りつつ半導体素子で発生する熱を効率良く放熱しうる半導体装置を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項1記載の発明は、
半導体素子と、
該半導体素子と電気的に接続される回路基板と、
該回路基板の一面に固定されると共に、前記半導体素子と熱的に接続される放熱部材と、
前記回路基板の前記放熱部材の配設面と反対側の面に配設されると共に、該回路基板と電気的に接続されるインターポーザとを有した半導体装置であって、
前記回路基板及び前記インターポーザに開口部を形成し、該開口部を介して前記半導体素子を前記放熱部材に直接熱的に接合した構成としたことを特徴とするものである。
上記発明によれば、半導体素子は回路基板及びインターポーザに形成された開口部を介して放熱部材に直接熱的に接合した構成であるため、回路基板及びインターポーザが設けられていても放熱に対し低熱抵抗が得られ、半導体素子で発生する熱を効率的に放熱することができる。
また、請求項2記載の発明は、
請求項1記載の半導体装置において、
前記放熱部材は、平板である事を特徴とするものである。
上記発明によれば、放熱部材が平板で、よって両面が平面であることにより、放熱部材を加工するに際し、エッチング処理や折り曲げ加工等の面倒な作業が不要となり、半導体装置の低コスト化を図ることができる。
また、請求項3記載の発明は、
請求項1または2記載の半導体装置において、
前記放熱部材は、炭素を主成分として含有する炭素含有物質であることを特徴とするものである。
上記発明によれば、放熱部材として炭素を主成分として含有する炭素含有物質を用いたことにより、放熱部材を超低熱抵抗とすることが可能となり、放熱効率を更に高めることができる。
また、請求項4記載の発明は、
請求項1乃至3のいずれか1項に記載の半導体装置において、
前記放熱部材を導電性材料により形成し、かつ前記回路基板と電気的に接続したことを特徴とするものである。
上記発明によれば、例えば導電性材料よりなる放熱部材を回路基板のグランド端子と電気的に接続することにより外部ノイズに強い半導体装置を実現することができる。
また、請求項5記載の発明は、
請求項1乃至4のいずれか1項に記載の半導体装置において、
前記開口部内に前記半導体素子を複数個配設したことを特徴とするものである。
上記発明によれば、複数の半導体素子を配設することにより、半導体素子全体から発生する熱が増大しても、各半導体素子は放熱部材に直接熱的に接続されているため、確実に放熱を行うことができる。また、複数の半導体素子を配設することができるため、電気回路の設計の自由性を高めることができる。
また、請求項6記載の発明は、
請求項1乃至5のいずれか1項に記載の半導体装置において、
前記インターポーザの基材は、回路基板の基材と同じ材質である事を特徴とするものである。
上記発明によれば、インターポーザの基材と回路基板の基材とを同じ材質としたことにより、環境の温度変化等があってもインターポーザと回路基板との間で応力が発生することを防止でき、よって疲労破壊等が発生することもなく、半導体装置の信頼性を高めることができる。
また、請求項7記載の発明は、
請求項1乃至6のいずれか1項に記載の半導体装置において、
前記インターポーザは、受動素子が内設された構成であることを特徴とするものである。
上記発明によれば、インターポーザに受動素子を内設したことにより、インターポーザの多機能化を図ることができ、半導体装置の小型化及び高機能化を図ることができる。
また、請求項8記載の発明は、
請求項1乃至7のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子の配設位置と、前記回路基板に接続するための端子の配設位置とが、前記インターポーザを平面視した場合に重なっていることを特徴とするものである。
上記発明によれば、インターポーザに設けられる外部接続端子と回路基板と接続するための端子とが対向した状態となるため、インターポーザの構造を簡単化することができると共に低コスト化を図ることができる。
また、請求項9記載の発明は、
請求項1乃至7のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子の配設位置と前記回路基板に接続するための端子の配設位置とが、前記インターポーザを平面視した場合に異なっていることを特徴とするものである。
上記発明によれば、インターポーザの外部接続端子の端子ピッチと、回路基板に接続するための端子の端子ピッチを変える事が可能となり、端子レイアウトの自由度を高めることができる。
また、請求項10記載の発明は、
請求項1乃至9のいずれか1項に記載の半導体装置において、
前記開口部を複数形成すると共に、各開口部内に前記半導体素子を配置したことを特徴とするものである。
上記発明によれば、各半導体素子に対応した開口部が形成されるため、半導体素子の搭載時に開口部形状に基づき搭載する半導体素子を特定することが可能となる。また、半導体素子をインターポーザ或いは回路基板と接続する際、接続に要する配線長を短くすることができる。
上述の如く本発明によれば、回路基板及びインターポーザが設けられていても放熱に対し低熱抵抗が得られ、半導体素子で発生する熱を効率的に放熱することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図1及び図2は、本発明の第1実施例である半導体装置を示している。図1は第1実施例に係る半導体装置の断面図であり、図2(A)は平面図、図2(B)は正面図、図2(C)は底面図である。各図に示すように、第1実施例に係る半導体装置は、大略すると半導体素子1、回路基板4、インターポーザ5A、放熱板6、及び封止樹脂7等により構成されている。
回路基板4は、本実施例では多層配線基板を用いており、よって樹脂よりなる基材14の内部及び表面に配線15及びビア16が形成された構成とされている。回路基板4として多層配線基板を用いることにより、配線15及びビア16の高密度化を図ることができ、設計の自由度を高めることができる。これにより、回路基板4の小型化を図ることができると共に、はんだバンプ22を狭ピッチで配設することが可能となる。
また、回路基板4の上面にはソルダーレジスト17が形成されるが、後述するワイヤー12及びはんだバンプ22が接続される部位においては、ソルダーレジスト17は除去されて、基材14の表面に形成された配線15が露出した状態となっている。このソルダーレジスト17から露出した配線15は、ワイヤー12が接合されるボンディングパッド、及びはんだバンプ22がされる電極パッドとなる。
回路基板4の略中央位置には、開口部25が形成されている。この開口部25は回路基板4を貫通して形成されており、その大きさは半導体素子1を内部に収納しうる大きさとされている。この開口部25は、例えばパンチング加工またはルータ加工等の機械加工を用いて形成される。このように、パンチング加工またはルータ加工を用いて開口部25を形成することにより、開口部25を容易かつ精度良く形成することができる。
上記構成とされた回路基板4は、熱硬化シート13を用いて放熱板6に固定される。具体的には、回路基板4と放熱板6との間に熱硬化シート13を挟持させ、加熱して熱硬化シート13を硬化処理することにより、回路基板4と放熱板6とを接合する。従って、半導体素子1の搭載前の状態においては、開口部25を介して放熱板6の表面は露出した状態となっている。
インターポーザ5Aは、基材18に複数のスルーホール19が貫通して形成された構成とされている。各スルーホール19の上部には上部電極20が形成されており、下部には下部電極21が形成されている。上部電極20は外部接続端子8が形成され、下部電極21にははんだバンプ22が配設される。更に、基材18の上面には上部電極20の形成位置を除きソルダーレジスト23が形成されており、基材18の下面には下部電極21の形成位置を除きソルダーレジスト24が形成されている。このインターポーザ5Aは、はんだバンプ22により回路基板4に機械的に固定されると共に電気的に接続される。
インターポーザ5Aを構成する基材18は、樹脂により形成されている。本実施例では、この基材18の熱膨張率を、前記した回路基板4の基材14の熱膨張率と略等しくなるよう設定している。具体的には、回路基板4を構成する基材14と、インターポーザ5Aを構成する基材18とを同一材料としている。これにより、環境の温度変化等があってもインターポーザ5Aと回路基板4との間で応力が発生することを防止でき、よって回路基板4とインターポーザ5Aとの接合部分(特に、はんだバンプ22)において疲労破壊が発生することを防止でき、半導体装置の信頼性を高めることができる。
また、基材18の熱膨張率を回路基板4の基材14の熱膨張率と略等しくなるよう設定できれば、基材14と基材18の材質は必ずしも同一とする必要はない。このように基材14,18を異なる材質とした場合には、材料選択の自由性が増し、回路基板4及びインターポーザ5Aの低コスト化を図ることができる。また、本実施例に係る半導体装置を実装する実装基板の熱膨張率も考慮して基材14,18の材質を選定することも可能となる。
この際、具体的な基材18の材質としては、セラミックを用いることができる。この場合には、半導体素子11の発熱をインターポーザからも放熱することが可能となり、半導体装置の低熱抵抗化を図ることができる。また、セラミックのなかでも、焼成温度の低い低温焼結セラミックを用いることが望ましい。
一方、インターポーザ5Aの中央位置には、開口部26が形成されている。この開口部26は、回路基板4に形成された開口部25と同様に、パンチング加工またはルータ加工等の機械加工を用いて形成される。よって、開口部26の形成も、容易かつ精度良く行うことができる。
このインターポーザ5Aに形成される開口部26は、回路基板4に形成される開口部25よりも大きく形成される。これは、図1に示すように、開口部26の内部に半導体素子1と回路基板4とをワイヤーボンディングする領域を確保するためである。
また、インターポーザ5Aの厚さ(図1における上下方向の高さ)は、インターポーザ5Aを回路基板4に接合した状態で、ワイヤー12が形成するワイヤーループの高さよりも大きくなるよう構成されている。即ち、ワイヤー12はインターポーザ5Aから突出することはなく、開口部26の内部に位置する構成とされている。
また、前記したように上部電極20には外部接続端子8が、下部電極21にははんだバンプ22が配設されるが、本実施例では外部接続端子8の数とはんだバンプ22の数を同数としている。更に、インターポーザ5Aを平面視して透視した場合、インターポーザ5Aに設けられた外部接続端子8の配設位置とはんだバンプ22が接続される下部電極21の配設位置が重なるよう構成されている。即ち、外部接続端子8と下部電極21は、互いに対向した構成となっている。これにより、インターポーザ5Aの構造を簡単化することができ、インターポーザ5Aの低コスト化を図ることができる。
半導体素子1は、回路基板4に形成された開口部25内にフェイスアップ状態で挿入され、導電性接着剤11を用いて放熱板6に固定される。また、半導体素子1と回路基板4との間は、ワイヤー12により接続される。これにより、半導体素子1は回路基板4及びインターポーザ5Aを介して外部接続端子8と電気的に接続された状態となる。このように、半導体素子1と回路基板4との電気的接合にワイヤー12を用いることにより、フリップチップ接合のように半導体素子1にバンプ等を設ける必要はなく、よって電気的接続に要するコスト低減を図ることができる。
放熱板6は平板形状を有し、本実施例ではその材質として銅を用いている。放熱板6として、両面が平面である平板形状のものを用いることにより、その製造に際しては切断のみの加工となり、凹部を形成する等のプレス加工が不要となり低コスト化を図ることができる。また、放熱板6の外側面(図1における下面)には、放熱板6の変質防止のために表面処理膜27が形成されている。
この放熱板6の熱伝導率は、半導体素子1で発生する熱を良好に放熱するためには、10W/m/K以上3000W/m/K以下の材質とすることが望ましい。具体的には、本実施例で用いている銅以外の金属としては、ニッケル或はアルミニウムを考えられる。また、金属以外の材質としてはセラミックを用いることが考えられる。セラミックの場合、熱膨張係数が半導体素子1に近いものが存在するため、このセラミックを用いた場合には高い信頼性を有する半導体装置を実現することができる。
更に、放熱板6の材質としては、炭素を主成分として含有する炭素含有物質を用いることができる。炭素含有物質を用いることにより、放熱板6を超低熱抵抗とすることが可能となり、放熱効率を更に高めることができる。この際、具体的な炭素含有物質としては、ダイヤモンド或はカーボンナノチューブが考えられる。
尚、本実施例では放熱板6を両面が平面である平板形状とした例を示したが、放熱部材の形状は必ずしも両面が平面である必要はなく、少なくとも半導体素子1が接合される面が平坦面であればよい。例えば、フィン形状の放熱板6にすることも可能であり、この場合には放熱特性を向上させることができる。
封止樹脂7は、回路基板4に形成された開口部25内、及びインターポーザ5Aに形成された開口部26内に形成される。これにより、各開口部25,26内に配設された半導体素子1及びワイヤー12は、封止樹脂7により保護される。
外部接続端子8は、前記のようにインターポーザ5Aに形成された上部電極20に配設される。この際、図2(C)に示されるように、外部接続端子8は回路基板4に充填された封止樹脂7を囲繞するよう格子状(マトリックス)に配設される。従って、本実施例に係る半導体装置は、BGA(Ball Grid Array)構造の半導体装置となる。よって、外部接続端子8を高密度に配置することができ、半導体装置の小型化を図ることができる。
上記したように本実施例に係る半導体装置は、回路基板4及びインターポーザ5Aに開口部25,26を形成し、この開口部25,26に露出している放熱板6の表面に半導体素子1を直接熱的に接合した構成としている。この構成とすることにより、半導体装置内に回路基板4及びインターポーザ5Aが設けられていても、半導体素子1を放熱板6に直接直接熱的に接合することにより放熱に対し低熱抵抗が得られ、半導体素子1で発生する熱を効率的に放熱することができる。
また、本実施例に係る半導体装置は、放熱板6は平板状でありプレス加工は行わない構成である。更に、ワイヤー12のループ高さはインターポーザ5Aの厚さより小さく設定されており、よってワイヤー12は開口部26の内部に位置した構成となっている。従って、図1及び図2(B)に示されるように、封止樹脂7の表面はインターポーザ5Aの表面と略面一となり突出していない。
このため、ワイヤー12のループ高さ及び外部接続端子8(はんだボール)のボールサイズは互いに干渉されることなく、任意に設定することが可能となる。よって、本実施例に係る半導体装置によれば、低コスト化、高信頼性化、狭ピッチ化、及び小型化を図ることができる。
また、本実施例では図2に示されるように、回路基板4,インターポーザ5A,及び放熱板6は、平面視した形状が同一形状とされている。このため、ハンドリング時等の搬送時における半導体装置の取り扱いを容易化することができる。また、不要な外力が印加され難く、半導体装置の信頼来を高めることができる。
次に、本発明の第2乃至第20実施例について説明する。図3乃至図21は、第2乃至第20実施例である半導体装置を示している。尚、図3乃至図21において、図1及び図2に示した構成と同一構成については同一符号を付し、その説明を省略するものとする。
図3乃至図7に示される第2乃至第6実施例に係る半導体装置は、いずれも半導体装置に複数の半導体素子を搭載した構成としたことを特徴とするものである。このように、半導体装置に複数の半導体素子を組み込むことにより、SiP(システムインパッケージ)として機能させることができ、半導体装置の高機能化、及び電気回路の設計の自由度を高めることができる。また各実施例に係る半導体装置は、第1実施例に係る半導体装置と同様に複数の半導体素子が放熱板6に直接熱的に接続した構成とされているため、複数の半導体素子を設けることにより半導体素子全体から発生する熱が増大しても、確実に放熱を行うことができる。以下、各実施例について説明する。
図3に示す第2実施例に係る半導体装置は、開口部25内に2個の半導体素子1,2を並設した構成としたものである。各半導体素子1,2と回路基板4との間、及び半導体素子1と半導体素子2との間はワイヤー12により接続した構成とされている。本実施例の構成では、半導体素子1,2が並設されるため、半導体装置の薄型化を図ることができる。
図4に示す第3実施例に係る半導体装置は、開口部25内に半導体素子1を搭載すると共に、この半導体素子1の上部に半導体素子2を積層(スタック)した構成とされている。本実施例においても、半導体素子1,2と回路基板4はワイヤー12で接続された構成とされている。本実施例の構成では、半導体素子1,2がスタックされているため、平面視した状態の半導体装置の面積を小さくすることができる。
図5に示す第4実施例に係る半導体装置は、3個の半導体素子1〜3を設け、その内の半導体素子1,2を開口部25内に並設する。また、半導体素子3は、この一対の半導体素子1,2を跨ぐように各半導体素子1,2上に積層する。半導体素子1,2と回路基板4はワイヤー12で接続された構成とされており、半導体素子1,2と半導体素子3はバンプ28によりフリップチップ接合された構成とされている。この構成とすることにより、更に高機能化を図ることができる。
図6に示す第5実施例に係る半導体装置は、半導体素子1の上部に半導体素子2を積層した構成とされている。半導体素子1と回路基板4はワイヤー12により接続され、半導体素子2と半導体素子1はバンプ28を用いてフリップチップ接合された構成とされている。
図7に示す第6実施例に係る半導体装置は、半導体素子1の上部に半導体素子2を積層した構成とされている。本実施例では、半導体素子2が半導体素子1よりも大きい形状とされている。具体的には、半導体素子2は回路基板4に形成された開口部25よりも大きい形状とされている。よって、半導体素子2を半導体素子1上に積層した状態において、その両端部分は回路基板4の重なった状態となっている。
この半導体素子2と回路基板4とが重なった部分にもバンプ28が設けられており、よって半導体素子2は半導体素子1と共に回路基板4にもフリップチップ接合された構成とされている。本実施例では、半導体素子1と回路基板4との接続は、半導体素子2を介して行われる構成となる。
図8及び図9に示す半導体装置は、半導体素子1,2と回路基板4とを接続するのに電気回路基板30を用いたものである。
図8に示す第7実施例に係る半導体装置は、半導体素子1の上部に電気回路基板30を積層した構成とされている。この電気回路基板30は、例えばプリント配線基板或はセラミック回路基板等の回路基板であり、両面基板であっても多層基板であってもかまわない。
本実施例では、電気回路基板30は半導体素子1よりも大きい形状とされている。具体的には、電気回路基板30は回路基板4に形成された開口部25よりも大きい形状とされている。
よって、電気回路基板30を半導体素子1上に積層した状態において、その両端部分は回路基板4の重なった状態となっている。この電気回路基板30と回路基板4とが重なった部分にもバンプ28が設けられており、よって電気回路基板30は半導体素子1と共に回路基板4にもフリップチップ接合される。本実施例では、半導体素子1と回路基板4との接続は、電気回路基板30を介して行われる構成となる。
図9に示す第8実施例に係る半導体装置は、半導体素子1,2を並設すると共に、この一対の半導体素子1,2を跨ぐように電気回路基板30を積層した構成とされている。半導体素子1,2と回路基板4はワイヤー12で接続された構成とされており、半導体素子1,2と電気回路基板30はバンプ28によりフリップチップ接合された構成とされている。このように、半導体素子1と半導体素子2の電気的な接続はワイヤー12に限定されるものではなく、電気回路基板30を用いることも可能である。
電気回路基板30を用いた場合には、電気回路基板30上で配線の引き回しを行うことができるため、接続の自由度を高めることができる。また、ワイヤー12に比べて電気回路基板30に形成された配線のインピーダンスを低減でき、よって半導体素子1,2が高速化してもこれに対応することができる。
図10は、本発明の第9実施例に係る半導体装置を示している。本実施例に係る半導体装置は、前記半導体素子と前記回路基板とをTAB(Tape Automated Bonding)テープ31により接続したことを特徴としている。
このTABテープ31は、絶縁性を有した樹脂フィルムに導電材料よりなる配線パターンが形成された構成を有している。このTABテープ31に形成された配線パターンを半導体素子1及び回路基板4に接合することにより、半導体素子1と回路基板4は電気的に接続される。TABテープ31は、配線パターンを微細化することが可能であるため、半導体素子1の電極及び回路基板4のTABテープ31が接続される電極パッドの微細化に対応することができる。よって、半導体素子1及び回路基板4の高密度化に対応することができる。
図11は、本発明の第10実施例に係る半導体装置を示している。本実施例に係る半導体装置は、回路基板4に複数(本実施例では2つ)の開口部25A,25Bを形成すると共に、各々の開口部25A,25B内に半導体素子1,2を配置したことを特徴とするものである。
この開口部25A,25Bは、前記した開口部25と同様にパンチング加工またはルータ加工により形成される。また、各開口部25A,25Bは回路基板4を貫通して形成されるため、よって回路基板4を放熱板6に配設した状態で、各開口部25A,25Bから放熱板6が露出した状態となる。従って、本実施例においても、半導体素子1,2は放熱板6に直接熱的に接続された状態となる。
本実施例に係る半導体装置によれば、各半導体素子1,2に対応した開口部25A,25Bが形成されるため、半導体素子1,2の搭載時に開口部形状に基づいて搭載する半導体素子1,2を特定することが可能となる。これにより、半導体素子1,2の開口部25A,25Bへの装着処理の容易化を図ることができる。また、半導体素子1,2をインターポーザ5A或いは回路基板4と接続する際、接続に要する配線長が短くなりインピーダンスの低減を図ることができる。これにより、半導体装置の電気的特性の向上(特に高速化)を図ることができる。
図12は、本発明の第11実施例に係る半導体装置を示している。本実施例に係る半導体装置は、回路基板4に形成されているグランドパッドと放熱板6との間に放熱板接続用ワイヤー32を設けたことを特徴とするものである。
前記したように、放熱板6は導電性材料である銅により形成されている。よって、放熱板接続用ワイヤー32を設けることにより、放熱板6と回路基板4のグランド配線は電気的に接続された構成となる。尚、放熱板接続用ワイヤー32は、ワイヤー12のワイヤーボンディング時に同時形成が可能である。
本実施例に係る半導体装置によれば、放熱板6が回路基板4のグランド配線と接続されることによりグランド電位となることにより、放熱板6は放熱機能と共にシールド機能も奏することとなる。よって、外部ノイズが1に影響することを防止でき、信頼性の高い半導体装置を実現することができる。また、シールド板を別個に設ける構成に比べ、部品点数の削減、装置の小型化、及びコストの低減を図ることができる。尚、上記した実施例では放熱板6を回路基板4のグランド配線に接続したが、電源配線に接続することも可能である。
図13は、本発明の第12実施例に係る半導体装置を示している。尚、本実施例に係る半導体装置はインターポーザの構成に特徴を有するため、図13では本実施例に係る半導体装置を構成するインターポーザ5Bを拡大して示し、他の構成の図示は省略するものとする。また後述する第13乃至16実施例の説明で用いる図14乃至図17においても同様とする。更に、図14乃至図17において、ソルダーレジスト23,24の図示は省略している。
本実施例に係る半導体装置は、インターポーザ5Bに受動素子を内設した構成としたことを特徴とするものである。具体的には、本実施例ではインターポーザ5B内にデカップリングコンデンサ34を形成している。デカップリングコンデンサ34は、スルーホール19Aに接続されたプレート部33Aと、スルーホール19Bに接続されたプレート部33Bとにより構成される。また、基材18とてしては、誘電率の高い材質を選定している。
上記発明によれば、インターポーザ5Bにデカップリングコンデンサ34を内設したことにより、電源ノイズの低減を図ることができ、半導体装置の信頼性を高めることができる。また、別部品としてデカップリングコンデンサを設ける構成に比べて装置の小型化を図れると共に、デカップリングコンデンサ34を半導体素子1に近い位置に設けることが可能となり、有効なノイズ低減を図ることが可能となる。
尚、本実施例では受動素子としてデカップリングコンデンサ34を設けた構成を示したが、インターポーザ5Bに設ける受動素子はコンデンサに限定されるものではなく、抵抗、コイル、アンテナ等を設けることも可能である。これにより、半導体装置の高機能化及び多機能化を図ることができる。
図14及び図15は、本発明の第13及び14実施例に係る半導体装置を示している。各実施例に係る半導体装置は、インターポーザ5C,5Dに設けられた上部電極20の数と、下部電極21との数を異ならせたことを特徴とするものである。これにより、インターポーザ5C,5Dの上面に配設された上部電極20に設けられる外部接続端子8の配設数と、下面に配設された下部電極21に設けられるはんだバンプ22の配設数は異なった構成となる。
具体的には、図14に示す半導体装置では、スルーホール19に内層配線35及びビア36が接続される構成とすることにより、インターポーザ5Cの上面に配設された上部電極20(外部接続端子8)の配設数が、下面に配設された下部電極21(はんだバンプ22)の配設数より少ない構成とされている。
これに対して図15に示す半導体装置では、スルーホール19に内層配線35及びビア36が接続される構成とすることにより、インターポーザ5Dの上面に配設された上部電極20(外部接続端子8)の配設数が、下面に配設された下部電極21(はんだバンプ22)の配設数より多い構成とされている。このように、外部接続端子8の配設数とはんだバンプ22の配設数は必ずしも同数とする必要はなく、回路基板4の配線構成や外部接続端子8の端子レイアウト等により適宜変更することが可能である。
図16及び図17は、本発明の第15及び16実施例に係る半導体装置を示している。各実施例に係る半導体装置は、インターポーザ5E,5Fに設けられた外部接続端子8の配設位置と、回路基板4に接続するためのはんだバンプ22の配設位置とが、インターポーザ5E,5Fを平面視した場合に異なるよう構成したことを特徴としている。
具体的には、図16に示す第15実施例に係る半導体装置は、上部電極20及び下部電極21を大きく形成し、これにより外部接続端子8とはんだバンプ22とが対向する位置(図1に示す第1実施例に示される位置)からずらした構成としている。図16に示す例では、図中左右方向に矢印ΔL1で示す寸法だけ外部接続端子8とはんだバンプ22はずれた構成となる(この構成は、平面視した場合に外部接続端子8とはんだバンプ22とが異なることと等価の構成である)。
一方、図17に示す第16実施例に係る半導体装置は、外部接続端子8が接続されるビア36と、上部電極20が接続されるビア36の位置をずらすと共に、このビア36,36間を内層配線35で接続することにより、外部接続端子8とはんだバンプ22とが対向する位置からずらした構成としている。図17に示す例では、図中左右方向に矢印ΔL2で示す寸法だけ外部接続端子8とはんだバンプ22はずれた構成となる(この構成も、平面視した場合に外部接続端子8とはんだバンプ22とが異なることと等価の構成である)。
上記した各実施例に係る半導体装置によれば、外部接続端子8の端子ピッチとはんだバンプ22の端子ピッチを変える事が可能となり、端子レイアウトの自由度を高めることができる。
図18は、本発明の第17実施例に係る半導体装置を示している。本実施例に係る半導体装置は、回路基板4とインターポーザ5Aとを異方性導電性部材40を用いて電気的に接続したことを特徴とするものである。この異方性導電性部材40は、絶縁フィルム内に導電性粒子を混入した構成を有し、圧接した部位でのみ圧接方向に電気的導通を図ることができる機能を有したものである。
本実施例に係る半導体装置によれば、回路基板4とインターポーザ5Aとの間に空隙が形成されることがなく、異方性導電性部材40は回路基板4及びインターポーザ5Aに密着する。このため、温度変化が発生したとしても、空隙の膨張により不都合が発生することを防止することができ、信頼性の高い半導体装置を実現することができる。
また、はんだバンプ22により回路基板4とインターポーザ5Aとを接続する場合、はんだバンプ22の溶融時にインターポーザ5Aの高さバラツキが発生する。しかしながら、異方性導電性部材40を用いた場合には、この高さバラツキが発生することはなく、これによっても信頼性の高い半導体装置を実現することができる。
図19は、本発明の第18実施例に係る半導体装置を示している。本実施例に係る半導体装置は、回路基板4とインターポーザ5Gとを金属拡散を利用して電気的に接続したことを特徴とするものである。具体的には、インターポーザ5Gに形成されたスルーホール19の下端と回路基板4上の電極とが直接接するようにし、この状態において加圧・加熱処理を行う。これにより、スルーホール19の下端の金属面と回路基板4の電極表面との間に結合力が発生し、スルーホール19の下端の金属面と回路基板4の電極表面は結合した状態となる。
本実施例に係る半導体装置によれば、はんだバンプ22や異方性導電性部材40等は不要となり、部品点数の削減及び低コスト化を図ることができる。また、インターポーザ5Gを直接回路基板4に接合する構成であるため、半導体装置の薄型化を図ることも可能となる。
図20及び図21は、本発明の第19及び20実施例に係る半導体装置を示している。各実施例に係る半導体装置は、回路基板4の外形に対してインターポーザ5H或は放熱板6の大きさを変化させたことを特徴とするものである。図20に示す半導体装置は、回路基板4の面積がS1であるのに対し、インターポーザ5Iの面積がこれより小さいS3とされた構成を示している(S2<S1)。これに対し、図21に示す半導体装置は、回路基板4の面積がS1であるのに対し、放熱板6の面積がこれより小さいS3とされた構成を示している(S3<S1)。
上記発明によれば、図20に示す半導体装置では、放熱板6と回路基板4との間に段差が形成されるため、これを用いてハンドリングすることが可能となり、半導体装置の搬送処理を良好に行うことが可能となる。一方、図21に示す半導体装置では、放熱板6の大きさがインターポーザ5Iよりも大きいため、放熱効率を高めることができる。
以上の説明に関し、更に以下の項を開示する。
(付記1)
半導体素子と、
該半導体素子と電気的に接続される回路基板と、
該回路基板の一面に固定されると共に、前記半導体素子と熱的に接続される放熱部材と、
前記回路基板の前記放熱部材の配設面と反対側の面に配設されると共に、該回路基板と電気的に接続されるインターポーザとを有した半導体装置であって、
前記回路基板及び前記インターポーザに開口部を形成し、該開口部を介して前記半導体素子を前記放熱部材に直接熱的に接合した構成としたことを特徴とする半導体装置。
(付記2)
付記1記載の半導体装置において、
前記放熱部材は、平板である事を特徴とする半導体装置。
(付記3)
付記1または2記載の半導体装置において、
前記放熱部材は、少なくとも前記半導体素子が接合される面が平坦面とされていることを特徴とする半導体装置。
(付記4)
付記1乃至3のいずれか1項に記載の半導体装置において、
前記放熱部材の熱伝導率が、10W/m/K以上3000W/m/K以下の材質よりなることを特徴とする半導体装置。
(付記5)
付記4記載の半導体装置において、
前記放熱部材は、銅、ニッケル、及びアルミニウムから選定される一の金属であることを特徴とする半導体装置。
(付記6)
付記4記載の半導体装置において、
前記放熱部材は、セラミックスであることを特徴とする半導体装置。
(付記7)
付記4記載の半導体装置において、
前記放熱部材は、炭素を主成分として含有する炭素含有物質であることを特徴とする半導体装置。
(付記8)
付記7記載の半導体装置において、
前記炭素含有物質は、ダイヤモンド或はカーボンナノチューブであることを特徴とする半導体装置。
(付記9)
付記1乃至8のいずれか1項に記載の半導体装置において、
前記回路基板は、多層回路基板であることを特徴とする半導体装置。
(付記10)
付記1乃至9のいずれか1項に記載の半導体装置において、
前記放熱部材を導電性材料により形成し、かつ前記回路基板と電気的に接続したことを特徴とする半導体装置。
(付記11)
付記1乃至10のいずれか1項に記載の半導体装置において、
前記半導体素子と前記回路基板とをワイヤーにより接続したことを特徴とする半導体装置。
(付記12)
付記1乃至10のいずれか1項に記載の半導体装置において、
前記半導体素子と前記回路基板とをTABにより接続したことを特徴とする半導体装置。
(付記13)
付記1乃至10のいずれか1項に記載の半導体装置において、
前記半導体素子と前記電気回路基板とをフリップチップ接続したことを特徴とする半導体装置。
(付記14)
付記1乃至13のいずれか1項に記載の半導体装置において、
前記開口部内に前記半導体素子を複数個配設したことを特徴とする半導体装置。
(付記15)
付記14記載の半導体装置において、
前記開口部内で前記半導体素子を積層した構成としたことを特徴とする半導体装置。
(付記16)
付記1乃至15のいずれか1項に記載の半導体装置において、
前記インターポーザの基材は、回路基板の基材と同じ材質である事を特徴とする半導体装置。
(付記17)
付記1乃至15のいずれか1項に記載の半導体装置において、
前記インターポーザの基材の熱膨張率と、前記回路基板の基材の熱膨張率が略等しくなるよう設定したことを特徴とする半導体装置。
(付記18)
付記1乃至17のいずれか1項に記載の半導体装置において、
前記インターポーザの基材がセラミックであることを特徴とする半導体装置。
(付記19)
付記18記載の半導体装置において、
前記セラミックは、低温焼結セラミックである事を特徴とする半導体装置。
(付記20)
付記1乃至19のいずれか1項に記載の半導体装置において、
前記インターポーザは、受動素子が内設された構成であることを特徴とする半導体装置。
(付記21)
付記1乃至20のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子数と、前記回路基板の前記インターポーザと接続するための端子数とが同数であることを特徴とする半導体装置。
(付記22)
付記1乃至20のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子数と、前記回路基板の前記インターポーザと接続するための端子数とを異ならせたことを特徴とする半導体装置。
(付記23)
請求項1乃至7のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子の配設位置と、前記回路基板に接続するための端子の配設位置とが、前記インターポーザを平面視した場合に重なっていることを特徴とする半導体装置。
(付記24)
付記1乃至21のいずれか1項に記載の半導体装置において、
前記インターポーザに設けられた外部接続端子の配設位置と、前記回路基板に設けられた前記インターポーザと接続するための端子の配設位置とが、前記インターポーザを平面視した場合に異なっていることを特徴とする半導体装置。
(付記25)
付記1乃至24のいずれか1項に記載の半導体装置において、
前記開口部を複数形成すると共に、各開口部内に前記半導体素子を配置したことを特徴とする半導体装置。
(付記26)
付記1乃至25のいずれか1項に記載の半導体装置において、
前記開口部は、パンチング加工またはルータ加工により形成されてなることを特徴とする半導体装置。
(付記27)
付記1乃至26のいずれか1項に記載の半導体装置において、
前記回路基板と前記インターポーザを、はんだを用いて電気的に接続したことを特徴とする半導体装置。
(付記28)
付記1乃至26のいずれか1項に記載の半導体装置において、
前記回路基板と前記インターポーザを、異方性導電性物質を用いて電気的に接続したことを特徴とする半導体装置。
(付記29)
付記1乃至26のいずれか1項に記載の半導体装置において、
前記回路基板と前記インターポーザを、金属拡散を利用して電気的に接続したことを特徴とする半導体装置。
(付記30)
付記1乃至29のいずれか1項に記載の半導体装置において、
前記外部接続端子をボールにより構成したことを特徴とする半導体装置。
(付記31)
付記1乃至30のいずれか1項に記載の半導体装置において、
前記インターポーザの外径を、前記回路基板の外形と等しくしたことを特徴とする半導体装置。
(付記32)
付記1乃至30のいずれか1項に記載の半導体装置において、
前記インターポーザの外径を、前記回路基板の外形より大きくしたことを特徴とする半導体装置。
(付記33)
付記1乃至30のいずれか1項に記載の半導体装置において、
前記インターポーザの外径を、前記回路基板の外形より小さくしたことを特徴とする半導体装置。
図1は、本発明の第1実施例である半導体装置の断面図である。 図2は、本発明の第1実施例である半導体装置を示す図であり、(A)は平面図、(B)は正面図、(C)は底面図である。 図3は、本発明の第2実施例である半導体装置の要部断面図である。 図4は、本発明の第3実施例である半導体装置の要部断面図である。 図5は、本発明の第4実施例である半導体装置の要部断面図である。 図6は、本発明の第5実施例である半導体装置の要部断面図である。 図7は、本発明の第6実施例である半導体装置の要部断面図である。 図8は、本発明の第7実施例である半導体装置の要部断面図である。 図9は、本発明の第8実施例である半導体装置の要部断面図である。 図10は、本発明の第9実施例である半導体装置の要部断面図である。 図11は、本発明の第10実施例である半導体装置の要部断面図である。 図12は、本発明の第11実施例である半導体装置の要部断面図である。 図13は、本発明の第12実施例である半導体装置の要部断面図である。 図14は、本発明の第13実施例である半導体装置の要部断面図である。 図15は、本発明の第14実施例である半導体装置の要部断面図である。 図16は、本発明の第15実施例である半導体装置の要部断面図である。 図17は、本発明の第16実施例である半導体装置の要部断面図である。 図18は、本発明の第17実施例である半導体装置の要部断面図である。 図19は、本発明の第18実施例である半導体装置の要部断面図である。 図20は、本発明の第19実施例である半導体装置の要部断面図である。 図21は、本発明の第20実施例である半導体装置の要部断面図である。
符号の説明
1〜3 半導体素子
4 回路基板
5A〜5G インターポーザ
6 放熱板
7 封止樹脂
8 外部接続端子
12 ワイヤー
14,18 基材
15,35 内層配線
16,36 ビア
19,19A,19B スルーホール
25,25A,25B,26 開口部
28 バンプ
30 電気回路基板
31 TABテープ
32 放熱板接続用ワイヤー
34 デカップリングコンデンサ
35 内層配線
40 異方性導電性部材
41 拡散接合部

Claims (10)

  1. 半導体素子と、
    該半導体素子と電気的に接続される回路基板と、
    該回路基板の一面に固定されると共に、前記半導体素子と熱的に接続される放熱部材と、
    前記回路基板の前記放熱部材の配設面と反対側の面に配設されると共に、該回路基板と電気的に接続されるインターポーザとを有した半導体装置であって、
    前記回路基板及び前記インターポーザに開口部を形成し、該開口部を介して前記半導体素子を前記放熱部材に直接熱的に接合した構成としたことを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記放熱部材は、平板である事を特徴とする半導体装置。
  3. 請求項1または2記載の半導体装置において、
    前記放熱部材は、炭素を主成分として含有する炭素含有物質であることを特徴とする半導体装置。
  4. 請求項1乃至3のいずれか1項に記載の半導体装置において、
    前記放熱部材を導電性材料により形成し、かつ前記回路基板と電気的に接続したことを特徴とする半導体装置。
  5. 請求項1乃至4のいずれか1項に記載の半導体装置において、
    前記開口部内に前記半導体素子を複数個配設したことを特徴とする半導体装置。
  6. 請求項1乃至5のいずれか1項に記載の半導体装置において、
    前記インターポーザの基材は、回路基板の基材と同じ材質である事を特徴とする半導体装置。
  7. 請求項1乃至6のいずれか1項に記載の半導体装置において、
    前記インターポーザは、受動素子が内設された構成であることを特徴とする半導体装置。
  8. 請求項1乃至7のいずれか1項に記載の半導体装置において、
    前記インターポーザに設けられた外部接続端子の配設位置と、前記回路基板に接続するための端子の配設位置とが、前記インターポーザを平面視した場合に重なっていることを特徴とする半導体装置。
  9. 請求項1乃至7のいずれか1項に記載の半導体装置において、
    前記インターポーザに設けられた外部接続端子の配設位置と前記回路基板に接続するための端子の配設位置とが、前記インターポーザを平面視した場合に異なっていることを特徴とする半導体装置。
  10. 請求項1乃至9のいずれか1項に記載の半導体装置において、
    前記開口部を複数形成すると共に、各開口部内に前記半導体素子を配置したことを特徴とする半導体装置。
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