Nothing Special   »   [go: up one dir, main page]

JP2005057295A - 単結晶シリコンウェーハの製造方法、この種のシリコンウェーハおよびその使用 - Google Patents

単結晶シリコンウェーハの製造方法、この種のシリコンウェーハおよびその使用 Download PDF

Info

Publication number
JP2005057295A
JP2005057295A JP2004231586A JP2004231586A JP2005057295A JP 2005057295 A JP2005057295 A JP 2005057295A JP 2004231586 A JP2004231586 A JP 2004231586A JP 2004231586 A JP2004231586 A JP 2004231586A JP 2005057295 A JP2005057295 A JP 2005057295A
Authority
JP
Japan
Prior art keywords
silicon wafer
layer
front side
silicon
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004231586A
Other languages
English (en)
Other versions
JP5097332B2 (ja
Inventor
Christoph Seuring
ゾイリンク クリストフ
Robert Hoelzl
ヘルツル ロベルト
Reinhold Wahlich
ヴァーリッヒ ラインホルト
Ammon Wilfried Von
フォン アモン ヴィルフリート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2005057295A publication Critical patent/JP2005057295A/ja
Application granted granted Critical
Publication of JP5097332B2 publication Critical patent/JP5097332B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10T117/10Apparatus
    • Y10T117/1004Apparatus with means for measuring, testing, or sensing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10T117/10Apparatus
    • Y10T117/1004Apparatus with means for measuring, testing, or sensing
    • Y10T117/1008Apparatus with means for measuring, testing, or sensing with responsive control means
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10T117/10Apparatus
    • Y10T117/1004Apparatus with means for measuring, testing, or sensing
    • Y10T117/1012Apparatus with means for measuring, testing, or sensing with a window or port for visual observation or examination

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】実質的に空所の集合体を含まないシリコンウェーハの製造方法を提供する。
【解決手段】エピタキシー析出によりシリコンウェーハの表側に層を製造するかまたはシリコンウェーハの表側にシリコンウェーハの残りの電気抵抗と電気抵抗が異なる層を製造するかまたはシリコンウェーハの裏側に外部ゲッター層を製造し、
不等式(1)が満たされるように選択される温度でシリコンウェーハを熱処理し、その際シリコンウェーハが熱処理の間少なくとも一時的に酸素含有雰囲気にさらされる。
【選択図】なし

Description

本発明はシリコンウェーハおよびシリコンウェーハの熱処理を含むシリコンウェーハの製造方法に関する。
シリコンウェーハの表側または裏側に種々の目的で層が設けられているシリコンウェーハは技術水準で公知である。例えばシリコンウェーハの表側に垂直方向の抵抗特性を調節するために少なくともドーピング物質に関してシリコンウェーハの残りと比較して異なる濃度を有するエピタキシー層を備える。例えば水素雰囲気での熱処理によるシリコンウェーハに含まれるドーピング物質の拡散が同じ目的を満たす。ウェーハ裏側に、特に電子部品の製造の経過中にシリコンウェーハを汚染する種々の種類の不純物、例えば金属のための外部ゲッターとして用いられる層を形成する。例えば二酸化珪素、窒化珪素または多結晶シリコンからなる層は格子欠陥調節によりゲッター中心として作用し、すなわち不純物を形成する構造的に妨害する領域を形成する。
シリコンウェーハはシリコン単結晶から製造する。シリコン単結晶はウェーハに分離され、例えば所望の表面特性を得るために多くの処理工程で処理される。
一般にチョクラルスキー坩堝引き上げ法または坩堝のない帯域浮遊法により製造されるシリコン単結晶は多くの欠陥を有する。特別な措置がない場合は、欠陥はウェーハの表面に存在し、ここでその上に製造される電子部品の機能に不利に作用する。
重要な種類の欠陥はいわゆるCOP(crystal originated particle)であり、空所が典型的に50〜150nmの大きさを有する小さい空間に結合する。これらの欠陥は多くの方法で測定できる。約85℃で20分間のSCl溶液(NH/H/HO)を用いる欠陥のエッチングおよび引き続く散乱光測定はウェーハ表面上のCOPを検査する1つの方法である。約30μmにシリコンを切除する30分間のセコ(Secco)エッチングによる欠陥のエッチングおよび引き続く数の計算はこの欠陥の測定を可能にする。いわゆる旗を有する欠陥を数える場合は、これはFPD(flow pattern defect)と呼ばれる。結果として単位面積当たりのFPD密度が得られ、これは準備されたエッチングで材料の切除を考慮して単位体積当たりの密度に換算できる。同じ欠陥はIR−LST(赤外線走査トモグラフィー)により測定することができ、Nd−YAGレーザー光線がシリコンウェーハ内の欠陥で散乱し、散乱光がレーザー光線に対して90°の角度で検出される。これらの欠陥は測定法によりLSTD欠陥と呼ばれる。
半導体ウェーハに部品を製造する場合に、多くの部品パラメーターがCOPに不利に作用する。従ってこれらの欠陥を少なくともシリコンウェーハの部品活性層で除去することが必要である。
裏側に多結晶シリコンからなる外部ゲッター層を有する単結晶シリコンウェーハを、シリコンウェーハの表面のCOPを除去するために、1150〜1350℃の温度で、水素含有雰囲気中で熱処理することが公知である(特許文献1参照)。
水素含有雰囲気中の熱処理により表面に近い層のドーピング物質濃度を変動させ、垂直方向の抵抗特性を形成することが公知である(特許文献2参照)。シリコンウェーハの表側のドーピング物質濃度を変動したこの種の層は多くの部品処理に必要である。
シリコンウェーハの表側のエピタキシー析出により一方で異なるドーピング物質濃度を有し、他方でCOPを含まない層を形成できることが同様に公知である。
従って表側または裏側に少なくとも1個の前記層を有し、シリコンウェーハの表面が少なくとも表側で実質的にCOPを含まないシリコンウェーハは技術水準で公知である。しかしシリコンウェーハの残り、いわゆるバルクはCOPを含む。これは、表面に特に深いCOP不含の層が必要である部品をシリコンウェーハに製造する場合に、例えばいわゆるディープトレンチ技術を使用する部品の場合に特に不利である。従来は部品の最大深さはCOP不含の層の厚さに限定される。ディープトレンチ技術に適した厚さのエピタキシー層の成長は更にきわめて時間がかかり、同時に費用がかかる。
欧州特許第973190号明細書 米国特許第6423615号明細書
本発明の課題は、表面に近い層でCOPを含まないだけでなく、ウェーハ厚さの主要部分にわたりCOPを含まない、表側または裏側に公知の層を有するシリコンウェーハを提供することである。
前記課題は、以下の工程:
エピタキシー析出によりシリコンウェーハの表側に層を製造するかまたはシリコンウェーハの表側にシリコンウェーハの残りの電気抵抗と電気抵抗が異なる層を製造するかまたはシリコンウェーハの裏側に外部ゲッター層を製造する工程、および
不等式:
Figure 2005057295
が満たされるように選択される温度でシリコンウェーハを熱処理し、その際シリコンウェーハが熱処理の間少なくとも一時的に酸素含有雰囲気にさらされる工程、
を有する単結晶シリコンウェーハを製造する方法により解決される。
上記式中、[Oi]はシリコンウェーハ中の酸素濃度、正確には介在して溶解した酸素の濃度を表し、一般にFTIR分光法により測定する。[Oi]eq(T)は所定の温度Tでのシリコン内の酸素の周辺溶解度である。この種の係数は、例えばHull、R.(Ed.)、Properties of Crystalline Silicon、The Institution of Electrical Engineers、London、1999、489頁以降に記載されている。σSiO2は二酸化珪素(SiO)の表面エネルギーであり、Huff、H.R.、Fabry、L.、キシノ、S(Eds.)Semiconductor Silicon2002、第2巻、The Electrochemical Society、Pennington、2002、545頁に310エルグ/cmとして記載されている。Ωは沈殿した酸素原子の体積であり、二酸化珪素の分子量MSiO2および密度ρSiO2およびアボガドロ数Nから
Ω=MSiO2/(2ρSiO2)により示される。rはCOP平均半径であり、kはボルツマン定数であり、TはKで示される温度である。
シリコンウェーハの表側に、すなわち部品の製造に用意されるウェーハの面に、当業者に知られた方法を使用して前記層を製造する。
例えばシリコンからなるエピタキシー層を、CVD法を使用して表面に析出することができる。その際プロセスガスに適当なドーピングガスを混合し、このガスが析出したシリコンの結晶格子に所望の濃度でドーピング物質を導入する。これにより電気抵抗を所望の値に調節する。エピタキシー層の抵抗はシリコンウェーハの残りの抵抗と異なっているかまたは同じであってもよい。更に一般にエピタキシー析出した層の機械的特性とシリコンウェーハの残りの機械的特性が異なる。エピタキシー層はその好ましい機械的特性により部品を製造する際に高い収率を生じる。
他の層、例えばシリコン−ゲルマニウム層またはシリコン層とシリコン−ゲルマニウム層の組み合わせ、例えば英語でストレインド・シリコン(strained silicon)として知られているいわゆる張設したシリコンをエピタキシー析出することもできる。これは一般に基板と呼ばれるシリコンウェーハの残りと比較して異なる電気抵抗値または異なる機械的特性を有する。
エピタキシー層を析出する代わりに、シリコンウェーハの表側にシリコンウェーハの残りと異なる電気抵抗を有する層を、シリコンウェーハに含まれるドーピング物質が表面に拡散する適当な雰囲気での熱処理により製造することができる。ホウ素、燐、砒素、ガリウム、アルミニウムまたはアンチモンをシリコンウェーハにドーピングする場合は、これを例えば水素含有雰囲気での熱処理により行うことができる。
しかしウェーハの表側の表面層に所望の形式および方法でシリコンウェーハの残りと異なる電気抵抗値を取得する任意の他の方法を使用することができる。
シリコンウェーハの裏側に外部ゲッター層、例えば酸化珪素、窒化珪素、オキシ窒化珪素または多結晶シリコンを有する層を被覆するために、有利に技術水準による適当なCVD法を使用する。酸化珪素の場合は表面の熱的酸化または湿式化学的酸化も可能である。この場合に外部ゲッターは規則的なシリコン−結晶構造に対して構造的に妨害すると見られる裏側ウェーハ表面の層である。この構造的妨害はウェーハ裏側の機械的損傷または裏側の表面層へのイオン注入、例えばヘリウムイオンの注入、引き続く注入アニーリングにより生じることができる。
シリコンウェーハの表側または裏側での前記層の製造は本発明による不等式(1)に従う熱処理の前または後に行うことができる。
熱処理中の温度をCOP表面の酸化物皮膜と平衡の酸素濃度(すなわち不等式(1)の右側)が介在する溶解した酸素濃度[Oi]を上回るほど高く選択することが本発明の方法の成功に決定的である。従って介在する酸素濃度は飽和濃度より低く、COPの酸化物皮膜が結晶格子への酸素原子の拡散により分解することがある。COPの酸化物皮膜は温度に関する前記条件が満たされるすべての所で結晶格子への酸素原子の拡散により分解する。酸化物皮膜の損失後にCOPが空所または介在する珪素原子の拡散により収縮を開始し、COPが分解する。
これに対して技術水準による熱処理はシリコンウェーハ表面での酸素の拡散にもとづく。表面で介在して溶解する酸素が拡散する。約2nmの厚さの薄い酸化物皮膜で覆われているCOPはきわめて小さい圧力の原理により酸化物皮膜を失う。これに続いてCOPがどんどん収縮し、それはシリコンウェーハが熱力学的に開いた系を形成し、COPと平衡にある空所が表面に拡散できるためである。ウェーハのバルクでは酸素が拡散できない。その代わりにCOPはこの領域で酸化物でふさがり、これに続いて拡大する。
技術水準による熱処理と異なり、本発明の方法においてはCOPはバルクでも分解し、それは酸素の拡散が酸素の低い飽和を生じる本発明により選択される高い温度により必要でないからである。従って本発明の方法は少なくとも一時的に酸素を有する雰囲気で行うことができる。これにより金属の汚染に対して拡散バリアとして作用する表面酸化物層が維持され、これにより水素またはアルゴンの特定の雰囲気に限定される技術水準の方法に比べて金属汚染に関してかなりの利点が生じる。
本発明はウェーハ厚さの少なくとも50%に相当する深さまで10000cm−3未満のCOP密度を有し、裏側に外部ゲッター層を有する単結晶シリコンウェーハに関する。
公知の外部ゲッター層は、例えば酸化珪素、窒化珪素、オキシ窒化珪素または多結晶シリコン、イオン注入により導入されたドーピング物質原子または機械的損傷により生じた層を有する。
本発明は更にウェーハ厚さの少なくとも50%に相当する深さまで10000cm−3未満のCOP密度を有し、表側にエピタキシー析出した層または電気抵抗がシリコンウェーハの残りの電気抵抗と異なる層を有する単結晶シリコンウェーハに関する。
シリコンウェーハの表側の層は有利にシリコンからなるかまたはシリコン−ゲルマニウムを有するエピタキシー析出層である。同様に英語でストレインド・シリコンとして知られている張設したシリコンを有する層が有利である。張設したシリコンを製造する場合に、一般にSi1−xGeからなる層を析出し、xは徐々に上昇する。これにより結晶格子が拡大する。後者の層としてすでにシリコンを析出したSi1−xGe層の最も上の部分の増加した格子定数を有する純粋シリコンを再び析出する。この張設したシリコン層の拡大した格子定数は増加した電子の運動性を生じ、これが部品製造の際に利点を生じる。
適当な雰囲気、例えば水素含有雰囲気での熱処理によるドーピング物質の拡散により生じた層が同様に有利である。
技術水準による相当するウェーハに対する本発明のシリコンウェーハの利点は電子部品を製造する場合にCOPを十分に含まないことによりいわゆるGOT欠陥が生じないことにある。基板に比べて異なる電気抵抗を有する層の場合は、本発明のシリコンウェーハの利点は、垂直方向の広がりが被覆した層より大きい構造(例えばいわゆるディープトレンチ)の場合に、特にCOPのような格子欠陥を有する基板材料を使用する場合に部品の故障を生じることがあるトレンチからトレンチへの短絡または漏れ電流の問題を生じないことにある。
以下に本発明の方法の個々の工程の有利な実施態様を記載する。
本発明の方法の出発物質として有利に低い酸素濃度を有するシリコンウェーハを使用するが、それはこの場合に不等式(1)を満たすために必要な温度が以下の表に示されるように低下するからである。7×1017at/cmより低い酸素濃度[Oi]が特に有利である。これはチョクラルスキー法の場合に例えば坩堝の回転のような処理パラメーターの変動により達成できる。シリコン結晶中の酸素濃度が低いほど、熱処理のための本発明の方法の最低温度が低い。処理温度の低下は再び装置の費用および加熱または冷却に必要な時間、従って処理費用を減少する。
COPの酸化物皮膜を分解するために必要な時間が酸化物皮膜の厚さに依存する(表参照)ので、本発明の方法の枠内で有利にCOPができるだけ薄い酸化物皮膜を有する出発物質を使用する。有利には酸化物皮膜の厚さは4nm未満、特に有利に2nmである。これは低い酸素濃度および結晶引き出しの際の1200℃から600℃までの温度間隔の早い冷却速度により達成される。
酸化物皮膜から除去したCOPの分解に必要な時間はCOPの大きさにかなり依存する(表参照)。従って本発明の熱処理の出発物質として、有利に製造の際にきわめて小さいCOPが高い濃度で生じるように引き上げ工程を調節した単結晶から得られたシリコンウェーハを使用する。300mmの直径を有するシリコン結晶の場合は、COP平均直径は160nm未満、有利に150nm未満、特に有利に120nm未満であるべきである。200nmの直径を有するシリコン結晶に関しては100nm未満、有利に80nm未満、特に有利に60nm未満のCOP大きさを選択すべきである。これは引き上げ法において結晶を1200〜900℃の温度範囲にできるだけ早く冷却することにより達成される。このために前記温度範囲で1〜20K/分、有利に2〜15K/分、特に有利に5〜15K/分の冷却速度を調節しなければならない。この種の引き上げ法は生じるCOPの小さい大きさのほかにかなり高い引き上げ速度と結びつき、これにより処理時間が短縮する利点を有する。更にこの種の引き上げ法は原則的に高い収率を生じ、これが経済性を再び高める。
COP平均直径を更に減少するために、引き上げ工程中の窒素の添加が有利である。特に有利には単結晶もしくはこれから製造されるシリコンウェーハ内の窒素濃度が1×1013〜7×1015at/cmの範囲内にある。この技術的背景が米国特許第6228164号およびドイツ特許第19941902号に記載される。
以下の表には本発明の方法に必要な温度TおよびCOPの分解に必要な時間tでの酸素濃度[Oi]、COP直径2rおよびCOP酸化物皮膜の厚さdを記載する。
Figure 2005057295
COPの分解に必要な時間を更に減少するために、本発明の方法の出発物質として有利にCOPが大きい平面/体積比を有する形状を有するシリコンウェーハを使用する。平坦なまたは縦に伸びたCOPがこの要求を満たす。この種の出発物質を製造する方法は、例えば欧州特許第1087042号に記載される。
出発物質としてすべての導体タイプの物質、特に有利にはp型導体およびn型導体の物質を使用することができ、同様に任意の結晶学的配列、有利には111、110、115および113の配列を有するシリコンウェーハを使用することができる。更に出発物質としていわゆる環状ウェーハを使用することも可能である。その際ウェーハ半径より小さい半径を有する平面にのみCOPを有し、いわゆるOSF領域(酸化により生じるスタック欠陥)が接続されているシリコンウェーハを使用する。
本発明の方法の範囲で処理すべきシリコンウェーハは有利にRTA(急速熱アニーリング)反応器中で技術水準によりまず所定の速度で、不等式(1)により決定される温度範囲が達成されるまで加熱する。引き続きシリコンウェーハをこの温度範囲に所定の時間維持し、その後再び所定の速度で冷却する。RTA反応器中のシリコンウェーハの加熱は抵抗加熱、ランプ、誘導加熱またはレーザーにより行うことができる。
処理室にシリコンウェーハを保存する場合に高い処理温度で重力により引き起こされるすべり(スリップ)が形成されないことが保証されなければならない。この目的のために、処理室の構成に応じてウェーハを適当に形成された台構造に配置し、留め具内で垂直に配置するかまたは適当な、当業者に知られた装置によりガスパッド上を浮遊することができる。ウェーハ台構造のそれぞれの形状に適合した形状パラメーター、ワープおよびバウによりウェーハを予め選別することが有利である。
一般にRTA反応器中で1個のみのシリコンウェーハを熱処理する。しかし平面で積み重ねられている複数のシリコンウェーハのパケット(スタックRTA)を処理することができる。この場合の利点は単位時間当たりの高いウェーハ処理量にある。この変形のために有利に熱処理中にウェーハの結合を妨げる表面の粗さを有するシリコンウェーハを使用する。
シリコン単結晶の棒片の熱処理も同様に可能であり、それは不等式(1)を満たす熱処理の場合に表面層からの酸素の拡散が行われないからである。棒片は熱処理の直後にウェーハに分離し、技術水準により更に処理する。この場合も単位時間当たりのシリコンウェーハの高い処理量が利点である。有利には棒片を直接ウェーハ台に配置せず、ウェーハ台の上に配置されたシリコンの厚いウェーハに配置する。これにより棒片でのすべりの発生が抑えられ、それは台形状の不均一性に帰因する圧力が厚いウェーハに吸収されるからである。
処理室の加熱により引き起こされる熱的不均一性を回避するために、処理すべきシリコンウェーハの上に第2シリコンウェーハを配置することができ、このウェーハが例えばランプからの直接の放射線の遮蔽板および熱分配器として作用する。
有利に熱処理の開始時に、COPの酸化物皮膜が加熱中に膨張しないために、できるだけ高い加熱速度、すなわち2K/sより高い加熱速度、有利に10K/sより高い加熱速度、特に有利に50K/sの加熱速度を選択する。
シリコンウェーハの温度が不等式(1)により決定される範囲に維持される時間は使用される出発物質に依存する。表に示されるように、小さいCOPおよび薄いCOP酸化物皮膜を有する出発物質の使用により熱処理の時間を減少することができる。典型的な時間は10秒〜15分、有利には30秒〜5分、特に有利に30秒〜4分である。
処理室内の圧力は熱処理の間大気圧より低くてよいが、同様にシリコンウェーハは例えば表面を平滑にするために、熱処理の間付加的にUV範囲の電磁線、プラズマおよび電離放射線にさらされてもよい。
調節すべき冷却速度は熱処理後の最終生成物、すなわちシリコンウェーハの所望の特性により決定する。引き続く部品の処理の間に酸素の沈殿を示さない付加的な内部ゲッター特性を有しないシリコンウェーハを製造する場合は、遅い冷却速度が有利である。他方で良好な内部ゲッター特性を有するシリコンウェーハを製造する場合は、例えばWO98/38675号に記載されるような、RTA効果が生じるように、冷却速度を有利に高く調節する。RTA効果として所定のはがされた帯域を有する決められた酸素沈殿特性の調節およびシリコンウェーハのバルクでの相当する沈殿特性が示される。
熱処理中にシリコンウェーハは少なくとも一時的に酸素を有する雰囲気にさらされる。これにより処理環境によるウェーハの金属汚染の不安を減少できる。シリコンウェーハは単一の雰囲気でも、処理中に変動する雰囲気でも熱処理できる。ウェーハの表側および裏側は同じ雰囲気または異なる雰囲気にさらすことができる。最終生成物の所望の特性に依存して希ガス(有利にアルゴン)、窒素、酸素および前記元素を有する化合物およびこれらのガス(元素または化合物)から製造できるすべての混合物を使用することができる。しかし必要な高い温度で制御されずに互いに反応する成分を有する混合物は除外される。
有利にシリコンウェーハは本発明による不等式(1)に従う熱処理の間、シリコンウェーハの表面が熱処理の全部の時間の間酸化物層で覆われることを生じる雰囲気にさらされる。酸素とアルゴンを有する雰囲気が特に有利である。その際シリコンウェーハのバルクはCOPを含まない。しかしこの場合にこれは表面に適用されないが、それはこの場合に酸素が拡散し、表面に近いCOPは酸化物皮膜から除去されず、その結果分解しない。表面は引き続き、例えば研磨または化学機械的研磨により機械的または化学的に切除することができ、最終的にCOP不含のシリコンウェーハが得られる。本発明による不等式(1)に従う熱処理に続いてシリコンウェーハを還元雰囲気、例えば水素含有雰囲気で他の熱処理を行うことができ、まず酸化物層および引き続き表面に近いCOPを除去する。この工程は同時にドーピング物質の拡散および異なる抵抗を有する層の製造に利用することができる。
以下に本発明のすべての方法の有利な実施およびこれにより製造される有利な生成物を記載する。
第1の有利な実施態様において、まずシリコンウェーハの表側および裏側に、例えば多結晶シリコン、窒化珪素、オキシ窒化珪素、熱による酸化物またはCVD酸化物からなる外部ゲッター層を設ける。酸素含有ゲッター層が特に有利であり、それはこの場合に層の外部ゲッター作用に対して付加的に金属汚染のための拡散バリアが形成され、これによりシリコンウェーハが熱処理中に場合により存在する金属汚染に反応しない。その後シリコンウェーハを不等式(1)を満たす熱処理で処理する。熱処理の後に公知方法によりウェーハ表側の外部ゲッター層をはがす。
これに続いて露出したウェーハの表側に技術水準に相当する方法を使用して、シリコンウェーハが予定されている使用に依存する厚さを有するエピタキシー層を析出する。この層の厚さは0.1μm〜10μmの範囲内であってもよい。この方法により本発明の熱処理の間に拡散バリアにより保護され、付加的に外部ゲッター層を有するシリコンウェーハが得られ、この層は場合によりウェーハ裏側の外部ゲッター層の拡散バリアを通過してウェーハ表面に到達する金属汚染と結合し、部品の関係する層から離れている。
本発明の第2の有利な実施態様において、被覆されていない空白のシリコンウェーハを本発明により熱処理し、これに続いて前記のように外部ゲッター層を被覆する。その後ウェーハ表側のゲッター層をはがし、ウェーハ表側に所望の厚さのエピタキシー層を被覆する。
本発明の第3の有利な実施態様において、第1の有利な実施態様による外部ゲッター層を完全に備えたシリコンウェーハを本発明により熱処理し、これに続いてウェーハ表側のゲッター層を水素含有雰囲気で分解し、表面層のCOPを除去する目的で水素含有雰囲気で他の熱処理を行う。適当な選択されたウェーハ台の場合に水素含有雰囲気はウェーハ裏側に浸食せず、ウェーハ表側のゲッター層のみをはがすことができる。片側でゲッター層を除去されたウェーハにその後エピタキシー層を設ける。
第4の有利な実施態様において、第1実施態様による外部ゲッター層を完全に備えたシリコンウェーハを本発明により熱処理し、これに続いてウェーハ表側のゲッター層を水素含有雰囲気で分解する目的で、水素含有雰囲気で他の熱処理を行う。適当な選択されたウェーハ台の場合に、水素含有雰囲気がウェーハ裏側に浸食せず、ウェーハ表側のゲッター層のみをはがすことができる。その後水素含有雰囲気でシリコンウェーハの熱処理を継続する。これは外部ゲッター層を除去したウェーハ表側にドーピング物質の拡散を使用することができ、基板に比べて変動した電気抵抗を有する層を生じる結果を生じる。
本発明の第5の有利な実施態様において、第1の有利な実施態様による外部ゲッター層を備えた表側のシリコンウェーハを当業者に知られた方法により外部ゲッター層を除去し、その後本発明により熱処理する。その後場合により表側に熱処理により形成される酸化物を除去し、ウェーハの表側にエピタキシー析出する。
本発明の第6の有利な実施態様において、第1の有利な実施態様による外部ゲッター層を備えた表側のシリコンウェーハを当業者に知られた方法により外部ゲッター層を除去し、その後本発明により熱処理する。その後水素含有雰囲気で他の熱処理を行い、その進行中に場合により本発明の熱処理中に形成されるウェーハ表側の表面酸化物が分解し、これに続いて表面層からドーピング物質が拡散することができる。最終生成物は外部ゲッターおよびシリコンウェーハの残りと異なる電気抵抗を有する部品に関係する層を有するウェーハである。
本発明の第7の有利な実施態様において、被覆されていないシリコンウェーハを本発明により熱処理する。その後当業者に知られた方法を使用して外部ゲッター層としてウェーハに多結晶シリコンを析出するために他の熱処理を行う。シリコンウェーハの表側にこうして得られた多結晶シリコン層を、例えば研磨または化学機械的研磨により機械的または化学的に切除する。その後表側にエピタキシー層を析出する。
本発明の第8の有利な実施態様において、研磨され、エッチングされたシリコンウェーハに当業者に知られた方法を使用して拡散バリアとして酸化物層を設け、その後本発明により熱処理する。酸化物を引き続き例えばエッチングのような標準的方法を使用してウェーハから除去する。引き続きウェーハを両面研磨する。他の熱処理において、研磨したウェーハに多結晶シリコン層を析出し、表側のこの層を当業者に知られた方法を使用して除去する。最終生成物は両面研磨により改良されたナノトポロジーを有し、部品に関係する層からはるかに離れた帯域に金属汚染を結合するために外部ゲッター層が備えられている両面研磨したウェーハである。
本発明は結晶直径またはウェーハ直径に依存しない単結晶シリコンウェーハに使用できる。15、20または30cmまたはそれ以上の直径を有するウェーハに有利に使用する。大きい直径を有するシリコンウェーハに製造する部品はシリコンの欠陥不在性の明らかに高い要求を有するので、大きい直径を有するシリコンウェーハに本発明を使用することが特に有利である。
本発明のシリコンウェーハの結晶欠陥の不在により前記シリコンウェーハは、部品に関係する上側の層が結晶欠陥を有していない、いわゆるSOI(silicon on insulator)ウェーハを製造するために特に適しており、それはその他の欠陥はその下に存在する電気的絶縁層(埋め込まれた酸化物)にまで続くからである。本発明のシリコンウェーハは層移動技術を使用してSOIウェーハの部品に関係する薄いシリコン層を製造するためのドナーウェーハとして特に適している。
本発明のシリコンウェーハは表面層の分離後に層移動法の範囲内で完全な欠陥不在性によりドナーウェーハとして2回以上再使用できる(SOI−rework)。
本発明のシリコンウェーハは廉価な粒子としてモニターウェーハに使用できる。前記ウェーハは場合により生じる粒子負荷の後に再び洗浄し、場合によりもう一度研磨することができ、研磨によりウェーハ表面に結晶欠陥が認められない。
本発明のシリコンウェーハの他の使用分野はいわゆるMEMSまたはRFIDの使用である。その際しばしば高い品質および欠陥不在性のシリコン基材から製造されなければならない使い捨て製品(RFID:例えばCDケースの盗難保険)である。本発明は出発物質を製造する廉価な方法を提供する。

Claims (25)

  1. 以下の工程:
    エピタキシー析出によりシリコンウェーハの表側に層を製造するかまたはシリコンウェーハの表側にシリコンウェーハの残りの電気抵抗と電気抵抗が異なる層を製造するかまたはシリコンウェーハの裏側に外部ゲッター層を製造する工程、および
    不等式:
    Figure 2005057295
    (上記式中、[Oi]はシリコンウェーハ中の酸素濃度であり、[Oi]eq(T)は温度Tでのシリコン内の酸素の周辺溶解度であり、σSiO2は二酸化珪素の表面エネルギーであり、Ωは沈殿した酸素原子の体積であり、rはCOP平均半径であり、kはボルツマン定数である)が満たされるように選択される温度でシリコンウェーハを熱処理し、その際シリコンウェーハが熱処理の間少なくとも一時的に酸素含有雰囲気にさらされる工程、
    を有する単結晶シリコンウェーハを製造する方法。
  2. 前記方法の出発物質として7×1017at/cmより低い酸素濃度[Oi]を有するシリコンウェーハを使用する請求項1記載の方法。
  3. 前記方法の出発物質として160nm未満のCOP平均直径を有するシリコンウェーハを使用する請求項1または2記載の方法。
  4. シリコンウェーハを所定の加熱速度で不等式(1)が満たされる範囲にある温度まで加熱し、引き続きこの範囲に所定の時間温度を維持し、その後シリコンウェーハを所定の冷却速度で冷却する請求項1から3までのいずれか1項記載の方法。
  5. 温度が不等式(1)が満たされる範囲にある時間が10秒〜15分の間である請求項4記載の方法。
  6. シリコンを有する層のエピタキシー析出によりシリコンウェーハの表側に層を製造する請求項1から5までのいずれか1項記載の方法。
  7. 少なくとも1種のドーピング物質の拡散を生じる雰囲気での熱処理によりシリコンウェーハの表側に層を製造する請求項1から5までのいずれか1項記載の方法。
  8. 酸化珪素、窒化珪素または多結晶シリコンの析出によりシリコンウェーハの裏側に層を製造する請求項1から7までのいずれか1項記載の方法。
  9. 以下の工程:
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程、
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、
    シリコンウェーハの表側の外部ゲッター層をはがす工程、および
    シリコンウェーハの表側に請求項6記載の層をエピタキシー析出する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  10. 以下の工程:
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程、
    シリコンウェーハの表側の外部ゲッター層をはがす工程、および
    シリコンウェーハの表側に請求項6記載の層をエピタキシー析出する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  11. 以下の工程:
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程、
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、
    シリコンウェーハの表側の外部ゲッター層をはがすためにおよび表側に存在するCOPを分解するために水素含有雰囲気でシリコンウェーハを熱処理する工程、および
    シリコンウェーハの表側に請求項6記載の層をエピタキシー析出する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  12. 以下の工程:
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程、
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、および
    シリコンウェーハの表側の外部ゲッター層をはがすために、表側に存在するCOPを分解するためにおよび請求項7記載の表側に層を製造するためにシリコンウェーハを水素含有雰囲気で熱処理する工程、
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  13. 以下の工程:
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程
    シリコンウェーハの表側の外部ゲッター層をはがす工程
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、および
    シリコンウェーハの表側に請求項6記載の層をエピタキシー析出する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  14. 以下の工程:
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程
    シリコンウェーハの表側の外部ゲッター層をはがす工程
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、および
    シリコンウェーハの表側の外部ゲッター層をはがすために、表側に存在するCOPを分解するためにおよび請求項7記載の表側に層を製造するためにシリコンウェーハを水素含有雰囲気で熱処理する工程、
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  15. 以下の工程:
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆する工程、
    シリコンウェーハの表側の外部ゲッター層を機械的または化学的切除により除去する工程
    および
    シリコンウェーハの表側に請求項6記載の層をエピタキシー析出する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法。
  16. 以下の工程:
    酸化珪素層を製造するために、研磨され、エッチングされたシリコンウェーハの表側および裏側を酸化する工程、
    酸素含有雰囲気で不等式(1)が満たされるようにシリコンウェーハを熱処理する工程、
    酸化珪素層を除去する工程、
    同時にシリコンウェーハの表側および裏側を研磨する工程、
    シリコンウェーハの表側および裏側に請求項8記載の外部ゲッター層を被覆し、外部ゲッター層が多結晶シリコンからなる工程、および
    シリコンウェーハの表側の外部ゲッター層を機械的または化学的切除により除去する工程
    を、記載された順序で実施する請求項1から5までのいずれか1項記載の方法
  17. ウェーハ厚さの少なくとも50%に相当する深さまで10000cm−3未満のCOP密度を有し、裏側に外部ゲッター層を有する単結晶シリコンウェーハ。
  18. 外部ゲッター層が酸化珪素、窒化珪素または多結晶シリコンを有する層である請求項17記載のシリコンウェーハ。
  19. ウェーハ厚さの少なくとも50%に相当する深さまで10000cm−3未満のCOP密度を有し、表側にエピタキシー析出した層または電気抵抗がシリコンウェーハの残りの電気抵抗と異なる層を有する単結晶シリコンウェーハ。
  20. 前記層がエピタキシー析出したシリコン層である請求項19記載のシリコンウェーハ。
  21. 前記層がシリコン−ゲルマニウムを含有する請求項19記載のシリコンウェーハ。
  22. 前記層が張設したシリコンを有する請求項19記載のシリコンウェーハ。
  23. SOIウェーハを製造するためのドナーウェーハとしての請求項17から22までのいずれか1項記載のシリコンウェーハの使用。
  24. 不等式(1)を満たす熱処理を、平面で積み重ねられている複数のシリコンウェーハのパケットで行う請求項1から16までのいずれか1項記載の方法。
  25. 不等式(1)を満たす熱処理を、シリコン単結晶の棒片で行う請求項1から16までのいずれか1項記載の方法。
JP2004231586A 2003-08-07 2004-08-06 単結晶シリコンウェーハの製造方法、この種のシリコンウェーハおよびその使用 Expired - Lifetime JP5097332B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10336271A DE10336271B4 (de) 2003-08-07 2003-08-07 Siliciumscheibe und Verfahren zu deren Herstellung
DE10336271.1 2003-08-07

Publications (2)

Publication Number Publication Date
JP2005057295A true JP2005057295A (ja) 2005-03-03
JP5097332B2 JP5097332B2 (ja) 2012-12-12

Family

ID=34112006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004231586A Expired - Lifetime JP5097332B2 (ja) 2003-08-07 2004-08-06 単結晶シリコンウェーハの製造方法、この種のシリコンウェーハおよびその使用

Country Status (6)

Country Link
US (2) US7235863B2 (ja)
JP (1) JP5097332B2 (ja)
KR (1) KR100625822B1 (ja)
CN (1) CN100394536C (ja)
DE (1) DE10336271B4 (ja)
TW (1) TWI268555B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
CN100447559C (zh) * 2006-02-17 2008-12-31 无锡乐东微电子有限公司 一种利用Cu诱导硅片表面COP的测试方法
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
DE102007027111B4 (de) 2006-10-04 2011-12-08 Siltronic Ag Siliciumscheibe mit guter intrinsischer Getterfähigkeit und Verfahren zu ihrer Herstellung
US7816765B2 (en) * 2008-06-05 2010-10-19 Sumco Corporation Silicon epitaxial wafer and the production method thereof
JP5515406B2 (ja) * 2009-05-15 2014-06-11 株式会社Sumco シリコンウェーハおよびその製造方法
US8999864B2 (en) * 2009-06-03 2015-04-07 Global Wafers Japan Co., Ltd. Silicon wafer and method for heat-treating silicon wafer
CN110571172A (zh) * 2019-09-06 2019-12-13 大同新成新材料股份有限公司 一种硅晶圆制造方法及制造装置
CN110627031A (zh) * 2019-09-25 2019-12-31 常熟理工学院 一种钼掺杂磷化钴碳珊瑚片复合材料的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321120A (ja) * 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JPH1154519A (ja) * 1997-07-30 1999-02-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11260677A (ja) * 1998-01-06 1999-09-24 Sumitomo Metal Ind Ltd 半導体シリコンウェーハ並びにその製造方法と熱処理装置
JP2000031150A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd シリコン基板の熱処理方法及びその基板、その基板を用いたエピタキシャルウエーハ
JP2000203999A (ja) * 1999-01-08 2000-07-25 Sumitomo Metal Ind Ltd 半導体シリコンウェ―ハとその製造方法
JP2002043318A (ja) * 2000-07-28 2002-02-08 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP2003086595A (ja) * 2001-09-10 2003-03-20 Sumitomo Mitsubishi Silicon Corp ウェーハの製造条件の決定方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4824698A (en) * 1987-12-23 1989-04-25 General Electric Company High temperature annealing to improve SIMOX characteristics
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
KR100541882B1 (ko) * 1998-05-01 2006-01-16 왁커 엔에스씨이 코포레이션 실리콘 반도체 기판 및 그의 제조 방법
DE19823962A1 (de) 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Einkristalls
JP2000031153A (ja) * 1998-07-13 2000-01-28 Shin Etsu Handotai Co Ltd Siウエーハ及びその製造方法
WO2000012786A1 (fr) * 1998-08-31 2000-03-09 Shin-Etsu Handotai Co., Ltd. Procede de production de plaquette de silicium monocristallin et plaquette de silicium monocristallin
CN1155064C (zh) * 1998-09-02 2004-06-23 Memc电子材料有限公司 制备理想析氧硅晶片的工艺
DE19905737C2 (de) * 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
JP2000256092A (ja) 1999-03-04 2000-09-19 Shin Etsu Handotai Co Ltd シリコンウエーハ
EP1939932A1 (en) * 1999-08-10 2008-07-02 Silicon Genesis Corporation A substrate comprising a stressed silicon germanium cleave layer
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6423625B1 (en) 1999-08-30 2002-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of improving the bondability between Au wires and Cu bonding pads
DE19941902A1 (de) 1999-09-02 2001-03-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von mit Stickstoff dotierten Halbleiterscheiben
US6423615B1 (en) 1999-09-22 2002-07-23 Intel Corporation Silicon wafers for CMOS and other integrated circuits
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
JP4567251B2 (ja) * 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
US7008864B2 (en) * 2001-10-26 2006-03-07 Sige Semiconductor Inc. Method of depositing high-quality SiGe on SiGe substrates
DE10205084B4 (de) * 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321120A (ja) * 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JPH1154519A (ja) * 1997-07-30 1999-02-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11260677A (ja) * 1998-01-06 1999-09-24 Sumitomo Metal Ind Ltd 半導体シリコンウェーハ並びにその製造方法と熱処理装置
JP2000031150A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd シリコン基板の熱処理方法及びその基板、その基板を用いたエピタキシャルウエーハ
JP2000203999A (ja) * 1999-01-08 2000-07-25 Sumitomo Metal Ind Ltd 半導体シリコンウェ―ハとその製造方法
JP2002043318A (ja) * 2000-07-28 2002-02-08 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP2003086595A (ja) * 2001-09-10 2003-03-20 Sumitomo Mitsubishi Silicon Corp ウェーハの製造条件の決定方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置

Also Published As

Publication number Publication date
US20050032376A1 (en) 2005-02-10
TWI268555B (en) 2006-12-11
US7537657B2 (en) 2009-05-26
JP5097332B2 (ja) 2012-12-12
DE10336271A1 (de) 2005-03-10
US20060278157A1 (en) 2006-12-14
US7235863B2 (en) 2007-06-26
CN1581430A (zh) 2005-02-16
TW200507115A (en) 2005-02-16
KR20050015983A (ko) 2005-02-21
CN100394536C (zh) 2008-06-11
KR100625822B1 (ko) 2006-09-20
DE10336271B4 (de) 2008-02-07

Similar Documents

Publication Publication Date Title
TW583351B (en) A method of producing a bonded wafer and the bonded wafer
US7977219B2 (en) Manufacturing method for silicon wafer
TW564500B (en) Process for controlling denuded zone dept in an ideal oxygen precipitating silicon wafer
US7537657B2 (en) Silicon wafer and process for producing it
JP2010040587A (ja) シリコンウェーハの製造方法
JP2004537161A (ja) 高抵抗率czシリコンにおけるサーマルドナー生成の制御
JP5207706B2 (ja) シリコンウエハ及びその製造方法
JP6448805B2 (ja) エピタキシャルにコーティングされた半導体ウェハとエピタキシャルにコーティングされた半導体ウェハの製造方法
JP5542383B2 (ja) シリコンウェーハの熱処理方法
JPH09199416A (ja) 半導体基板とその製造方法
TWI614808B (zh) 藉由活化非活性氧沉澱核製造高沉澱密度晶圓之方法
WO2002049091A1 (fr) Procede de fabrication d'une tranche de recuit et tranche obtenue
JP5262021B2 (ja) シリコンウェーハ及びその製造方法
JP7435516B2 (ja) エピタキシャルウェーハの製造方法
JP5207705B2 (ja) シリコンウエハ及びその製造方法
JP4590876B2 (ja) エピタキシャルシリコンウェーハの製造方法及びその方法で製造されたシリコンウェーハ
KR102450059B1 (ko) 단결정 실리콘으로 구성된 반도체 웨이퍼
KR20130109044A (ko) 실리콘 웨이퍼
JP5641533B2 (ja) シリコンウェーハの熱処理方法
JP5211550B2 (ja) シリコン単結晶ウェーハの製造方法
JPH06295913A (ja) シリコンウエハの製造方法及びシリコンウエハ
WO2024009705A1 (ja) エピタキシャルウェーハの製造方法
JPH0897221A (ja) シリコンウェーハの製造方法及びシリコンウェーハ
JP2021130578A (ja) 半導体シリコンウェーハの製造方法
JP2000068279A (ja) シリコンウェーハの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080410

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080710

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080715

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080807

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080812

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090409

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101227

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111116

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120302

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120924

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5097332

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term