Nothing Special   »   [go: up one dir, main page]

JP2004537161A - 高抵抗率czシリコンにおけるサーマルドナー生成の制御 - Google Patents

高抵抗率czシリコンにおけるサーマルドナー生成の制御 Download PDF

Info

Publication number
JP2004537161A
JP2004537161A JP2002581577A JP2002581577A JP2004537161A JP 2004537161 A JP2004537161 A JP 2004537161A JP 2002581577 A JP2002581577 A JP 2002581577A JP 2002581577 A JP2002581577 A JP 2002581577A JP 2004537161 A JP2004537161 A JP 2004537161A
Authority
JP
Japan
Prior art keywords
wafer
layer
oxygen
silicon
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002581577A
Other languages
English (en)
Inventor
マーティン・ジェイ・ビンズ
ロバート・ジェイ・ファルスター
ジェフリー・エル・リバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SunEdison Inc
Original Assignee
MEMC Electronic Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MEMC Electronic Materials Inc filed Critical MEMC Electronic Materials Inc
Publication of JP2004537161A publication Critical patent/JP2004537161A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

この発明は、チョクラルスキー法による単結晶シリコンウエハ及びその製造方法に関する。その単結晶シリコンウエハは少なくとも高抵抗率の表面層を有している。その表面層は、常套の半導体デバイス製造プロセスに付されると、抵抗率に影響を及ぼすのに十分な程度のサーマルドナーを生じることができないように格子間酸素含有を有している。この発明は、更に、そのようなウエハから導かれるシリコン・オン・インシュレータ構造にも関する。

Description

【0001】
発明の背景
本発明は、一般に、電子部品の製造に用いるのに好適な半導体材料基材、特にシリコンウエハの製造に関する。特に、本発明は、高い抵抗率の表面層を有するシリコンウエハ及びその製造方法に関するものであって、その表面層は、常套の半導体デバイスの製造方法に付されても抵抗率に影響を及ぼすのに十分な量でサーマルドナーを生じることを不可能とする格子間酸素含量を有している。本発明は、更に、そのようなウエハから導かれるシリコン・オン・インシュレータ構造にも関する。
【0002】
単結晶シリコンは、半導体電子部品を製造するための大部分の方法に用いられる出発物質であって、通常は、種単結晶を溶融シリコンの中に浸漬させた後、単結晶をゆっくりと引き上げることによって成長させる、いわゆるチョクラルスキー(CZ)法によって製造される。溶融したシリコンは種々の不純物によって汚染されており、その中でも、石英ルツボに入れられている間に、主として酸素によって汚染されている。シリコンの溶融物の温度において、酸素は、シリコン溶融物の温度でのシリコン中の酸素の溶解度、及び固化したシリコン中における酸素の実際の偏析係数(segregation coefficient)によって決まる濃度に達するまで、結晶格子の中に入る。そのような濃度は、電子部品を製造する方法について一般的な温度における固体シリコン中の酸素溶解度よりも高い。従って、溶融物から結晶を成長及び冷却させる際に、結晶中の酸素の溶解度は急速に低下し、それによって残るスライス又はウエハ中において酸素は過飽和な濃度にて存在する。
【0003】
電子部品の製造プロセスにおいて典型的に用いられる熱処理サイクルは、酸素で過飽和となっているシリコンウエハ中で酸素の析出を生じさせる可能性がある。ウエハにおける酸素の配置及び相対的寸法に応じて、析出物は有害であったり、有用であったりし得る。小さな酸素クラスターは電気的に活性なサーマルドナー(thermal donor)であって、ウエハ内における位置とは無関係に抵抗率を低下させ得る。ウエハの活性デバイス領域に位置する大きな酸素析出物はデバイスのはたらきを損ない得るが、ウエハのバルク(内部)に位置する場合には、例えばデバイス製造プロセスの間に、ウエハに接触し得る望ましくない金属不純物を捕らえることができる。このことは、一般に、インターナルゲッタリング(internal gettering)又はイントリンシックゲッタリング(intrinsic gettering)(IG)と称される。
【0004】
ある種の用途、例えば先端的無線通信技術用途では、比較的高い抵抗率のシリコンウエハが必要とされる。例えば、常套の先端的無線通信技術用途では100Ωcm以上の抵抗率を有するシリコンウエハを必要とし、ある先端的用途では1000Ωcm以上の抵抗率が必要とされる。伝統的に、フローティング・ゾーン(floating zone)(FZ)法によって成長させたシリコンは、その固有のより高い純度のために、チョクラルスキー(CZ)法によって成長させたシリコンの代わりに高抵抗率の用途に用いられてきた。更に、CZシリコン内に存在する格子間酸素濃度Oが比較的高いレベル、典型的に10〜15PPMA(parts per million atomic(百万分率原子))であることは問題となり得る。格子間(interstitial)酸素の存在はイントリンシックゲッタリングのためには有利となり得る。しかし、300〜500℃の温度範囲(デバイス製造プロセスにおいて一般に用いられる温度)で格子間酸素が小さなクラスターへ凝集することに起因して、デバイス層において電気的に活性なサーマルドナーが生成することは、デバイス処理の最終工程にはこの温度範囲においてシリコンと金属層との間の合金を生じることを含むので、高い抵抗率の用途には大きな問題となり得る。抵抗率は、活性デバイス領域並びにウエハバルクに位置する小さな酸素クラスターによってマイナスとなる影響を受け得る。これとは反対に、約500℃以上の温度にて、ウエハバルク中に比較的大きな酸素クラスターが生成することは、大きな析出物はウエハの抵抗率をあまり大きく低下させたりせず、インターナルゲッタリングのためのサイト(site)を提供したりし得るので、有利となり得る。
【0005】
300〜500℃の温度範囲における滞留時間は比較的短く(一般に約1〜2時間)、また、n−型又はp−型ドーピングにおいて導入される大部分のキャリヤーが通常は支配的であるので、低抵抗率のウエハにおいてサーマルドナーが生成することは一般的にはあまり問題とはならない。しかしながら、加えられるドーパント濃度が低い高抵抗率用途では、デバイス処理工程におけるサーマルドナーの生成は、最終的なウエハ抵抗率において大きなファクターとなる(例えば、W. Kaiser et al. Phys. Rev., 105, 1751 (1957), W. Kaiser et al. Phys. Rev., 112, 1546 (1958), 及びLondos et al. Appl. Phys. Lett., 62, 1525, 1993参照のこと。)。従って、高抵抗率CZ適用について、残存格子間酸素濃度は、デバイス処理の間におけるサーマルドナーの生成速度に大きく影響することになる。例えば、最終的低温合金焼結工程の直前に約13PPMA(百万分率原子)の残存格子間酸素濃度及び約1000Ωcm(p−型)の初期抵抗率を有するウエハは、約450℃で約1時間の典型的な合金焼結条件の後では、約1014cm−3個のサーマルドナーを生じさせ得る。生じる各サーマルドナーがダブル・ドナーとして挙動すると仮定すると、ウエハの抵抗率は、まず上昇し、その後、サーマルドナーが生成する際に、n−型へ「フリップ(flip、転化)」する。(例えば、M. Claybourn及びR.C.Newman; Appl. Phys. Lett., 52, 2139, 1988参照。)その結果、ウエハの最終的な抵抗率は、最初の抵抗率をほぼ2桁のオーダーで下回ることになる。反対に、初期酸素濃度がわずかに約5PPMAであった場合には、同様に450℃、1時間の熱アニーリングの後で、サーマルドナー濃度は約2×1012cm−3個となり、抵抗率は約1000Ωcmに留まることになる。
【0006】
Abeらは、高抵抗率CZ結晶を製造する方法について報告している(例えば、Electrochemical Society Proceedings, vol. 2000-17, 491-500参照のこと)。この報告された方法では、CZ結晶を650℃、2時間でアニールして、酸素核形成させ、その後800℃にて4時間で核成長させ、更にその後1000℃にて16時間で酸素析出させている。そのような長時間の処理及びそれに伴なうコストは法外なものであり得る。更に、この方法は、約16ppma以下の酸素濃度を有する結晶については、あまり効率的ではないと報じられている。650℃における核形成速度は初期酸素濃度によって強く影響を受けるということも知られており、従って析出物密度はウエハによって変動するようである。更に、結晶成長の間に生成する既存の酸素析出物は、800℃で4時間+1000℃で16時間のアニールの間に成長すると考えられる。これは、いわゆる「サーマル・ヒストリー効果(thermal history effect)」であって、ウエハを追加的な高温アニールに付することによって排除する必要があり、従ってプロセスは更に複雑になり、プロセスへのコストが増大する。
【0007】
従って、インターナルゲッタリングを行うことができ、高抵抗率のデヌーデッドゾーン(denuded zone)(デヌーデッドゾーンは従って、半導体デバイス製造方法に付された場合に、その抵抗率にかなりの影響を及ぼす程度でサーマルドナーを生じさせ得ることがないゾーンである)を有するシリコンウエハ、並びにそのようなシリコンウエハを製造する効果的で信頼性のある方法についての要求が存在している。そのようなウエハは、高抵抗率のシリコン・オン・インシュレータの製造を含めて、多くの種々の用途に適用することができる。
【0008】
発明の概要
従って、本発明の特徴には、少なくとも高抵抗率の表面層を有する単結晶シリコンウエハ及びそのシリコンウエハを製造する方法を提供すること;酸素析出熱処理に付されて、インターナルゲッタリングのためにバルク中に高密度の酸素析出物及び高抵抗率のデヌーデッドゾーンを有するウエハを提供すること;並びに表面層に低い濃度の格子間酸素を有するウエハを提供することが含まれる。更に、本発明の特徴には、支持層がそのようなウエハからもたらされる絶縁体デバイスのシリコンがある。
【0009】
従って、簡単には、本発明は、チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされるウエハにも関する。ウエハは、前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、前記前方表面と前記前方表面から中央平面へ向かって測定して距離Dの部分との間のウエハの領域を有する前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有してなる。ウエハは更に、バルク層における空孔濃度が前方表面層における空孔濃度よりも高い、不均一な濃度の結晶格子空孔(vacancy)を有しており、そこでは、(i)Dは少なくとも5ミクロン(μm)であるが約30ミクロン以下であり、(ii)表面層は約50Ωcm以上の抵抗率を有しており、そして、(iii)約700℃を越える温度での酸素析出熱処理に付されると、表面層は約1×10cm−3以下の酸素析出物を有するが、バルク層は約1×10cm−3以上の酸素析出物を有している。
【0010】
本発明は、更に、シリコンウエハの製造方法に関し、ウエハはチョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされるものであり、また、ウエハは、前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、前記前方表面と前記前方表面から中央平面へ向かって測定して距離Dの部分との間のウエハの領域を有する前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有してなり、ここで前方表面層は約50Ωcm以上の抵抗率を有しており、また距離Dは約5ミクロン以上であるが約30ミクロン以下である。この方法において、単結晶シリコンウエハは、ラピッド・サーマル・アニーラー(rapid thermal annealer)内で熱処理されて、前方表面層及びバルク層に結晶格子空孔を生じさせ、その後、急速に冷却されて酸素析出物のためのテンプレート(鋳型、template)を形成する。
【0011】
本発明は、更に、シリコンウエハを製造する方法に関し、ウエハはチョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされるものであり、また、ウエハは、約10ppma以下の格子間酸素濃度を有し、更に、前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、前記前方表面と前記前方表面から中央平面へ向かって測定して距離Dの部分との間のウエハの領域を有する前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有してなり、ここで前方表面層は約50Ωcm以上の抵抗率を有しており、また距離Dは約5ミクロン以上であるが約30ミクロン以下である。この方法において、単結晶シリコンウエハは、熱処理されて、前方表面層及びバルク層に結晶格子空孔を生じさせ、熱処理されたウエハは冷却されて、バルク層内にピーク空孔濃度がある不均一な空孔濃度プロファイルを形成する。
【0012】
この発明は、更に、本発明のシリコンウエハから製造されるシリコン・オン・インシュレータ(「SOI」(silicon on insulator))構造にも関する。この発明は、特に、デバイス層、支持層及びこれらの間の絶縁層を有するシリコン・オン・インシュレータ構造に関する。支持層は(A)第1の部分層及び第2の部分層を有してなり、第1の部分層は、(i)第2の部分層よりも大きな抵抗率を有し、(ii)絶縁層から第2の部分層の方へ延び、及び(iii)絶縁層から第2の部分層の方へ測定してTの厚みを有しており、並びに支持層は(B)不均一な濃度の結晶格子空孔を有しており、第2の部分層における空孔濃度は第1の部分層における空孔濃度よりも高くなっており、(a)Tは少なくとも約5ミクロンであるが約30ミクロン以下であって、(b)第1の部分層は約50Ωcm以上の抵抗率を有しており、(c)約700℃を越える温度での酸素析出熱処理に付されて、第1の部分層は約1×10cm−3以下の酸素析出物密度を有する一方で、第2の部分層は約1×10cm−3以上の酸素析出物密度を有している。
【0013】
この発明は、更に、チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされたシリコンウエハを有する、シリコン・イン・インシュレータ(silicon in insulator)構造に関する。ウエハは、(i)前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、(ii)前記前方表面と前記前方表面から中央平面へ向かって測定して距離Dの部分との間のウエハの領域を有し、デバイス層及び絶縁層を有し、デバイス層は前方表面から絶縁層へ向かって延びる1つの表面部分層、(iii)前記仮想的中央平面を含むが、前記前方表面層は含まないバルク部分層、並びに(iv)バルク部分層における空孔濃度が表面部分層における空孔濃度よりも高い不均一な濃度の結晶格子空孔を有しており、更に、(a)Dは少なくとも約5ミクロンであるが約30ミクロン以下であって、(b)表面層は約50Ωcm以上の抵抗率を有しており、そして、(c)約700℃を越える温度での酸素析出熱処理に付されて、表面層は約1×10cm−3以下の酸素析出密度を有するが、バルク層は約1×10cm−3以上の酸素析出密度を有している。
本発明のその他の目的及び特徴は、以下に記載する説明によって一部は明らかになり、一部は指摘される。
【0014】
好ましい態様についての詳細な説明
本発明によれば、チョクラルスキー成長方法によって達成し得る本質的にいずれかの酸素含量及び比較的高い抵抗率を有する単結晶シリコンウエハを、制御された雰囲気での、熱処理及びラピッドクーリング(又は急速冷却(rapid cooling))に付して、格子間酸素濃度を抑制して望ましくないサーマルドナーの生成を防止するために、その後の酸素析出熱処理において、酸素析出物のためのテンプレートを形成する結晶格子空孔の分布を有するウエハを得ることができる。1つの態様において、テンプレートはウエハの厚み全体について酸素析出物を生成させるためのものである。もう1つの態様において、テンプレートは、ウエハバルクにおいて酸素析出物を、並びに表面近くの領域において比較的薄いデヌーデッドゾーンを生じさせることができる。この方法は、インターナルゲッタリングし得る高抵抗率シリコンウエハの効率的で信頼性のある製造を可能とするので、特に有利である。そのウエハは、通常はサーマルドナー(即ち、酸素クラスター)の生成を導くデバイス製造プロセスに付された場合に、それらの抵抗率を実質的に変更させるのに十分な密度又は濃度でサーマルドナーを生じないように、十分に低い格子間酸素含量を有するデヌーデッドゾーンを場合によって有することができる。従って、本発明の方法によれば、高抵抗率基材を必要とする用途に特に良好に適合するシリコンウエハを製造することが可能となる。
【0015】
A.出発物質
1つの態様において、本発明の高抵抗率ウエハのための出発物質は、チョクラルスキー(CZ)結晶成長法によって成長させた単結晶インゴットからスライスされるシリコンウエハであって、一般に約150mm、200mm、300mm又はそれ以上の直径を有するシリコンウエハである。ウエハは、ポリッシングしてもよいし、又はその代わりに、ラッピング及びエッチングしてポリッシングしなくてもよい。そのような方法、並びに標準的シリコンスライシング、ラッピング、エッチング及びポリッシング技術は、例えば、F. Simura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, 及びSilicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, New York, 1982 (引用することによってその内容を本明細書に含める)に開示されている。好ましくは、ウエハは当業者に知られている標準的方法によってポリッシュ(研磨)及び清浄化される。例えば、W.C.O'Maraら、Handbook of Semiconductor Silicon Technology, Noyes Publicationsを参照されたい。
【0016】
一般に、出発ウエハは、CZ法によって達成され得る範囲内のいずれかの酸素濃度を有することができ、その濃度範囲は、一般に、約5×1017〜約9×1017原子/cm又は約10〜約18PPMA(例えば、ASTMキャリブレーションに従って測定して、約10〜約12又は15ppma;O=4.9α[式中、αは1107cm−1吸収バンドでの吸収係数である。];新ASTM規格(F−121−83))である。更に、出発ウエハは、ウエハの表面近くの領域に安定化された酸素析出物(即ち、約1200℃又はそれ以下の温度にて、ウエハからアニールされたり消失したりすることができない酸素析出物)が存在しないことが好ましい。
【0017】
出発ウエハは、比較的高抵抗率のものである。例えば、少なくとも50Ωcmの抵抗率、好ましくは少なくとも100Ωcmの抵抗率を有する。ある態様では、少なくとも約200Ωcm、300Ωcm、400Ωcm又は500Ωcmのことさえある抵抗率を有することが好ましく、一方、他の態様では、少なくとも1000Ωcm、1500Ωcm又は2000Ωcmのことさえある抵抗率を有することが好ましい。一般に、そのように高い抵抗率のCZウエハを製造するには、ウエハを得ようとする単結晶シリコンインゴットを成長させる際に、高純度の要素、例えば、ルツボ、多結晶シリコン及びグラファイト等を用いることが含まれる。特に、不純物、例えば、成長しつつある結晶の中に添加されると電気的に活性にし得る、ホウ素、リン、アルミニウム、ガリウム、ヒ素又はアンチモン等の濃度を、低いレベルに、注意深く制御することが好ましい。
【0018】
B.酸素析出物のためのテンプレートの生成
一般に、急速熱処理(rapid thermal treatment)を行って、ウエハ内に酸素析出物のためのテンプレートを形成する結晶格子空孔の分布を生じさせる。1つの態様では、テンプレートは、ウエハバルク(内部)に酸素析出物を有するが、表面近くの領域における酸素析出物の密度が低く、好ましくは表面近くの領域に酸素析出物が本質的に存在しないウエハのためのものであって、有利にはいずれか所望の深さのデヌーデッドゾーンを得ることができる。例えば、70ミクロン、50ミクロン、30ミクロン、20ミクロン、又は10ミクロン若しくはそれ以下の場合もあるデヌーデッドゾーン深さを確実に再現性よく得ることができる。
【0019】
結晶格子空孔の分布を生じさせ、従って、酸素析出物のためのテンプレートを形成する急速熱処理は、Falsterらの米国特許第5994761号、同第6191010号及び同第6180220号(引用することによって、これらの開示内容を本明細書に含める)に全体として開示されている。その中に開示されている「理想的析出プロセス(ideal precipitating process)」によれば、ウエハバルク中における濃度が表面層における濃度よりも高いという、結晶格子空孔の不均一な分布が典型的に得られる。その後の、酸素析出熱処理によって、ウエハバルクにおける高い空孔濃度が酸素析出物核形成中心を生じさせ、それが酸素析出物の生成及び成長を助け、表面近くの領域における空孔の濃度は核形成するには不十分なものとなる。その結果、表面近くの領域にはデヌーデッドゾーンが生じ、ウエハバルクには酸素析出物(場合によってはバルクミクロ欠陥(bulk microdefects)又は簡単にBMDsとも称される)が生成する。上記の刊行物に記載のように、50〜70μmの範囲の深さのデヌーデッドゾーンを確実に生成させることができる。
【0020】
尤も、高い抵抗率のウエハのために、そのような深さのデヌーデッドゾーンが常に有利であるとは言えない。一般に、デヌーデッドゾーンの深さが増すと、酸素除去効率は低下する。その理由は、溶体(solution)から格子間酸素を(BMDにて析出させることによって又はウエハ表面に拡散させることによって)除去するために、格子間酸素を移動させる必要のある距離が大きくなるためである。その結果、一旦デヌーデッドゾーンが深くなりすぎたり又は厚くなりすぎたりすると(例えば、約30ミクロン以上)、この領域の中央部において高い格子間酸素濃度が十分に高くなり(ウエハの内部(バルク)及び表面近くの格子間酸素はそれらが消費されるサイトへ拡散するのに十分な時間を有している)、デバイス製造プロセスの間にサーマルドナーの生成を引き起こし、従ってウエハのデバイス層における抵抗率が低下する可能性がある。このことは、約10ppmaを越える酸素濃度の場合の「理想的析出ウエハ(ideal precipitating wafers)」について、特に問題となり得る。従って、本発明の1つの要旨は、その後の酸素析出熱処理における酸素除去効率に影響を及ぼし得る、デヌーデッドゾーンの深さを制御することである。
【0021】
酸素析出サイトの濃度(数密度(number density))も酸素析出熱処理の間における酸素除去の効率に影響して、そのようなサイトの濃度上昇の関数として、酸素除去効率は上昇する。上昇する急速熱アニーリング温度の関数として、サイトの濃度が上昇することが有利である。すべての実用的な目的について、サイトの濃度は、(CZ法によって達成し得る酸素濃度の範囲全体にわたる)酸素濃度及び時間から本質的に独立である。換言すると、析出サイトの濃度は、ラピッドサーマルアニーリング(RTA(rapid thermal annealing))温度が上昇することによって、単に上昇し得るのであって、その理由は、ラピッドサーマルアニーラーを使用するため、より高い温度を達成するために必要とされる増分時間は秒数時間(seconds)のみの問題だからである。
【0022】
従って、本発明によれば、一部は、(酸素析出サイトの濃度を決める)ラピッドサーマルアニーリング温度を選択することによって、及びその後の酸素析出熱処理において生じ得るデヌーデッドゾーンの厚さを制御することによって、その後のデバイス製造プロセスにおいてデヌーデッドゾーンにおいてサーマルドナーが生じることを制御することができる。以下においてより詳細に説明するように、デヌーデッドゾーンの厚さの制御を、部分的に、ラピッドサーマルアニーリング工程について選択される周囲の組成物、並びに、ラピッドサーマルアニーリングの温度から実際の問題として結晶格子空孔が動けなくなるような温度への冷却速度によって行うことができる。
【0023】
1つの態様において、熱処理及び冷却の条件を制御して、薄い又は浅いデヌーデッドゾーン(例えば、約30ミクロン以下のデヌーデッドゾーン)を生じさせるためのテンプレートを形成する。薄いデヌーデッドゾーンの形成を可能とすることによって、本発明の方法は、格子間酸素が最終的に消費される、ウエハバルク及び表面のきわめて近くに、格子間酸素を位置させるように有利な作用を行う。その結果として、サーマルドナーの生成を十分に防止することができ、高抵抗率の用途に好適なシリコンウエハ(例えば、少なくとも表面層が、少なくとも約50Ωcm、好ましくは少なくとも約100Ωcm、200Ωcm、300Ωcm、400Ωcm若しくは500Ωcm、場合によっては、少なくとも約1000Ωcm、1500Ωcm、若しくは2000Ωcmのこともある抵抗率を有するウエハ)を再現性よく得ることができる。
【0024】
ここで、図1を参照すると、本発明の方法のための出発材料は単結晶シリコンウエハ1であって、単結晶シリコンウエハ1は前方表面3、後方表面5、前方表面と後方表面との間の仮想的中央平面7、及び前方表面と後方表面との間のウエハ体積の部分を含むウエハバルク部9を有している。本明細書において「前方」及び「後方」という用語は、ウエハの2つの大きな、全体として平らな表面を識別するために用いている。用語としてのウエハの前方表面は、その後にその上に電子デバイスが取り付けられたりすることが必ずしも必要ではなく、また、用語としてのウエハの後方表面は、電子デバイスが取り付けられたりする表面と反対側のウエハの主表面であることが必ずしも必要ではない。更に、シリコンウエハには一般に、ある程度の全厚の変動(TTV(total thickness variation))、反り及び曲がりがあるので、前方表面のすべての点と後方表面のすべての点との間の中間点は、正確に平面内になくてもよい。尤も、実際の問題として、TTV(全厚の変動)、反り及び曲がりは非常に小さいので、その中間点は、前方表面と後方表面とからほぼ等しい距離にある仮想的な中央平面上に位置すると想定することができる。
【0025】
一般に、方法の工程Sにおいて、シリコンウエハ1を熱処理工程に付し、そこではウエハ1を高温に加熱して、ウエハ1内に結晶格子空孔11を生じさせて、ウエハ1内における結晶格子空孔11の数密度を増大させる。この熱処理工程はラピッド・サーマル・アニーラー内で行われ、ウエハは目標温度へ急速に加熱され、そしてその温度にて比較的短い時間でアニールされる。一般に、ウエハは、1175℃を越える温度、典型的には少なくとも約1200℃、1つの態様では、約1200℃〜1300℃の範囲の温度に付される。ウエハは一般に、ウエハの所望の特性及びウエハがアニールされる雰囲気に応じて、少なくとも1秒、典型的に少なくとも数秒(例えば、少なくとも3.5秒等)又は数十秒(例えば、少なくとも20秒、30秒、40秒等)のことさえある時間で、上記の温度に保持されることになり、その時間は(商業的に利用し得るラピッド・サーマル・アニーラーについての限度に近い)約60秒までの範囲であってもよい。
【0026】
ラピッド・サーマル・アニーリング工程が完了すると、工程Sにおいて、ウエハは単結晶シリコン中において結晶格子空孔が比較的動きやすい温度範囲を通って急速冷却され、約700℃、800℃、900℃又は1000℃を越える温度までの商業的に実用的な時間内で空孔は一般に動くことができる。この温度範囲を通してウエハの温度を効果させる際、空孔の一部は自己格子間シリコン原子(ケイ素原子)と再結合し、その他の部分は前方表面3及び後方表面5へ拡散する。従って、ウエハがこの範囲内の温度に維持される時間の長さに応じた変化の程度で、空孔濃度プロファイルの変化が導かれる。ウエハをゆっくりと冷却した場合には、空孔濃度はウエハバルク9の全体を通じて再び実質的に均一になり、その結晶格子空孔の濃度は熱処理工程を完了して直ぐの結晶格子空孔の濃度よりも実質的に低い平衡値となり得る。しかしながら、ウエハを急速に冷却することによって、結晶格子空孔の不均一な分布が達成され、ウエハバルク中における結晶格子空孔の濃度は表面近くの領域における濃度よりも大きくなる。冷却速度は、例えば、最大空孔濃度がウエハ表面から、少なくとも約20μm、30μm、40μm、50μm又はそれ以上の間隔となるように制御することができる。1つの態様において、最大空孔濃度は中央平面7にあるか又はその近くにあり、空孔濃度はウエハの前方表面3及び後方表面5の向きに全体として低下する。
【0027】
一般に、空孔が動ける温度範囲内での平均冷却速度は少なくとも5℃/秒であるが、態様によっては少なくとも約20℃/秒、50℃/秒、100℃/秒又はそれ以上が好ましいこともあり、特定の場合には約100℃/秒〜約200℃/秒の範囲の冷却速度が特に好ましいこともある。この点に関して、一旦、単結晶シリコン中において結晶格子空孔が比較的動きやすい温度範囲以外の温度へウエハが冷やされると、冷却速度はウエハの析出特性にあまり大きな影響を与えないように観察され、従って、厳密に重要ではないと観察される、ということに注意すべきである。
【0028】
ラピッドサーマルアニーリング及びクーリング工程は、例えば、複数の数のウエハを高出力のランプの列によって個々に加熱することができる、商業的に利用し得る複数のラピッドサーマルアニーリング(RTA)炉内で行うことができる。RTA炉は、シリコンウエハを、例えば室温から約1200℃へ数秒間で急速に加熱することができる。更に、以下において説明するように、RTA炉は、酸素(例えば、酸素元素気体、高温スチーム(pyrogenic steam)等)、窒素(例えば、窒素元素気体又は窒素含有化合物気体、例えばアンモニア)、酸素も窒素も含まない気体(窒素不含有及び酸素不含有の気体)(例えば、ヘリウム若しくはアルゴンなどの不活性気体)、又はそれらの混合物若しくは組合せなどを含む種々の環境又は雰囲気にて、ウエハをアニール及び冷却することに用いることができる。
【0029】
ウエハが、例えば酸素含有雰囲気中で、約800℃の温度にて少なくとも約2時間、その後約1000℃の温度にて約16時間でアニールされる酸素析出加熱工程Sの後で、ウエハ中において得られる酸素析出物の深さ分布は、前方表面3及び後方表面5からそれぞれ深さt、t’にわたって延びる酸素析出物を含まない材料(析出物の無い領域又は「デヌーデッドゾーン(denuded zones)」)13及び13’の明確な領域によって特徴付けられる。これらの酸素析出物の無い領域どうしの間は、実質的に均質な密度の酸素析出物を含む析出領域(precipitation zone)15である。一般に、析出物の密度は、約10析出物/cm以上で、1011以下の析出物/cmであり、態様によっては、約5×10又は約5×1010の析出物密度が典型的となり得る。
【0030】
酸素析出物を含まない材料の領域(又はデヌーデッドゾーン)13及び13’のそれぞれの、前方表面3及び後方表面5からの深さt、t’は、部分的に、シリコン中において結晶格子空孔が比較的動き得る温度範囲を通る冷却速度の関数である。一般に、冷却速度が下がると、深さt、t’も浅くなり、約10ミクロン、20ミクロン、30ミクロン、40ミクロン、50ミクロン又はそれ以上(例えば、70ミクロン、80ミクロン、90ミクロン若しくは100ミクロン)のデヌーデッドゾーン深さを達成することができる。しかしながら、実際の問題として、浅いデヌーデッドゾーン深さを得るために必要とされる冷却速度は多少極端であって、熱的ショック(thermal shock)によってウエハの破砕(shattering)の危険が生じ得る。従って、別法として、デヌーデッドゾーンの厚さの制御を、ウエハをアニールし、ウエハを極端さの程度のより小さい速度にて冷却することができる雰囲気を選択することによって行うことができる。換言すれば、所定の冷却速度について、それぞれ、深い(例えば50ミクロン以上(50+ microns))デヌーデッドゾーンのためのテンプレート、中間的(例えば30−50ミクロン)デヌーデッドゾーンのためのテンプレート、浅い(例えば約30ミクロン以下)デヌーデッドゾーンのためのテンプレート、又はデヌーデッドゾーンが存在しないためのテンプレートを形成する雰囲気を選択することができる。
【0031】
これまでの経過を示す。
1.ラピッドサーマルアニーリング工程及びクーリング工程における雰囲気又は環境として窒素不含有及び酸素不含有の気体を用いた場合には、アニーリング温度をほぼ達成して、又はそうでないとしてもほぼ近くを達成して、ウエハ全体における空孔濃度を上昇させる。得られる空孔濃度(数密度)の空孔プロファイルは、ウエハの前方から後方へ比較的一定である。今日までに得られた実験的に明らかな事項に基づくと、形成された温度に追加の時間でウエハを保持することによって、空孔濃度の上昇をまねくことは観察されなかった。好適な気体には、アルゴン、ヘリウム、ネオン、二酸化炭素、及びその他の不活性元素及び化合物の気体、又はそれらの気体の混合物が含まれる。
【0032】
2.第1の態様のサーマルアニーリング工程及びクーリング工程における雰囲気として窒素を含有する雰囲気又は環境を用いるた場合には、形成されたアニーリング温度で時間の関数として空孔濃度は上昇するように観察される。得られるウエハは、ウエハの断面について一般に「U字形状」である空孔濃度(数密度)を有することになる;即ち、前方表面及び後方表面の数μmの部分に又は数μmの範囲内に最大濃度が生じ、ウエハバルクの全体には相対的に低く一定の濃度が生じることになる。従って、酸素析出熱処理において生成するデヌーデッドゾーンの深さはゼロ(零)に近づく。窒素気体(N)に加えて、窒素含有気体、例えばアンモニアを用いることが好ましい。
【0033】
3.ラピッドサーマルアニーリング工程及びクーリング工程における雰囲気又は環境が酸素を含む場合、又は特に、そのような雰囲気が窒素含有気体、不活性気体又は両者と組み合わせて、酸素気体(O)又は酸素含有気体(例えば、高温スチーム)を含む場合には、表面近くの領域における空孔濃度プロファイルは影響を受ける。今日までの実験的証拠は、表面近くの空孔濃度プロファイルは雰囲気の酸素濃度に反比例する関係を有するということを示している。いずれか特定の理論に結びつけようとするものではないが、十分な濃度にて、酸素中でのアニーリングを行うと、シリコン表面の酸化をまねき、その結果として、自己格子間ケイ素の内側へのフラックスを生じる作用がもたらされると考えられる。自己格子間ケイ素のフラックスは酸化の速度によって制御され、従って、雰囲気における酸素分圧によって制御することができる。この自己格子間ケイ素の内側へのフラックスは、再結合の生成を、表面にて開始させ、内側へ移動する速さを上昇する酸素分圧の関数として上昇させながら内側へ移動させることによって、空孔濃度プロファイルを徐々に変える効果を有する。従って、酸素析出熱処理に続いて、シリコンウエハから製造されるデバイスの特定の最終用途(end use)に好適な、任意の深さのデヌーデッドゾーンを生じる、空孔濃度の低い領域を生じることができる。
【0034】
従って、1つの態様において、ラピッドサーマルアニーリング工程及びクーリング工程プロセスの間における雰囲気は、一般に、約30ミクロン以下の深さのデヌーデッドゾーン深さ、好ましくは約5ミクロン以上で約30ミクロン以下、約10ミクロン〜約25ミクロン以下、又は約15ミクロン〜約20ミクロン以下の範囲のデヌーデッドゾーン深さを得るのに十分な酸素分圧を有する。更に特に、本発明のアニーリング工程及びクーリング工程は一般に、(i)窒素含有気体(例えばN)、(ii)窒素不含有及び酸素不含有の気体(例えばアルゴン若しくはへリウム等)、(iii)上記の2つの気体の混合物、並びに(iv)酸素含有気体(例えばO又は高温スチーム)を含む雰囲気にて行われる。この雰囲気は、格子間原子の内側へのフラックスを生じさせるのに十分な酸素分圧(例えば、少なくとも約1ppma、5ppma、10ppma若しくはそれ以上)であるが、約500ppma以下、好ましくは約400ppma、約300ppma、約200ppma、約150ppma若しくは約100ppma以下の場合もある酸素分圧を有し、態様によっては、約50ppma、約40ppma、約30ppma、約20ppma、若しくは約10ppma以下の場合もある酸素分圧を有する。窒素含有気体と、窒素不含有及び酸素不含有の気体(窒素及び酸素を含有しない気体)との混合物を、酸化性気体と共に用いる場合、両者の比(即ち、窒素含有気体の不活性気体に対する比)は、約1:10〜約10:1、約1:5〜約5:1、約1:4〜約4:1、約1:3〜約3:1、又は約1:2〜約2:1の範囲であってよく、態様によっては、約1:5、1:4、1:3、1:2又は1:1の窒素含有気体の不活性気体に対する比が好ましいこともある。換言すれば、そのような気体混合物をアニーリング工程及びクーリング工程のための雰囲気として用いる場合、その中の窒素含有気体の濃度は、約1%から約100%以下、約10%から約90%、約20%から約80%又は約40%から約60%の範囲であってよい。
【0035】
この点に関して、アニーリング工程及びクーリング工程のための正確な条件は、本発明の範囲から逸脱することなく、上述した条件以外の条件であってもよい。更に、そのような条件は、例えば、所望の深さのt及び/又はt’を最適化するように、アニーリングの期間及び温度、並びに雰囲気条件(例えば、雰囲気の組成及び酸素分圧)を調節することによって、経験的に求めることができる。
【0036】
正確なプロファイルとは無関係に、本発明のウエハはその中に高抵抗率シリコンの少なくとも表面層を有するシリコンウエハが必要とされる用途に、良好に適する酸素析出物用のテンプレートを有すると表現することができる。空孔濃度の高い領域、即ちウエハバルクの領域において、ウエハが酸素析出熱処理に付される際に、酸素は急速にクラスター化する(集まる)。空孔濃度の低い領域、即ち、表面近くの領域において、ウエハがこの酸素析出熱処理に付される場合に、ウエハは既に存在している酸素析出核形成中心を有さない通常のウエハのように挙動する。即ち、酸素のクラスター化は観察されず、酸素の外への拡散が生じる。温度が800℃以上に上昇する際に、又は温度が一定に保たれると、空孔に富む領域においてクラスターは、析出物へ成長し、それによって消費される。ウエハを種々の空孔濃度の領域へ分割することによって、酸素析出熱処理のために炉の中にウエハを装填する際に、固定される酸素析出物のパターンが記されたテンプレートが有効に形成される。
【0037】
この点に関して、ラピッドサーマルアニーリングプロファイルにおいて用いる熱処理はウエハの前方表面及び後方表面から少量の酸素の外部拡散を生じ得るが、ウエハバルクは、シリコン表面からの深さの関数として、実質的に均一な酸素濃度を有することになるということに留意されたい。例えば、ウエハは、ウエハの中央部からシリコン表面の約15μm以内にあるウエハの領域まで、より好ましくはシリコンウエハの中央部からシリコンウエハ表面の約10μm以内にあるウエハの領域まで、更により好ましくはシリコンウエハの中央部からシリコンウエハ表面の約5μm以内にあるウエハの領域まで、最も好ましくはシリコンウエハの中央部からシリコンウエハ表面の約3μm以内にあるウエハの領域まで、均一な酸素濃度を有することになる。この点に関して、実質的に均一な酸素濃度は、酸素濃度における変動が約50%以下、好ましくは約20%以下、最も好ましくは約10%以下であることを意味する。
【0038】
ここで、一般に、デヌーデッドゾーンとは、(i)今日の検出限度(現在、約10個の酸素析出物/cm)を越える酸素析出物が存在せず、並びに、(ii)酸素析出熱処理に付されて、酸素析出物に転化される酸素析出物中心が低い濃度であり、好ましくは本質的に存在しない、ウエハの表面近くの領域を占めるゾーンであるということに更に注意されたい。酸素析出物核形成中心が存在すること(又は該中心の密度)は、今日利用できる技術を用いても直接的に測定することができない。しかしながら、これらを安定化させて、シリコンを酸素析出熱処理に付することによって、それらのサイトにて酸素析出物を成長させれば、酸素析出核形成中心を間接的に測定することができる。本明細書において用いるように、低密度の酸素析出物核形成中心を有するシリコンとは、約800℃の温度にて約4時間、その後約1000℃の温度にて約16時間でアニールされて、酸素析出物密度が約10(酸素析出物/cm)以下であるシリコンを意味する。同様に、酸素析出核形成中心を本質的に有さないシリコンとは、約800℃の温度にて約4時間、その後約1000℃の温度にて約16時間でアニールされて、酸素析出物密度が約10(酸素析出物/cm)以下であるシリコンを意味する。
【0039】
C.格子間酸素濃度
サーマルドナーの生成速度は、格子間酸素濃度及び温度に依存性を有するということが見出されている。特に、d[TD]/dtとして表されるサーマルドナーの生成速度は、[Oとして表される格子間酸素濃度のべき乗に比例し、ここで[TD]はサーマルドナー(Thermal donor)濃度であり、[O]は格子間酸素(interstitial oxygen)濃度であり、数値nは温度と共に増大する。Londosらの、Appl. Phvs. Lett., 62, 1525 (1993)を参照されたい。例えば、約450℃(n=3.5)のアニーリング温度では、約10ppmaの格子間酸素濃度を有するウエハは、約5ppmaの格子間酸素濃度を有するウエハのほぼ10倍の数のサーマルドナーを生じることになる。しかしながら、数値「n」は温度に強い依存性を有するので、約500℃(n=9)のアニーリング温度では、約10ppmaの格子間酸素濃度を有するウエハは、約5ppmaの格子間酸素濃度を有するウエハのほぼ500倍の数のサーマルドナーを生じることになる。
【0040】
従って、許容できない量のサーマルドナーの生成を防止するためには、サーマルドナーを生じさせる熱処理にウエハを付する前に、格子間酸素濃度を制御する必要がある。1つの態様では、ウエハは、望ましくないサーマルドナーの生成を防止するために十分に低い初期格子間酸素濃度であって、上述のラピッドサーマルアニーリングプロセスを用いる(インターナルゲッタリングを提供する)バルクミクロ欠陥(Bulk Micro Defects)を生成させるのにも十分である初期格子間酸素濃度を有する。この目的で、酸素の最大許容濃度は、使用される用途の詳細に依存することになるが、ある場合には、11又は10ppma程度の初期格子間濃度も許容され得る。他の用途では、初期格子間濃度は9ppma又はそれ以下であってもよい。この場合、望ましくないサーマルドナーの生成を防止するために、(酸素析出による)格子間酸素濃度の追加的な抑制は必要とはされない。
【0041】
もう1つの態様において、格子間酸素濃度を抑制するための工程が積極的にとられない場合には、サーマルドナーの生成を導き得る程度の初期格子間酸素濃度をウエハが有することができる。既に説明したように、上述のラピッドサーマルプロセスを用いて酸素析出物のためのテンプレートを設け、並びに、ウエハを酸素析出熱処理に付して、ウエハバルク内(及び、存在する場合にはデヌーデッドゾーン)の格子間酸素濃度を低下させることによって、格子間酸素濃度を抑制することができる。一般に、格子間酸素濃度が上昇し、及び、酸素析出物のためのサイトの数が減少するにつれて、より長いアニーリング時間が必要とされる。更に、1つの態様において、目標値レベルを達成するためにバルクに必要とされるよりも短いアニーリング時間で、目標値レベルまで格子間酸素濃度を低下させることができるデヌーデッドゾーン深さが選択される。そして、目標値は主として、ウエハが付されるデバイス製造プロセス、特にウエハが付されることになるデバイス製造プロセスにおける低温アニーリングの温度及び持続時間(例えば、ウエハが例えば約350℃及び500℃の範囲内の温度にさらされることになる時間)の関数である
【0042】
上述したように、この第2のアニーリングの際に、格子間酸素原子は拡散して酸素析出物へ成長し、溶体(solution、溶融状態)から失われる。このプロセスでは、空孔に触媒される酸素析出物密度が高く、酸素原子が移動する必要がある距離は比較的小さいため、空孔濃度が高いウエハバルク内の酸素濃度を効率的に低下させる。反対に、デヌーデッドゾーン領域において空孔濃度は低く、酸素原子が酸素析出物に達し、従って、溶液から除かれるためには比較的長い距離を移動する必要がある。その結果は、酸素除去効率の低下であるが、デヌーデッドゾーン深さを増大させること、並びにその他に、デバイス製造プロセスにおいて上昇した酸素濃度及びサーマルドナー生成の可能性を伴ない得る。このことは、約10ppmaを越える酸素濃度を有するウエハについては問題となり得る。しかしながら、そのような場合において、デヌーデッドゾーンの深さを(本明細書に記載した手段によって、例えば窒化性気体及び酸化性気体を含む雰囲気で熱的アニーリング及びクーリングを行うなどによって)選択的に減少させて、含まれる酸素を酸素析出物の近くに位置させ、それによってサーマルドナー生成が十分に防止されるレベルへ酸素濃度を効率的に低下させることができる。
【0043】
1つの態様において、得られるウエハは、一般に、約10ppma又は5×1017原子/cm以下の(例えば、約9ppma、8ppma、7ppma、6ppma若しくは5ppma以下の場合もある)格子間酸素濃度、約1×10cm−3(例えば、約1×10cm−3、約1×1010cm−3若しくはそれ以上)の有効ゲッタリングしきい値以上のバルク析出物密度、並びに、少なくとも表面層又はデヌーデッドゾーンにおいて、約50Ωcm以上、より好ましくは約100Ωcm以上(例えば、約200Ωcm、約300Ωcm、約400Ωcm若しくは約500Ωcm以上の場合もある)抵抗率、場合によって、より好ましくは、約1000Ωcm以上、約1500Ωcm以上又は約2000Ωcm以上の抵抗率を有する、十分に規定された析出物を含まないデヌーデッドゾーンを有することになる。
【0044】
以上の観点から、本発明の高抵抗率ウエハは、(比較的低い酸素濃度を有するインゴットからスライスされたウエハを選択することによって、酸素析出物のためのテンプレートが形成された後、ウエハをアニーリングし、格子間酸素濃度を低下させることによって、又は場合によってデヌーデッドゾーン深さを制御することによって)酸素析出物のためのテンプレート及び比較的低い格子間酸素濃度を有しており、利点を有するということが理解できる。その結果、ウエハは典型的な半導体デバイスの製造プロセスにおいて、ウエハの抵抗率に認識し得る程度の影響を及ぼし得るサーマルドナーを生じさせることはない。更に、ウエハは、場合によって、インターナルゲッタリングのために、ウエハバルク内に所望の数の微小欠陥(microdefects)(酸素析出物)、及び表面近くの領域にデヌーデッドゾーンを有する。そのようなウエハは、種々の用途に直接的に用いることに適しており、本明細書において更に説明するように、その他のウエハ又はデバイスの要素又は基材として用いることができる。
【0045】
D.エピタキシャル層
本発明の1つの態様において、比較的低い格子間酸素濃度を有する理想的析出ウエハの表面に、エピタキシャル層をデポジット(又は析出若しくは蒸着(deposit))させることができる。エピタキシャル層は、当業者に既知であり、当業者に従来用いられている手段、例えばケイ素を含有する組成物の気相の分解などによって形成することができる。この発明の好ましい態様において、ウエハの表面は、ケイ素を含有する揮発性気体(例えば、SiCl、SiHCl、SiHCl、SiHCl、若しくはSiH)を含む雰囲気にさらされる。雰囲気はキャリヤー気体(Hが好ましい)を含むことが好ましい。1つの態様において、エピタキシャルデポジションの間におけるケイ素源は、SiHCl又はSiHである。SiHClを用いる場合には,デポジションの間における反応装置の減圧の程度は、約500〜760Torrであることが好ましい。他方で、SiHを用いる場合には、反応装置の圧力は、約100Torrであることが好ましい。デポジションの間におけるケイ素源がSiHClであることが最も好ましい。この場合には、他のケイ素源よりも低コストとなる傾向にある。更に、SiHClを用いるエピタキシャルデポジションは、大気圧にて行うことができる。この場合には、真空ポンプを必要とせず、反応装置チャンバーは崩壊を防止するために堅牢性を具備する必要もないので、有利である。更に、安全に関する危険性がより低減され、反応装置チャンバーの中へ空気又はその他の気体がリークするおそれも低減される。
【0046】
エピタキシャルデポジションの間、ケイ素(シリコン)を含む雰囲気がウエハ表面に多結晶シリコンをデポジットすることを防止するために十分な温度、例えば少なくとも約800℃、より好ましくは約900℃、最も好ましくは約1100℃に、ウエハ表面が維持されることが好ましい。エピタキシャルデポジションの成長速度は、約0.5〜約7.0μm/分であることが好ましい。例えば、約1150℃の温度及び約1気圧の圧力にて、約2.5モル%のSiHCl及び約97.5モル%のHから本質的になる雰囲気を用いることによって、約3.5〜4.0μm/分の速度を達成することができる。
【0047】
所望する場合には、エピタキシャル層は、更に、p−型及びn−型ドーパントを含むこともできる。例えば、エピタキシャル層がホウ素を含むことが好ましい場合もしばしばある。そのような層は、例えばデポジションの際の雰囲気中にBを含ませることによって製造することができる。所望の特性(例えば抵抗率)を得るために用いる雰囲気中のBのモル分率は、いくつかのファクター、例えば、エピタキシャルデポジションの際の特定の基材からのホウ素外部拡散(boron out-diffusion)の程度、コンタミナントとして基材及び反応装置内に存在するp−型ドーパント及びn−型ドーパントの量、並びに反応装置の圧力及び温度等に依存することになる。高い抵抗率のためには、エピタキシャル層中のドーパント濃度は実用的な範囲で低くすべきである。
【0048】
本発明のもう1つ態様では、ウエハに生成するデヌーデッドゾーン深さがゼロ(零)に近く、ウエハ表面のきわめて近くにて析出が生じるように選ばれた雰囲気において、理想的析出ウエハアニーリングが行われる。そのような雰囲気は、例えば、窒化ガス、又は窒化ガスと不窒化ガスとの組合せであってよい。それから、低い析出物濃度を有する高抵抗率エピタキシャル層がウエハにデポジットされる。有効デヌーデッドゾーン深さは、エピタキシャル層の厚さということになる。
【0049】
E.シリコン・オン・インシュレータ構造
シリコン・オン・インシュレータ(SOI)構造は、一般に、デバイス層、ハンドルウエハ又は支持層、及び支持層とデバイス層との間の絶縁フィルム若しくは層(一般に、酸化物層)を有してなる。一般に、デバイス層は約0.5〜20μmの厚さを有する。シリコン・オン・インシュレータ構造は、以下において更に説明するような、この技術分野において知られている種々の技術を用いて製造することができる。
【0050】
SOI構造の支持層が、本発明の高抵抗率シリコンウエハを含んでなるか又は本発明の高抵抗率シリコンウエハから導かれたものである場合、SOI構造のデバイス層をハンドルウエハへ取り付ける前(又は、イオン注入プロセスの場合には、注入を行う前)に、高抵抗率シリコンウエハプロセスを実施することが好ましい。SOI構造を形成する前に本発明の方法を行う場合、プロセスを完了した後であって、SOI構造の調製を始める前に、ハンドルウエハにおける酸素析出物核形成中心(oxygen precipitate nucleation centers)を安定化させることが望ましい。更に、特定の態様(例えば、ウエハボンディングの場合等)において、このアプローチを実施する場合、SOIプロセスに用いる処理時間及び温度が酸素析出物の生成に十分なものであることを条件として、工程Sの酸素析出熱処理を、SOI構造を形成する間に行うことができる。
【0051】
しかしながら、SOI構造を形成した後であっても、高抵抗率シリコンウエハプロセスを行い得るということに、更に注意されたい。いずれかの理論に支持されているわけではないが、SOI構造は典型的な単結晶シリコンウエハとして挙動し、酸化物層はそこから空孔及び自己格子間原子を注入(inject)し、それらが拡散し得る自由表面(free surface)として作用し得ると考えられる。
【0052】
SOI構造は、例えば、高抵抗率ウエハを、上述のようなこの技術分野において標準的なイオン注入プロセス(Ion Implantation Process)に付することによって行うSIMOXプロセスによって形成することができる(例えば、米国特許第5436175号及びPlasma Immersion Ion Implantation for Semiconductor Processing, Materials Chemistry and Physics 46 (1996) 132-139参照のこと;両者とも引用することによってその内容を本明細書に含める)。そのようなプロセスにおいて、イオンはシリコンウエハ基材の中に注入された後、高温アニーリングに付されて、埋められた酸化物絶縁層が形成される。例えば、酸素イオンが注入される場合は、二酸化ケイ素(SiO)の埋設された絶縁層が形成される。窒素原子が注入される場合は、窒化ケイ素(Si)の埋設された層が形成される。そのような場合に、得られるSOI構造は、高抵抗率のデバイス層及び絶縁層を有する。一般に約1150℃〜約1400℃での高温酸化物形成アニーリングのため、酸素溶解性はウエハ中の一般的な酸素濃度を越えて、予め存在する析出物は格子間酸素の中へ溶解して戻ることになり得る。従って、SIMOXプロセスに続いて、酸素還元性二次的アニーリング(oxygen reduction secondary anneal)が行われる。従って、この態様には、CZ結晶引き上げ技術を用いて達成し得るいずれかの酸素濃度を本質的に有する単結晶シリコンウエハにラピッドサーマルアニーリング及びクーリングを行うこと;そのウエハに酸化物絶縁層を形成すること;並びに約700℃〜約1100℃の範囲の温度にて二次的アニーリングを行うことが含まれる。
【0053】
SOI構造は、2つのウエハを結合させ、その結合させたウエハの一方の一部を除去しても形成することができる。例えば、SOI構造は、高抵抗率ウエハをもう1つのウエハに結合させた後、既知のウエハシニング(thinning)技術を用いて、そのウエハの一方の実質的な部分をエッチ除去する(例えば、米国特許第5024723号及び同第5189500号参照のこと、両者とも引用することによってその内容を本明細書に含める)、BESOIプロセスによって形成することもできる。この場合、得られるSOI構造は、(i)高抵抗率デバイス層、(ii)ハンドルウエハ又は支持層、及び(iii)デバイス層と支持層との間の絶縁層を有する。
【0054】
別のウエハ結合のアプローチでは、一方のウエハの中に水素又はその他のイオンを注入して、2つのウエハを結合させた(貼り合わせた)後、注入部位において貼り合わせ複合体(bonded composite)に割れを生じさせる力にその貼り合わせ複合体を付している。例えば、SOI構造は、(1)温度を、気体状のミクロバブルが拡散によって離脱する温度以下に保ちながら、ボンバード(bombardment)によって高抵抗率シリコンウエハにイオン(例えば、水素、窒素等)を注入して、気体状のミクロバブルの層を形成すること、(2)ウエハの平板状表面をスチフナー(stiffener)に接触させて貼り合わせ複合体を形成すること、並びに(3)貼り合わせ複合体を、高抵抗率ウエハのイオン注入の領域に離層を生じさせるような熱的又は機械的ストレスに付することによって形成することもできる。熱的ストレスを用いる場合、イオンの注入が起こって、ミクロバブル中に圧力効果及び結晶再配列を生じさ、それによって薄い高抵抗率半導体フィルムと基材の大部分との間に分離を生じさせるような温度以上に複合体が加熱される(例えば、米国特許第5374564号参照のこと、引用することによってその内容を本明細書に含める)。1つの態様において、SOI構造が高抵抗率シリコンスチフナーを含む場合、ウエハは、他のウエハの平坦面に結合させる前に、上述の理想的析出プロセスに付される。もう1つの態様において、まず低欠陥密度シリコンウエハをチョクラルスキー型単結晶シリコンウエハに結合させ、次いで、SOI構造全体を上述の理想的析出プロセスに付することができる。
【0055】
従って、本発明のシリコン・オン・インシュレータ構造は、本発明の高抵抗率シリコンウエハからもたらされる。特に、
1.1つの態様において、SOI構造は、デバイス層、支持層及びそれらの間の絶縁層を有してなる。支持層は、(A)第1の部分層及び第2の部分層を有してなり、第1の部分層は、(i)第2の部分層よりも大きな抵抗率を有し、(ii)絶縁層から第2の部分層の方へ延び、並びに(iii)絶縁層から第2の部分層の方へ測定してTの厚みを有しており、並びに、支持層は(B)不均一な濃度の結晶格子空孔を有しており、第2の部分層における空孔濃度は第1の部分層における空孔濃度よりも高くなっており、(i)Tは少なくとも約5ミクロンであるが約30ミクロン以下であって、(ii)第1の部分層は約50Ωcm以上の抵抗率を有しており、(iii)約700℃を越える温度での酸素析出熱処理に付されて、第1の部分層は約1×10cm−3以下の酸素析出物密度を有する一方で、第2の部分層は約1×10cm−3以上の酸素析出物密度を有している。
別の態様では、Tは、少なくとも5ミクロンから、約25、20、15又は10ミクロン以下(例えば、約10〜25ミクロン、又は約15〜20ミクロン)の範囲をとり得る。
【0056】
2.もう1つの態様では、SOI構造は、チョクラルスキー法により成長させた単結晶シリコンインゴットからスライスされたシリコンウエハを有する。シリコンウエハは、(A)前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、(B)前記前方表面と、前記前方表面から中央平面へ向かって測定して距離Dの部分との間のウエハの領域を有する表面部分層であって、デバイス層及び絶縁層を含み、前記デバイス層は前方表面から絶縁層へ向かって延びている表面部分層、(C)仮想的中央平面を含むが、第1の表面部分層は含まないバルク部分層、並びに(D)バルク部分層における空孔濃度が表面部分層における空孔濃度よりも高いという不均一な濃度の結晶格子空孔を有しており、(i)Dは少なくとも5ミクロンであるが約30ミクロン以下であって、(ii)表面部分層は約50Ωcm以上の抵抗率を有しており、そして、(iii)約700℃を越える温度での酸素析出熱処理に付されると、表面部分層は約1×10cm−3以下の酸素析出物密度を有するが、バルク部分層は約1×10cm−3以上の酸素析出物密度を有している。
別の態様では、Dは、少なくとも約5ミクロンから、約25、約20、約15又は約10ミクロン以下(例えば、約10〜25ミクロン、又は約15〜20ミクロン)の範囲をとり得る。
【0057】
F.追加的態様
上述した態様に加えて、チョクラルスキー型単結晶シリコンウエハにおける空孔濃度プロファイルを制御するための本明細書に一般的に記載する方法は、この他に、例えば以下のようなプロセスによって高抵抗率(例えば、少なくとも約50Ωcm、100Ωcm等)を有する、少なくとも表面の層又は領域を有するシリコンウエハを製造するために用いることができるということに留意されたい。
1.上述のように、純粋な窒素の雰囲気又はその他の純粋に近い窒化性気体の雰囲気において、シリコンウエハを熱的にアニーリングすること。これによって、全体にわたって実質的に均質な高い空孔濃度のウエハが得られる。即ち、その熱的アニールを用いて、(いずれの表面も何らかの方法によってシールドされていないと仮定して、)ウエハの前方表面から後方表面へ実質的に一定の高い空孔濃度を有するウエハを得ることができる。酸素析出熱処理と、適当なエピタキシャル層又は(例えばシリコン・オン・インシュレータ構造の場合の)ある種のデバイス層を組み合わせて、実質的に酸素析出物を含まず、高い抵抗率を有する表面の層又は領域を有するウエハを得ることができる。
【0058】
別法として、窒化性雰囲気又は環境における熱的アニーリング、及びそのようにしてウエハ全体に高い空孔濃度を形成した後で、(ウエハを冷却した後又は温度にて)ウエハを酸化性雰囲気でのアニーリングに付し、(本明細書に記載するように)格子間原子の内側へのフラックスを形成することによって、均一な高い空孔プロファイルを変更させ、再結合によって空孔を消費することができる。
2.熱的アニーリング後に冷却速度を上昇させることによって、薄い(例えば、約30ミクロン以下の)デヌーデッドゾーンを達成することができる。
【0059】
ウエハを熱的アニーリング及びクーリングに付して、厚い(例えば、約30ミクロン以上の)デヌーデッドゾーンを得た後、この技術分野において既知の手段(例えば、ウエハポリッシング)によってその一部を除去する。その場合に、(この技術分野において既知の手段によって測定することができる)デヌーデッドゾーンの十分な部分を除去すると、(ウエハを一般的な熱処理に付してサーマルドナーを生成/消滅させた後に)高いサーマルドナー濃度を有する領域が除去され、その後にウエハのバルクに最も近いデヌーデッドゾーンであって、酸素析出物が存在しており、過剰の自由酸素若しくは格子間酸素を消費したデヌーデッドゾーンの一部を残すことができる。
【0060】
G.ウエハキャラクタリゼーション
直前の熱処理の間にウエハ内に生じたサーマルドナーの数又はサーマルドナーを生成させるウエハのキャパシティは、第1の工程において既に存在していたサーマルドナーを消滅させ、第2の工程においてサーマルドナーを成長させる二段階熱処理プロファイルにおいて容易に測定することができる。好ましい2段階熱処理プロセスは、ウエハを650℃にて1時間アニールするサーマルドナー消滅(thermal donor annihilation)工程と、その後の、ウエハを450℃にて1時間アニールするサーマルドナー生成工程からなり、このシーケンスにて記載する温度にて、記載する時間でアニールすると、本発明のウエハは1013個サーマルドナー/cm以上のサーマルドナーを生じることがない。サーマルドナー消滅はウエハの特性を測定するための共通のベースラインを提供するものであって、この第1の工程において、例えばデバイス製造プロセスの間に生成したサーマルドナーを溶存させて、格子間酸素とすることができる。第2の工程では、ウエハをサーマルドナー生成アニール工程に付する。この工程では、格子間酸素はサーマルドナーを生じ、生成したドナーの数はウエハ格子間酸素濃度に関連する。
【0061】
実施例
以下の実施例において、本発明の種々の特徴を説明する。
【0062】
実施例1
実施例1及び図2は、ある酸素濃度の範囲にわたる理想的析出ウエハのゲッタリング能力(gettering capability)を示している。第1の組の実験では、1200℃の熱処理温度の工程Sにて、13ppmaの酸素濃度を有する理想的析出ウエハを形成した後、30分〜180分の範囲で950℃にて酸素バルク析出成長させた。1225℃及び1250℃の熱処理温度の工程Sについても評価を繰り返した。第2及び第3の組の実験において、それぞれ11.5ppma及び9.5ppmaの酸素濃度で、理想的析出ウエハについて第1の組と同じ試験を繰り返した。ウエハの後方表面をニッケルによってコンタミネートすることによって、ゲッタリング能力を測定した。図2における矢印は、完全ゲッタリング(complete gettering)の開始を示している。このデータは、ある酸素濃度の範囲にわたって、及び低酸素濃度の場合であっても、理想的析出ウエハについて、有効なゲッタリングのためのしきい値以上のバルク析出物密度が得られるということを示している。
【0063】
実施例2
高抵抗率CZ結晶の2つの領域から4つのウエハを切り出した。3つのウエハは、それぞれ1235℃、1250℃及び1275℃にて理想的析出ウエハ熱処理した。4つ目のウエハは、理想的析出ウエハ熱処理しない対照標準(control)とした。各ウエハを4分割し、以下のような二次的アニーリングを行った:
ウエハGG、クォーター1(GGQ1):800℃で4時間の後、1000℃で16時間;
ウエハGG、クォーター2(GGQ2):800℃で8時間の後、1000℃で16時間;
ウエハGG、クォーター3(GGQ3):800℃から1000℃へ1℃/分の温度傾斜(ramp)で、その後、1000℃で1時間;並びに
ウエハGG、クォーター4(GGQ4):800℃から1000℃へ2℃/分の温度傾斜で、その後、1000℃で1時間。
【0064】
二次的アニーリングに続いて、OPP(Optical Precipitate Profiler)によってBMD密度(Bulk MicroDefects)を測定した。OPP法は、ノマルスキー型(Normalski)微分干渉顕微鏡の応用法である。この方法では、光源からのレーザー光線は、偏光プリズムを用いて、偏光されて位相が互いに90度異なる直交する垂直光線に分けられ、その後ミラーポリッシュ(鏡面加工)された表面の側からウエハに入る。このとき、一方の光線が欠陥と交差すると、位相のシフトが起こり、他方の光線と位相差(phase contrast)を生じることになる。この欠陥は、ウエハの背面から光線が出た後、偏光分析装置(polarization analyzer)を用いて位相差を検出することによって見出されるものである。結果を以下の表に示す。
【0065】
【表1】
Figure 2004537161
【0066】
対照標準ウエハは理想的な理想的析出ウエハ処理を受けなかったので、熱サイクルの後での析出密度は種々の熱サイクルの間に成長した既存の析出物によるものである。理想的析出ウエハ処理に付されたウエハについて、Q3及びQ4(温度傾斜)アニールと対比して、Q1(800℃+1000℃の固定温)アニールとQ2(800℃+1000℃の固定温)アニールとの間で、BMD密度に大きな差がある。800℃+1000℃のアニールは、BMDをOPPによって検出し得る寸法に成長させるのに有効であった。対照的に、800℃から1000℃への温度傾斜アニールは、析出物を成長させるのにあまり有効ではなかった。この結果は、800℃+1000℃のアニールの後でのBMD密度は、理想的析出ウエハアニール温度の上昇と共に、上昇することを示している。
【0067】
実施例3
実施例2からのアニールされたGGウエハ、実施例2において製造した第2の組のウエハ(GA)、及び対応する未処理のGG及びGAウエハの半径方向の初期及び終期の酸素濃度(O)を測定した。括弧内に示す理想的析出ウエハ処理温度にてアニールしたウエハについて、ウエハからの半径方向の距離(mm)でのO(ppma)によって報告される結果を、下記の表に示す。
【0068】
【表2】
Figure 2004537161
【0069】
800℃から1000℃への温度傾斜アニール(Q3及びQ4)は、理想的析出ウエハプロセスの間に生成する析出物の成長についてあまり有効ではなく、溶体から除く格子間酸素はあまり多くない。対照的に、800℃及び1000℃の2段階アニール(Q1及びQ2)は、理想的析出ウエハプロセスの間に生成する析出物の成長について有効であり、並びに、溶体から格子間酸素を除くことにも有効である。更に、格子間酸素を除くことに関して、4時間/800℃アニールよりも、8時間/800℃アニールはより効果的である。更に、理想的析出ウエハ高温アニールの温度が増すと、2段階アニール後の最終(終期)格子間酸素濃度Oは低下する。最後に、このデータは、最終格子間酸素濃度Oは初期格子間酸素濃度Oの関数であって、より高い格子間酸素濃度Oでより高い過飽和度をもたらし、二次的アニーリングの間に溶体から格子間酸素を除去する程度も大きくなるということを示している。
【0070】
実施例4
実施例2において製造したウエハの最終的抵抗率の評価を、450℃で2時間のアニールに続いて行い、下記の表に示した。どのアニールを行う前でもウエハの抵抗率は4000Ω−cmであった。最後の列は、2時間抵抗率データから計算して、450℃にて1時間後に生成した、(サーマルドナー個数)/cm([TD]/cm)として示されるサーマルドナー濃度である。1時間でのサーマルドナー濃度を、サーマルドナーはダブルドナーであるという推定(M. Claybourn及びR. C. Newman, Appl. Phys. Lett., 2139, 1988参照)による抵抗率データから計算した。最初はサーマルドナーはホウ素アクセプターを補うが、長時間の経過後は、サーマルドナーの濃度[TD]はホウ素濃度よりも高くなる。この点で、抵抗率はn−型に変わる。抵抗率とドーパント密度との間で変換するための標準的な抵抗率チャート、例えば、ASTM規格F723−88を用いることによって、ドーパント濃度はn−型材料についてはリン、又はp−型材料についてはホウ素と推定して、対応するドーパント濃度を計算することができ、従ってこの値を半分にして、対応するサーマルドナー濃度を得ることができる。従って、サーマルドナー濃度は、式:
(初期ドーパント濃度(p-型;ホウ素と推定)+最終ドーパント濃度(n-型;リンと推定))×0.5
によって得られる。
【0071】
【表3】
Figure 2004537161
【0072】
このデータは、450℃アニールの間に生成するサーマルドナーの数が、サーマルドナーアニールの直前の溶体中に残存する格子間酸素濃度(O)の強い関数であることを示している。二次的アニール(例えば、800℃で4時間又は8時間の後、16時間/1000℃アニール)と組み合わせられた理想的析出ウエハ処理は、溶体から酸素を除去すること、及び450℃アニールの間に生成するサーマルドナーの数を抑制することに関して非常に有効である。生成するサーマルドナーの数は、理想的でない析出ウエハにほぼ対応する。最終的格子間酸素濃度Oは理想的析出ウエハ処理アニーリング温度の関数であり、理想的析出ウエハ高温アニールの温度が高いと、より高いBMD密度を生じ、その結果、二次的アニールの間により多くのBMDが格子間酸素を消費する。初期格子間酸素濃度Oは、二次的アニールの後でのウエハの最終格子間酸素濃度Oを決めることについて、及び、450℃アニールの間に生成するサーマルドナーの数について、あまり影響を有さない。
【0073】
実施例5
サーマルドナー濃度、従って最終的抵抗率が、450℃アニール直前の格子間酸素濃度Oの強い関数であることを示すため、450℃アニールの間に生成したサーマルドナーの濃度を予備的アニール格子間酸素濃度Oの関数として測定した。結果を、サーマルドナー数/cmで表して、以下の表に示す。
【0074】
【表4】
Figure 2004537161
【0075】
実施例6
この例では、1250℃(15秒アニール)のS温度での標準的な理想的析出ウエハ熱サイクルに使用した周囲雰囲気での酸素濃度の上昇から得られるデヌーデッドゾーンの深さについて観察することができる傾向を説明する。A組のウエハはアルゴン/窒素/酸素含有雰囲気中でアニールし、B組のウエハは窒素/酸素含有雰囲気(酸素の分圧を変動させる)でアニールした。処理を完了した後、BMD密度及びデヌーデッドゾーン深さを、この技術分野において既知の手段によって測定した。結果を以下の表に示す。
【0076】
【表5】
Figure 2004537161
【0077】
このデータは、窒素/酸素の組合せ又はアルゴン/窒素/酸素の組合せを、理想的析出ウエハ処理の間におけるアニーリング(及び場合によって冷却)雰囲気として用いることによって、予め設定されたデヌーデッドゾーン(DZ)深さのウエハを形成することができるということを示している。換言すると、この結果は、デヌーデッドゾーン深さは、雰囲気中の酸素濃度を調節する(酸素含量が増大すると、デヌーデッドゾーン深さは小さくなる)ことによって調整することができるということを示している。
【0078】
更に、これらの実験により得られる結果(特に示さず)が示す事項は、アルゴン雰囲気中の窒素は、低い分圧(例えば約5%以下、3%以下、又は2%以下)であっても、酸素が存在しない場合には、デヌーデッドゾーンを生じさせないということであることに留意されたい。従って、アルゴン中の窒素の分圧は、約1%以下〜約100%までの範囲をとることができる。しかしながら、今日までの実験は、アルゴン中約25%〜75%の窒素濃度で、(制御された酸素濃度と組み合わせた)デヌーデッドゾーン深さをほぼ正確に制御することができることを示している。
【0079】
以上の事項を考慮すると、本発明のいくつかの目的が達成されたことが判る。本発明の範囲から逸脱しない限り、上記の組成及び方法においては種々の変更が可能であるので、上記の説明に含まれる全ての事項は例として説明するものであり、これらに限定する意図はないということに留意されたい。
【図面の簡単な説明】
【0080】
【図1】図1は、本発明の方法を模式的に示す図であって、シリコンウエハを熱的にアニールする工程(S1)、及び急速に冷却する工程(S2)によって、不均一な結晶格子空孔濃度を形成し、酸素析出熱処理(S3)に付することによって、所望の深さの高抵抗率のデヌーデッドゾーンを有するウエハが得られる。
【図2】図2は、アニール時間の関数として、3種の異なる酸素濃度範囲についての二次的アニール温度に対するウエハバルク析出物密度の関係を示すグラフである。
【符号の説明】
【0081】
1 単結晶シリコンウエハ、 3 前方表面、 5 後方表面、
7 仮想的中央平面7、 9 ウエハバルク部、 11 結晶格子空孔、
13 デヌーデッドゾーン、 15 析出領域。

Claims (62)

  1. チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされるウエハであって、
    前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、前記前方表面と前記前方表面から中央平面へ向かって測定した距離Dの部分との間にあるウエハの領域を含む前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有してなり、
    不均一な濃度の結晶格子空孔を有しており、バルク層における空孔濃度は前方表面層における空孔濃度よりも高く、
    (i)Dは少なくとも約5ミクロンであるが約30ミクロン以下であって、(ii)表面層は約50Ωcm以上の抵抗率を有しており、並びに、(iii)約700℃を越える温度での酸素析出熱処理に付されて、表面層は約1×10cm−3以下の酸素析出物を有するが、バルク層は約1×10cm−3以上の酸素析出物を有するウエハ。
  2. は約5ミクロン以上で、25ミクロン以下である請求項1記載のウエハ。
  3. は約5ミクロン以上で、20ミクロン以下である請求項1記載のウエハ。
  4. は約5ミクロン以上で、15ミクロン以下である請求項1記載のウエハ。
  5. 表面層は100Ωcm以上の抵抗率を有する請求項1記載のウエハ。
  6. 表面層は200Ωcm以上の抵抗率を有する請求項1記載のウエハ。
  7. 表面層は約10ppma以下の格子間酸素濃度を有する請求項1記載のウエハ。
  8. ウエハを約650℃で約1時間アニールするサーマルドナー消滅工程、及びその後のウエハを約450℃で約1時間アニールするサーマルドナー生成工程からなる2段階熱処理に付されて、表面層が約1013cm−3以下のサーマルドナー密度を有する請求項1記載のウエハ。
  9. ウエハは、前方表面にエピタキシャル層を更に有する請求項1記載のウエハ。
  10. バルク層は、約1×10cm−3以上の酸素析出物を有する請求項1記載のウエハ。
  11. チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされてなり、並びに、前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、約50Ωcm以上の抵抗率を有すると共に前記前方表面から中央平面へ向かって測定した距離Dと前記前方表面との間にあるウエハの領域を含み、距離Dは約5ミクロン以上であるが約30ミクロン以下である前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有してなる、シリコンウエハを製造する方法であって、
    単結晶シリコンウエハを、ラピッド・サーマル・アニーラー内で熱処理して、前方表面層及びバルク層に結晶格子空孔を生じさせること;並びに、
    熱処理したウエハを急速冷却して酸素析出物のテンプレートを生じさせることを含んでなる方法。
  12. 約700℃を超える温度での酸素析出熱処理に付して、バルク層及び前方表面層に酸素析出物を生じさせる請求項11記載の方法。
  13. 約700℃を超える温度での酸素析出熱処理に付して、バルク層に酸素析出物を生じさせるが、前方表面層には酸素析出物を生じさせない請求項11記載の方法。
  14. ウエハを約700℃を超える温度での酸素析出熱処理に付して、前方表面層にデヌーデッドゾーンを有し、バルク層に酸素析出物を有しており、バルク層における酸素析出物密度は約1×10cm−3以上であるウエハを生じさせることを更に含む請求項11記載の方法。
  15. 約700℃を超える温度での酸素析出熱処理にウエハを付して、前方表面層にデヌーデッドゾーンを有し、バルク層に酸素析出物を有しており、バルク層における酸素析出物密度は約1×10cm−3以上であるウエハを生じさせることを更に含む請求項11記載の方法。
  16. 酸素析出熱処理の前において、ウエハが約10ppma以下の格子間酸素濃度を有する請求項11記載の方法。
  17. 酸素含有気体及び窒素含有気体の混合物を含む雰囲気にて、シリコンウエハの熱処理及び熱処理したウエハの冷却を行う請求項11記載の方法。
  18. 雰囲気が、窒素含有化合物気体を含んでなる請求項17記載の方法。
  19. 窒素含有化合物気体がアンモニアである請求項18記載の方法。
  20. 窒素含有気体が窒素元素である請求項17記載の方法。
  21. 酸素含有気体が、酸素元素又は高温スチームである請求項17記載の方法。
  22. 気体混合物が更に不活性気体を含む請求項17記載の方法。
  23. 不活性気体は、アルゴン、ヘリウム、ネオン、二酸化炭素及びそれらの混合物から選ばれる請求項22記載の方法。
  24. 雰囲気が、窒素、アルゴン及び酸素を含む請求項17記載の方法。
  25. 窒素含有気体の不活性気体に対する割合が約1:5〜約5:1の範囲である請求項24記載の方法。
  26. 窒素含有気体の不活性気体に対する割合が約1:4〜約4:1の範囲である請求項24記載の方法。
  27. 窒素含有気体の不活性気体に対する割合が約1:5である請求項24記載の方法。
  28. 窒素含有気体の不活性気体に対する割合が約1:3である請求項24記載の方法。
  29. 気体混合物中の窒素含有気体の濃度が約10%〜約90%の範囲である請求項17記載の方法。
  30. 気体混合物中の窒素含有気体の濃度が約20%〜約80%の範囲である請求項17記載の方法。
  31. 雰囲気は約400ppma以下の酸素分圧を有する請求項17記載の方法。
  32. 雰囲気は約200ppma以下の酸素分圧を有する請求項17記載の方法。
  33. 熱処理したウエハの冷却を、シリコン中において結晶格子空孔が比較的動きやすい温度範囲を通って、少なくとも約20℃/秒の割合にて行う請求項11記載の方法。
  34. 熱処理したウエハの冷却を、シリコン中において結晶格子空孔が比較的動きやすい温度範囲を通って、少なくとも約50℃/秒の割合にて行う請求項11記載の方法。
  35. ウエハの熱処理を、少なくとも約1175℃の温度にて約60秒以下の時間で行って、結晶格子空孔を生じさせる請求項11記載の方法。
  36. ウエハをもう1つのウエハに貼り合わせて貼り合わせ複合体を形成する工程を更に含む請求項11記載の方法。
  37. ウエハにイオンを注入する工程を更に含む請求項11記載の方法。
  38. ウエハの表面にエピタキシャル層をデポジットする工程を更に含む請求項11記載の方法。
  39. ウエハの前方表面層は約100Ωcm以上の抵抗率を有する請求項11記載の方法。
  40. シリコンウエハを製造する方法であって、
    前記シリコンウエハは、チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされてなり、約10ppma以下の格子間酸素濃度を有し、並びに、前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、約50Ωcm以上の抵抗率を有すると共に、前記前方表面から中央平面へ向かって測定した距離Dの部分と前記前方表面との間のウエハの領域を含み、距離Dは約5ミクロン以上であるが約30ミクロン以下である前方表面層、並びに、仮想的中央平面を含むが、前方表面層は含まないバルク層を有しており、
    単結晶シリコンウエハを熱処理して、前方表面層及びバルク層に結晶格子空孔を生じさせること;並びに、
    熱処理したウエハを冷却して、バルク層内にピーク空孔濃度がある不均一な空孔濃度プロファイルを生じさせることを含んでなる方法。
  41. ウエハの酸素濃度は約9ppma以下である請求項40記載の方法。
  42. 距離Dは、約5ミクロン以上で約20ミクロン以下である請求項40記載の方法。
  43. 表面層は約100Ωcm以上の抵抗率を有する請求項40記載の方法。
  44. 表面層は約200Ωcm以上の抵抗率を有する請求項40記載の方法。
  45. 熱処理したウエハの冷却を、シリコン中において結晶格子空孔が比較的動きやすい温度範囲を通って、少なくとも約50℃/秒の割合にて行う請求項40記載の方法。
  46. ウエハの熱処理を、少なくとも約1150℃の温度にて約60秒以下の時間で行い、結晶格子空孔を生じさせる請求項40記載の方法。
  47. デバイス層、支持層及びこれらの間の絶縁層を有してなるシリコン・オン・インシュレータ構造であって、
    前記支持層は、第1の部分層及び第2の部分層を有してなり、第1の部分層は、(i)第2の部分層よりも大きな抵抗率を有し、(ii)絶縁層から第2の部分層の方へ延び、並びに(iii)絶縁層から第2の部分層の方へ測定してTの厚みを有しており、並びに、
    前記支持層は不均一な濃度の結晶格子空孔を有しており、第2の部分層における空孔濃度は第1の部分層における空孔濃度よりも高くなっており、
    (i)Tは少なくとも約5ミクロンであるが約30ミクロン以下であって、(ii)第1の部分層は約50Ωcm以上の抵抗率を有しており、(iii)約700℃を越える温度での酸素析出熱処理に付されて、第1の部分層は約1×10cm−3以下の酸素析出物密度を有する一方で、第2の部分層は約1×10cm−3以上の酸素析出物密度を有する
    シリコン・オン・インシュレータ構造。
  48. は、約5ミクロン以上で約25ミクロン以下である請求項47記載のシリコン・オン・インシュレータ構造。
  49. 第1の部分層は約100Ωcm以上の抵抗率を有する請求項47記載のシリコン・オン・インシュレータ構造。
  50. 第1の部分層は約500Ωcm以上の抵抗率を有する請求項47記載のシリコン・オン・インシュレータ構造。
  51. 第1の部分層は約10ppma以下の格子間酸素濃度を有する請求項47記載のシリコン・オン・インシュレータ構造。
  52. 絶縁層は、注入されたイオンから本質的になる請求項47記載のシリコン・オン・インシュレータ構造。
  53. 注入されたイオンが酸素又は窒素である請求項52記載のシリコン・オン・インシュレータ構造。
  54. チョクラルスキー法によって成長させた単結晶シリコンインゴットからスライスされるウエハを含んでなるシリコン・オン・インシュレータ構造であって、
    (i)前方表面、後方表面、前記前方表面と前記後方表面との間においてほぼ等距離にある仮想的中央平面、
    (ii)前記前方表面から中央平面へ向かって測定した距離Dの部分と前記前方表面との間のウエハの領域を有し、デバイス層及び絶縁層を有し、デバイス層は前方表面から絶縁層へ向かって延びている第1の表面部分層、
    (iii)前記仮想的中央平面を含むが、前記第1の部分層は含まないバルク部分層、並びに
    (iv)バルク部分層における空孔濃度が表面部分層における空孔濃度よりも高い不均一な濃度の結晶格子空孔
    を有しており、
    (a)距離Dは少なくとも約5ミクロンであるが約30ミクロン以下であって、(b)表面部分層は約50Ωcm以上の抵抗率を有しており、及び、(c)約700℃を越える温度での酸素析出熱処理に付されて、表面部分層は約1×10cm−3以下の酸素析出密度を有するが、バルク部分層は約1×10cm−3以上の酸素析出密度を有するシリコンウエハを含むシリコン・オン・インシュレータ構造。
  55. 絶縁層は注入されたイオンを含む請求項54記載のシリコン・オン・インシュレータ構造。
  56. イオンの層が酸素又は窒素によって形成される請求項55記載のシリコン・オン・インシュレータ構造。
  57. 表面部分層内のイオン注入絶縁層が、前方表面の下側で、1000オングストローム以下のピーク濃度を有する請求項55記載のシリコン・オン・インシュレータ構造。
  58. 表面部分層内のイオン注入絶縁層が、約250オングストローム以上で、約1000オングストローム以下の範囲のピーク濃度を有する請求項55記載のシリコン・オン・インシュレータ構造。
  59. 表面部分層内のイオン注入絶縁層が、約500オングストローム以上で、約750オングストローム以下の範囲のピーク濃度を有する請求項55記載のシリコン・オン・インシュレータ構造。
  60. 距離Dは、約10ミクロン以上、約25ミクロン以下である請求項54記載のシリコン・オン・インシュレータ構造。
  61. 表面層は約10ppma以下の格子間酸素濃度を有する請求項54記載のシリコン・オン・インシュレータ構造。
  62. バルク層は約1×10cm−3以上の酸素析出物密度を有する請求項54記載のシリコン・オン・インシュレータ構造。
JP2002581577A 2001-04-11 2002-04-11 高抵抗率czシリコンにおけるサーマルドナー生成の制御 Pending JP2004537161A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US28310301P 2001-04-11 2001-04-11
US30036401P 2001-06-22 2001-06-22
US37132402P 2002-04-10 2002-04-10
PCT/US2002/011558 WO2002084728A1 (en) 2001-04-11 2002-04-11 Control of thermal donor formation in high resistivity cz silicon

Publications (1)

Publication Number Publication Date
JP2004537161A true JP2004537161A (ja) 2004-12-09

Family

ID=27403360

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002581577A Pending JP2004537161A (ja) 2001-04-11 2002-04-11 高抵抗率czシリコンにおけるサーマルドナー生成の制御

Country Status (4)

Country Link
US (2) US6897084B2 (ja)
JP (1) JP2004537161A (ja)
TW (1) TWI256076B (ja)
WO (1) WO2002084728A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009267380A (ja) * 2008-04-03 2009-11-12 Commissariat A L'energie Atomique 軽元素の熱活性化により半導体基板を処理する方法
WO2010050120A1 (ja) * 2008-10-29 2010-05-06 信越半導体株式会社 シリコンウェーハの製造方法
JP2012124531A (ja) * 2012-03-14 2012-06-28 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
JP2016111337A (ja) * 2014-10-09 2016-06-20 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag 半導体ウエハーの製造方法と低格子間酸素濃度を有する半導体デバイス
JP2016532291A (ja) * 2013-08-02 2016-10-13 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives インゴットにおけるウェハの位置を決定する方法
JP2017157812A (ja) * 2016-03-03 2017-09-07 上海新昇半導體科技有限公司 ウェハの熱処理方法
WO2024009659A1 (ja) * 2022-07-08 2024-01-11 株式会社Sumco シリコンウェーハ及びその製造方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7160385B2 (en) * 2003-02-20 2007-01-09 Sumitomo Mitsubishi Silicon Corporation Silicon wafer and method for manufacturing the same
JP2004537161A (ja) * 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率czシリコンにおけるサーマルドナー生成の制御
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP4154881B2 (ja) * 2001-10-03 2008-09-24 株式会社Sumco シリコン半導体基板の熱処理方法
DE60224099T2 (de) * 2002-04-10 2008-04-03 Memc Electronic Materials, Inc. Silizium wafer und verfahren zur steuerung der tiefe einer defektfreien zone von einem silizium wafer mit idealem sauerstoffniederschlagverhalten
JP2004006615A (ja) * 2002-04-26 2004-01-08 Sumitomo Mitsubishi Silicon Corp 高抵抗シリコンウエーハ及びその製造方法
US7112509B2 (en) * 2003-05-09 2006-09-26 Ibis Technology Corporation Method of producing a high resistivity SIMOX silicon substrate
US6955718B2 (en) * 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
EP1677344B1 (en) * 2003-10-21 2013-11-06 SUMCO Corporation Process for producing high resistivity silicon wafer, and process for producing epitaxial wafer and soi wafer
JP2006032785A (ja) * 2004-07-20 2006-02-02 Sumco Corp Soi基板の製造方法及びsoi基板
US7846822B2 (en) * 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
DE102004039208B4 (de) * 2004-08-12 2014-01-16 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungsbauelements mit einer vergrabenen n-dotierten Halbleiterzone und Leistungsbauelement
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
US7977919B1 (en) 2005-04-06 2011-07-12 Rf Micro Devices, Inc. Over-voltage protection accounting for battery droop
WO2006125069A2 (en) * 2005-05-19 2006-11-23 Memc Electronic Materials, Inc. A high resistivity silicon structure and a process for the preparation thereof
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Sumco 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
KR100783440B1 (ko) 2006-12-06 2007-12-07 주식회사 실트론 저산소 실리콘 웨이퍼의 결함 분석 방법
US20080135988A1 (en) * 2006-12-07 2008-06-12 Maxim Integrated Products, Inc. Method to reduce semiconductor device leakage
US8008107B2 (en) * 2006-12-30 2011-08-30 Calisolar, Inc. Semiconductor wafer pre-process annealing and gettering method and system for solar cell formation
US7962109B1 (en) * 2007-02-27 2011-06-14 Rf Micro Devices, Inc. Excess current and saturation detection and correction in a power amplifier
US7956615B1 (en) 2007-02-27 2011-06-07 Rf Micro Devices, Inc. Utilizing computed battery resistance as a battery-life indicator in a mobile terminal
US7732353B2 (en) * 2007-04-18 2010-06-08 Ultratech, Inc. Methods of forming a denuded zone in a semiconductor wafer using rapid laser annealing
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
US7858501B2 (en) * 2007-08-23 2010-12-28 Infineon Technologies Austria Ag Semiconductor wafer for semiconductor components and production method
US7968440B2 (en) * 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
DE102008027521B4 (de) 2008-06-10 2017-07-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleiterschicht
JP2010027959A (ja) * 2008-07-23 2010-02-04 Sumco Corp 高抵抗simoxウェーハの製造方法
JP5561918B2 (ja) * 2008-07-31 2014-07-30 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法
JP5515406B2 (ja) * 2009-05-15 2014-06-11 株式会社Sumco シリコンウェーハおよびその製造方法
US8999864B2 (en) * 2009-06-03 2015-04-07 Global Wafers Japan Co., Ltd. Silicon wafer and method for heat-treating silicon wafer
US8476598B1 (en) * 2009-08-31 2013-07-02 Sionyx, Inc. Electromagnetic radiation imaging devices and associated methods
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
US20120146172A1 (en) 2010-06-18 2012-06-14 Sionyx, Inc. High Speed Photosensitive Devices and Associated Methods
US8871670B2 (en) 2011-01-05 2014-10-28 The Board Of Trustees Of The University Of Illinois Defect engineering in metal oxides via surfaces
GB2489923A (en) * 2011-04-06 2012-10-17 Isis Innovation Processing a silicon wafer for a high frequency electronic circuit
EP2695186A1 (en) 2011-04-06 2014-02-12 Isis Innovation Limited Heterogeneous integration of group iii-v or ii-vi materials with silicon or germanium
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
MX354098B (es) 2011-06-23 2018-02-12 Procter & Gamble Sistemas de perfume.
WO2013010127A2 (en) 2011-07-13 2013-01-17 Sionyx, Inc. Biometric imaging devices and associated methods
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
KR20150130303A (ko) 2013-02-15 2015-11-23 사이오닉스, 아이엔씨. 안티 블루밍 특성 및 관련 방법을 가지는 높은 동적 범위의 cmos 이미지 센서
WO2014151093A1 (en) 2013-03-15 2014-09-25 Sionyx, Inc. Three dimensional imaging utilizing stacked imager devices and associated methods
WO2014209421A1 (en) 2013-06-29 2014-12-31 Sionyx, Inc. Shallow trench textured regions and associated methods
WO2016063159A1 (en) * 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, module, and electronic device
DE102015200890A1 (de) * 2015-01-21 2016-07-21 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe und Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
US10056395B2 (en) 2016-03-29 2018-08-21 Macronix International Co., Ltd. Method of improving localized wafer shape changes
FR3049763B1 (fr) 2016-03-31 2018-03-16 Soitec Substrat semi-conducteur sur isolant pour applications rf
FR3051968B1 (fr) 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
CN114093764A (zh) * 2016-12-28 2022-02-25 太阳能爱迪生半导体有限公司 单晶硅晶片
JP6669133B2 (ja) * 2017-06-23 2020-03-18 株式会社Sumco シリコンウェーハのサーマルドナー生成挙動予測方法、シリコンウェーハの評価方法およびシリコンウェーハの製造方法
US10943813B2 (en) 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
CN113655094B (zh) * 2021-08-06 2024-01-19 上海新昇半导体科技有限公司 一种确定硅片导电类型的方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
US4548654A (en) * 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
US4851358A (en) * 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US5194395A (en) 1988-07-28 1993-03-16 Fujitsu Limited Method of producing a substrate having semiconductor-on-insulator structure with gettering sites
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Si単結晶ウエーハの熱処理方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2758093B2 (ja) 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JP2560178B2 (ja) * 1992-06-29 1996-12-04 九州電子金属株式会社 半導体ウェーハの製造方法
JPH0684925A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
KR0139730B1 (ko) * 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5401669A (en) * 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JP3341378B2 (ja) * 1993-08-25 2002-11-05 富士通株式会社 シリコン結晶中の水素濃度測定方法及びシリコン結晶の製造方法
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたsimox処理方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
JP2895743B2 (ja) 1994-03-25 1999-05-24 信越半導体株式会社 Soi基板の製造方法
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) * 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) * 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
JP3085146B2 (ja) 1995-05-31 2000-09-04 住友金属工業株式会社 シリコン単結晶ウェーハおよびその製造方法
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
KR100240023B1 (ko) * 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
US6503594B2 (en) 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
US6485807B1 (en) * 1997-02-13 2002-11-26 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects, and methods of preparing the same
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
EP1146150B1 (en) * 1997-04-09 2010-06-09 MEMC Electronic Materials, Inc. Low defect density, ideal oxygen precipitating silicon
JPH1126390A (ja) 1997-07-07 1999-01-29 Kobe Steel Ltd 欠陥発生防止方法
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置
TW589415B (en) * 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
JP3395661B2 (ja) * 1998-07-07 2003-04-14 信越半導体株式会社 Soiウエーハの製造方法
WO2000008677A1 (en) 1998-08-05 2000-02-17 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
WO2000013209A2 (en) * 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Thermally annealed silicon wafers having improved intrinsic gettering
US6336968B1 (en) * 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
JP2002524845A (ja) * 1998-09-02 2002-08-06 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体
CN1155064C (zh) * 1998-09-02 2004-06-23 Memc电子材料有限公司 制备理想析氧硅晶片的工艺
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
JP3750526B2 (ja) * 1999-03-16 2006-03-01 信越半導体株式会社 シリコンウエーハの製造方法及びシリコンウエーハ
US20030051656A1 (en) 1999-06-14 2003-03-20 Charles Chiun-Chieh Yang Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
US6339016B1 (en) * 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
JP2004537161A (ja) 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率czシリコンにおけるサーマルドナー生成の制御
WO2002086960A1 (en) * 2001-04-20 2002-10-31 Memc Electronic Materials, Inc. Method for the preparation of a silicon wafer having stabilized oxygen precipitates
US6673147B2 (en) * 2001-12-06 2004-01-06 Seh America, Inc. High resistivity silicon wafer having electrically inactive dopant and method of producing same
US6669777B2 (en) * 2001-12-06 2003-12-30 Seh America, Inc. Method of producing a high resistivity silicon wafer utilizing heat treatment that occurs during device fabrication

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009267380A (ja) * 2008-04-03 2009-11-12 Commissariat A L'energie Atomique 軽元素の熱活性化により半導体基板を処理する方法
WO2010050120A1 (ja) * 2008-10-29 2010-05-06 信越半導体株式会社 シリコンウェーハの製造方法
JP2010109100A (ja) * 2008-10-29 2010-05-13 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
JP2012124531A (ja) * 2012-03-14 2012-06-28 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
JP2016532291A (ja) * 2013-08-02 2016-10-13 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives インゴットにおけるウェハの位置を決定する方法
JP2016111337A (ja) * 2014-10-09 2016-06-20 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag 半導体ウエハーの製造方法と低格子間酸素濃度を有する半導体デバイス
US9728395B2 (en) 2014-10-09 2017-08-08 Infineon Technologies Ag Method for manufacturing a semiconductor wafer, and semiconductor device having a low concentration of interstitial oxygen
US10014400B2 (en) 2014-10-09 2018-07-03 Infineon Technologies Ag Semiconductor device having a defined oxygen concentration
JP2017157812A (ja) * 2016-03-03 2017-09-07 上海新昇半導體科技有限公司 ウェハの熱処理方法
WO2024009659A1 (ja) * 2022-07-08 2024-01-11 株式会社Sumco シリコンウェーハ及びその製造方法

Also Published As

Publication number Publication date
US6897084B2 (en) 2005-05-24
TWI256076B (en) 2006-06-01
US7135351B2 (en) 2006-11-14
US20050158969A1 (en) 2005-07-21
WO2002084728A1 (en) 2002-10-24
US20030054641A1 (en) 2003-03-20

Similar Documents

Publication Publication Date Title
US6897084B2 (en) Control of oxygen precipitate formation in high resistivity CZ silicon
EP1493179B1 (en) Silicon wafer and process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
US10707093B2 (en) Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield
WO2002086960A1 (en) Method for the preparation of a silicon wafer having stabilized oxygen precipitates
JP2004533125A (ja) イオン注入によるイントリンシックゲッタリングを有するシリコン・オン・インシュレータ構造体を製造する方法
JP2010161393A (ja) 窒素/炭素安定化された酸素析出核形成中心を有する理想的酸素析出を行ったシリコンウエハおよびその製造方法
US20070105279A1 (en) Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP6671436B2 (ja) 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造
US7201800B2 (en) Process for making silicon wafers with stabilized oxygen precipitate nucleation centers
US6808781B2 (en) Silicon wafers with stabilized oxygen precipitate nucleation centers and process for making the same
EP1879224A2 (en) Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
KR100745312B1 (ko) 고저항율의 초크랄스키 실리콘 내의 열적 도너 형성의 제어

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080318

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080417

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080424

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080514

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080618

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081104