JP2003059279A

JP2003059279A - 半導体記憶装置

Info

Publication number: JP2003059279A
Application number: JP2001252228A
Authority: JP
Inventors: Toshio Kuraki; 敏夫椋木; Seiki Ogura; 正気小椋
Original assignee: Matsushita Electric Industrial Co Ltd; Halo LSI Design and Device Technology Inc
Current assignee: Panasonic Holdings Corp; Halo LSI Design and Device Technology Inc
Priority date: 2001-08-23
Filing date: 2001-08-23
Publication date: 2003-02-28

Abstract

(57)【要約】【課題】ビット単位又はバイト単位という小さいデー
タ単位で書き換え及び消去が可能な半導体記憶装置のセ
ル面積の縮小化を実現できるようにする。【解決手段】第１及び第２のワード線ＷＬ１、ＷＬ２
と交差する、すなわち各ビット線ＢＬ１〜ＢＬ３と並行
に延びる第１のセカンダリワード線ＳＷＬ１、第２のセ
カンダリワード線ＳＷＬ２及び第３のセカンダリワード
線ＳＷＬ３が配置されている。第１のセカンダリワード
線ＳＷＬ１は、第１及び第２のメモリセル１１、１２の
セカンダリコントロールゲート２９と電気的に接続さ
れ、第２のセカンダリワード線ＳＷＬ２は、第３及び第
４のメモリセル１３、１４のセカンダリコントロールゲ
ート２９と電気的に接続され、第３のセカンダリワード
線ＳＷＬ３は、第５及び第６のメモリセル１５、１６の
セカンダリコントロールゲート２９と電気的に接続され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性の半導体
記憶装置に関する。

【０００２】

【従来の技術】近年、フローティングゲートとこれと容
量結合するコントロールゲートとを有する不揮発性半導
体記憶装置において、フローティングゲートとコントロ
ールゲートとをこの順に積層されてなるスタック型ゲー
トの代わりに、コントロールゲートが半導体基板と直接
に容量結合するスプリット型ゲートを持つ不揮発性半導
体記憶装置が提案されている。

【０００３】（第１の従来例）図１４は第１の従来例に
係るスプリット型不揮発性半導体記憶装置におけるメモ
リセルの断面構成を示している。図１４に示すように、
従来の半導体記憶装置は、半導体基板１０１上にトンネ
ル絶縁膜１０２を介して形成されたフローティングゲー
ト１０３と、該フローティングゲート１０３の側方で容
量絶縁膜１０４を介し且つ半導体基板１０１とゲート絶
縁膜１０５を介して形成されたコントロールゲート１０
６とを有している。

【０００４】半導体基板１０１の上部には、コントロー
ルゲート１０６の側方にソース領域１０７が形成され、
フローティングゲート１０３の側方の領域にドレイン領
域１０８が形成されている。

【０００５】このように、コントロールゲート１０６が
半導体基板１０１のチャネル上に設けられているため、
フローティングゲート１０３及びコントロールゲート１
０６を含むトランジスタのオフ動作を該コントロールゲ
ート１０６に印加される制御電位によって、スタック型
のようにフローティングゲートの容量結合を通さずに直
接に制御することが可能となる。その結果、スタック型
メモリセルにおいて生じる過消去現象、すなわちフロー
ティングゲートが正電位に帯電してコントロールゲート
に接地電位（０Ｖ）を印加してもトランジスタがオフ状
態とならない現象を回避することができる。

【０００６】図１５（ａ）及び図１５（ｂ）は第１の従
来例に係るスプリット型不揮発性半導体記憶装置であっ
て、図１５（ａ）は複数のメモリセルをアレイ状に配置
した部分的な回路構成を示し、図１５（ｂ）はその平面
構成を示している。

【０００７】図１５（ａ）及び図１５（ｂ）に示すよう
に、それぞれ、互いのドレインを共有する第１のメモリ
セル２０１及び第２のメモリセル２０２、第３のメモリ
セル２０３及び第４のメモリセル２０４並びに第５のメ
モリセル２０５及び第６のメモリセル２０６を有してい
る。

【０００８】第１、第３及び第５のメモリセル２０１、
２０３、２０５の各コントロールゲートは、第１のワー
ド線ＷＬ１と接続され、第２、第４及び第６のメモリセ
ル２０２、２０４、２０６の各コントロールゲートは、
第１のワード線ＷＬ１と並行して延びる第２のワード線
ＷＬ２と接続されている。

【０００９】第１のワード線ＷＬ１と第２のワード線Ｗ
Ｌ２との間に延びるソース線ＳＬは各メモリセル２０１
〜２０６のドレインと接続されている。

【００１０】第１及び第２のメモリセル２０１、２０２
のソースは、各ワード線ＷＬ１、ＷＬ２及びソース線Ｓ
Ｌとそれぞれ交差する第１のビット線ＢＬ１と接続さ
れ、第３及び第４のメモリセル２０３、２０４のソース
は、第１のビット線ＢＬ１と平行に延びる第２のビット
線ＢＬ２と接続され、第５及び第６のメモリセル２０
５、２０６のソースは、第２のビット線ＢＬ２と平行に
延びる第３のビット線ＢＬ３と接続されている。

【００１１】図１６（ａ）〜図１６（ｃ）は、各メモリ
セル２０１〜２０６に対する各動作時のバイアス電圧で
あって、図１６（ａ）は書込み動作時を示し、図１６
（ｂ）は読出し動作時を示し、図１６（ｃ）は消去動作
時を示している。

【００１２】通常のメモリセルアレイにおいては、多数
のメモリセルがワード線ＷＬ、ビット線ＢＬ及びソース
線ＳＬを共有するように形成されているため、複数のメ
モリセルが同時に書込み動作、消去動作又は読出し動作
を行なう。

【００１３】図１６（ａ）に示すように、書込み動作時
には、例えば第１のワード線ＷＬ１に５Ｖの制御電圧が
印加されるとすると、図１５（ａ）に示した第１のワー
ド線ＷＬ１とソース線ＳＬを共有している第１、第３及
び第５のメモリセル２０１、２０３、２０５には同時に
書込みが行なわれる。一方、各ビット線ＢＬ１〜ＢＬ３
に印加される制御電圧はそれぞれ独立して制御できるた
め、例えば書込みを行なう第１のメモリセル２０１と接
続されている第１のビット線ＢＬ１の電位を５Ｖとし
て、他のビット線ＢＬ２、ＢＬ３をソース線ＳＬと同電
位とすることにより、第１のメモリセル２０１を選択し
て書き込むことが可能となる。

【００１４】次に、図１６（ｂ）に示すように、読出し
動作時には、例えば、第１のワード線ＷＬ１に２．５Ｖ
の制御電圧を印加して、第１のワード線ＷＬ１を共有し
ている第１のメモリセル２０１、第３のメモリセル２０
３及び第５のメモリセル２０５から同時に各ビット線Ｂ
Ｌ１〜ＢＬ３に読出し電流が流れる。このとき、通常
は、読出し対象である第１のメモリセル２０１と接続さ
れた第１のビット線ＢＬ１の電位のみをコラムスイッチ
等により選択してセンスする回路構成を採るため、第１
のメモリセル２０１を選択して読み出すことが可能とな
る。

【００１５】次に、図１６（ｃ）に示すように、消去動
作時には、例えば、第１のワード線ＷＬ１に−６Ｖの負
の制御電圧を印加すると共に、ソース線ＳＬに６Ｖの正
の制御電圧を印加する。このようにすると、ソース線Ｓ
Ｌと第１のワード線ＷＬ１とを共有している第１、第３
及び第５のメモリセル２０１、２０３、２０５は同時に
消去され、いずれか１つのメモリセルを選択することは
できない。

【００１６】通常、１本のワード線ＷＬ及びソース線Ｓ
Ｌには、キロビット単位のメモリセルが接続されている
ため、キロビットという大きいデータ単位で一括して消
去されることとなる。このように一括して消去を行なう
ＥＥＰＲＯＭ装置を一般にフラッシュメモリ装置と呼
び、一方、１ビット又は１バイト程度の小さい単位で消
去が可能な不揮発性半導体記憶装置を単にＥＥＰＲＯＭ
装置と呼び、本願においても、これらの区別を用いる。

【００１７】フラッシュメモリ装置の消去動作が、相対
的に大きい単位で一括に行なうということは、１ビット
又は１バイト程度の小さいデータ単位で任意に書き換え
を行なうことができないということを意味している。こ
の一括消去可能であるという特徴は、インストラクショ
ンプログラムの格納用又はマスストレージ用等の用途に
おいては、特に問題とはならない。

【００１８】しかしながら、プログラム実行時等にデー
タの一時記憶用として用いる場合には、ビット単位又は
バイト単位で書き換えが行なわれるため、図１５（ａ）
のようなアレイ構成を持つフラッシュメモリ装置を用い
ることはできない。

【００１９】（第２の従来例）そこで、スプリット型メ
モリセルを用いてＥＥＰＲＯＭ装置を実現した第２の従
来例を説明する。

【００２０】図１７（ａ）及び図１７（ｂ）は第２の従
来例に係るスプリット型ＥＥＰＲＯＭ装置であって、図
１７（ａ）は複数のメモリセルをアレイ状に配置した部
分的な回路構成を示し、図１７（ｂ）はその平面構成を
示している。

【００２１】第１の従来例との相違は、ソース線ＳＬを
ビット線ＢＬと並行に、すなわちワード線ＷＬと交差す
るように設けている点にある。

【００２２】例えば、図１６（ａ）に示すように、第１
のソース線ＳＬ１は第１〜第４のメモリセル２０１〜２
０４のドレインと接続され、第２のソース線ＳＬ２は、
ここでは第５及び第６のメモリセル２０５、２０６と接
続されている。

【００２３】このような構成を持つＥＥＰＲＯＭ装置
は、消去動作時に、例えば第１のワード線ＷＬ１に負の
制御電圧を印加し、第１のソース線ＳＬ１に正の制御電
圧を印加したとすると、第１のワード線ＷＬ１と第１の
ソース線ＳＬ１とによりアクセスされる第１のメモリセ
ル２０１及び第３のメモリセル２０３のみが消去され、
第１のワード線ＷＬと接続している第５のメモリセル２
０５は消去されない。

【００２４】また、書込み動作や読出しについても、第
１の従来例と同様に、所望のメモリセルに対してのみア
クセスが可能である。従って、２ビット単位の書き換え
が可能なＥＥＰＲＯＭ装置が実現される。

【００２５】

【発明が解決しようとする課題】しかしながら、前記第
２の従来例に係るＥＥＰＲＯＭ装置は、図１６（ｂ）に
示すように、複数のソース線ＳＬ１、ＳＬ２を各ビット
線ＢＬ１〜ＢＬ３と並行に配置するためのスペースが必
要となるため、セル面積が増大する。概算では、図１５
（ｂ）で示したメモリセルと比べて約１．５倍程度にも
なる。これは、従来のスタック型メモリセルにアクセス
用ＭＯＳトランジスタを付加して構成するＥＥＰＲＯＭ
装置の場合と同様に、セル面積を容易に縮小することが
できないという問題を有している。

【００２６】本発明は、前記の従来の問題を解決し、ビ
ット単位又はバイト単位という小さいデータ単位で書き
換え及び消去が可能なＥＥＰＲＯＭ装置のセル面積の縮
小化を実現できるようにすることを目的とする。

【００２７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体記憶装置を通常の第１のコントロ
ールゲート及び第１のワード線に加え、フローティング
ゲートの電位を制御する第２のコントロールゲート及び
第２のワード線を第１のワード線と交差するように設け
る構成とする。

【００２８】具体的に、本発明に係る半導体記憶装置
は、それぞれが、半導体基板上に第１の絶縁膜を介して
形成されたフローティングゲートと、フローティングゲ
ートと第２の絶縁膜を介して容量結合する第１のコント
ロールゲートと、フローティングゲート及び第１のコン
トロールゲートと第３の絶縁膜を介して容量結合する第
２のコントロールゲートとからなる複数のメモリセル
と、第１のコントロールゲートと電気的に接続された第
１の制御（ワード）線と、第２のコントロールゲートと
電気的に接続された第２の制御（ワード）線とを備え、
第１の制御線と第２の制御線とは、互いに交差するよう
に設けられている。

【００２９】本発明の半導体記憶装置によると、各メモ
リセルは、フローティングゲート及び第１のコントロー
ルゲートと第３の絶縁膜を介して容量結合する第２のコ
ントロールゲートと、該第２のコントロールゲートと電
気的に接続された第２の制御線とを有し、第２の制御線
が第１の制御線と交差するように設けられているため、
第１の制御線と第２の制御線とによりアクセスされるメ
モリセルを特定することができるので、ビット／バイト
単位程度の小さいデータ単位でメモリセルの消去動作を
行なうことができる。さらに、第２の制御線は第１の制
御線と交差することから、必然的にビット線が延びる方
向と同一となるため、フラッシュメモリ装置と比べても
セル面積がたいして増大することがない。

【００３０】本発明の半導体記憶装置において、複数の
メモリセルがアレイ状に配置されており、第１のコント
ロールゲートが半導体基板上に絶縁膜を介して形成さ
れ、フローティングゲートが第１のコントロールゲート
の側面上に第２の絶縁膜を介して形成され、第２のコン
トロールゲートがフローティングゲートの上面及び側面
上に第３の絶縁膜を介して形成されていることが好まし
い。

【００３１】本発明の半導体記憶装置において、半導体
基板におけるフローティングゲートの下側には、フロー
ティングゲートが跨ぐ段差部が設けられていることが好
ましい。

【００３２】本発明の半導体記憶装置は、第２の制御線
を複数有しており、各第２の制御線に対してそれぞれ所
定の制御電圧を印加する複数のドライバ回路をさらに備
えていることが好ましい。

【００３３】この場合に、第２の制御線に対して正の制
御電圧を印加することにより、読み出し動作を行なうこ
とが好ましい。

【００３４】また、この場合に、第２の制御線に対して
正の制御電圧を印加することにより、書き込み動作を行
なうことが好ましい。

【００３５】さらに、正の制御電圧が第１の制御線に印
加する制御電圧よりも高いことが好ましい。

【００３６】本発明の半導体記憶装置は、第１の制御線
に対して正の制御電圧を印加する第１のドライバ回路
と、第２の制御線に対して負の制御電圧を印加する第２
のドライバ回路とをさらに備えていることが好ましい。

【００３７】この場合に、第２のドライバ回路が正の制
御電圧よりも高い正の制御電圧をも生成して第２の制御
線に印加することが好ましい。

【００３８】本発明の半導体記憶装置において、第１の
制御線を複数有しており、複数の第１の制御線のうち一
の第１の制御線と接続されたメモリセルの消去動作時に
おいて、一の第１の制御線に印加する制御電圧と一の第
１の制御線と隣接する他の第１の制御線に印加する制御
電圧とは異なる電圧値に設定されていることが好まし
い。

【００３９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００４０】図１は本発明の第１の実施形態に係るスプ
リット型ＥＥＰＲＯＭ装置であって、複数のメモリセル
をアレイ状に配置した部分的な回路構成を示している。

【００４１】図１に示すように、第１の実施形態に係る
半導体記憶装置のメモリセルアレイは、隣接間で互いの
ドレインを共有する、第１のメモリセル１１及び第２の
メモリセル１２、第３のメモリセル１３及び第４のメモ
リセル１４並びに第５のメモリセル１５及び第６のメモ
リセル１６を有している。

【００４２】第１、第３及び第５のメモリセル１１、１
３、１５の各コントロールゲートは、第１のワード線Ｗ
Ｌ１と接続され、第２、第４及び第６のメモリセル１
２、１４、１６の各コントロールゲートは、第１のワー
ド線ＷＬ１と並行して延びる第２のワード線ＷＬ２とそ
れぞれ接続されている。

【００４３】第１のワード線ＷＬ１及び第２のワード線
ＷＬ２の間に延びるソース線ＳＬは各メモリセル１１〜
１６の各共有ドレインと接続されている。

【００４４】第１及び第２のメモリセル１１、１２のソ
ースは、各ワード線ＷＬ１、ＷＬ２及びソース線ＳＬと
それぞれ交差する第１のビット線ＢＬ１と接続され、第
３及び第４のメモリセル１３、１４のソースは、第１の
ビット線ＢＬ１と平行に延びる第２のビット線ＢＬ２と
接続され、第５及び第６のメモリセル１５、１６のソー
スは、第２のビット線ＢＬ２と平行に延びる第３のビッ
ト線ＢＬ３と接続されている。

【００４５】第１の実施形態の特徴として、第１及び第
２のワード線ＷＬ１、ＷＬ２と交差する、すなわち各ビ
ット線ＢＬ１〜ＢＬ３と並行に延びる第１のセカンダリ
ワード線ＳＷＬ１、第２のセカンダリワード線ＳＷＬ２
及び第３のセカンダリワード線ＳＷＬ３が配置されてい
る。

【００４６】第１のセカンダリワード線ＳＷＬ１は、第
１及び第２のメモリセル１１、１２のセカンダリコント
ロールゲート（ＳＣＧ）２９と電気的に接続され、第２
のセカンダリワード線ＳＷＬ２は、第３及び第４のメモ
リセル１３、１４のセカンダリコントロールゲート２９
と電気的に接続され、第３のセカンダリワード線ＳＷＬ
３は、第５及び第６のメモリセル１５、１６のセカンダ
リコントロールゲート２９と電気的に接続されている。

【００４７】なお、図示はしていないが、各ワード線Ｗ
Ｌ１、ＷＬ２、各セカンダリワード線ＳＷＬ１〜ＳＷＬ
３及びソース線ＳＬの端部にはこれらの電位を所望の値
に設定可能なワード線ドライバ回路がそれぞれ接続され
ている。

【００４８】同様に、図示はしていないが、各ビット線
ＢＬ１〜ＢＬ３の端部には、これらの電位を所望の値に
設定可能なビット線ドライバ回路と、各ビット線ＢＬ１
からＢＬ３の電位を比較して検知してさらに増幅するセ
ンスアンプが接続されている。

【００４９】図２（ａ）は図１の部分回路と対応するＥ
ＥＰＲＯＭ装置の平面構成を示し、図２（ｂ）は図２
（ａ）のIIｂ−IIｂ線における断面構成を示している。
図２（ａ）及び図２（ｂ）において、図１に示す構成要
素と同一の構成要素には同一の符号を付している。

【００５０】図２（ａ）又は図２（ｂ）に示すように、
第１のメモリセル１１は、例えば、ｐ型シリコンからな
る半導体基板２０上に酸化シリコンからなるトンネル絶
縁膜２１を介して形成されたフローティングゲート２２
と、該フローティングゲート２２の側方に容量絶縁膜２
３を介し且つ半導体基板２０と酸化シリコンからなるゲ
ート絶縁膜２４を介して形成されたコントロールゲート
２５とを有している。ここで、容量絶縁膜２３はトンネ
ル絶縁膜２１と同一の絶縁膜により構成しても良く、ま
た、例えば酸化シリコンと窒化シリコンの積層構造とし
ても良い。また、ゲート絶縁膜２４とトンネル絶縁膜２
１とを同一の絶縁膜により形成しても良い。

【００５１】半導体基板２０の上部には、各コントロー
ルゲート２５の側方にｎ⁺ 型のソース領域２６がそれぞ
れ形成され、フローティングゲート２２同士の間の領域
にはｎ⁺ 型のドレイン領域２７が形成されている。

【００５２】第１のメモリセル１１及び第２のメモリセ
ル１２における各フローティングゲート２２及び各コン
トロールゲート２５は、例えば酸化シリコンからなるセ
ル間絶縁膜２８を介してセカンダリコントロールゲート
２９により覆われている。

【００５３】図２（ａ）において、ワード線ＷＬ１、Ｗ
Ｌ２及びセカンダリワード線ＳＷＬ１〜ＳＷＬ３は共に
ポリシリコンからなり、ソース線ＳＬは半導体基板２０
の上部に不純物拡散により形成されている。

【００５４】また、ビット線ＢＬ１〜ＢＬ３はアルミニ
ウムからなり、コンタクトプラグによって各メモリセル
１１〜１６のソースと電気的に接続されている。

【００５５】このように、セカンダリコントロールゲー
ト２９がフローティングゲート２１及びコントロールゲ
ート２４とも結合容量を持つため、各フローティングゲ
ート２２の電位は各コントロールゲート２５の電位の影
響を受けると共にセカンダリコントロールゲート２９の
電位の影響を受ける。

【００５６】このセカンダリコントロールゲート２９の
フローティングゲート２１及びコントロールゲート２４
に対する容量結合を利用して各動作ごとのバイアス電圧
を各ノードに印加して、電気的に絶縁（浮遊）状態にあ
るフローティングゲート２２の電位を制御することによ
り、各メモリセル１１〜１６に所望の動作をさせる。

【００５７】以下、前記のように、通常のコントロール
ゲートに加え、セカンダリコントロールゲートを設けた
ＥＥＰＲＯＭ装置における各動作時のバイアス条件を図
３（ａ）〜図３（ｃ）に基づいて説明する。

【００５８】まず、図３（ａ）に示すように、書込み動
作時には、書込み対象のメモリセルのフローティングゲ
ート２２に電子が注入されるように、コントロールゲー
ト２５及びドレイン２７に５Ｖ程度の正の制御電圧（バ
イアス電圧）を印加し、且つセカンダリコントロールゲ
ート２９を０Ｖとする。この場合のコントロールゲート
バイアス値は、コントロールゲート２５との結合容量の
みでフローティングゲート２２の電位を十分に高くでき
るように調整している。

【００５９】次に、図３（ｂ）に示すように、読出し動
作時には、読出し対象のメモリセルと接続されたコント
ロールゲート２５に２．５Ｖ程度の正の制御電圧を印加
し、、ソース２６（＝ビット線ＢＬ）に１Ｖ程度の制御
電圧を印加し、ドレイン２７（＝ソース線ＳＬ）を０Ｖ
として隣接するフローティングゲート２２の電位を上げ
る。この場合も、書込み動作時と同様に、セカンダリコ
ントロールゲート２９の制御電圧は０Ｖとしているた
め、コントロールゲートバイアス値は、コントロールゲ
ート２５との結合容量のみでフローティングゲート２２
の電位が必要な分だけ高くなるように調整している。

【００６０】次に、図３（ｃ）に示すように、消去対象
のメモリセルと接続されたセカンダリコントロールゲー
ト２９に−６Ｖ程度の負の制御電圧を印加し、且つドレ
イン２７に５Ｖ程度の正の制御電圧を印加して、フロー
ティングゲート２２の電位を下げる。このとき、セカン
ダリコントロールゲート２９と容量結合しているフロー
ティングゲート２２の電位を下げて、ドレイン２７に対
して所定の電位差を生じさせる。

【００６１】このように、第１の実施形態においては、
消去動作時のバイアス印加方法として、ソース線ＳＬに
は従来と同様に正電圧を印加するものの、コントロール
ゲート２５（＝ワード線ＷＬ）には負電圧を印加しない
で、代わりにセカンダリコントロールゲート２９（＝セ
カンダリワード線ＳＷＬ）に負電圧を印加する。

【００６２】従って、ソース線ＳＬと接続されているメ
モリセル１１〜１６の各ドレイン２７には正電圧が印加
され、例えば第１のセカンダリワード線ＳＷＬ１にのみ
−６Ｖ程度の負電圧を印加したとすると、第１及び第２
のメモリセル１１、１２に限り、セカンダリコントロー
ルゲート２９との容量結合によってそのフローティング
ゲート２２の電位を下げることができる。これにより、
複数のメモリセルが集積されてなるメモリセルアレイの
なかから２ビット分のモリセルを選択して消去すること
が可能となる。

【００６３】なお、第１の実施形態においては、スプリ
ット型メモリセルを用いて説明したが、これに限られ
ず、スタック型メモリセル等の他のＥＥＰＲＯＭ装置に
も適用可能である。

【００６４】（第１の実施形態の第１変形例）以下、本
発明の第１の実施形態の第１変形例について図面を参照
しながら説明する。

【００６５】図４は第１の実施形態の第１変形例に係る
ＥＥＰＲＯＭ装置の断面構成を示している。図４におい
て、図２（ｂ）に示す構成要素と同一の構成要素には同
一の符号を付すことにより説明を省略する。

【００６６】図４に示すように、本変形例は、セル間絶
縁膜２８Ａにおけるフローティングゲート２２との間の
領域を凹部状に掘り下げることにより、セカンダリコン
トロールゲート２９とフローティングゲート２２との対
向面積を増大させている。このように、セカンダリコン
トロールゲート２９とフローティングゲート２２との間
の結合容量を増大させることにより、セカンダリコント
ロールゲート２９のフローティングゲート２２への電位
の影響をより強く与えることができるようになる。

【００６７】なお、本変形例においては、消去動作時
に、セカンダリコントロールゲート２９とドレイン２７
との間に高い電位差が発生するため、セル間絶縁膜２８
Ａの膜厚をその耐圧が十分に確保される値とする必要が
ある。

【００６８】（第１の実施形態の第２変形例）以下、本
発明の第１の実施形態の第２変形例について図面を参照
しながら説明する。

【００６９】図５は第１の実施形態の第２変形例に係る
ＥＥＰＲＯＭ装置の断面構成を示している。図５におい
て、図２（ｂ）に示す構成要素と同一の構成要素には同
一の符号を付すことにより説明を省略する。図５におい
て、図２（ｂ）に示す構成要素と同一の構成要素には同
一の符号を付すことにより説明を省略する。

【００７０】図５に示すように、本変形例は、半導体基
板２０の上部に、コントロールゲート２５が上段に位置
し且つドレイン領域２７が下段に位置する段差部２０ａ
が設けられている。このようにすると、フローティング
ゲート２２の半導体基板２０上の高さ寸法が大きくなる
ため、セカンダリコントロールゲート２９との対向面積
がさらに増大するので、セカンダリコントロールゲート
２９とフローティングゲート２２との間の結合容量がよ
り一層増大する。

【００７１】その上、フローティングゲート２２は段差
部２０ａを跨ぐように形成されるため、書込み動作時
に、半導体基板２０におけるコントロールゲート２５の
下側部分に形成されるチャネル領域で発生するホットエ
レクトロンのフローティングゲート２２への注入効率が
向上する。

【００７２】なお、本変形例においても、消去動作時
に、セカンダリコントロールゲート２９とドレイン２７
との間に高い電位差が発生するため、セル間絶縁膜２８
Ａの膜厚をその耐圧が十分に確保される値とする必要が
ある。

【００７３】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００７４】図６は本発明の第２の実施形態に係るＥＥ
ＰＲＯＭ装置におけるワード線及びセカンダリワード線
の各ドライバ回路の構成を示している。

【００７５】第２の実施形態においては、第１の実施形
態及びその変形例に係るＥＥＰＲＯＭ装置を駆動するワ
ード線とセカンダリワード線との各ドライバ回路につい
て説明する。

【００７６】図６は、メモリセルアレイのうち、１つの
メモリセル１０と該メモリセル１０と接続されるワード
線ＷＬ、ソース線ＳＬ、セカンダリワード線ＳＷＬ及び
ビット線ＢＬのみを表わしている。

【００７７】ワード線ＷＬは、デコーダ回路（図示せ
ず）からの入力信号を受ける入力ポート３０の電圧、す
なわち接地電圧（０Ｖ）〜電源電圧（Ｖｄｄ）をメモリ
セル１０を駆動できる正電圧源３１の電圧にまで昇圧す
るレベルシフタからなるワード線ドライバ回路４０と接
続されている。

【００７８】ワード線ドライバ回路４０は、ソースが正
電圧源３１と接続され、ドレインがワード線ＷＬと接続
された第１のＰＭＯＳトランジスタ４１と、ソースが接
地電圧源３２と接続され、ドレインが第１のＰＭＯＳト
ランジスタと共有してワード線ＷＬと接続され、ゲート
がインバータ４３と接続された第１のＮＭＯＳトランジ
スタ４２と、ソースが正電圧源３１と接続され、ドレイ
ンが第１のＰＭＯＳトランジスタ４１のゲートと接続さ
れ、ゲートが接地された第２のＰＭＯＳトランジスタ４
４と、ドレインが第１のＰＭＯＳトランジスタ４１のゲ
ートと接続され、ソースが接地され、ゲートが入力ポー
ト３０と接続された第２のＮＭＯＳトランジスタ４５と
から構成されている。

【００７９】セカンダリワード線ＳＷＬは、１本ごとに
セカンダリワード線ドライバである負電圧ドライバ回路
５２と接続されて、それぞれ独立に制御される。従っ
て、図示はしていないが、負電圧ドライバ回路５０はセ
カンダリワード線ＳＷＬと対応して複数設けられてい
る。

【００８０】本発明に係るＥＥＰＲＯＭ装置は、第１の
実施形態で説明したように、図７に示す消去動作時に、
コントロールゲート２５に対して負電圧を印加しない。
代わりに、セカンダリワード線ＳＷＬに接続している負
電圧ドライバ回路３５に負のレベルシフタ機能を移設し
ている。

【００８１】このように、ワード線ドライバ回路４０か
ら負電圧を生成する部分が不要となるため、第１のＰＭ
ＯＳトランジスタ４１及び第１のＮＭＯＳトランジスタ
４２の耐圧を下げることができ、ドライバ回路の面積を
小さくすることができる。

【００８２】一方、従来のメモリセルアレイは、各ワー
ド線のそれぞれに負電圧を生成して印加する必要がある
ため、ドライバ部分に負電圧生成用のレベルシフタとド
ライバとを設けている。これにより、第１のＰＭＯＳト
ランジスタ４１及び第１のＮＭＯＳトランジスタ４２と
対応する各トランジスタのソース、ドレイン、ゲート間
の電位差が大きくなるため、各トランジスタに十分な耐
圧を確保できるようにトランジスタサイズを大きくする
必要がある。その結果、ドライバ回路の面積が大きくな
るので、メモリコア面積が増大する要因となる。

【００８３】（第２の実施形態の第１変形例）以下、本
発明の第２の実施形態の第１変形例について図面を参照
しながら説明する。

【００８４】図８は第２の実施形態の第１変形例に係る
ＥＥＰＲＯＭ装置の消去動作時におけるバイアス条件を
示している。

【００８５】図８において、コントロールゲート２５Ａ
を含むメモリセルのみを選択的に消去する。すなわち、
コントロールゲート２５Ａに−６Ｖ程度の負電圧を印加
し、且つコントロールゲート２５Ｂに３Ｖ程度の正電圧
を印加する。これにより、コントロールゲート２５Ａと
セカンダリコントロールゲート２９との容量結合によっ
て、コントロールゲート２５Ａと隣接するフローティン
グゲート２２の電位が低下して、消去動作が強化され
る。

【００８６】このとき、同時にコントロールゲート２５
Ｂに正電圧を印加するため、コントロールゲート２５Ｂ
との容量結合により、コントロールゲート２５Ｂと隣接
するフローティングゲート２２の電位を上昇して、該フ
ローティングゲート２２におけるセカンダリコントロー
ルゲート２９との容量結合による電位低下が相殺されて
消去されにくくなる。その結果、消去単位を１ビットと
することができる。

【００８７】消去速度は、フローティングゲート２２と
ドレイン２７との電位差に対して指数関数的に変化する
ため、隣接するフローティングゲート２２同士の間には
十分な消去時間の差を確保することができる。

【００８８】このように、コントロールゲート２５Ａ、
２５Ｂ及びセカンダリコントロールゲート２９にそれぞ
れ印加される制御電圧を最適化することによって、１ビ
ット消去を可能としている。

【００８９】（第２の実施形態の第２変形例）以下、本
発明の第２の実施形態の第２変形例について図面を参照
しながら説明する。

【００９０】図９は第２の実施形態の第２変形例に係る
ＥＥＰＲＯＭ装置の読出し動作時におけるバイアス条件
を示している。第２変形例においては、セカンダリコン
トロールゲート２９を読出し動作時にも利用する。

【００９１】図９において、コントロールゲート２５Ａ
を含むメモリセルからの読出し動作を行なう。すなわ
ち、コントロールゲート２５Ａ及びセカンダリコントロ
ールゲート２９に共に２．５Ｖ程度の正電圧を印加し、
他のノードは接地電圧を印加する。このようにすると、
コントロールゲート２５Ａとセカンダリコントロールゲ
ート２９とのフローティングゲート２２に対する双方の
容量結合によって該フローティングゲート２２の電位が
上昇し、読出し電流の電流量が増大する。その結果、メ
モリセルトランジスタの幅寸法を縮小できるので、セル
面積を小さくすることができる。

【００９２】なお、セカンダリコントロールゲート２９
の電位を２．５Ｖに昇圧すると、コントロールゲート２
５Ｂと隣接するフローティングゲート２２の電位も上昇
するが、コントロールゲート２５Ｂには接地電位が印加
されているため、メモリセルのカットオフ状態が保持さ
れるので、動作上の問題にはならない。

【００９３】また、第２変形例においては、図６に示し
た負電圧ドライバ回路５０に代えて、正電圧をも生成可
能な正負電圧ドライバ回路を設ける必要がある。

【００９４】（第２の実施形態の第３変形例）以下、本
発明の第２の実施形態の第３変形例について図面を参照
しながら説明する。

【００９５】図１０は第２の実施形態の第３変形例に係
るＥＥＰＲＯＭ装置の書込み動作時におけるバイアス条
件を示している。第３変形例においては、セカンダリコ
ントロールゲート２９を書込み動作時にも利用する。

【００９６】図１０において、コントロールゲート２５
Ａを含むメモリセルに対して書込み動作を行なう。すな
わち、コントロールゲート２５Ａに４Ｖ程度の正の制御
電圧を印加し、セカンダリコントロールゲート２９に７
Ｖ程度の正の制御電圧を印加し、ドレイン２７に５Ｖ程
度の正の制御電圧を印加し、他のノードを接地電圧を印
加する。

【００９７】このようにすると、コントロールゲート２
５Ａとセカンダリコントロールゲート２９とのフローテ
ィングゲート２２に対する双方の容量結合により、該フ
ローティングゲート２２の電位が上昇して、書込み効率
が向上する。これにより、書込み動作に必要なフローテ
ィングゲート２２の電位を確保することが容易となるの
で、コントロールゲート２５Ａに印加する電位を低減す
ることができる。

【００９８】なお、第３変形例においても、図６に示し
た負電圧ドライバ回路５０に代えて、正電圧をも生成可
能な正負電圧ドライバ回路を設ける必要がある。

【００９９】（第２の実施形態の第４変形例）以下、本
発明の第２の実施形態の第４変形例について図面を参照
しながら説明する。

【０１００】図１１は第２の実施形態の第４変形例に係
るＥＥＰＲＯＭ装置のスクリーニング時における過書込
みのバイアス条件を示している。第４変形例において
は、セカンダリコントロールゲート２９を信頼性を確保
するためのスクリーニング工程に利用する。

【０１０１】図９に示すように、セカンダリコントロー
ルゲート２９に対して、通常のワード線ドライバ回路で
は印加が不可能な９Ｖ程度の正の電圧を印加して、フロ
ーティングゲート２２に過剰な電子を注入する。その
後、放置によるメモリセルのしきい値電圧Ｖｔの変化を
調べることにより、リテンション特性が悪いメモリセル
を効率的にスクリーニングすることができる。

【０１０２】なお、第４変形例においても、図６に示し
た負電圧ドライバ回路５０に代えて、９Ｖ程度の正電圧
をも生成可能な正負電圧ドライバ回路を設ける必要があ
る。

【０１０３】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１０４】図１２は本発明の第３の実施形態に係るフ
ラッシュメモリ装置におけるワード線及びセカンダリワ
ード線の各ドライバ回路の構成を示している。図１２に
おいて、図６に示す構成要素と同一の構成要素には同一
の符号を付している。

【０１０５】第３の実施形態は、ビットごとのランダム
消去を行なわない構成とする代わりに、第２の実施形態
に係るＥＥＰＲＯＭ装置と比べて回路面積が小さいワー
ド線ドライバ回路及びセカンドワード線ドライバ回路を
実現している。

【０１０６】図１２に示すように、第２の実施形態との
相違点は、セカンドワード線ドライバ回路としての正負
高電圧ドライバ回路５１が、各セカンダリワード線ＳＷ
Ｌ〜ＳＷＬ３と一括に接続されると共に、正電圧をも生
成して出力することができる点である。

【０１０７】さらに、ワード線ドライバ４０Ａはレベル
シフタの構成を省略している。

【０１０８】以下、前記のような構成を持つフラッシュ
メモリ装置の書込み動作におけるバイアス条件を説明す
る。

【０１０９】図１３に示すように、コントロールゲート
２５Ａに１．８Ｖ程度の正の制御電圧を印加し、セカン
ダリコントロールゲート２９及びドレイン２７に５Ｖ程
度の正の制御電圧を５Ｖ程度の正の制御電圧を印加す
る。

【０１１０】このようにすると、各フローティングゲー
ト２２を高電位とするセカンダリワード線ＳＷＬ１〜Ｓ
ＷＬ３には、正負高電圧ドライバ回路５１から約５Ｖの
正電圧が一括して供給される。

【０１１１】また、デコーダ回路により選択されたワー
ド線ＷＬにはメモリセル１０に書込み電流を流すための
約１．８Ｖの正電圧が印加される一方、選択されないワ
ード線ＷＬには書込み電流を流さないように０Ｖが印加
される。従って、選択されたワード線ＷＬに対して比較
的に低い制御電圧を印加するだけで、ビット単位に書込
み動作を行なうことができる。

【０１１２】

【発明の効果】本発明に係る半導体記憶装置によると、
第１の制御線と第２の制御線とによりアクセスされるメ
モリセルを特定することができるため、ビット／バイト
単位程度の小さいデータ単位でメモリセルの消去動作を
行なうことができる。さらに、第２の制御線は第１の制
御線と交差することから、必然的にビット線が延びる方
向と同一となるため、フラッシュメモリ装置と比べても
セル面積がたいして増大することがない。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
におけるメモリセルアレイを示す部分的な回路図であ
る。

【図２】（ａ）は本発明の第１の実施形態に係る半導体
記憶装置を示し、（ａ）は図１の部分回路と対応する部
分の平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線にお
ける構成断面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体記憶装置の動作バイアス条件を示し、（ａ）は
書込み動作時の素子の回路図であり、（ｂ）は読出し動
作時の素子の回路図であり、（ｃ）は消去動作時の素子
の回路図である。

【図４】本発明の第１の実施形態の第１変形例に係る半
導体記憶装置における構成断面図である。

【図５】本発明の第１の実施形態の第２変形例に係る半
導体記憶装置における構成断面図である。

【図６】本発明の第２の実施形態に係る半導体記憶装置
におけるワード線及びセカンダリワード線の各ドライバ
回路を示す回路図である。

【図７】本発明の第２の実施形態に係る半導体記憶装置
の消去動作バイアス条件を示す素子の回路図である。

【図８】本発明の第２の実施形態の第１変形例に係る半
導体記憶装置の消去動作時のバイアス条件を示す素子の
回路図である。

【図９】本発明の第２の実施形態の第２変形例に係る半
導体記憶装置の読出し動作時のバイアス条件を示す素子
の回路図である。

【図１０】本発明の第２の実施形態の第３変形例に係る
半導体記憶装置の書込み動作時のバイアス条件を示す素
子の回路図である。

【図１１】本発明の第２の実施形態の第４変形例に係る
半導体記憶装置のスクリーニング時の過書込み動作バイ
アス条件を示す素子の回路図である。

【図１２】本発明の第３の実施形態に係る半導体記憶装
置におけるワード線及びセカンダリワード線の各ドライ
バ回路を示す回路図である。

【図１３】本発明の第３の実施形態に係る半導体記憶装
置の書込み動作時のバイアス条件を示す素子の回路図で
ある。

【図１４】第１の従来例に係るスプリット型フラッシュ
メモリ装置のメモリセルを示す構成断面図である。

【図１５】（ａ）及び（ｂ）は第１の従来例に係るスプ
リット型フラッシュメモリ装置を示し、（ａ）はメモリ
セルアレイを示す部分的な回路図であり、（ｂ）はメモ
リセルアレイを示す部分的な平面図である。

【図１６】（ａ）〜（ｃ）は第１の従来例に係るフラッ
シュメモリ装置の動作バイアス条件を示す素子の回路図
である。

【図１７】（ａ）及び（ｂ）は第２の従来例に係るスプ
リット型ＥＥＰＲＯＭ装置を示し、（ａ）はメモリセル
アレイを示す部分的な回路図であり、（ｂ）はメモリセ
ルアレイを示す部分的な平面図である。

【符号の説明】

１０メモリセル１１第１のメモリセル１２第２のメモリセル１３第３のメモリセル１４第４のメモリセル１５第５のメモリセル１６第６のメモリセル２０半導体基板２０ａ段差部２１トンネル絶縁膜（第１の絶縁膜）２２フローティングゲート２３容量絶縁膜（第２の絶縁膜）２４ゲート絶縁膜２５コントロールゲート（第１のコントロールゲ
ート）２５Ａコントロールゲート２５Ｂコントロールゲート２６ソース（領域）２７ドレイン（領域）２８セル間絶縁膜（第３の絶縁膜）２８Ａセル間絶縁膜（第３の絶縁膜）２９セカンダリコントロールゲート（第２のコン
トロールゲート）３０入力ポート３１正電圧源３２接地電圧源４０ワード線ドライバ回路（第１のドライバ回
路）４０Ａワード線ドライバ回路（第１のドライバ回
路）４１第１のＰＭＯＳトランジスタ４２第１のＮＭＯＳトランジスタ４３インバータ４４第２のＰＭＯＳトランジスタ４５第２のＮＭＯＳトランジスタ５０負電圧ドライバ回路（第２のドライバ回路）５１正負電圧ドライバ回路（第２のドライバ回
路）ＷＬ１第１のワード線（第１の制御線）ＷＬ２第２のワード線（第１の制御線）ＳＷＬ１第１のセカンダリワード線（第２の制御線）ＳＷＬ２第２のセカンダリワード線（第２の制御線）ＳＷＬ３第３のセカンダリワード線（第２の制御線）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｇ１１Ｃ 17/00 ６１２Ｆ６１１Ｚ (72)発明者椋木敏夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小椋正気アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズフォールス，オールドホープウェルロード 140，ヘイローエルエスアイデザインアンドデバイステクノロジーインコーポレイテッド内Ｆターム(参考） 5B025 AA01 AC04 AD01 AD03 5F083 EP03 EP24 EP26 EP27 EP28 EP32 EP34 EP35 EP54 EP56 ER03 ER05 ER19 ER30 GA03 JA04 JA36 LA12 LA16 MA06 MA19 5F101 BA04 BA29 BB03 BB04 BC11 BC13 BD10 BD22 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】それぞれが、半導体基板上に第１の絶縁
膜を介して形成されたフローティングゲートと、前記フ
ローティングゲートと第２の絶縁膜を介して容量結合す
る第１のコントロールゲートと、前記フローティングゲ
ート及び第１のコントロールゲートと第３の絶縁膜を介
して容量結合する第２のコントロールゲートとからなる
複数のメモリセルと、前記第１のコントロールゲートと電気的に接続された第
１の制御線と、前記第２のコントロールゲートと電気的に接続された第
２の制御線とを備え、前記第１の制御線と前記第２の制御線とは、互いに交差
するように設けられていることを特徴とする半導体記憶
装置。
【請求項２】前記複数のメモリセルはアレイ状に配置
されており、前記第１のコントロールゲートは前記半導体基板上に絶
縁膜を介して形成され、前記フローティングゲートは前
記第１のコントロールゲートの側面上に前記第２の絶縁
膜を介して形成され、前記第２のコントロールゲートは
前記フローティングゲートの上面及び側面上に前記第３
の絶縁膜を介して形成されていることを特徴とする請求
項１に記載の半導体記憶装置。
【請求項３】前記半導体基板における前記フローティ
ングゲートの下側には、前記フローティングゲートが跨
ぐ段差部が設けられていることを特徴とする請求項２に
記載の半導体記憶装置。
【請求項４】前記第２の制御線を複数有しており、前記各第２の制御線に対してそれぞれ所定の制御電圧を
印加する複数のドライバ回路をさらに備えていることを
特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】前記第２の制御線に対して正の制御電圧
を印加することにより、読み出し動作を行なうことを特
徴とする請求項４に記載の半導体記憶装置。
【請求項６】前記第２の制御線に対して正の制御電圧
を印加することにより、書き込み動作を行なうことを特
徴とする請求項４に記載の半導体記憶装置。
【請求項７】前記正の制御電圧は、前記第１の制御線
に印加する制御電圧よりも高いことを特徴とする請求項
６に記載の半導体記憶装置。
【請求項８】前記第１の制御線に対して正の制御電圧
を印加する第１のドライバ回路と、前記第２の制御線に
対して負の制御電圧を印加する第２のドライバ回路とを
さらに備えていることを特徴とする請求項１に記載の半
導体記憶装置。
【請求項９】前記第２のドライバ回路は、前記正の制
御電圧よりも高い正の制御電圧をも生成して前記第２の
制御線に印加することを特徴とする請求項８に記載の半
導体記憶装置。
【請求項１０】前記第１の制御線を複数有しており、前記複数の第１の制御線のうち一の第１の制御線と接続
された前記メモリセルの消去動作時において、前記一の
第１の制御線に印加する制御電圧と前記一の第１の制御
線と隣接する他の第１の制御線に印加する制御電圧とは
異なる電圧値に設定されていることを特徴とする請求項
１に記載の半導体記憶装置。