JP2005510889A - バイト消去可能なｅｅｐｒｏｍメモリを有する半導体デバイス - Google Patents

Abstract

本発明は、メモリセルの行及び列のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリを有する半導体デバイスに関する。低減されたチップサイズ及び増大された密度を有すると共に低電力用途に適しているバイト消去可能なＥＥＰＲＯＭを有する半導体デバイスを提供するために、本発明によれば、メモリセルは各々、選択ゲートを有する選択トランジスタと、それと直列に、フローティングゲート及びコントロールゲートを持つメモリトランジスタとを有し、前記選択トランジスタは、前記バイト消去可能なＥＥＰＲＯＭメモリのソースラインに更に接続され、前記ソースラインは複数のメモリセルに対して共通となり、前記メモリトランジスタは、前記バイト消去可能なＥＥＰＲＯＭメモリのビットラインに更に接続され、前記メモリセルの列は、ｎ形ウェルによって分離される別個のｐ形ウェルに位置されることが提案される。好ましくは、高電圧スイッチング要素が、バイトの各々の列に対してローカルコントロールゲートにグローバルコントロールゲートを分割するためにもたらされる。

Description

本発明は、メモリセルの行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリを有する半導体デバイスに関する。

二つの主な種類の電気的消去可能な不揮発性メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）が存在する。バイト消去可能なＥＥＰＲＯＭメモリは、永続的なデータ記憶（ｐｅｒｓｉｓｔｅｎｔ ｄａｔａ ｓｔｒａｇｅ）のために使用される。この目的に対して、前記メモリはバイト毎に書き込まれると共に消去され得る。書き込み及び消去期間は高速であり、信頼性要求仕様は高い。このことは、障害に対して感度が低いロバストなセルを設計することによって実現される。結局、セルサイズは比較的大きくなる。

今日最も普通に使用されている不揮発性メモリはフラッシュとして知られている。フラッシュＥＥＰＲＯＭは、永続的なコードを記憶するために使用され、通常バイト毎に書き込まれるが、ブロック又はセクタ毎に消去される。セクタ又はブロック消去のため、障害状態（ｄｉｓｔｕｒｂ ｃｏｎｄｉｔｉｏｎ）は比較的緩和される。また、信頼性要求仕様は（書き込み／消去動作の数の点で）緩和される。これにより、バイト消去可能なＥＥＰＲＯＭセルよりもずっと小さなセルがもたらされ得る。

最も普通に使用されているバイト消去可能なＥＥＰＲＯＭセルは、ＦＬＯＴＯＸの原理に基づいている。ＦＬＯＴＯＸセルは、誘電層によって分離させられるコントロールゲート及びフローティングゲートを備える二重ゲート（ｄｏｕｂｌｅ ｇａｔｅ）構造体から構成される。フローティングゲートは、トンネル窓がより薄い酸化物層（通常７乃至１０ｎｍ）でもたらされる比較的厚いゲート酸化物（２０乃至４０ｎｍ）上に位置される。トンネル酸化物の下に高くｎ形ドーピングされた注入領域がもたらされる。接地されているコントロールゲートを備える注入領域に大きな正電圧（１０乃至１５Ｖ）を印加することによって、書き込みがなされる。電子がファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ））トンネルによってフローティングゲートから注入領域に放出される。大きな正電圧をコントロールゲートに印加すると共に注入領域を接地することにより、セルが消去される。電子がＦＮトンネルによってフローティングゲートに注入される。

書き込み及び消去のためのＦＮトンネルの使用は非常に効率的であり、非常に少ない電力しか消費しない。これにより、ＦＬＯＴＯＸ型のバイト消去可能なＥＥＰＲＯＭは、小型用途及び（非接触）スマートカードに対して非常に好適となり得る。ＦＮトンネルの不利点は、比較的高い電圧が必要とされることにある。

ＦＬＯＴＯＸ型のＥＥＰＲＯＭの信頼性は、高電圧トランジスタによってセルのドレイン側とソース側との両方におけるトンネル窓を分離することによって達成される。ソース側の高電圧トランジスタは、読み出しトランジスタとしても使用される。ドレイン側の高電圧トランジスタは、非選択セルに対する高いビットラインポテンシャルから注入領域を絶縁分離するためにも使用される。

ＩＣ製造において、不揮発性セルのサイズを低減させることも強く望まれている。これらのメモリに対する信頼性（ｒｅｌｉａｂｉｌｉｔｙ）の制約のため、トンネル酸化物の厚さは、７乃至８ｎｍの下まで低減され得ない。結局、書き込み及び消去を行うために必要とされる電圧は、多なかれ少なかれ世代間で一定である。チップ上の全ての他のディメンションがより小さくなると、これらの電圧をサポートすることはますます困難となる。特にＦＬＯＴＯＸ型のバイト消去可能なＥＥＰＲＯＭは、デバイスが注入領域と直列の二つの高電圧トランジスタから構成されると、スケーリングが非常に困難となる。更に当該デバイスの動作において、高い電圧がセルのビットライン（ドレイン）上で使用される。このことは、高電圧寄生物がメモリアレイにおいて抑制されなければならないため、セルディメンションに関する制約をもたらす。

最新のＩＣプロセスにおける他の動向は、二つの種類の不揮発性デバイス、すなわちフラッシュＥＥＰＲＯＭとバイト消去可能なＥＥＰＲＯＭとを１チップ上で組み合わせることにある。しかしながら概して、フラッシュ及びＥＥＰＲＯＭは、異なるプロセスで製造される。これらのプロセスの組み合わせは簡単ではなく、プロセスの複雑性及び費用の増大をもたらすであろう。

バイト消去可能なＥＥＰＲＯＭのセルサイズを低減させると共にそれらをフラッシュＥＥＰＲＯＭと組み合わせる一つの方法は、フラッシュＥＥＰＲＯＭセルから出発してバイト消去可能なＥＥＰＲＯＭを製造することを試みることである。通常のフラッシュＥＥＰＲＯＭはＥＴＯＸ型である。これは単一のフローティングゲートセルから構成される。書き込みは、中程度の電圧（４乃至６Ｖ）をドレインに印加すると共に高い電圧（８乃至１２Ｖ）をコントロールゲートに印加することによるセルのドレイン側におけるチャネルホットエレクトロン注入（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）によって実現される。消去は、大きな正電圧（１０乃至１５Ｖ）をソースに印加すると共にコントロールゲートを接地させること、又は負電圧（−６乃至−１０Ｖ）をコントロールゲート上にもたらし、中程度の電圧（４乃至６Ｖ）をソースに印加することの何れかによって実現される。消去はＦＮトンネルによってなされる。書き込みは非常に速い（１０乃至１００マイクロ秒）が、非常に多くの（すなわちセル毎に非常に高いドレイン電流（０．１乃至０．５ｍＡ）で）電力が消費される。消去は非常に遅い（秒）が、（セル毎でナノアンペアの）非常に低い電流でなされる。

しかしながらＥＴＯＸセルは、以下の理由のために、バイト消去可能なＥＥＰＲＯＭ用途に対してあまり好ましくない。すなわち
−書き込みの間に非常に大きな電力が消費される。
−ドレイン接合部がチャネルホットエレクトロン注入に対して最適化される。
このことにより、これらセルは、アレイにおける他のセルの書き込みの間のドレイン障害（ｄｒａｉｎ ｄｉｓｔｕｒｂ）に対して非常に感度が高くなる。
−消去閾値電圧は、セルが空乏状態に消去され過ぎることを防止するために確実に約１Ｖよりも上でなければならない。このことにより、デバイス破壊（障害）がもたらされ得る。それ故にセルは、この１Ｖよりも十分上のコントロールゲート電圧（通常＞２．５Ｖ）で読み出されるべきである。セルがドレイン側選択ゲートによってアレイから絶縁分離されるので、ＦＬＯＴＯＸセルは負の閾値に対して消去され得る。それ故にこれらのセルは、非常に低いコントロールゲート電圧で読み出され得る。

国際特許出願第ＷＯ ００／７５９９４ Ａ１号は、低電圧及び低電力エンベデッドフラッシュ用途に対して最適化される代わりの２トランジスタフラッシュセルを開示している。一つのセルは、フローティングゲート及びその上のコントロールゲートを備えるスタックゲートトランジスタ（ｓｔａｃｋｅｄ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）と、ソース側における絶縁分離トランジスタとから構成される。セルは、フローティングゲートからスタックゲートトランジスタのチャネルへのＦＮトンネルによって書き込まれ得ると共に消去され得る。ドレイン及びソース接合部は、障害を抑制するため、及び短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）に対して最適化するために非常に軟（ｓｏｆｔ）になり得る。これにより、相対的に短いスタックゲート及び絶縁分離トランジスタが製造され得る。絶縁分離トランジスタがもたらされるため、セルは負の閾値に対して消去され得る。従って、ＦＬＯＴＯＸ ＥＥＰＲＯＭと同様に読み出しが低電圧でなされ得る。従って２トランジスタフラッシュセルは理想的には、バイト消去可能なＥＥＰＲＯＭに対して使用されるのに適している。

選択トランジスタ及びフローティングゲートトランジスタを各々有するメモリセルのマトリックスを有するバイト消去可能なＥＥＰＲＯＭが、英国特許第ＧＢ２３２１ ７３８Ａ号から知られている。メモリセルは、共通コントロールライン及びビットラインに結合される。書き込みトランジスタは、消去ラインとメモリセルの一つの行の共通コントロールラインとの間に結合される。

本発明の目的は、低減されたチップサイズ及び増大された密度を有すると共に低電力用途に適しているバイト消去可能なＥＥＰＲＯＭを有する半導体デバイスを提供することにある。

当該目的は、本発明によれば、前記メモリセルが、選択ゲートを有する選択トランジスタと、それと直列に、フローティングゲート及びコントロールゲートを持つメモリトランジスタとを各々有し、前記選択トランジスタが、前記バイト消去可能なＥＥＰＲＯＭメモリのソースラインに更に接続され、前記ソースラインが複数のメモリセルに対して共通となり、前記メモリトランジスタが、前記バイト消去可能なＥＥＰＲＯＭメモリのビットラインに更に接続され、前記メモリセルの列が、ｎ形ウェルによって分離される別個のｐ形ウェルに位置される請求項１に記載の半導体デバイスによって達成される。

本発明は、バイト消去可能なＥＥＰＲＯＭ用途に対しても２トランジスタフラッシュセルを使用する考えに基づいている。このため、プロセスを適合することなく、フラッシュとバイト消去可能なＥＥＰＲＯＭとの組み合わせが１チップ上になされ得る。フラッシュとＥＥＰＲＯＭとの両方は、３重ウェル構造体（ｔｒｉｐｌｅ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）上で処理される。すなわち不揮発性セルは、埋込みｎ形ウェルによって環境から絶縁分離されているｐ形ウェル（ｉ−ｐウェル（ｉ−ｐＷｅｌｌ））において処理される。これにより、書き込み及び消去の間の負電圧の使用が可能となる。障害を抑制するために、メモリアレイは、ｉ−ｐウェルにおいて各々位置されると共にｎウェルによって分離されるバイト列に分割される。従って本発明による半導体デバイスは、非常に高い密度及び非常に高い性能を有する。

ビットラインがアクセストランジスタの側においてコンタクトされる標準のＦＬＯＴＯＸメモリセルとは異なり、ビットラインは本発明によるメモリトランジスタに接続される。これにより、以下説明されるように異なる書き込み動作がもたらされる。更に、第二のトランジスタは高い電圧を介してスイッチされる必要がないため、特に高電圧酸化物（ｈｉｇｈ ｖｏｌｔａｇｅ ｏｘｉｄｅ）上ではなくトンネル酸化物（ｔｕｎｎｅｌ ｏｘｉｄｅ）上で処理され得る。このことにより、メモリセルが非常にずっと大きくなり得る。また更に、本発明によるバイト消去可能なＥＥＰＲＯＭは、同じセル上のフラッシュＥＥＰＲＯＭとの組み合わせに適している。

本発明の好ましい実施例は、従属請求項に含まれる。非選択ワードにおいて主なゲート障害がもたらされることなく、メモリセルをバイト（又はワード）毎に消去可能にするために、グローバルコントロールゲートラインは、一つのバイトに渡ってもたらされるローカルコントロールゲートラインに分割される。スイッチング要素がコントロールゲート分離を実現させる。スイッチング要素は高い電圧を介してスイッチされなければならないため、当該要素は高電圧（ＨＶ）デバイス（ｈｉｇｈ ｖｏｌｔａｇｅ ｄｅｖｉｃｅ）でなければならない。ＨＶトランジスタは、自身が扱わなければならない電圧に依存して非常に大きくなり得る。従って電圧が大きくなればサイズが大きくなる。それ故に当該電圧を可能な限り低く保持することは好ましい。

ＦＬＯＴＯＸ型の知られているバイト消去可能なＥＥＰＲＯＭメモリにおいて、ＨＶ ｎＭＯＳスイッチング要素が使用される。本発明によれば、スイッチング要素はＨＶ−ｎＭＯＳ若しくはＨＶ−ｐＭＯＳとなり、又はＨＶ−ＣＭＯＳスイッチング要素とさえなり得る。利点及び不利点を有するこれらの要素の何れかが使用され得る。全ての可能性の評価によれば、好ましくはＨＶ−ｐＭＯＳスイッチが使用され得る。その理由は、以下のようになる。
−ＨＶ−ｐＭＯＳ要素は、列毎にｉ−ｐウェルを分離するために既に使用されている高電圧ｎ形ウェル領域に位置され得るので、最小のスペースしかとらない。
−ｐＭＯＳ要素は、バックバイアスでｎＭＯＳ要素よりも低い閾値を有する。それ故に、コントロールゲートポテンシャルを介してスイッチするゲート電圧は、ｐＭＯＳの場合は、ｎＭＯＳ要素の場合よりも低くなり得る。
−読み出し動作の間、正のコントロールゲート電圧（すなわち１Ｖ）は、選択デバイスを介してスイッチされなければならない。ＨＶ−ｎＭＯＳトランジスタの場合、コントロールゲート電圧をスイッチするためにトランジスタのゲート上のより高い電圧（すなわち＞２Ｖ）が必要とされる。この値は、最新ＩＣプロセス（１．８Ｖ及びそれより下）の供給電圧よりも上となる。このことは、バイト選択デバイスのゲートが、多くの電力消費をもたらす読み出しの間に、昇圧（ポンプ（ｐｕｍｐ））されなければならないことを意味する。ｐＭＯＳトランジスタの場合、ゲートは、正のゲート電圧を介してスイッチするように接地され得る。

前記スイッチング要素のアドレッシング、すなわち単一のバイトのアドレッシングは、好ましくは前記スイッチング要素が接続されるバイト選択ゲートラインを使用してなされる。

請求項５に記載の好ましい実施例によれば、セクタが、グローバルビットラインを、各々のセクタに対してローカルビットラインに分割することによって、及び前記セクタのアドレッシングのためのセクタ選択ゲートラインを使用することによって規定される。従って、非選択セクタにおける書き込み障害（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）が防止され得ると共に、ビットライン容量が、メモリをずっとより速くさせる読み出しの間に低減され得る。

本発明による半導体デバイスは、請求項６に規定されるように、１チップ上においてバイト消去可能なＥＥＰＲＯＭをフラッシュＥＥＰＲＯＭと組み合わせることに適している。

好ましくは、前記ｐ形ウェルが埋込みｎ形ウェルによって絶縁分離される。書き込み、読み出し、及び消去動作を本発明による半導体デバイスに適用する好ましい態様は、請求項８乃至１０に規定されている。

本発明は、この場合図面を参照してより詳細に説明される。

図１は、２トランジスタフラッシュセルを使用するフラッシュＥＥＰＲＯＭを有する、知られている半導体デバイスの関連した部分の電気回路図を示している。その中でこのようなメモリアレイが、各々は二つのセクタに分かれる二つのバイトを概略的に示すことによって構成される態様が概略的に示されている。バイト毎に二つのビットのみが示されている。ＥＥＰＲＯＭメモリ１は、行及び列で構成されるメモリセルＭ_ｉｊ、例えばＭ_１１，Ｍ_１２，．．．，Ｍ_４４のマトリックスを有する。ここでｉは行の数であり、ｊは列の数である。各々のメモリセルは、フローティングゲート５及びコントロールゲート４を持つメモリトランジスタＴ１と、それと直列に、選択ゲート６を持つ選択トランジスタＴ２とを有している。複数のメモリトランジスタＴ１のコントロールゲート４は、コントロールゲートラインＣＧ_ｉ、例えばＣＧ_１−ＣＧ_４によって行毎に相互接続され、選択トランジスタＴ２の選択ゲート６は、ワードラインＷＬ_ｉ、例えばＷＬ_１−ＷＬ_４によって行毎に相互接続される。複数の選択トランジスタＴ２は共通のソースラインによって相互接続される。これらの共通ソースラインＳＯ_ｉ、例えばＳＯ_１−ＳＯ_４は、行毎、列毎、セクタ毎、又は全体のメモリに対して構成され得る。本実施例において、ソースラインの全ての相互接続部はｓ示されていないことが注意されるべきである。

全体のメモリ１は、下に埋込みｎ形ウェル２（ＢＮＷ）を備える一つの大きな絶縁分離ｐ形ウェル３（ｉ−ｐＷｅｌｌ）に位置される。メモリ１は、セクタ選択ゲートラインＳＳＧ_ｍによってアドレスされるローカルビットラインＢＬ_ｊｍ、例えばＢＬ_１１−ＢＬ_４２にグローバルビットラインＢＬ_ｉ、例えばＢＬ_１−ＢＬ_４を分割することによって、セクタＳ_ｍ、例えばＳ_１−Ｓ_２において構成される。ＳＳＧ_ｍは比較的低い電圧（通常５Ｖ）を介してスイッチされればよいので、高電圧（ＨＶ）トランジスタは必要とされない。それ故にそれはメモリセルＭ_ｉｊと同じ酸化物上で処理されるｎＭＯＳデバイスとなり得る。セクタ区分（ｓｅｃｔｏｒ ｓｅｇｍｅｎｔａｔｉｏｎ）の機能は、非選択セクタにおいて書き込み障害を抑制すると共に、読み出しの間にビットラインの容量性負荷を低減させることにある。前記低減により、メモリがずっとより高速化される。

図２は、２トランジスタフラッシュセルを使用するバイト消去可能なＥＥＰＲＯＭを有する、本発明による半導体デバイスの関連した部分の電気回路図を示している。そのうちバイト消去可能なＥＥＰＲＯＭメモリ１０のマトリックスが構成される態様は概略的に示されている。マトリックスにおけるメモリセルＭ_ｉｊの概略的な構成体と、メモリセルＭ_ｉｊ自体と、その中で使用されるトランジスタＴ１及びＴ２とは、図１に示されている電気回路に等しい。

図１に示されているフラッシュＥＥＰＲＯＭのマトリックスと比較すると、バイト列はこの場合、ｎ形ウェル２０、好ましくは高電圧ｎウェル（ＨＮＷ）によって分離される別個のｉ−ｐＷｅｌｌ３１及び３２に位置される。そのうちＨＶ−ｐＭＯＳトランジスタＴ３は、一つのバイト（又はワード）に渡ってもたらされる、ローカルコントロールゲートラインＣＧ_ｉｎ、例えばＣＧ_１１−ＣＧ_４２にグローバルコントロールゲートラインＣＧ_ｉを分割するスイッチング要素として使用される。

ビットラインＢＬ_ｊと平行にもたらされるバイト選択ゲートラインＢＳＧ_ｎ、例えばＢＳＧ_１−ＢＳＧ_２は、ＨＶ−ｐＭＯＳデバイスＴ３をアドレスする。必ずしも厳密に必要とされないが、読み出しの間にビットライン容量を低減させるフラッシュメモリに関して、セクタＳ_ｍ、例えばＳ_１−Ｓ_２はセクタ選択ゲートラインＳＳＧ_ｍ、例えばＳＳＧ_１−ＳＳＧ_２を使用することによって規定される。

図１及び２に示されているＥＥＰＲＯＭのメモリセルＭ_ｉｊにおいてデータのみの書き込む、読み出し、及び消去を行うために、以下の表においてもたらされている電圧が上記ラインに印加される。

表１は図１に示されているフラッシュメモリのための動作表に対する例をもたらす。

表２は図２に示されているバイト消去可能なＥＥＰＲＯＭメモリに対する例をもたらす。

二つの表の比較から、二つのメモリのための動作方式が非常に類似していることが示される。それ故に、フラッシュとバイト消去可能なＥＥＰＲＯＭとのこの特定の組み合わせは、一つの技術で組み合わされ得るために好ましいだけでなく、動作及び用途の点からも好ましい。

本発明によるバイト消去可能なＥＥＰＲＯＭの動作方式はこの場合図３乃至５を参照して更に記載される。図３は、電圧が様々なラインに印加される態様を示している。読み出し動作は、対応するフラッシュメモリを読み出す動作に非常に近い。セルの状態は、ＷＬ上の選択ゲートが開かれている間に、１ＶをＣＧに印加すると共にドレインに０．５Ｖの低い電圧を印加することによって検出される。セルが書き込まれる（閾値電圧＞１Ｖ）か、又は消去される（閾値電圧＜０Ｖ）かに依存して、電流はソースからビットラインに流れる。ＢＳＧは、自身のゲートを接地することによってＣＧ電圧を介してスイッチする。スタックゲートトランジスタのゲート及びドレインに印加される低い電圧のため、当該メモリにおける読み出し障害は非常に小さい。非選択列のＢＳＧ及び非選択セクタのＳＳＧを閉じることによって、当該障害は更に低減される。

書き込み動作が図４において概略的に示されている。セルは、フラッシュセルと同じ態様で書き込まれる。ｉ−ｐウェルが負にバイアス（−５Ｖ）される場合、正電圧（＋１０Ｖ）が選択セルのＣＧに印加される。選択バイト列におけるビットラインは、−５Ｖ（“書き込み０”）にバイアスされるか、又は接地（“書き込み１”）されるかの何れかとなる。これらの状態下で、選択セルのチャネルは反転させられる。それ故にチャネルポテンシャルは、ドレインポテンシャルと等しくなる。“書き込み０”の場合、ＣＧとチャネルとの間の１５Ｖの電圧差により、セルのフローティングゲートへの電子トンネルがもたらされ、それ故にセルの閾値電圧が増大させられる。“書き込み１”の場合、電圧差は５Ｖ低くなる。このことは、一つ又はそれより多くの書き込みパルス（“書き込み禁止（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）”）の間、電子トンネルを抑制するのに十分である。通常の書き込み期間はミリ秒のオーダである。

１０ＶのＣＧ電圧は、当該トランジスタのゲートを接地することによってＢＳＧを介してスイッチされる。非選択バイトのセル（すなわち選択バイトと同じ行）についての書き込み障害は、当該バイトのｉ−ｐウェルを接地することによって及びＢＳＧを閉じることによって防止される。このことは、ＢＮＷについて同じ電圧、すなわち本例の場合１０Ｖを当該トランジスタのゲートにもたらすことによって実現される。そうすることによって、非選択列におけるＢＳＧはオフされ、これらのバイトにおけるローカルＣＧはフローティング状態（“ｆｌ”によって示される）となる。それらのポテンシャルは環境に容量的に結合されるであろう。主な寄与はｉ−ｐウェルポテンシャルからもたらされるであろう。それ故に、ローカルＣＧポテンシャルはｉ−ｐウェルポテンシャルに近くなり、非常に小さな障害しかもたらされないであろう。ローカルＣＧポテンシャルは、ＨＮＷからの接合リーク（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）によって、及びＢＳＧのチャネルを介したスブスレッショルドリーク（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ）によって更に増大させられ得る。これを防止するために、ＢＳＧは十分に長くされるべきであり、接合部は高い降伏電圧値を有するべきである。同じ理由で、正の書き込み電圧（１０Ｖ）は、可能な限り低く保持されるべきである。しかしながら明らかにされるように、当該値を低くし過ぎることにより、選択列における障害がもたらされるであろう。

複数の書き込み動作の間に、累積的な書き込み障害を防止するためにローカルＣＧがゼロにリセットされることも重要である。

選択列において、非選択行のローカルＣＧは、ゼロボルトをグローバルＣＧに印加することによって閉じられる。ＣＧポテンシャルに依存して、これらのＢＳＧは、開かれる（正のポテンシャル）か、又はオフ（負のポテンシャル）される。いくつかの理由により、すなわち容量性結合又はＨＮＷからの接合リークにより、ローカルＣＧポテンシャルが正となる場合、前記ポテンシャルは、ＢＳＧの（バックバイアスで）一つの閾値電圧よりも高い値にまで増大させられないであろう。それ故にトランジスタは常にオフとなり、ローカルＣＧは、０Ｖ又は−５Ｖの何れかとなるビットラインのドレインポテンシャル、及びｉ−ｐウェルポテンシャルによって、負の値に容量性結合されるであろう。ビットライン上のデータ及びメモリセルの状態（０又は１）に依存して、ローカルＣＧは、通常−１Ｖと−４Ｖとの間の電圧に充電されるであろう。ドレインに−５Ｖがもたらされるセルの場合、これにより非常に小さなゲート障害がもたらされるであろう。ドレインに０Ｖがもたらされるセルの場合、これによりドレイン障害がもたらされ得る。特に書き込み状態（すなわちフローティングゲートに負の電荷がもたらされる状態）にあるセルの場合、ドレインは、フローティングゲートと比較して正にバイアスされる。これにより、フローティングゲートからドレインへの電子損失（ｅｌｅｃｔｒｏｎ ｌｏｓｓ）又はゲート反転バイアスドレイン接合部（ｇａｔｅｄ ｒｅｖｅｒｓｅ−ｂｉａｓｅｄ ｄｒａｉｎ ｊｕｎｃｔｉｏｎ）によって生成される基板電流（ＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ））に起因する電子・正孔形成によってもたらされる正孔（ホール）注入（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ）がもたらされ得る。当該ドレイン障害を抑制するためにいくつかの手段がとられる。すなわち
−禁止電圧（ｉｎｈｉｂｔｉ ｖｏｌｔａｇｅ）を可能な限り低減させる。しかしながら、書き込み禁止障害（書き込み“１”）によって最小のセットがもたらされる。
−ドレイン接合を可能な限り軟にする。このことは、ドレイン接合部がビットラインコンタクトへの、セルのチャネルの接続用以外に使用されないため、この特定の２トランジスタセルにおいてなされ得る。多くの他のフラッシュセルの場合、当該ドレイン接合は、ホットエレクトロン注入、又はゲートからドレインへの電子トンネルの何れかに対して最適化される。両方の場合、接合部は、ドレインが逆バイアスされるとき大きな基板電流を非常にもたらしにくい。
−セクタにおいて行の数を低減させる。ＳＳＧが閉じられるとき、ＳＳＧを使用するセクタにメモリを分割することによって、ローカルビットラインがフローティング状態となり得る。その場合、たとえビットラインが禁止電圧であっても、ローカルビットラインはウェルのポテンシャルに追従するであろう。それ故にドレイン障害は防止されるであろう。

図５において消去動作が概略的に示されている。セルは、ウェルを正にバイアス（すなわち＋１０Ｖ）させて、自身のＣＧに負の電圧（すなわち−５Ｖ）を印加することによって消去される。これにより、フローティングゲートからｉ−ｐウェルへのＦＮ−トンネルによる電子放出（ｅｌｅｃｔｒｏｎ ｅｊｅｃｔｉｏｎ）がもたらされ、それ故に閾値電圧が負の値にまで低減される。フラッシュ用途の場合、（セクタ毎又はブロック毎の）通常の消去期間は０．１乃至１０秒のオーダとなる。それ故に、消去電圧は比較的低く保持され得る。しかしながら、バイト消去可能なＥＥＰＲＯＭ用途の場合、消去期間は、（書き込み期間と同様）ミリ秒のオーダとならなければならない。これは、消去電圧を増大させることによって実現され得る。しかしながらこのことは、障害の観点から好ましくなく、これらの電圧を扱うＨＶトランジスタに、より多くの厳格な要求仕様をもたらす。より大きなトランジスタが必要とされると共に、チップ上により高い電圧を生成する、より大きなポンプ（ｐｕｍｐ）が必要とされるため、これはコスト（高価な）チップ（ｃｏｓｔ ｃｈｉｐ）領域となるであろう。

代わりの手段は、ＣＧポテンシャルがフローティングゲートに、より効果的に結合されるように、セルにおけるフローティングゲート容量性結合部に対してＣＧを増大させることにある。これは、フローティングゲートの幅を増大させ、それ故に、ある程度より大きなセルサイズの費してフローティングゲートとＣＧとの間の面積を増大させることによって実現され得る。しかしながらセルレイアウトは、なお２トランジスタフラッシュセルのレイアウトとほとんど同じになるであろう。

消去するために必要とされる負のＣＧ電圧は、十分に高い負の電圧（すなわち−８Ｖ）を当該ＨＶ−ｐＭＯＳトランジスタのゲートに印加することによって選択列のＢＳＧを通じてスイッチされる。

消去動作の間の他のポテンシャルは、選択列における非選択ページ上で観測される障害の間の最適条件と、非選択列のＢＳＧによってもたらされるバイアス条件とを見つけるように慎重に選択される。後のトランジスタが、自身を非常に大きくさせ得るフルの消去電圧（すなわち１５Ｖ）を扱わなければならないことを回避するために、選択列における非選択ページにおけるある程度の障害が許容される。

最適条件は、選択列における非選択ページにおける４Ｖのゲート障害、及び非選択列における選択ページのＢＳＧトランジスタに渡る−１１Ｖの電圧を可能にすることによって見つけられる。これら二つの電圧の合計値は、消去するために必要とされる全電圧振幅（１５Ｖ）と等しくなる。当然なことに、ＨＶ−ｐＭＯＳがどれほど強く製造され得るかに依存して、他の電圧の組み合わせ（すなわち３Ｖの障害及び−１２ＶのＨＶ−ｐＭＯＳストレス）が選択され得る。

更に正の電圧と負の電圧とにおける全消去電圧の分割は、最適な全回路性能に対して最適化され得る。図５及び表２の例において、消去の間の電圧は、書き込みの間の電圧と同じになるように選択されている。このことにより、デコーダが比較的簡単な構造に保たれ、周辺回路によって制御されると共に生成されるべき、異なる電圧の数が低減される。

選択列のｉ−ｐウェルは＋１０Ｖにバイアスされるため、選択行における非選択ページにおけるコントロールゲートは＋６Ｖにバイアスされるのでそれらのバイトにおけるセルに−４Ｖのゲート障害がもたらされる。これにより、書き込まれたセルの軟消去（ｓｏｆｔ ｅｒａｓｕｒｅ）がもたらされ得る。多くの消去サイクルの間にこの障害がもたらされるときでさえ、セルは本質的に（ｉｎｔｒｉｎｓｉｃａｌｌｙ）ほとんど消去されないことが示され得る。いくつかの（非本質的な（ｅｘｔｒｉｎｓｉｃ））セルが故障（ｆａｉｌ）し得ることを防止するために、メモリに誤り修正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）を加えることが考慮され得る。

非選択列における障害は、ｉ−ｐウェルを＋６Ｖにバイアスすると共にＢＳＧのゲートを＋６Ｖにバイアスすることによって抑制される。＋１０ＶにおけるＨＮＷ、及び＋６Ｖにおけるｉ−ｐウェルは、非選択列におけるローカルＣＧを、＋６Ｖよりもわずかに高い値にまで容量的に充電するであろう。グローバルＣＧは、−５Ｖ（選択ページ）、又は＋６Ｖ（非選択ページ）の何れかとなるので、ＢＳＧは全ての場合においてオフになり、ローカルＣＧはフローティング状態になる。セルに対する最も大きな容量性結合部はｉ−ｐウェルからもたらされるため、セルはこのウェルのポテンシャルよりもわずかに高い値にまで充電するであろう。それ故にセルによってもたらされる障害は非常に小さくなる。

図６は、ｎ形ウェル領域の一部及び単一のメモリセルの断面図を示している。シリコン半導体本体はｐ形の基板６０を有する。深い埋込みｎ形ウェルＢＮＷ（ｄｅｅｐ ｂｕｒｉｅｄ ｎ−ｔｙｐｅ ｗｅｌｌ ＢＮＷ）は、基板６０にもたらされると共に、メモリトランジスタＴ１及び選択トランジスタＴ２がもたらされる、より小さな深い絶縁分離ｐ形ｉ−ｐウェル（ｄｅｅｐ ｉｓｏｌａｔｅｄ ｐ−ｔｙｐｅ ｗｅｌｌ ｉ−ｐＷｅｌｌ）を備える。ｎウェルＢＮＷはｐ形基板６０からｉ−ｐウェルを絶縁分離するので、基板６０に印加される電圧と比較して異なる電圧がｉ−ｐウェルに印加され得る。選択トランジスタＴ２は、ｎ形ソース４１、ｎ形ドレイン４２、及びトンネル酸化物４０によってソースとドレインとの間のチャネルから分離される選択ゲートＳＧを有する。ゲートＳＧは、ワードラインＷＬ_ｉに接続され、ソース４１はソースラインＳＯに接続される。メモリトランジスタＴ１は、ゾーン４２によって形成されるソース、及びローカルビットラインＢＬ_ｊｍに接続されるｎ形ドレイン４３を有する。フローティングゲートＦＧはチャネル上に設けられ、チャネルから絶縁分離される。コントロールゲートＣＧは、フローティングゲート上に設けられ、当該ゲートから電気的に絶縁分離され、ローカルコントロールゲートラインＣＧ_ｉｎに接続される。

フィールド酸化物領域ＦＯＸによってｉ−ｐウェル領域上のトランジスタＴ１及びＴ２から分離されると、ｎ形ウェル、好ましくは高電圧ｎウェルＨＮＷが、高電圧酸化物５０によってカバーされる基板６０に形成される。スイッチングトランジスタＴ３は、ローカルコントロールゲートラインＣＧ_ｉｎに接続されるソース５１及びグローバルコントロールゲートラインＣＧ_ｉに接続されるドレイン５２によって形成される。それらから電気的に絶縁分離されて、バイト選択ゲートラインに接続されるバイト選択ゲートＢＳＧが、酸化物５０上に形成される。

知られているフラッシュＥＥＰＲＯＭの電気回路図を示している。 本発明による半導体デバイスにおいて使用されるバイト消去可能なＥＥＰＲＯＭの電気回路図を示している。 読み出し動作の間の、図２のバイト消去可能なＥＥＰＲＯＭを示している。 書き込み動作の間の、図２のバイト消去可能なＥＥＰＲＯＭを示している。 消去動作の間の、図２のバイト消去可能なＥＥＰＲＯＭを示している。 図２のバイト消去可能なＥＥＰＲＯＭの一部の断面図を示している。

Claims (10)

1. 選択ゲートを有する選択トランジスタと、当該トランジスタと直列に、フローティングゲート及びコントロールゲートを持つメモリトランジスタとを各々有するメモリセルの行及び列のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリを有する半導体デバイスであって、前記選択トランジスタは、前記バイト消去可能なＥＥＰＲＯＭメモリのソースラインに更に接続され、前記ソースラインは複数のメモリセルに対して共通となり、前記メモリトランジスタは、前記バイト消去可能なＥＥＰＲＯＭメモリのビットラインに更に接続され、前記メモリセルの列は、ｎ形ウェルによって分離される別個のｐ形ウェルに位置される半導体デバイス。
2. 高電圧スイッチング要素が、メモリセルの各々の列に対してローカルコントロールゲートラインにグローバルコントロールゲートラインを分割するために前記ｎ形ウェルにもたらされ、前記ローカルコントロールゲートラインは前記メモリトランジスタの前記コントロールゲートに接続される請求項１に記載の半導体デバイス。
3. 前記高電圧スイッチング要素が各々、ｎＭＯＳトランジスタ、ＣＭＯＳスイッチ、又は好ましくはｐＭＯＳトランジスタを有する請求項２に記載の半導体デバイス。
4. 前記スイッチング要素は、前記メモリセルの列をアドレッシングするためにもたらされるバイト選択ゲートラインに接続される請求項２に記載の半導体デバイス。
5. 前記メモリセルの列は、各々が一つのセクタの前記メモリトランジスタに接続されると共にセクタ選択ゲートラインによってアドレスされる、ローカルビットラインにグローバルビットラインを分割することによってセクタに更に分割される請求項１に記載の半導体デバイス。
6. 選択ゲートを有する選択トランジスタと、当該トランジスタと直列に、フローティングゲート及びコントロールゲートを持つメモリトランジスタとを各々有するメモリセルの行及び列のマトリックスを有するフラッシュＥＥＰＲＯＭメモリを更に有し、前記選択トランジスタは、前記フラッシュＥＥＰＲＯＭメモリのソースラインに更に接続され、前記ソースラインは複数のメモリセルに対して共通となり、前記メモリトランジスタは、前記フラッシュＥＥＰＲＯＭメモリのビットラインに更に接続される請求項１に記載の半導体デバイス。
7. 前記ｐ形ウェルが埋込みｎ形ウェルによって絶縁分離される請求項１に記載の半導体デバイス。
8. 前記メモリセルが、
   −選択行のコントロールゲートラインに正電圧を印加するステップと、
   −選択列の前記ｐ形ウェルに負電圧を印加すると共に非選択列の前記ｐ形ウェルにグランドを印加するステップと、
   −ビット０を書き込むための負電圧又はビット１を書き込むためのグランドを選択列におけるビットラインに印加するステップと、
   −前記ソースラインをフローティング状態にさせるステップと、
   −前記選択列の前記スイッチング要素のゲートを接地すると共に、非選択列の前記スイッチング要素のゲートに正電圧を印加するステップと、
   −前記ｎ形ウェルに正電圧を印加するステップと
   によって、前記メモリセルの前記チャネルを通るファウラーノルドハイムトンネルにより書き込まれる請求項２に記載の半導体デバイス。
9. 前記メモリセルが、
   −選択行のコントロールゲートラインに正電圧を印加するステップと、
   −前記ｐ形ウェルを接地するステップと、
   −選択列におけるビットラインに正電圧を印加するステップと、
   −前記ソースラインを接地するステップと、
   −選択列の前記スイッチング要素のゲートを接地すると共に、非選択列の前記スイッチング要素のゲートに正電圧を印加するステップと、
   −前記ｎ形ウェルに正電圧を印加するステップと
   によって読み出される請求項２に記載の半導体デバイス。
10. 前記メモリセルが、
    −選択行のコントロールゲートラインに負電圧を印加すると共に非選択行のコントロールゲートラインに正電圧を印加するステップと、
    −前記ｐ形ウェルに正電圧を印加し、選択列の前記ｐ形ウェルに印加される前記正電圧が、非選択列の前記ｐ形ウェルに印加される前記正電圧よりも高くなるステップと、
    −前記ビットラインをフローティング状態にさせるステップと、
    −前記ソースラインをフローティング状態にさせるステップと、
    −前記選択列の前記スイッチング要素のゲートに負電圧を印加すると共に、非選択列の前記スイッチング要素のゲートに正電圧を印加するステップと、
    −前記ｎ形ウェルに正電圧を印加するステップと
    によって、前記メモリセルの前記チャネルを通るファウラーノルドハイムトンネルにより消去される請求項２に記載の半導体デバイス。

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