Nothing Special   »   [go: up one dir, main page]

JP2002170904A - Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール - Google Patents

Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール

Info

Publication number
JP2002170904A
JP2002170904A JP2000369121A JP2000369121A JP2002170904A JP 2002170904 A JP2002170904 A JP 2002170904A JP 2000369121 A JP2000369121 A JP 2000369121A JP 2000369121 A JP2000369121 A JP 2000369121A JP 2002170904 A JP2002170904 A JP 2002170904A
Authority
JP
Japan
Prior art keywords
layer
forming
semiconductor device
wiring
via portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000369121A
Other languages
English (en)
Other versions
JP2002170904A5 (ja
JP4522574B2 (ja
Inventor
Satoru Kuramochi
悟 倉持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2000369121A priority Critical patent/JP4522574B2/ja
Publication of JP2002170904A publication Critical patent/JP2002170904A/ja
Publication of JP2002170904A5 publication Critical patent/JP2002170904A5/ja
Application granted granted Critical
Publication of JP4522574B2 publication Critical patent/JP4522574B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 基板に実装された状態での温度変化によるＳ
ｉチップクラック、反りが発生しにくい、ＣＳＰタイプ
の半導体装置を提供する。 【解決手段】 ウエハレベルで、端子側の第２のビア部
１６５の形成領域に基板を貫通させない穴を形成する工
程と、端子部を第１のビア部１６０の形成領域として開
口し、且つ、第２のビア部の形成領域である穴部の表面
部を含めて端子側に絶縁層１２０を形成する工程と、絶
縁層上に、給電層１３０を形成する工程と、給電層上
に、配線、第１のビア部、第２のビア部の形成領域に合
せた開口を有する耐めっき性のレジスト層を形成する工
程と、レジスト層の開口部から露出した給電層上に、電
解めっきを施す工程と、レジスト層を剥離後、露出した
給電層を、エッチング除去する工程と、ウエハ基板の端
子側とは反対側を研磨して、穴部を貫通させる工程と、
ウエハ基板の端子側とは反対側の、第２のビア部にバン
プ１８０を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置とその作
製方法に関し、特に、半導体チップの端子側に、外部端
子を再配置したＣＳＰタイプの半導体装置とその作製方
法に関する。
【０００２】
【従来の技術】近年、半導体装置は、電子機器の高性能
化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに
代表されるように、ますます高集積化、高機能化、小型
化が進んでいる。従来は、ウエハ工程を経たウエハに対
し、裏面研磨を施してから、ダイシングを行い、各ペレ
ット（チップないし半導体素子とも言う）に切断分離し
た後、ペレット毎に、ダイボンディング、ワイヤボンデ
ィング、樹脂封止等を行い、半導体装置を組み上げてお
り、ワイヤボンディング法による半導体素子とリードフ
レームの電気接続が行なわれていた。近年、高速信号処
理の点でワイヤボンディングに優れる、チップのバンプ
を用いたフリップチップ接続が採られるようになってき
た。フリップチップ接続には、パッケージングされてい
ないチップをそのままプリント基板に搭載するベアチッ
プ実装という方法もあるが、取り扱いが難しく、信頼性
保証の観点からは、パッケージングされたバンプ付き半
導体装置が望ましい。
【０００３】最近では、パッケージングされたバンプ付
き半導体装置を形成する方法として、ウエハレベルで、
配線、外部端子部（メタルポストからなる）形成、樹脂
封止、バンプ形成を行った後、各半導体措置に切断分離
して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）を形成する製造方式が提案されている。（Ｃｈｉｐ
Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥ
ＭＩ １９９９） 尚、このようにして作製されたＣＳＰをウエハレベルＣ
ＳＰとも言う。そして、このような半導体装置の作製
を、ここでは、ウエハレベルでの半導体装置の作製と言
う。図５にその一部断面を示す。図５中、６１０は半導
体チップ（単にチップとも言う）、６１５は電極（端子
とも言う）、６２０はＳｉＮパッシベーション層、６２
５はポリイミド層、６３０は配線、６３１はシードメタ
ル層、６３２は電解銅めっき層、６４０は樹脂封止層
（エポキシ樹脂層）、６５０はメタルポスト（電解銅め
っき層で、外部端子部とも言う）、６６０はバリアメタ
ル、６７０は半田ボールである。 この方式によるＣＳ
Ｐでは、チップの端子が、チップ面上に形成した再配線
層と接続して、再配置されたメタルポスト６５０に接続
され、メタルポスト６５０がバリアメタル層６６０を介
して、半田ボール６７０に接続され、更に、半田ボール
６７０をバンプとして、プリント基板に半田接続される
ため、従来の、フリップチップ接続によるチップのプリ
ント基板への搭載に近い形態である。尚、メタルポスト
を埋めるように樹脂封止層が形成されている。
【０００４】この方式においては、 構造上、メタルポ
ストは半田ボール径の２／３程度の径（１００〜２００
μｍ）が必要であり、また、その高さは約１００μｍで
あるため、太く剛性が大きい。したがって、個片化後
（個別の半導体装置の状態で）、基板に実装された状態
で温度変化を繰り返し受けると、Ｓｉチップと実装基板
間の熱膨張係数差（Δα）に起因する熱歪みが発生し、
メタルポスト下部のＳｉチップクラックを生じるという
問題がある。また、チップの回路面側のみ樹脂封止する
構造であるため、反りが発生し、半田ボールの平坦度が
悪く、実装歩留まりが悪いという問題もある。
【０００５】
【発明が解決しようとする課題】このように、上記ウエ
ハレベルＣＳＰにおいては、基板に実装された状態で温
度変化を繰り返し受けると、メタルポスト下部のＳｉチ
ップクラックを生じるという問題や、チップの回路面側
のみ樹脂封止する構造であるため、反りが発生し、半田
ボールの平坦度が悪く、実装歩留まりが悪いという問題
があり、その対応が求められていた。本発明は、これに
対応するためのもので、基板に実装された状態での温度
変化によるＳｉチップクラックを生じにくい構造の、更
には、反りが発生しにくく、実装歩留まりの良い構造
の、半導体チップの端子側に、外部端子を再配置した半
導体装置と、その作製方法を提供しようとするものであ
る。更に、本発明のＣＳＰタイプの半導体装置を２つ以
上、それぞれのバンプを１方向にそろえた状態で、バン
プを介して積み重ね、隣接する半導体装置同志をバンプ
で接合している、スタック型の半導体モジュールを提供
しようとするものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の作
製方法は、半導体チップの端子側に配設された絶縁層上
に配線を形成した半導体装置で、前記配線と前記端子と
は、前記絶縁層の前記端子の領域を貫通する第１のビア
部を介して、電気的に接続されており、且つ、前記配線
は、前記半導体チップを貫通する第２のビア部に接続
し、前記半導体チップの前記端子側とは反対側の前記第
２のビア部領域にバンプを外部端子として形成している
ＣＳＰタイプの半導体装置を作製する、半導体装置の作
製方法であって、ウエハプロセスを完了後、ウエハレベ
ルで、順に、（ａ）ウエハ基板の端子側の第２のビア部
の形成領域に、ウエハ基板を貫通させない穴を形成する
穴部形成工程と、（ｂ）ウエハ基板の端子部を第１のビ
ア部の形成領域として開口し、且つ、第２のビア部の形
成領域である穴部の表面部を含めて、ウエハ基板の端子
側に絶縁層を形成する絶縁層形成工程と、（ｃ）絶縁層
上に、給電層を形成する給電層形成工程と、（ｄ）給電
層上に、配線、第１のビア部、第２のビア部の形成領域
に合せた開口を有する耐めっき性のレジスト層を形成す
るレジスト層形成工程と、（ｅ）レジスト層の開口部か
ら露出した給電層上に、電解めっきを施して、配線、第
１のビア部、第２のビア部を形成する、電解めっき工程
と、（ｆ）レジスト層を剥離後、露出した給電層を、配
線、第１のビア部、第２のビア部の機能を損なわないよ
うにエッチング除去するソフトエッチング工程と、
（ｇ）ウエハ基板の端子側とは反対側のを研磨して、穴
部を貫通させ、第２のビア部を形成する、研磨工程と、
（ｈ）ウエハ基板の端子側とは反対側の、第２のビア部
にバンプを形成するバンプ形成工程とを、行なうことを
特徴とするものである。そして、上記において、バンプ
形成工程後、個別の半導体装置に切り出す切断工程を行
うことを特徴とするものである。そしてまた、上記にお
いて、絶縁層形成工程が、感光性ポリイミドを用いて、
フォトリソ法にて行なうものであることを特徴とするも
のである。また、上記において、バンプ形成工程は、ウ
エハ基板の端子側とは反対側に、バンプ形成領域を開口
して、ウエハ基板を覆う保護層を形成した後に、バンプ
の形成を行なうものであることを特徴とするものであ
る。なた、上記において、保護層の形成を感光性ポリイ
ミドを用いて、フォトリソ法にて行なうことを特徴とす
るものである。尚、ここで言う半導体チップとは、ウエ
ハプロセスを完了した半導体ウエハ基板に面付け配置さ
れた、単位の回路領域、及びこれを切断して前記単位の
回路領域毎に分離したものも含む。
【０００７】本発明のＣＳＰタイプの半導体装置は、半
導体チップの端子側に配設された絶縁層上に配線を形成
した半導体装置で、前記配線と前記端子とは、絶縁層を
貫通する第１のビア部を介して、電気的に接続されてお
り、且つ、前記配線は、前記半導体チップを貫通する第
２のビア部に接続し、半導体チップの前記端子側とは反
対側の、第２のビア部領域にバンプを外部端子として形
成していることを特徴とするものである。そして、上記
において、絶縁層がポリイミドであることを特徴とする
ものである。そしてまた、上記において、絶縁層の厚さ
が２５μｍ以上であることを特徴とするものである。
尚、場合によっては、絶縁層上に形成された配線を覆う
ように、ソルダーレジスト層、ポリイミド層等からなる
保護層を設けても良いことは言うまでもない。
【０００８】本発明の半導体モジュールは、上記本発明
のの半導体装置を、２つ以上、それぞれのバンプを１方
向にそろえた状態で、積み重ね、隣接する半導体装置同
志をバンプと配線とで接合していることを特徴とするも
のである。そして、上記において、積みかさねられた半
導体装置が、それぞれ、メモリ機能部、ロジック機能
部、Ｌ、Ｃ、Ｒの受動素子部として、形成されているこ
とを特徴とするものである。尚、ここでは、半導体チッ
プ用基板を用いて、Ｌ、Ｃ、Ｒ等の受動素子部を形成し
たチップも半導体チップとして扱う。
【０００９】
【作用】本発明は、上記のような構成にすることによ
り、基板に実装された状態での温度変化によるＳｉチッ
プクラックを生じにくい構造の、更には、反りが発生し
にくく、実装歩留まりの良い構造の、半導体チップの端
子側に、外部端子を再配置したＣＳＰタイプの半導体装
置とその製造方法の提供を可能とするものであり、同時
に、本発明の半導体装置を用い、半導体装置を積み重ね
た構造の半導体モジュールの提供を可能とするものであ
る。
【００１０】絶縁層形成工程に、感光性ポリイミド層を
用いれば、絶縁層の厚さを厚く（２５μｍ以上）とする
ことも容易にでき、ポリイミド自体が強固で、熱応力に
強い構造の半導体装置の作製を可能にしている。
【００１１】尚、感光性ポリイミドを用いて、フォトリ
ソ法にて保護層を形成するとは、ウエハ基板の配線とは
反対側の面を覆うように、全面に感光性ポリイミドを塗
膜し、これを選択的に露光し、現像処理等を施し、バン
プ形成領域を開口させる方法である。
【００１２】
【発明の実施の形態】本発明を実施の形態を挙げて説明
する。図１は本発明の半導体装置の製造方法の実施の形
態の１例の工程の一部を示した工程断面図で、図２は図
１に続く工程を示した工程断面図である。図３は本発明
のＣＳＰタイプの半導体装置の実施の形態の１例の断面
図で、図２（ｌ）に示す構造の、ウエハ状態でない個別
の半導体装置である。また、図４は本発明の半導体モジ
ュールの実施の形態の１例の断面図である。尚、図１は
ウエハ基板の一部断面についての工程図である。図１〜
図４中、１０５は半導体チップ、１１０はウエハ基板、
１１５は端子（電極とも言う）、１１７は穴、１２０は
絶縁層、１３０は給電層、１４０はレジスト層、１５０
は配線、１６０は第１のビア部（単にビア部とも言
う）、１６５は第２のビア部（単にビア部とも言う）、
１７０は保護層、１８０はバンプ（外部端子とも言
う）、１９１、１９２、１９３は半導体装置である。
【００１３】はじめに、本発明のＣＳＰタイプの半導体
装置の実施の形態の１例を挙げる。以下、図３に基づい
て、本例を説明する。本例は、後述する、ウエハ状態で
図１、図２に示す工程で形成された図２（ｌ）に示す構
造のものを、チップ毎に切断分離して得られた、ウエハ
状態でない個別のＣＳＰタイプの半導体装置で、半導体
チップ１０５の端子１１５形成側に配設された絶縁層１
２０上に配線１５０を形成した半導体装置である。そし
て、絶縁層１２０上に形成された配線１５０と半導体チ
ップ１０５の端子１１５とは、半導体チップ１０５の端
子１１５上に設けられた絶縁層１２０を貫通する第１の
ビア部１６０を介して、電気的に接続されており、且
つ、絶縁層１２０上に形成された配線１５０は、半導体
チップを貫通する第２のビア部１６５に接続し、半導体
チップ１０５の配線１５０とは反対側の面の、第２のビ
ア部１６５領域にバンプ１８０を外部端子として、二次
元的に配列（これをエリアアレイとも言う）して形成さ
れている。
【００１４】各半導体チップ１０５は、通常の半導体プ
ロセスで形成されるもので、端子１１５はＡｌ電極が一
般的で、パッシベーション層としては、ＳｉＮ膜または
ＳｉＮ膜＋ポリイミド層が通常用いられる。配線１５０
は、電解めっき層からなる。電解めっき層としては、導
電性の面、コスト面から一般には銅層を主体としたもの
が用いられるがこれに限定はされない。電解めっき層と
して、銅層を主体とし、その表面部にバリアメタル層を
設けても良い。例えば、電解銅めっき上に順次電解ニッ
ケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設
けて、バリアメタル層としたものが挙げられる。第１の
ビア部１６０、１６５は、無電解めっき層上に電解めっ
きを施し形成されるもので、電解めっき層と無電解めっ
き層とからなる。無電解めっき層としては、ニッケルめ
っき層、銅めっき層が一般的で、電解めっき層として
は、銅めっき層が一般的であるが、これに限定はされな
い。絶縁層１２０としては、絶縁性、処理特性、機械的
強度、耐性等に優れたものが好ましく、特に、ポリイミ
ドが挙げられ、その厚さは、基板に搭載する際の熱応力
緩和の面からは、厚い方が好ましい。絶縁層１２０の厚
さは２５μｍ以上が、基板に搭載する際の熱応力緩和の
面から、好ましい。バンプ１８０としては、半田バンプ
や、Ａｕ層、Ａｕ−Ｓｎ層等が用いられる。
【００１５】本例の変形例としては、 配線１５０を覆
うように、樹脂封止したもの、あるいは単に保護層を設
けたものが挙げられる。
【００１６】次いで、本発明の半導体装置の製造方法の
実施形態の１例を、図１、図２基づいて説明する。本例
は、半導体ウエハ状態で図２（ｌ）に示す構造の、ＣＳ
Ｐタイプの半導体装置を多数面付けして作製する製造方
法の１例である。端子（電極）１１５領域を開口した状
態でパッシベーション層を配設したウエハプロセスを完
了後のウエハ基板を用意し、ウエハ状態のまま、以下の
処理を施す。先ず、ウエハ基板１１０の端子側に、穴１
１７を形成する領域に開口を有する耐エッチング性のレ
ジスト（図示していない）を設け、ドライエッチングあ
るいはウェットエッチングにより、第２のビア部を形成
するための穴１１７を形成する。（図１（ｂ）） 次いで、ウエハ基板１１０の端子１１５を開口して、形
成された穴部の表面部を含め、ウエハ基板１１０の端子
面側を覆う絶縁層１２０を形成する。本例では、形成さ
れた穴１１７の表面部を含め、ウエハ基板１１０の端子
面側全面を、覆うように感光性ポリイミド層を形成し
（図１（ｃ））、更に、フォトリソ法により、感光性ポ
リイミド層のウエハ基板１１０の端子部領域を開口し
て、残部を絶縁層１２０とする（図１（ｄ））が、絶縁
層形成方法は、これに限定されない。ここでは、ポリイ
ミドが絶縁性、処理特性、機械的強度、耐性等の面から
絶縁層１２０として好ましく、用いているが、絶縁性、
処理特性、機械的強度、耐性等に優れたものであれば、
絶縁層１２０として用いることができる。
【００１７】次いで、絶縁層１２０上に、後に行なう電
解めっきの給電層１３０を形成する。（図１（ｅ）） 給電層１３０は、配線、ビア部を形成するための電解め
っきを行なうためのもので、後にソフトエッチングにて
配線、ビア部以外の給電層を除去するため、できるだけ
薄くする。給電層１３０の形成はスパッタリングあるい
は無電解めっきにて行なう。無電解めっきは、必要に応
じ、絶縁層１２０の面の粗化を行い、Ｐｄイオン等を含
む溶液に浸漬する等の方法により、表面を活性化して行
う。無電解めっきとしては、無電解ニッケルめっき、無
電解銅めっきが挙げられる。スパッタリングの場合、導
電性の面、コスト面等から、スパッタ銅層が一般的であ
るが、スパッタニッケル、スパッタニッケル−クロムも
適用できる。
【００１８】次いで、フォトリソ法により、配線、第１
のビア部、第２のビア部の形成領域に合せた開口を有す
る耐めっき性のレジスト層１４０を形成した（図１
（ｆ））後、電解めっきを行い、レジスト層１４０の開
口から露出した給電層１３０の上に電解めっき層を配設
して、配線１５０、第１のビア部１６０、第２のビア部
１６５を形成する。（図１（ｇ）） 通常、感光性のフォトレジストを用い、フォトリソ法に
より形成するが、これに限定はされない。感光性のフォ
トレジストとしては、所望の解像性を有するもので、耐
めっき性があり、処理性の良いものであれば特に限定は
されない。処理性の面からは、ドライフィルムレジスト
が好ましい。電解めっき層としては、導電性、コスト面
から銅単層、あるいは銅層を主体とし、ニッケル層また
はニッケル層、Ａｕ（金）層等を積層したものも用いら
れる。電解銅めっき、電解ニッケルめっき、電解Ａｕめ
っきは、公知のめっき法により形成できる。
【００１９】次いで、レジスト層１４０を剥離（図２
（ｈ））後、露出した給電層１３０を、配線１５０、第
１のビア部１６０、第２のビア部１６５の機能を損なわ
ないようにエッチングする。（図２（ｉ））
【００２０】次いで、ウエハ基板１１０の端子と反対側
を、研磨機にて研磨して、全体を薄くして、第２のビア
部形成領域の穴１１７を貫通させ、第２のビア部１６５
を形成する。（図２（ｊ）） 次いで、バンプ形成領域を開口して、ウエハ基板１１０
の配線１５０とは反対側の面に保護層１７０を形成した
（図２（ｋ））後に、バンプの形成を行なう。（図２
（ｌ）） 保護層１７０の形成方法としては、感光性ポリイミドを
用いて、フォトリソ法にて行なう方法が挙げられる。半
田バンプ形成の場合は、保護層１７０の開口部に、スク
リーン印刷法で塗布後、またはボール搭載法等により配
設した後、半田ボールからなる外部端子をリフロー形成
する。これにより、ビア部１６５に半田ボールが接続形
成され、端子（電極）１１５は第１のビア部１６０、配
線１５０、第２のビア部１６５を介して、半田ボールに
接続される。半田ボールは、通常、０. ２〜０. ５ｍｍ
φ程度である。Ａｕバンプ形成の場合には、保護層１７
０の開口部に無電解めっきを施して形成する。このよう
にして、ウエハ状態で図２（ｌ）に示す構造の、ＣＳＰ
タイプの半導体装置が多数面付けして作製される。
【００２１】この後、切断分離して、各半導体チップ毎
に、外部端子が再配置された、図３に示す個別のＣＳＰ
タイプの半導体装置を得ることができる。
【００２２】
【実施例】（実施例１）実施例１は、図３に示す個別の
ウエハ状態でないＣＳＰタイプの半導体装置を、図１、
図２に示す工程を経た後、更に、半導体チップ毎に、切
断分離して得たものである。図１、図２に基づいて説明
する。端子（電極）１１５領域を開口した状態で、Ｓｉ
Ｎ膜＋ポリイミド層からなるパッシベーション層を配設
したウエハプロセスを完了後の、厚さ０．５ｍｍのシリ
コン基板をベース基材とするウエハを用意し、ウエハ状
態のまま、以下の処理を施した。先ず、感光性レジスト
ＡＲ９００（東京応化社製）を用い、フォトリソ法によ
り、ウエハ基板１１０の端子面側に、穴１１７を形成す
る領域に開口を有する耐エッチング性のレジスト（図示
していない）を設け、これをエッチングマスクとして、
ＫＯＨ液を用い、ウェットエッチングし、ウエハ基板１
１０にビア部を形成するための穴１１７を形成した。
（図１（ｂ）） 穴１１７のサイズは、径略０．３ｍｍφ、深さ略０．３
ｍｍとした。次いで、形成された穴１１７の表面部を含
め、ウエハ基板１１０の端子面側全面を、覆うように、
東レ社製、ＵＲ−５４８０からなる感光性ポリイミド層
を塗布形成し（図１（ｃ））、更に、所定の領域を露
光、現像、乾燥キュアして、ウエハ基板１１０の端子部
領域を開口して、絶縁層１２０を厚さ１０μｍに形成し
た。（図１（ｄ））
【００２３】次いで、絶縁層１２０の表面部を、過マン
ガン酸カリウム溶液に浸漬して、粗化し、水洗後、以下
の条件にて、無電解めっきを行い、無電解ニッケルめっ
き層からなる無電解めっき層１３０を、０. ５μｍの厚
さに形成した。（図１（ｅ）） これにより、ビア部形
成の際の給電層を穴部１１７にも形成した。 ＜無電解ニッケルめっき＞ センシタイジング；Ｓ−１０Ｘ（上村工業製） 3分 アクチベーティング；Ａ−１０Ｘ（上村工業製） 3分 無電解めっき；ＮＰＲ−４（上村工業製） １分
【００２４】次いで、無電解ニッケルめっき層からなる
給電層１３０が形成された面側全体を覆うように、東京
応化製のレジストＰＭＥＲ−ＡＲ９００を、バーコータ
により１２μｍの厚み（プリベーク後）に塗布形成し、
露光現像を行い、配線部の形状に合せた開口を有するレ
ジスト層１４０を形成した（図１（ｆ））後、レジスト
層１４０の開口から露出した給電層１３０上に、順に、
以下のように、電解ニッケルめっき、電解銅めっき、電
解無光沢ニッケルめっき、電解金めっきを順に行ない、
それぞれ、１μｍ、８μｍ、 1μｍ、０. 1 μｍの厚さ
に形成し、配線の主層となる電解銅めっき層とバリアメ
タル層を電解めっき形成し、配線１５０、第１のビア部
１６０、第２のビア部１６５を形成した。（図１
（ｇ）） ＜電解ニッケルめっき＞ 硫酸ニッケル（６水塩） ３００ｇ／ｌ 塩化ニッケル（６水塩） ４５ｇ／ｌ ほう酸 ４０ｇ／ｌ ＰＣニッケル Ａ−１ １０ｍｌ／ｌ Ａ−２ １ｍｌ／ｌ 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解金めっき＞ テンペレジスト Ｋ−９１Ｓ（日本高純度化学社製） 温度 ６０℃ 電流密度 ０. ４Ａ／ｄｍ2 時間 １分
【００２５】次いで、レジスト層１４０をアセトンにて
剥離した（図１（ｈ））後、配線１５０、ビア部１６
０、１６５の機能を損傷しないように露出した給電層１
３０を、ニムデンリップＣ−１１にてソフトエッチング
して剥離除去した。（図１（ｉ）） 更に、触媒を除去するために、マコー株式会社製のウエ
ットブラスト加工装置で、アルミナ砥材＃１０００（平
均粒径１１. ５μｍ）、砥材濃度２０％、ポンプ圧０.
５ｋｇ／ｃｍ2 、処理速度１０ｍ／ｍｉｎの条件下でウ
エットブラスト処理を行った。
【００２６】研磨機を用い、ウエハ基板１１０の端子面
でない側の面を研磨して、全体を０．２５ｍｍ程度に薄
くし、第２のビア部形成領域の穴１１７を貫通させ、第
２のビア部１６５を形成した。（図２（ｊ））
【００２７】次いで、洗浄処理を施した後、ウエハ基板
１１０の配線１５０とは反対側の面に、東レ社製、ＵＲ
−５４８０からなる感光性ポリイミド層を塗布形成し、
更に、所定の領域を露光、現像、乾燥キュアして、ウエ
ハ基板１１０の端子部領域を開口して、保護層１７０を
厚さ１０μｍに形成した。（図２（ｋ））
【００２８】次いで、配線部１５０の外部端子形成領域
である、保護層１７０の開口部に半田ボールを搭載、リ
フローし、半田ボールからなるバンプ１８０を形成し
た。（図２（ｌ）） このようにして、ウエハ状態で、ＣＳＰタイプの半導体
装置を、多数面付けして作製した。
【００２９】この後、切断分離して、各半導体チップ毎
に、外部端子が再配置された、図３に示す個別のＣＳＰ
タイプの半導体装置を得た。作製されたＣＳＰタイプの
半導体装置は、配線１５０の表面にＡｕめっき層が施さ
れており、図４に示すような半導体モジュールを形成す
る際の接続や、必要なバリア性にも対応できる。勿論、
作製されたＣＳＰタイプの半導体装置は、配線基板にフ
リップチップ接続され、図４のような半導体モジュール
の形態はとらず、単体として使用することもできる。
【００３０】（実施例２）実施例２は、実施例１におけ
る、半田バンプ形成に代え、Ａｕバンプ形成を行なった
ものである。第２のビア部１６５の保護膜１７０の開口
が完了したウエハ（図２（ｋ））に対し、触媒付与処理
を施した後、 露出した第２のビア部１６５の面上に、
無電解Ｎｉめっき、無電解Ａｕめっきを、それぞれ、３
μｍ厚、０. １μｍ厚に、順に施した。この後、実施例
２と同様、切断分離して、ウエハ状態でない個別のＣＳ
Ｐタイプ半導体装置を得た。尚、無電解Ｎｉめっきは実
施例１と同様の薬液を用いて行なった。また、無電解Ａ
ｕめっきは以下のようにして行なった。 ＜無電解Ａｕめっき＞ レクトロレスＡｕ（ＥＥＪＡ社製） ８０℃、５分 この場合、作製されたＣＳＰタイプの半導体装置は、配
線１５０の表面にＡｕめっき層が施されており、図４に
示すような半導体モジュールを形成する際、共晶による
バンプ接続を可能とし、必要なバリア性にも対応でき
る。
【００３１】（実施例３）実施例３は、実施例１におい
て形成された、図２（ｌ）のウエハ状態で、シリカフィ
ラー入りのエポキシ樹脂で、ウエハの端子（電極）形成
側を樹脂封止した後、切断分離して個別のＣＳＰタイプ
の半導体装置としたものである。この場合、作製された
ＣＳＰタイプの半導体装置は、配線基板にフリップチッ
プ接続され、図４のような半導体モジュールの形態はと
らず、単体として使用される。あるいは、これを図４の
半導体モジュールにて、半導体装置１９１に置き換え、
半導体モジュールに使用することもできる。
【００３２】
【発明の効果】本発明は、上記のように、基板に実装さ
れた状態での温度変化によるＳｉチップクラックを生じ
にくい構造の、更には、反りが発生しにくく、実装歩留
まりの良い構造の、半導体チップの端子側に、バンプか
らなる外部端子を再配置したＣＳＰタイプの半導体装置
と、その製造方法の提供を可能とした。更に、本発明の
ＣＳＰタイプの半導体装置を２つ以上、それぞれのバン
プを１方向にそろえた状態で、積み重ね、隣接する半導
体装置同志をバンプと配線とで接合している、スタック
型の半導体モジュールの形成を可能とした。これによ
り、半導体装置を、それぞれ、メモリ機能部、ロジック
機能部、Ｌ、Ｃ、Ｒ等の受動素子部等、各機能毎に分
け、これらを積み重ねて、半導体モジュールを形成する
こともでき、利便性と汎用性を大きなものとしている。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態の
１例の工程の一部を示した工程断面図
【図２】図１に続く工程を示した工程断面図
【図３】本発明のＣＳＰタイプの半導体装置の実施の形
態の１例の断面図
【図４】本発明の半導体モジュールの実施の形態の１例
の断面図
【図５】従来のウエハレベルＣＳＰの一部断面図
【符号の説明】
１０５ 半導体チップ １１０ ウエハ基板 １１５ 端子（電極とも言う） １１７ 穴 １２０ 絶縁層 １３０ 給電層 １４０ レジスト層 １５０ 配線 １６０ 第１のビア部（単にビア部とも言
う） １６５ 第２のビア部（単にビア部とも言
う） １７０ 保護層 １８０ バンプ（外部端子とも言う） １９１、１９２、１９３ 半導体装置

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの端子側に配設された絶縁
    層上に配線を形成した半導体装置で、前記配線と前記端
    子とは、前記絶縁層の前記端子の領域を貫通する第１の
    ビア部を介して、電気的に接続されており、且つ、前記
    配線は、前記半導体チップを貫通する第２のビア部に接
    続し、前記半導体チップの前記端子側とは反対側の前記
    第２のビア部領域にバンプを外部端子として形成してい
    るＣＳＰタイプの半導体装置を作製する、半導体装置の
    作製方法であって、ウエハプロセスを完了後、ウエハレ
    ベルで、順に、（ａ）ウエハ基板の端子側の第２のビア
    部の形成領域に、ウエハ基板を貫通させない穴を形成す
    る穴部形成工程と、（ｂ）ウエハ基板の端子部を第１の
    ビア部の形成領域として開口し、且つ、第２のビア部の
    形成領域である穴部の表面部を含めて、ウエハ基板の端
    子側に絶縁層を形成する絶縁層形成工程と、（ｃ）絶縁
    層上に、給電層を形成する給電層形成工程と、（ｄ）給
    電層上に、配線、第１のビア部、第２のビア部の形成領
    域に合せた開口を有する耐めっき性のレジスト層を形成
    するレジスト層形成工程と、（ｅ）レジスト層の開口部
    から露出した給電層上に、電解めっきを施して、配線、
    第１のビア部、第２のビア部を形成する、電解めっき工
    程と、（ｆ）レジスト層を剥離後、露出した給電層を、
    配線、第１のビア部、第２のビア部の機能を損なわない
    ようにエッチング除去するソフトエッチング工程と、
    （ｇ）ウエハ基板の端子側とは反対側のを研磨して、穴
    部を貫通させ、第２のビア部を形成する、研磨工程と、
    （ｈ）ウエハ基板の端子側とは反対側の、第２のビア部
    にバンプを形成するバンプ形成工程とを、行なうことを
    特徴とする半導体装置の作製方法。
  2. 【請求項２】 請求項１において、バンプ形成工程後、
    個別の半導体装置に切り出す切断工程を行うことを特徴
    とする半導体装置の作製方法。
  3. 【請求項３】 請求項１ないし２において、絶縁層形成
    工程が、感光性ポリイミドを用いて、フォトリソ法にて
    行なうものであることを特徴とする半導体装置の作製方
    法。
  4. 【請求項４】 請求項１ないし３において、バンプ形成
    工程は、ウエハ基板の端子側とは反対側に、バンプ形成
    領域を開口して、ウエハ基板を覆う保護層を形成した後
    に、バンプの形成を行なうものであることを特徴とする
    半導体装置の作製方法。
  5. 【請求項５】 請求項４において、保護層の形成を感光
    性ポリイミドを用いて、フォトリソ法にて行なうことを
    特徴とする半導体装置の作製方法。
  6. 【請求項６】 半導体チップの端子側に配設された絶縁
    層上に配線を形成した半導体装置で、前記配線と前記端
    子とは、前記絶縁層の前記端子領域を貫通する第１のビ
    ア部を介して、電気的に接続されており、且つ、前記配
    線は、前記半導体チップを貫通する第２のビア部に接続
    し、前記半導体チップの前記端子側とは反対側の第２の
    ビア部にバンプを外部端子として形成していることを特
    徴とするＣＳＰタイプの半導体装置。
  7. 【請求項７】 請求項６において、絶縁層がポリイミド
    であることを特徴とするＣＳＰタイプの半導体装置。
  8. 【請求項８】 請求項６ないし７において、絶縁層の厚
    さが２５μｍ以上であることを特徴とするＣＳＰタイプ
    の半導体装置。
  9. 【請求項９】 請求項６ないし８に記載の半導体装置
    を、２つ以上、それぞれのバンプを１方向にそろえた状
    態で積み重ね、隣接する半導体装置をバンプと配線とで
    電気的に接合していることを特徴とする半導体モジュー
    ル。
  10. 【請求項１０】 請求項９において、積み重ねられた半
    導体装置が、それぞれ、メモリ機能部、ロジック機能
    部、Ｌ、Ｃ、Ｒの受動素子部として、形成されているこ
    とを特徴とする半導体モジュール。
JP2000369121A 2000-12-04 2000-12-04 半導体装置の作製方法 Expired - Fee Related JP4522574B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000369121A JP4522574B2 (ja) 2000-12-04 2000-12-04 半導体装置の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000369121A JP4522574B2 (ja) 2000-12-04 2000-12-04 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2002170904A true JP2002170904A (ja) 2002-06-14
JP2002170904A5 JP2002170904A5 (ja) 2007-09-06
JP4522574B2 JP4522574B2 (ja) 2010-08-11

Family

ID=18839209

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000369121A Expired - Fee Related JP4522574B2 (ja) 2000-12-04 2000-12-04 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4522574B2 (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203914A (ja) * 2002-01-09 2003-07-18 Japan Science & Technology Corp 半導体集積回路装置及びその製造方法
JP2004111915A (ja) * 2002-07-11 2004-04-08 Dainippon Printing Co Ltd 多層配線基板およびその製造方法
JP2004186651A (ja) * 2002-12-06 2004-07-02 Nec Corp 半導体装置及びその製造方法
JP2005072596A (ja) * 2003-08-26 2005-03-17 Samsung Electronics Co Ltd チップスタックパッケージとその製造方法
JP2005310817A (ja) * 2004-04-16 2005-11-04 Seiko Epson Corp 半導体装置の製造方法、回路基板、並びに電子機器
JP2006005343A (ja) * 2004-06-15 2006-01-05 Samsung Electronics Co Ltd ウエハレベルチップスケールパッケージ製造方法
US7022913B2 (en) 2004-01-09 2006-04-04 Seiko Epson Corporation Electronic component, method of manufacturing the electronic component, and electronic apparatus
KR100703012B1 (ko) 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
JP2007157877A (ja) * 2005-12-02 2007-06-21 Sony Corp 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造
US7288481B2 (en) 2004-11-09 2007-10-30 Renesas Technology Corp. Semiconductor device having through electrode and method of manufacturing the same
KR100775931B1 (ko) 2005-07-12 2007-11-13 김경미 리플로 솔더를 이용한 3차원 칩 적층 방법
US7358154B2 (en) 2001-10-08 2008-04-15 Micron Technology, Inc. Method for fabricating packaged die
US7375009B2 (en) 2002-06-14 2008-05-20 Micron Technology, Inc. Method of forming a conductive via through a wafer
JP2009004722A (ja) * 2007-06-20 2009-01-08 Hynix Semiconductor Inc 半導体パッケージの製造方法
KR100922309B1 (ko) 2007-12-12 2009-10-21 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 반도체 패키지 제조 방법
US7712211B2 (en) 2003-05-06 2010-05-11 Micron Technology, Inc. Method for packaging circuits and packaged circuits
JP2010166095A (ja) * 2010-04-28 2010-07-29 Casio Computer Co Ltd 半導体装置及び回路基板の製造方法
US7768133B2 (en) 2004-06-30 2010-08-03 Nec Electronics Corporation Semiconductor device and semiconductor module employing thereof
US7964972B2 (en) 2004-06-30 2011-06-21 Renesas Electronics Corporation Semiconductor device providing a first electrical conductor and a second electrical conductor in one through hole and method for manufacturing the same
JP2011129767A (ja) * 2009-12-18 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
KR101052366B1 (ko) 2004-11-16 2011-07-28 강준모 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
US8319324B2 (en) 2006-12-05 2012-11-27 Samsung Electronics Co., Ltd. High I/O semiconductor chip package and method of manufacturing the same
KR101411810B1 (ko) 2012-09-27 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9198290B2 (en) 2011-09-15 2015-11-24 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
US9524921B2 (en) 2013-01-09 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156348A (ja) * 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
JP2000252412A (ja) * 1999-02-26 2000-09-14 Rohm Co Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156348A (ja) * 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
JP2000252412A (ja) * 1999-02-26 2000-09-14 Rohm Co Ltd 半導体装置

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358154B2 (en) 2001-10-08 2008-04-15 Micron Technology, Inc. Method for fabricating packaged die
US8138617B2 (en) 2001-10-08 2012-03-20 Round Rock Research, Llc Apparatus and method for packaging circuits
US8115306B2 (en) 2001-10-08 2012-02-14 Round Rock Research, Llc Apparatus and method for packaging circuits
JP2003203914A (ja) * 2002-01-09 2003-07-18 Japan Science & Technology Corp 半導体集積回路装置及びその製造方法
US7375009B2 (en) 2002-06-14 2008-05-20 Micron Technology, Inc. Method of forming a conductive via through a wafer
JP2004111915A (ja) * 2002-07-11 2004-04-08 Dainippon Printing Co Ltd 多層配線基板およびその製造方法
JP2004186651A (ja) * 2002-12-06 2004-07-02 Nec Corp 半導体装置及びその製造方法
US8065792B2 (en) 2003-05-06 2011-11-29 Micron Technology, Inc. Method for packaging circuits
US7712211B2 (en) 2003-05-06 2010-05-11 Micron Technology, Inc. Method for packaging circuits and packaged circuits
US10811278B2 (en) 2003-05-06 2020-10-20 Micron Technology, Inc. Method for packaging circuits
US10453704B2 (en) 2003-05-06 2019-10-22 Micron Technology, Inc. Method for packaging circuits
US9484225B2 (en) 2003-05-06 2016-11-01 Micron Technology, Inc. Method for packaging circuits
JP2005072596A (ja) * 2003-08-26 2005-03-17 Samsung Electronics Co Ltd チップスタックパッケージとその製造方法
US8368231B2 (en) 2003-08-26 2013-02-05 Samsung Electronics Co., Ltd. Chipstack package and manufacturing method thereof
US7977156B2 (en) 2003-08-26 2011-07-12 Samsung Electronics Co., Ltd. Chipstack package and manufacturing method thereof
US7537959B2 (en) 2003-08-26 2009-05-26 Samsung Electronics Co., Ltd. Chip stack package and manufacturing method thereof
US7276799B2 (en) 2003-08-26 2007-10-02 Samsung Electronics Co., Ltd. Chip stack package and manufacturing method thereof
JP4602715B2 (ja) * 2003-08-26 2010-12-22 三星電子株式会社 チップスタックパッケージとその製造方法
US7022913B2 (en) 2004-01-09 2006-04-04 Seiko Epson Corporation Electronic component, method of manufacturing the electronic component, and electronic apparatus
CN1328773C (zh) * 2004-01-09 2007-07-25 精工爱普生株式会社 电子部件、电子部件制造方法及电子器械
JP2005310817A (ja) * 2004-04-16 2005-11-04 Seiko Epson Corp 半導体装置の製造方法、回路基板、並びに電子機器
JP4492196B2 (ja) * 2004-04-16 2010-06-30 セイコーエプソン株式会社 半導体装置の製造方法、回路基板、並びに電子機器
US7524763B2 (en) 2004-06-15 2009-04-28 Samsung Electronics Co., Ltd. Fabrication method of wafer level chip scale packages
JP2006005343A (ja) * 2004-06-15 2006-01-05 Samsung Electronics Co Ltd ウエハレベルチップスケールパッケージ製造方法
KR100618543B1 (ko) 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
US7768133B2 (en) 2004-06-30 2010-08-03 Nec Electronics Corporation Semiconductor device and semiconductor module employing thereof
US8390098B2 (en) 2004-06-30 2013-03-05 Renesas Electronics Corporation Semiconductor device providing a first electrical conductor and a second electrical conductor in one through hole and method for manufacturing the same
US7898073B2 (en) 2004-06-30 2011-03-01 Renesas Electronics Corporation Semiconductor device and semiconductor module employing thereof
US7964972B2 (en) 2004-06-30 2011-06-21 Renesas Electronics Corporation Semiconductor device providing a first electrical conductor and a second electrical conductor in one through hole and method for manufacturing the same
US7288481B2 (en) 2004-11-09 2007-10-30 Renesas Technology Corp. Semiconductor device having through electrode and method of manufacturing the same
KR101052366B1 (ko) 2004-11-16 2011-07-28 강준모 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
KR100775931B1 (ko) 2005-07-12 2007-11-13 김경미 리플로 솔더를 이용한 3차원 칩 적층 방법
JP2007157877A (ja) * 2005-12-02 2007-06-21 Sony Corp 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造
KR100703012B1 (ko) 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
US8319324B2 (en) 2006-12-05 2012-11-27 Samsung Electronics Co., Ltd. High I/O semiconductor chip package and method of manufacturing the same
JP2009004722A (ja) * 2007-06-20 2009-01-08 Hynix Semiconductor Inc 半導体パッケージの製造方法
KR100922309B1 (ko) 2007-12-12 2009-10-21 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 반도체 패키지 제조 방법
JP2011129767A (ja) * 2009-12-18 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2010166095A (ja) * 2010-04-28 2010-07-29 Casio Computer Co Ltd 半導体装置及び回路基板の製造方法
US9198290B2 (en) 2011-09-15 2015-11-24 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
KR101411810B1 (ko) 2012-09-27 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9524921B2 (en) 2013-01-09 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
JP4522574B2 (ja) 2010-08-11

Similar Documents

Publication Publication Date Title
JP2002170904A (ja) Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール
US6808962B2 (en) Semiconductor device and method for fabricating the semiconductor device
JP3548082B2 (ja) 半導体装置及びその製造方法
JP4413452B2 (ja) 半導体装置およびその製造方法
US6559528B2 (en) Semiconductor device and method for the fabrication thereof
US7812434B2 (en) Wafer level package with die receiving through-hole and method of the same
JP4131595B2 (ja) 半導体装置の製造方法
KR100659527B1 (ko) 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조
JP2004055628A (ja) ウエハレベルの半導体装置及びその作製方法
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
WO2003049184A1 (en) Semiconductor device and method for manufacturing the same
JPH1154649A (ja) 半導体装置およびその製造方法
US6936927B2 (en) Circuit device having a multi-layer conductive path
JP2009033153A (ja) 半導体素子パッケージ用の相互接続構造およびその方法
US20230260911A1 (en) Electronic device and manufacturing method thereof
JP2001127095A (ja) 半導体装置及びその製造方法
JP4480108B2 (ja) 半導体装置の作製方法
US6883231B2 (en) Method for fabricating a circuit device
US6780676B2 (en) Method for fabricating a circuit device
JP3402086B2 (ja) 半導体装置およびその製造方法
US20040089946A1 (en) Chip size semiconductor package structure
JP4215571B2 (ja) 半導体装置の製造方法
JP4638614B2 (ja) 半導体装置の作製方法
JP4393343B2 (ja) 半導体装置の製造方法
JP2004153260A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070724

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100526

R150 Certificate of patent or registration of utility model

Ref document number: 4522574

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140604

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees