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KR100775931B1 - 리플로 솔더를 이용한 3차원 칩 적층 방법 - Google Patents

리플로 솔더를 이용한 3차원 칩 적층 방법 Download PDF

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KR100775931B1
KR100775931B1 KR1020050062752A KR20050062752A KR100775931B1 KR 100775931 B1 KR100775931 B1 KR 100775931B1 KR 1020050062752 A KR1020050062752 A KR 1020050062752A KR 20050062752 A KR20050062752 A KR 20050062752A KR 100775931 B1 KR100775931 B1 KR 100775931B1
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Abstract

본 발명은 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것으로, 보다 구체적으로는 기판에 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것이다.
본 발명은 기판의 활성면에 리세스(recess)를 형성하는 단계, 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계, 접착층에 리플로 솔더(solder)를 형성하는 단계, 리플로 솔더가 기판을 관통하는 형상을 가지도록 기판의 비활성면을 그라인딩(grinding)하는 단계, 기판을 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계, 칩을 수직으로 적층하는 단계 및 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 리플로 솔더를 가열하는 단계를 포함한다.
본 발명은 종래보다 간단한 공정을 통하여 3차원 적층된 칩을 생산할 수 있는 효과가 있다.
리세스(recess), 식각(etching), 3차원 적층(3D stack), 그라인드(grind), 씨드 메탈(seed metal)

Description

리플로 솔더를 이용한 3차원 칩 적층 방법{3D stack method using reflow solder}
도1은 오벌 형성단계를 도시한 기판 단면도,
도2은 오벌 형성단계를 도시한 기판 평면도,
도3은 접착층 형성단계를 도시한 도면
도4는 리플로 솔더 형성단계를 도시한 도면,
도5는 그라인딩 단계를 도시한 도면,
도6은 소잉 단계를 도시한 기판 단면도,
도7은 소잉 단계를 도시한 기판 평면도,
도8은 소잉 단계를 통하여 분리된 개별 칩을 도시한 도면,
도9는 적층단계를 도시한 도면,
도10내지 도16은 본 발명의 제2실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,
도17 내지 도23은 본 발명의 제3실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,
도24 내지 도30은 본 발명의 제4실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,
도31과 도32는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩의 사용 상태를 도시한다.
본 발명은 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것으로, 보다 구체적으로는 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것이다.
일반적으로 3차원 칩 적층이란 수평으로 연결된 칩을 수직으로 쌓는 적층방식을 말한다. 칩을 수직으로 쌓게 되면 수평으로 연결된 칩에 비하여 칩이 차지하는 공간이 작아지고, 신호 전달 경로가 줄어들어 신호 전달 속도가 향상되며, 와이어 본딩(wire bonding) 등의 과정을 생략할 수 있게 되어 제조 원가가 감소한다.
종래에 3차원 칩 적층 방법은 반도체 칩을 관통하는 비아 홀을 형성하여 이를 이용하는 웨이퍼 레벨(wafer level) 방식을 사용한다. 또한 3차원 칩 적층 방법은 패키지(package)의 개념을 도입하여 패키지 적층(package stack) 방법 등이 개발되고도 있지만, 궁극적인 3차원 칩 적층은 칩(chip)을 직접 적층하여 만드는 구조로 발전해가고 있다.
그러나 칩에 홀을 만들어 칩을 적층하는 종래의 기술은 많은 제조 공정을 필 요로 하며 이에 따라 낮은 수율(yield)과 양산의 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 창안된 것으로, 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시 예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 기판의 활성면에 리세스(recess)를 형성하는 단계; 상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계; 상기 접착층에 리플로 솔더(solder)를 형성하는 단계; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩(grinding)하는 단계; 상기 기판을 상기 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계; 상기 칩을 수직으로 적층하는 단계; 및 상기 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 상기 리플로 솔더를 가열하는 단계;를 포함한다.
또한 본 발명은 기판의 활성면에 리세스를 형성하는 단계; 상기 리세스에 리 플로 솔더를 형성하는 단계; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계를 포함한다.
또한 본 발명은 기판의 비활성면을 그라인딩하는 단계; 상기 기판을 관통하는 비아홀을 형성하는 단계; 상기 비아홀을 이용하여 리플로 솔더를 형성하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계;를 포함한다.
또한 본 발명은 기판의 활성면에 접착층을 형성하는 단계; 상기 접착층에 솔더 범프를 형성하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 상기 기판의 비활성면을 그라인딩하는 단계; 상기 기판의 비활성면에 비아 홀을 형성하는 단계; 상기 비아 홀에 리플로 솔더를 형성하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계를 포함한다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙 에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등 물과 변형 예들이 있을 수 있음을 이해하여야 한다.
기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 본 발명의 리플로 솔더를 이용한 3차원 칩 적층 방법은 다양하게 실시될 수 있다.
여기에서 리플로 솔더(reflow solder)란 기판에 형성되어 열을 가하면 적층된 기판 상호간을 솔더링하는 하는 것으로, 주석(Sn)을 포함하는 공융 합금(eutectic alloy)을 말한다. 또한 리세스(recess)는 기판의 활성면 등에 형성되는 홈을 말한다. 리세스는 원형, 다각형 등 다양한 형태를 가질 수 있지만 폭이 좁은 길죽한 모양의 타원형 또는 다각형인 것이 바람직하다. 이하에서 리세스는 타원형인 경우(이하 오벌(oval)이라 함)를 예시하여 설명한다.
제1실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 칩을 적층하는 방법, 제2실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 글래스와 기판을 본딩하는 칩 적층 방법, 제3실시예로 기판의 비활성면을 그라인딩한 후 기판에 비아홀을 형성하고 리플로 솔더를 형성하여 글래스와 기판을 본딩하는 칩 적층 방법 및 제4 실시예로 글래스와 솔더 범프가 형성된 기판을 적층하고 기판의 비활성면을 그라인딩한 후 리플로 솔더를 형성하는 칩 적층 방법을 예시하여 설명한다.
제1실시예 내지 제4실시예는, 기판에 형성된 리플로 솔더가 리플로되면서 복수의 기판이 적층되어 3차원 칩 적층이 이루어지는 본 발명의 기술적 사상을 공통으로 한다.
[제1실시예]
제1실시예는 기판의 활성면에 형성된 리세스에 솔더를 형성하고 비활성면을 그라인딩하여 칩을 적층하는 방법으로 도1 내지 도9를 참조하여 설명한다. 제1실시예에 따른 3차원 칩 적층 방법은 오벌(oval) 형성단계, 접착층 형성단계, 솔더(solder) 형성단계, 그라인딩(grinding) 단계, 소잉(sawing)단계 및 적층단계를 포함한다.
도1은 오벌(oval) 형성단계를 도시한 기판 단면도이고, 도2는 도1의 오벌 형성단계를 도시한 기판 평면도이다. 도시된 바와 같이, 오벌(oval) 형성단계는 기판(100)의 활성면(101)에 드릴방법 또는 식각방법 등을 이용하여 오벌(104)을 형성한다. 기판(100)은 실리콘(Si) 또는 글래스(glass)인 것이 바람직하지만 이에 한정되는 것은 아니다.
드릴방법은 레이저 드릴(laser drill) 또는 기계적 드릴(mechanical drill) 등일 수 있으며, 식각방법은 플라즈마(plasma)를 이용한 건식 식각(dry etching) 또는 반응 이온 식각(relative ion etching) 등일 수 있다.
도3은 접착층 형성단계를 도시한 도면이다. 도시된 바와 같이 접착층 형성단계는 식각(etching) 방식 등으로 형성된 오벌에 패터닝 방식을 통해 전기적 신호를 전달할 수 있는 금속층인 접착층(110)을 형성한다. 여기서 접착층(110)은 씨드 메탈(seed metal)일 수 있다.
접착층(110)은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 구리(Cu) 등의 금속 재질인 것이 바람직하지만 이에 한정되지 않으며 리플로 솔더의 확산을 방지하며, 접착력이 강한 다른 금속 재질을 포함할 수 있다.
패터닝 방식은 포토 리소그래피(photo lithography) 방식인 것이 바람직하며, 증착, 스퍼터링(sputtering), 전기도금, 무전해도금 및 기타 다른 방식을 사용할 수도 있다.
도4는 리플로 솔더(solder) 형성단계를 도시한 도면이다. 도시된 바와 같이, 리플로 솔더 형성단계는 오벌에 도포된 접착층에 리플로 솔더(120)를 형성한다.
리플로 솔더(120)는 주석(Sn)을 포함하며, 철(Fe), 구리(Cu), 알루미늄(Al), 아연(Zn), 금(Au), 은(Ag), 카드뮴(Cd) 등이 첨가된 공융 합금(eutectic alloy)의 재질로 형성된다. 리플로 솔더(120)는 칩이 적층된 후, 열이 가해지면 녹아 흘러내림으로써 적층된 칩 간의 접착을 용이하게 하는 기능을 수행한다.
리플로 솔더(120)는 진공증착(evaporation), 도금(plating), 트랜스퍼(transfer), 스크리닝(screening) 또는 메탈 젯(metal jet) 방법을 사용하여 형성될 수 있다.
도5는 그라인딩(grinding) 단계를 도시한 도면이다. 도시된 바와 같이, 그라 인딩(grinding) 단계는 기판의 비활성면(102)을 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식으로 연마하여 두께를 얇게 한다. 그라인딩 단계는 기판에 형성된 리플로 솔더(120)의 하면이 노출되어 리플로 솔더(120)가 기판을 관통하는 형상이 되도록 기판의 비활성면(102)을 연마한다.
도6은 소잉(sawing) 단계를 도시한 기판 단면도이고, 도7은 도6의 소잉 단계를 도시한 기판 평면도이다. 도시된 바와 같이 소잉(sawing)단계는 기판(100)을 다이아몬드 휠(wheel) 또는 레이저(Laser) 등 절단수단(도시되지 않음)을 사용하여 칩 단위로 절단한다. 이때 오벌에 형성된 리플로 솔더(120)가 양분될 수 있도록 기판(100)을 절단하는 것이 바람직하다.
도8은 소잉 단계를 통하여 분리된 개별 칩을 도시한 도면이고, 도9는 적층단계를 도시한 도면이다. 도시된 바와 같이 적층단계는 소잉 단계를 통하여 분리된 개별 복수의 칩을 적층한 후 리플로 솔더(120) 부분에 열을 가하면, 리플로 솔더(120)가 녹아 흘러내림으로써 복수의 칩이 솔더링 되면서 접착되어 적층된다. 복수의 칩 간 사이에는 접착성 필름(adhesive film) 또는 에폭시(epoxy) 등 접착성 물질(adhesive material)(도시되지 않음) 등이 더 삽입될 수 있다.
여기에서 복수의 개별 칩은 서로 다른 기능을 수행하는 칩일 수 있으며, 더 바람직하게는 데이터를 저장하는 동종의 메모리 칩일 수 있다.
한편 제1실시예에 따른 3차원 칩 적층 방법은 그라인딩 단계 이후, 기판 레벨(WLP: wafer level packaging)에서 적층한 후 절단수단을 통하여 칩 단위로 절단하는 소잉 단계를 진행할 수도 있다.
[제2실시예]
제2실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 글래스와 기판을 본딩하는 칩 적층 방법을 도10 내지 도16을 참조하여 설명한다.
제2실시예에 따른 3차원 칩 적층 방법은 리세스 형성 단계, 접착층 형성단계, 리플로 솔더 형성 단계, 그라인딩 단계, 글래스 기판 본딩 단계 및 소잉 단계를 포함한다.
도10은 리세스 형성 단계를 도시한다. 도시된 바와 같이, 기판(200)의 활성면(201)에 레이저 드릴(laser drill) 등 드릴방법 또는 플라즈마(plasma)를 이용한 건식 식각(dry etching) 등 식각방법을 이용하여 리세스(204)를 형성한다.
기판(200)은 활성면(201)과 비활성면(202)을 구비하고, 활성면(201)에 광학센서(208)와 광학센서(208) 주변에 다수의 패드(206)가 형성된 이미지 센서 기판인 것이 바람직하지만 이에 한정되는 것은 아니다.
광학 센서(208)는 이미지 어레이(image array)와 마이크로 렌즈(micro lens)로 구성되는 이미지 센서 패키지로서, 예를 들면, 전하결합소자(CCD: charge couple device) 또는 상보성 금속 산화물 반도체(CMOS: complementary metal oxide semiconductor)일 수 있다. 이하 제2실시예 내지 4실시예에서 기판은 이미지 센서 기판인 경우를 예시하여 설명한다.
도11은 접착층 형성 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판 의 활성면에 형성된 리세스에 패터닝 방식을 통해 전기적 신호를 전달할 수 있는 금속층인 접착층(220)을 형성한다. 여기서 접착층(220)은 씨드 메탈일 수 있으며, 접착층(220)의 재질 및 패터닝 방식은 제1실시예의 도3에서 설명한 바와 같다.
도12는 리플로 솔더 형성 단계를 도시한다. 도시된 바와 같이, 접착층이 형성된 리세스에 리플로 솔더(220)를 형성한다. 리플로 솔더(220)는 제1실시예의 도4에서 설명한 바와 같은 방법에 의해 주석 등을 포함한 재질로 형성될 수 있다.
도13은 그라인딩 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판에 형성된 리플로 솔더(220)의 하면이 노출되어 리플로 솔더(220)가 이미지 센서 기판을 관통하는 형상이 되도록 기판의 비활성면(202)을 연마한다.
그라인딩 방법은 제1실시예의 도5에서 설명한 바와 같이, 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하는 것이 바람직하다.
그라인딩 단계 후, 이미지 센서 기판의 비활성면(202)에 다른 이종의 기판(도시되지 않음)이 더 적층될 수 있다. 예를 들면, 이종의 기판은 상기 도10 내지 도12의 단계를 거친 이미지 시그널 프로세스(ISP: image signal processor) 기판일 수 있다. 이미지 센서 기판과 ISP 기판을 적층한 후 리플로 솔더에 열을 가하면, 리플로 솔더가 녹아 흘러내림으로써 서로 접착되어 적층된다. 이미지 센서 기판과 ISP 기판사이에는 접착성 필름(adhesive film) 또는 에폭시(epoxy) 등 접착성 물질이 더 삽입될 수 있다.
도14는 글래스 기판 본딩 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(230)을 얼라인하여 본딩한다. 글래스 기판(230)은 이미지 센서 기판에 배치된 이미지 센서를 커버하여 이미지 센서를 보호한다. 글래스 기판(230)은 광 투과율이 좋은 무기재료인 글래스(glass) 또는 석영(quartz) 재질인 것이 바람직하며, 전기 전도성을 가진 투명막으로 인듐(In)과 산화주석(In2O3SnO2)의 화합물인 인듐 주석화합물(ITO: Indium Tin Oxide)인 것이 더 바람직하다.
이미지 센서 기판과 글래스 기판(230)의 본딩은 이방성 도전 에폭시와 같은 이방성 도전체 또는 나노 인터커넥션 페이스트와 같은 나노 전도 소재를 도포하는 단계를 포함할 수 있다. 또한 이미지 센서 기판과 글래스 기판의 본딩은 인듐(In) 재질을 사용하는 경우 레이저 용접 방식을 이용하는 것이 바람직하다.
한편 글래스 기판(230)은 이미지 센서 기판의 활성면의 패드와 비활성면의 외부단자에 연결된 도전성 라인을 전기적으로 연결하는 재배선 기판일 수 있다. 재배선 기판은 본 출원인이 출원한 특허출원 제10-2004-71879호(패키지된 집적회로 소자) 및 특허출원 제10-2004-80155호(재배선 기판 제조방법 및 그 방법으로 제조된 재배선 기판을 이용한 패키지된 집적회로 소자 제조 방법)에 상세히 게재되어 있으므로 상세한 설명은 생략한다.
글래스 기판(230)이 재배선 기판인 경우 재배선 기판에 형성된, 금속층이 도포된 하나의 패턴돌기(232)는 리플로 솔더(220)에 전기적으로 직접 연결되는 구조를 가지므로, 하나의 패턴돌기(232)와 리플로 솔더(220)는 특허출원 제10-2004- 71879호와 특허출원 제10-2004-80155호에 개시된 한 쌍의 패턴돌기와 도전성 라인의 기능을 수행할 수 있게 된다.
도15는 소잉 단계를 도시한다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단한다.
도16은 절단된 개별 소자 단위 상태를 도시한다. 도시된 바와 같이, 제2실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다.
[제3실시예]
제3실시예로 기판의 비활성면을 그라인딩한 후, 기판에 비아 홀을 형성하고 리플로 솔더를 형성하여 글래스 기판과 기판을 본딩하는 칩 적층 방법을 도17 내지 23을 참조하여 설명한다.
제3실시예에 따른 3차원 칩 적층 방법은 기판 제공 단계, 그라인딩 단계, 비아 홀 형성 단계, 리플로 솔더 형성 단계, 글래스 기판 본딩 단계 및 소잉 단계를 포함한다.
제3실시예는 제2실시예와 비교하였을 때, 그라인딩 단계 후 리플로 솔더가 형성되는 점에 차이가 있고, 이미지 센서 기판에 리플로 솔더가 형성된 후 글래스 기판이 본딩되는 점이 같다.
도17은 기판 제공 단계이다. 도시된 바와 같이, 제공되는 기판(300)은 제2실시예에서와 같이 활성면(301)과 비활성면(302)을 구비하고, 활성면(302)에 광학센서(308)와 광학센서(308) 주변에 다수의 패드(306)가 형성된 이미지 센서 기판인 것이 바람직하다.
도18은 그라인딩 단계이다. 도시된 바와 같이, 제공된 이미지 센서 기판의 비활성면(302)은 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하여 연마한다. 이미지 센서 기판의 연마는 이미지 센서 기판이 50 내지 150um의 두께를 가지도록 이루어지는 것이 바람직하며, 도20의 리플로 솔더의 두께를 고려하여 적절하게 조절될 수 있다.
도19는 비아 홀 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판을 관통하는 비아 홀(via hole)(304)을 형성한다. 비아 홀(304)은 레이저 드릴 등 드릴 방법과 플라즈마를 이용한 건식 식각 방법 등 식각 방법을 이용하여 형성할 수 있다.
비아 홀 형성 단계는 비아 홀(304)에 접착층(310)을 형성하기 위한 제2실시예의 도11의 접착층 형성 단계를 더 포함할 수 있다.
도20은 리플로 솔더 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판에 형성된 비아 홀에 리플로 솔더(320)를 형성한다. 리플로 솔더(320)의 재질 및 형성 방법은 제2실시예의 도12에서 설명한 바와 같다.
리플로 솔더 형성 단계 후 이미지 센서 기판의 비활성면(302)에 다른 이종의 기판(도시되지 않음)을 더 적층할 수 있다. 이종의 기판은 제2실시예의 도13에서 설명한 ISP 기판일 수 있으며, 도17 내지 도20 단계를 거친 ISP 기판일 수 있다. 이미지 센서 기판과 ISP 기판을 적층하는 방법은 제2실시예의 도14에서 설명한 바와 같으므로 상세한 설명은 생략한다.
도21은 글래스 기판 본딩 단계이다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(330)을 얼라인하여 본딩한다. 글래스 기판(330)의 재질, 본딩 접착제 및 바람직한 글래스 기판이 재배선 기판인 점 등은 제2실시예의 도14에서 설명한 바와 같다.
도22는 소잉 단계를 도시한다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단하며, 제2실시예의 도15에서 설명한 바와 같다.
도23은 절단된 개별 소자 단위 상태를 도시한다. 도시된 바와 같이, 제3실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다.
[제4실시예]
제4실시예로 글래스 기판과 솔더 범프가 형성된 기판을 적층하고 기판의 비활성면을 그라인딩한 후 리플로 솔더를 형성하는 칩 적층 방법을 도24 내지 도30을 참조하여 설명한다.
제4실시예에 따른 3차원 칩 적층 방법은 접착층 형성 단계, 솔더 범프 형성 단계, 글래스 기판 본딩 단계, 그라인딩 단계, 비아 홀 형성 단계 및 리플로 형성 단계, 소잉 단계를 포함한다.
도24은 접착층 형성 단계이다. 제공된 기판(400)의 활성면(401)에 솔더 범프가 형성되기 용이하도록 접착층(410)을 형성한다. 여기서 접착층(410)은 접합층(크롬, 티타늄, 아연 등), 확산 방지층(금, 납 등) 및 웨팅층(구리, 니켈 등)을 포함하는 UBM(Under Bump Metallurgy)일 수 있다. UBM은 진공증착(evaporation), 스퍼터링(sputtering), 무전해 도금(electroless plating) 방법 등을 이용하여 형성할 수 있다. 제공된 기판(400)은 이미지 센서 기판인 것이 바람직하다.
도25은 솔더 범프 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판의 패드(406)에 전기적으로 연결될 솔더 범프(422)를 패드(406)의 주변에 형성한다. 솔더 범프(422)는 진공증착(evaporation), 전기도금(electroplating), 스크린 프린팅 또는 스터드 범핑 방법을 사용하여 형성할 수 있다.
솔더 범프(422)는 이미지 센서 기판이 재배선 기판과 본딩되는 경우 이미지 센서 기판의 비활성면(여기에서는 측면)에 형성되는 리플로 솔더에 전기적으로 연결되어 도전성 라인의 기능을 수행한다.
도26는 글래스 기판 본딩 단계이다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(430)을 얼라인 하여 본딩한다. 글래스 기판(430)의 재질, 본딩 접착제 및 바람직한 글래스 기판이 재배선 기판인 점 등은 제2실시예의 도14에서 설명한 바와 같다.
도27은 그라인딩 단계이다. 도시된 바와 같이, 글래스 기판이 본딩된 이미지 센서 기판의 비활성면(402)을 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하여 연마한다. 이미지 센서 기판의 연마는 이미지 센서 기판이 50 내지 150um의 두께를 가지도록 이루어지는 것이 바람직하며, 도31의 리플로 솔더의 두께를 고려하여 적절하게 조절될 수 있다.
도28은 비아 홀 형성 및 리플로 솔더 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판에 비아 홀(via hole)(404)을 형성하고 형성된 비아 홀(404)에 리플로 솔더(420)를 형성한다. 비아 홀(404)은 도25에서 형성된 솔더 범프(422)에 대응되는 위치에 솔더 범프(422)의 하면이 노출되도록 형성하는 것이 바람직하다. 비아 홀(404) 형성 방법은 제3실시예의 도19에서 설명한 드릴방법 또는 식각방법을 이용할 수 있다.
비아 홀(404) 형성 후, 비아 홀(404)에 제3실시예의 도19에서 설명한 바와 같은 접착층 형성단계를 더 포함할 수 있다.
도29는 소잉 단계이다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단하며, 제2실시예의 도15에서 설명한 바와 같다.
제2실시예 내지 제4실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다. 리플로 솔더를 이용하는 경우 종래 보다 제조 공정을 줄이고 제조 공정이 용이해지는 효과가 있다.
제2실시예 내지 제4실시예에 따른 3차원 칩 적층 방법은 그라인딩 단계 이후 기판 레벨(WLP: wafer level packaging)에서 적층하기 이전에 절단수단을 통하여 칩 단위로 절단한 후, 개별 칩 단위로 적층하는 방법(CLP: chip level packaging)으로 진행할 수도 있다.
도31 및 도32는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩(Image sensor)의 사용 상태를 도시한다.
도11은 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩이 소켓에 삽입된 상태로 PCB에 실장될 수 있는 경우를 예시하고, 도12는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩이 소켓을 매개로 와이어 본딩될 수 있는 경우를 예시한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상술한 바와 같은 본 발명의 리플로 솔더를 이용한 3차원 칩 적층 방법은, 기판에 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층함으로써, 종래보다 간단한 공정을 통하여 3차원 적층된 칩을 생산할 수 있는 효과가 있다.

Claims (26)

  1. 기판의 활성면에 리세스(recess)를 형성하는 단계;
    상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계;
    상기 접착층에 리플로 솔더(solder)를 형성하는 단계;
    상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩(grinding)하는 단계;
    상기 기판을 상기 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계;
    상기 칩을 수직으로 적층하는 단계; 및
    상기 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 상기 리플로 솔더를 가열하는 단계;
    를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.
  2. 제1항에 있어서,
    상기 리세스 형성 단계는
    드릴방법 및 식각방법 중 어느 하나의 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  3. 제2항에 있어서,
    상기 리세스는 원형, 타원형 및 다각형 중 어느 하나의 형상을 가지는 홈인
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  4. 제1항에 있어서,
    상기 접착층 형성단계는
    포토리소그래피, 증착, 스퍼터링, 도금, 무전해도금 중 어느 하나의 패터닝 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  5. 제4항에 있어서,
    상기 접착층은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 구리(Cu) 중 적어도 하나의 금속 재질을 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  6. 제1항에 있어서,
    리플로 솔더 형성단계는
    진공 증착, 도금, 트랜스퍼, 스크리닝 및 메탈 젯 방법 중 어느 하나의 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  7. 제6항에 있어서,
    상기 리플로 솔더는 주석을 포함하며, 철, 구리, 알루미늄, 아연, 금, 은, 카드뮴 중 적어도 하나의 금속재질이 첨가되는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  8. 제1항에 있어서,
    상기 그라인딩 단계는
    화학적 기계적 평탕화(CMP) 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  9. 제1항에 있어서,
    상기 적층 단계는
    적층된 칩 간 사이에 접착성 물질을 삽입하는 단계를 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  10. 기판의 활성면에 리세스를 형성하는 단계;
    상기 리세스에 리플로 솔더를 형성하는 단계;
    상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩하는 단계;
    상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및
    상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계
    를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.
  11. 기판의 비활성면을 그라인딩하는 단계;
    상기 기판을 관통하는 비아홀을 형성하는 단계;
    상기 비아홀을 이용하여 리플로 솔더를 형성하는 단계;
    상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및
    상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계;
    를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.
  12. 기판의 활성면에 접착층을 형성하는 단계;
    상기 접착층에 솔더 범프를 형성하는 단계;
    상기 기판의 활성면에 글래스 기판을 본딩하는 단계;
    상기 기판의 비활성면을 그라인딩하는 단계;
    상기 기판의 비활성면에 비아 홀을 형성하는 단계;
    상기 비아 홀에 리플로 솔더를 형성하는 단계; 및
    상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계
    를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.
  13. 제10항에 있어서,
    상기 리세스 형성단계는
    상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계를 더 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  14. 제13항에 있어서,
    상기 패터닝 방법은 포토리소그래피, 증착, 스퍼터링, 전기도금, 무전해도금 중 어느 하나의 방법인
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 비아홀 형성 단계는
    상기 비아홀에 패터닝 방법을 통해 접착층을 형성하는 단계를 더 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  16. 제15에 있어서,
    상기 패터닝 방법은 포토리소그래피, 증착, 스퍼터링, 전기도금, 무전해도금 중 어느 하나의 방법인
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  17. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 리플로 솔더 형성 단계는
    진공 증착, 도금, 트랜스퍼, 스크리닝 및 메탈 젯 방법 중 어느 하나의 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  18. 제17항에 있어서,
    상기 리플로 솔더는 주석을 포함하며, 철, 구리, 알루미늄, 아연, 금, 은, 카드뮴 중 적어도 하나의 금속재질이 첨가되는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  19. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 그라인딩 단계는 화학적 기계적 평탄화(CMP) 방법을 이용하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  20. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 기판은 활성면에 광학센서와 광학센서 주변에 다수의 패드가 형성된 이미지 센서 기판인
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  21. 제20항에 있어서,
    상기 글래스 기판은 상기 패드에 접촉되는 금속층이 도포된 패턴돌기가 형성되고 상기 금속층이 상기 리플로 솔더에 접촉되는 재배선 기판인
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  22. 제10항에 있어서,
    상기 그라인딩 단계 후, 상기 기판의 비활성면에 상기 리플로 솔더가 형성된 이미지 센서 프로세서 기판을 적층하는 단계를 더 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  23. 제11항 또는 제12항에 있어서,
    상기 리플로 솔더 형성 단계 후, 상기 기판의 비활성면에 상기 리플로 솔더가 형성된 이미지 센서 프로세서 기판을 적층하는 단계를 더 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  24. 제11항 내지 제12항 중 어느 한 항에 있어서,
    상기 글래스 기판 본딩 단계에서는 인듐을 포함하는 재질을 글래스 기판의 투명막으로 사용하는 것을 특징으로 하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  25. 제11항 내지 제12항 중 어느 한 항에 있어서,
    상기 글래스 기판 본딩 단계는 레이저 용접 방식에 의해 이루어지는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
  26. 제11항 내지 제12항 중 어느 한 항에 있어서,
    상기 글래스 기판 본딩 단계는 상기 글래스 기판에 이방성 도전체 및 나노 전도 소재 재질 중 어느 하나의 재질로 도포하는 단계를 포함하는
    리플로 솔더를 이용한 3차원 칩 적층 방법.
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