KR100703012B1

KR100703012B1 - 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법

Info

Publication number: KR100703012B1
Application number: KR1020060007109A
Authority: KR
Inventors: 권용재; 이동호; 이강욱; 한성일; 마금희
Original assignee: 삼성전자주식회사
Priority date: 2006-01-24
Filing date: 2006-01-24
Publication date: 2007-04-09
Also published as: CN101026102A

Abstract

반도체 패키지는 관통공이 형성된 반도체 칩을 포함한다. 배선 구조물은 반도체 칩의 상면에 형성되어 반도체 칩과 전기적으로 연결된 배선 패턴, 및 배선 패턴과 이어지고 관통공을 매립하는 플러그를 포함한다. 반도체 칩의 휨을 억제하는 휨 억제부재가 반도체 칩의 하면에 형성된다. 휨 억제부재는 플러그의 하단을 노출시키는 개구를 갖는다. 휨 억제부재가 반도체 기판보다 높은 열팽창계수를 가지므로, 반도체 기판이 휘어지는 현상이 억제된다.

Description

반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는 방법{SEMICONDUCTOR PACKAGE, STACKED SEMICONDUCTOR PACKAGE AND METHODS OF MANUFACTURING THE PACKAGES}

도 1은 본 발명의 제 1 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.

도 2 내지 도 17은 도 1에 도시된 반도체 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.

도 18 내지 도 21은 본 발명의 제 2 실시예에 따라 도 1에 도시된 반도체 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.

도 22는 본 발명의 제 3 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.

도 23 내지 도 25는 도 22에 도시된 반도체 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

210 : 반도체 칩 212 : 본딩 패드

220 : 절연막 패턴 230 : 배선 구조물

232 : 배선 패턴 234 : 플러그

240 : 도전성 접착층 250 : 휨 억제부재

260 : 접착부재 270 : 지지부재

400 : 인쇄회로기판 500 : 몰드

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것이다.

일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 마더 보드에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행한다.

종래의 패키징 공정에 따르면, 스크라이브 레인을 따라 반도체 기판을 절단하여, 반도체 기판을 개개의 반도체 칩들로 분리한다. 반도체 칩을 배선 기판에 부착한 다음, 반도체 칩의 본딩 패드와 배선 기판을 도전성 와이어 등을 이용해서 전기적으로 연결시킨다. 그런 다음, 배선 기판 상에 몰드를 형성하여, 반도체 칩을 몰드로 둘러싼다. 배선 기판에 솔더 볼과 같은 외부 접속 단자를 마운트한다.

그러나, 상기와 같은 종래의 패키징 공정은 개개의 반도체 칩들에 대해서 개별적으로 수행되어야 하는 관계로, 패키징 공정의 효율이 매우 낮다는 문제가 있었다.

상기된 문제를 해소하기 위해서, 최근에는 반도체 기판을 절단하기 전에 반 도체 기판 전체에 대해서 패키징 공정을 실시한 후, 반도체 기판을 절단하는 웨이퍼 레벨 패키징 공정이 제안되었다.

종래의 웨이퍼 레벨 패키징 공정법들이 일본공개특허 제2002-50738호, 제2004-288722호 및 제2004-228392호 등에 개시되어 있다.

일본공개특허 제2002-50738호에 개시된 방법에서는, 반도체 칩에 관통공을 형성하고, 절연막을 관통공에 내벽에 형성한다. 절연막을 접착제로 사용하여 웨이퍼 레벨 패키지들을 적층한다.

일본공개특허 제2004-288722호에 개시된 방법에서는, 반도체 칩에 관통공을 형성하고, 관통공을 플러그로 매립한다. 반도체 칩의 상면에 보강부재를 부착한 다음, 반도체 칩의 하면을 제거하여 플러그를 노출시킨다. 노출된 플러그들을 서로 연결시킴으로써, 웨이퍼 레벨 패키지들을 적층한다.

일본공개특허 제2004-228392호에 개시된 방법에서는, 반도체 칩에 관통공을 형성하고, 관통공의 내벽에 전극을 도금한다. 반도체 칩의 상면에 접착제를 이용해서 지지부재를 부착한다. 반도체 칩의 하면을 제거하여 전극을 노출시킨다. 노출된 전극들을 서로 연결시킴으로써, 웨이퍼 레벨 패키지들을 적층한다.

그러나, 상기된 종래의 방법들에서는, 반도체 칩의 하면을 제거하게 되면, 플러그 뿐만 아니라 반도체 기판의 하면도 부분적으로 노출된다. 이로 인하여, 상부 패키지의 반도체 기판과 하부 패키지의 플러그 간에 쇼트가 발생될 소지가 매우 높다.

또한, 반도체 칩은 실리콘 재질의 반도체 기판보다 매우 높은 열팽창계수를 갖는다. 따라서, 반도체 패키지를 마더 보드에 실장하여 장시간 구동시키게 되면, 열팽창계수 차이로 인하여 반도체 기판이 휘어지는 현상이 발생된다. 특히, 플러그를 노출시키기 위해서 반도체 기판의 하면을 제거하여, 반도체 기판이 얇은 두께를 갖게 되는 경우에, 상기와 같은 휨 현상이 더욱 심해진다.

본 발명은 반도체 기판의 하면이 노출되는 것을 방지할 수 있으면서 반도체 기판의 휨 현상도 억제시킬 수 있는 구조를 갖는 반도체 패키지를 제공한다.

또한, 본 발명은 상기된 반도체 패키지들이 적층된 구조를 갖는 반도체 스택 패키지를 제공한다.

아울러, 본 발명은 상기된 반도체 패키지 및 반도체 스택 패키지를 제조하는 방법들을 제공한다.

본 발명의 일 견지에 따른 반도체 패키지는 관통공이 형성된 반도체 칩을 포함한다. 배선 구조물은 반도체 칩의 상면에 형성되어 반도체 칩과 전기적으로 연결된 배선 패턴, 및 배선 패턴과 이어지고 관통공을 매립하는 플러그를 포함한다. 반도체 칩의 휨을 억제하는 휨 억제부재가 반도체 칩의 하면에 형성된다. 휨 억제부재는 플러그의 하단을 노출시키는 개구를 갖는다.

본 발명의 다른 견지에 따른 반도체 스택 패키지는 제 1 패키지, 및 제 1 패키지 상에 적층된 제 2 패키지를 포함한다. 제 1 패키지는 제 1 관통공이 형성된 제 1 반도체 칩, 제 1 반도체 칩과 전기적으로 연결된 제 1 배선 구조물, 및 제 1 반도체 칩의 하면에 형성된 제 1 휨 억제부재를 포함한다. 제 1 배선 구조물은 제 1 반도체 칩의 상면에 형성되어 제 1 반도체 칩과 전기적으로 연결된 제 1 배선 패턴, 및 제 1 배선 패턴과 이어지고 제 1 관통공을 매립하여 제 1 휨 억제부재를 통해 노출된 제 1 플러그를 포함한다. 제 2 패키지는 제 2 관통공이 형성된 제 2 반도체 칩, 제 2 반도체 칩과 전기적으로 연결된 제 2 배선 구조물, 및 제 2 반도체 칩의 하면에 형성된 제 2 휨 억제부재를 포함한다. 제 2 배선 구조물은 제 2 반도체 칩의 상면에 형성되어 제 2 반도체 칩과 전기적으로 연결된 제 2 배선 패턴, 및 제 2 배선 패턴과 이어지고 제 2 관통공을 매립하며 제 1 배선 패턴과 전기적으로 연결된 제 2 플러그를 포함한다.

본 발명의 또 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 복수개의 반도체 칩들이 형성된 반도체 기판의 상면에 구멍을 형성한다. 반도체 기판의 상면에 형성되어 각 반도체 칩과 전기적으로 연결된 배선 패턴과, 배선 패턴과 이어지고 구멍을 매립하는 플러그를 갖는 배선 구조물을 형성한다. 반도체 기판의 상면에 지지부재를 부착한다. 이어서, 반도체 기판의 하면을 부분적으로 제거하여, 플러그의 하단을 반도체 기판의 하면으로부터 돌출시킨다. 그런 다음, 플러그의 하단을 노출시키는 개구를 갖고 반도체 기판의 휨을 억제하는 휨 억제부재를 반도체 기판의 하면에 형성한다.

본 발명의 또 다른 견지에 따른 반도체 스택 패키지의 제조 방법에 따르면, 복수개의 반도체 칩들이 형성된 반도체 기판의 상면에 구멍을 형성한다. 반도체 기판의 상면에 형성되어 각 반도체 칩과 전기적으로 연결된 배선 패턴과, 배선 패턴 과 이어지고 구멍을 매립하는 플러그를 갖는 배선 구조물을 형성한다. 반도체 기판의 상면에 지지부재를 부착한다. 반도체 기판의 하면을 부분적으로 제거하여, 플러그의 하단을 반도체 기판의 하면으로부터 돌출시킨다. 이어서, 플러그의 하단을 노출시키는 개구를 갖고 반도체 기판의 휨을 억제하는 휨 억제부재를 반도체 기판의 하면에 형성한다. 반도체 기판의 스크라이브 레인을 따라 반도체 기판을 절단하여, 반도체 기판을 복수개의 반도체 칩들로 분리한다. 그런 다음, 지지부재를 제거한다. 이어서, 휨 억제부재를 사이에 두고 각 반도체 칩들을 적층하면서 각 반도체 칩들의 배선 패턴과 플러그를 전기적으로 연결시킨다.

상기된 본 발명에 따르면, 반도체 기판의 하면에 형성된 휨 억제부재가 반도체 기판보다 높은 열팽창계수를 가지므로, 반도체 기판의 상부에 형성된 반도체 칩의 높은 열팽창계수로 인한 반도체 기판의 휨을 휨 억제부재가 보상하게 된다. 따라서, 반도체 기판이 휘어지는 현상이 억제된다. 또한, 휨 억제부재의 노출 방지부가 반도체 기판의 하면 노출을 방지하므로, 반도체 기판과 플러그 간의 쇼트 현상이 방지된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명한다.

실시예 1

도 1은 본 발명의 제 1 실시예에 따른 웨이퍼 레벨 스택 패키지를 나타낸 단면도이다.

도 1을 참조하면, 본 실시예에 따른 웨이퍼 레벨 스택 패키지(100)는 인쇄회로기판(printed circuit board:PCB, 400) 상에 실장된 제 1 패키지(200), 제 1 패키지(200) 상에 실장된 제 2 패키지(300), 및 제 1 패키지(200)가 실장된 인쇄회로기판(400)을 포함한다.

제 1 패키지(200)는 제 1 본딩 패드(212)와 제 1 관통공(214)을 갖는 제 1 반도체 칩(210), 제 1 반도체 칩(210)의 상면과 제 1 관통공(214)의 내벽에 형성된 제 1 절연막 패턴(220), 제 1 본딩 패드(212)와 전기적으로 연결된 제 1 배선 구조물(230), 및 제 1 반도체 칩(210)의 하면에 형성된 제 1 휨 억제부재(250)를 포함한다.

제 1 본딩 패드(212)는 제 1 반도체 칩(210)의 상면에 형성된다. 제 1 절연막 패턴(220)은 제 1 본딩 패드(212)를 노출시키는 개구를 갖는다. 특히, 제 1 관통공(214)의 내벽에 형성된 제 1 절연막 패턴(220)은 제 1 반도체 칩(210)과 제 1 배선 구조물(230)을 전기적으로 절연시키는 역할을 한다.

제 1 배선 구조물(230)은 제 1 본딩 패드(212)와 전기적으로 연결된 제 1 배선 패턴(232), 및 제 1 배선 패턴(232)과 연결되고 제 1 관통공(214)을 매립하는 제 1 플러그(234)를 포함한다. 즉, 제 1 절연막 패턴(220)은 제 1 플러그(234)와 제 1 반도체 칩(210)을 전기적으로 절연시킨다. 특히, 제 1 플러그(234)는 제 1 반도체 칩(210)의 하면으로부터 돌출된 하단을 갖는다. 부가적으로, 얇은 두께를 갖는 제 1 금속 장벽막(236)이 제 1 절연막 패턴(220)과 제 1 배선 구조물(230) 사이에 개재될 수 있다.

부가적으로, 제 1 도전성 접착층(240)이 제 1 배선 패턴(232) 상에 형성될 수 있다. 제 1 도전성 접착층(240)은 제 1 및 제 2 패키지(200, 300)들 간의 전기적 연결을 보조하면서 접착력을 강화시키는 기능을 한다.

제 1 휨 억제부재(250)는 제 1 반도체 칩(210)을 절연시키면서 제 1 반도체 칩(210)이 휘어지는 현상을 억제한다. 여기서, 제 1 반도체 칩(210) 내의 상부에 구성된 여러 회로 요소들은 실리콘 재질의 제 1 반도체 칩(210)보다 높은 열팽창계수를 갖는다. 따라서, 제 1 반도체 칩(210)을 장시간 구동시키게 되면, 회로 요소들과 제 1 반도체 칩(210) 간의 열팽창계수 차이로 인하여 제 1 반도체 칩(210)이 휘어지게 된다. 제 1 휨 억제부재(250)는 이러한 열팽창계수 차이를 보상해준다. 즉, 제 1 휨 억제부재(250)는 제 1 반도체 칩(210)보다 크면서 회로 요소들과 유사한 열팽창계수를 갖고 또한 회로 요소들과 반대되는 제 1 반도체 칩(210)의 하면에 배치되어서, 제 1 반도체 칩(210)의 휘어지는 방향과 반대되는 방향으로 제 1 반도체 칩(210)을 휘어지게 한다. 결과적으로, 제 1 반도체 칩(210)이 휘어지는 정도가 줄어들게 된다.

또한, 제 1 휨 억제부재(250)는 제 1 패키지(200)와 제 2 패키지(300)를 접 착시키는 기능도 갖는다. 따라서, 제 1 휨 억제부재(250)는 접착성 물질을 포함할 수 있다.

상기와 같은 기능을 하는 제 1 휨 억제부재(250)의 재질로는 감광물질(photo-definable material)을 예로 들 수 있다. 구체적으로, 감광물질의 예로는 감광성 폴리이미드(photo-definalbe polyimide), 감광성 노볼락-페놀(photo-definable novolak-phenol), 감광성 폴리벤족서졸(photo-definable polybenzoxazole : PD-PBO), 감광성 에폭시(photo-definable epoxy), 감광성 벤조사이클로부텐(photo-definable benzocyclobutene : PD-BCB)을 들 수 있다.

또한, 제 1 휨 억제부재(250)는 인쇄회로기판(400)의 전극 패드(410)를 수용하는 개구(252)를 갖는다. 제 1 플러그(234)의 하단은 개구(252)를 통해 노출된다. 특히, 제 1 휨 억제부재(250)는 전극 패드(410)와 제 1 반도체 칩(210)의 하면 사이에 존재하는 노출 방지부(254)를 갖는다. 노출 방지부(254)는 제 1 반도체 칩(210)의 하면에 외부로 노출되는 것을 방지하여, 인쇄회로기판(400)과 제 1 반도체 칩(210)이 서로 쇼트되는 것을 방지한다. 여기서, 노출 방지부(254)는 제 1 반도체 칩(210)의 하면으로부터 돌출된 제 1 플러그(234)의 하단 두께와 실질적으로 동일하거나 또는 얇은 두께를 가질 수 있다.

제 1 플러그(234)의 하단이 인쇄회로기판(400)의 전극 패드(410)에 실장된다. 전극 패드(410)와 제 1 플러그(234) 간의 전기적 접촉을 보장하기 위해서, 전도성 접착층(430)이 전극 패드(410) 상에 형성될 수 있다. 한편, 감광성 레진층(420)이 전극 패드(410)가 노출되도록 인쇄회로기판(400) 상에 형성된다. 부가적으 로, 접착층 패턴(440)이 제 1 휨 억제부재(250)와 인쇄회로기판(400) 사이에 개재될 수도 있다. 솔더 볼과 같은 외부 접속 단자(450)가 인쇄회로기판(400)의 하면에 마운트된다. 외부 접속 단자(450)는 전극 패드(410)와 전기적으로 연결된다. 예를 들어서, 관통공이 인쇄회로기판(400)에 형성되고, 관통공에 매립된 도전부재(미도시)를 매개로 외부 접속 단자(450)와 전극 패드(410)를 전기적으로 연결시킬 수 있다.

제 2 패키지(300)는 전술된 제 1 패키지(200)와 실질적으로 동일한 구성요소들을 포함한다. 즉, 제 2 패키지(300)는 제 2 본딩 패드(312)와 제 2 관통공(314)을 갖는 제 2 반도체 칩(310), 제 2 본딩 패드(312)를 노출시키도록 제 2 반도체 칩(310)의 상면과 제 2 관통공(314)의 내벽에 형성된 제 2 절연막 패턴(320), 제 2 본딩 패드(312)와 전기적으로 연결된 제 2 배선 구조물(330), 제 2 배선 구조물(330) 상에 형성된 제 2 도전성 접착층(340), 및 제 2 반도체 칩(310)의 하면에 형성된 제 2 휨 억제부재(350)를 포함한다. 부가적으로, 얇은 두께를 갖는 제 2 금속 장벽막(336)이 제 2 절연막 패턴(220)과 제 2 배선 구조물(330) 사이에 개재될 수 있다.

제 2 배선 구조물(330)은 제 2 본딩 패드(312)와 전기적으로 연결된 제 2 배선 패턴(332), 및 제 2 배선 패턴(332)과 연결되고 제 2 관통공(314)을 매립하는 제 2 플러그(334)를 포함한다. 제 2 플러그(334)의 하단이 제 1 패키지(200)의 제 1 배선 패턴(234)과 전기적으로 연결된다. 구체적으로는, 제 2 플러그(334)의 하단은 제 1 패키지(200)의 제 1 도전성 접착층(240)에 연결된다.

제 2 휨 억제부재(350)는 제 1 패키지(200)의 제 1 배선 패턴(232)을 수용하는 개구(352)를 갖는다. 제 2 플러그(334)의 하단은 개구(352)를 통해 노출된다. 제 2 휨 억제부재(350)는 제 1 배선 패턴(232)과 제 2 반도체 칩(310)의 하면 사이에 존재하는 노출 방지부(354)를 갖는다.

부가적으로, 제 1 및 제 2 패키지(200, 300)를 외부 충격으로 보호하기 위한 몰드(450)가 제 1 및 제 2 패키지(200, 300)를 둘러싸도록 형성될 수도 있다.

여기서, 본 실시예에서는, 제 1 및 제 2 패키지(200, 300)가 적층된 구조를 예시하여 설명하였으나, 상기된 제 1 패키지(200)와 실질적으로 동일한 구성요소를 갖는 적어도 하나의 패키지가 제 2 패키지(300) 상에 적층될 수도 있다.

또한, 본 실시예에서는, 인쇄회로기판(400)이 외부 접속 단자(450)를 갖는 것으로 예시하였으나, 외부 접속 단자(450)를 제 1 플러그(234)의 하단에 직접 형성할 수도 있을 것이다. 이러한 구조인 경우, 반도체 스택 패키지(100)는 인쇄회로기판(400)을 갖지 않는 구조를 가지게 될 것이다.

도 2를 참조하면, 복수개의 반도체 칩(210, 310)들이 형성된 실리콘 재질의 반도체 기판(W)을 마련한다. 각 반도체 칩(210, 310)들은 반도체 기판(W)의 상면을 통해 노출된 본딩 패드(212, 312)들을 갖는다.

도 3을 참조하면, 제 1 구멍(214)을 제 1 반도체 칩(210)의 상면으로부터 형성한다. 또한, 제 1 구멍(214)과 실질적으로 동일한 크기를 갖는 제 2 구멍(314)을 제 2 반도체 칩(310)의 상면으로부터 형성한다. 제 1 및 제 2 구멍(214, 314)들의 하단들은 반도체 기판(W)의 하면을 통해 노출되지 않는다. 즉, 제 1 및 제 2 구멍(214, 314)들은 반도체 기판(W)의 두께보다 얕은 깊이를 갖는다.

도 4를 참조하면, 절연막(222)을 반도체 기판(W)의 상면과 제 1 및 제 2 구멍(214, 314)들의 내벽 상에 형성한다.

도 5를 참조하면, 금속 장벽막(236)을 절연막(222) 상에 얇게 형성한다.

도 6을 참조하면, 제 1 및 제 2 배선 구조물(230, 330)들을 금속 장벽막(236) 상에 형성한다. 구체적으로, 금속 장벽막(236)을 부분적으로 노출시키는 포토레지스트 패턴(미도시)을 금속 장벽막(236) 상에 형성한다. 포토레지스트 패턴으로부터 노출된 금속 장벽막(236) 상에 도금 공정을 통해서 제 1 및 제 2 배선 구조물(230, 330)들을 형성한다. 여기서, 제 1 배선 구조물(230)은 반도체 기판(W) 상부에 위치하여 제 1 본딩 패드(212)와 전기적으로 연결된 제 1 배선 패턴(232), 및 제 1 배선 패턴(232)과 연결되고 제 1 구멍(214)을 매립하는 제 1 플러그(234)를 포함한다. 제 2 배선 구조물(330)은 반도체 기판(W) 상부에 위치하여 제 2 본딩 패드(312)와 전기적으로 연결된 제 2 배선 패턴(332), 및 제 2 배선 패턴(332)과 연결되고 제 2 구멍(314)을 매립하는 제 2 플러그(334)를 포함한다.

이어서, 도금 공정을 통해서 제 1 및 제 2 도전성 접착층(240, 340)들을 제 1 및 제 2 배선 패턴(232, 332)들 상에 형성한다. 그런 다음, 포토레지스트 패턴을 스트립 공정 및/또는 애싱 공정을 통해서 제거한다.

도 7을 참조하면, 제 1 및 제 2 배선 구조물(230, 330)들을 식각 마스크로 사용하여 장벽 금속막(236)을 식각한다. 그런 다음, 제 1 및 제 2 배선 구조물(230, 330)과 식각된 장벽 금속막(236)을 식각 마스크로 사용하여 절연막(222)을 식각함으로써, 제 1 및 제 2 배선 패턴(232, 332)들과 반도체 기판(W) 사이, 및 제 1 및 제 2 구멍(214, 314)들 내벽에 위치하는 제 1 및 제 2 절연막 패턴(220, 320)들을 형성한다.

도 8을 참조하면, 접착부재(260)를 매개로 지지부재(270)를 반도체 기판(W)의 상면에 부착한다. 지지부재(270)는 실리콘 재질의 반도체 기판(W)과 실질적으로 동일한 열팽창계수를 가져서, 후속 공정 중에 반도체 기판(W)의 손상을 억제한다. 지지부재(270)의 구체적인 기능들은 후속 공정과 함께 후술될 것이다.

한편, 상기와 같은 기능을 갖는 지지부재(270)의 재질로는 글래스를 예로 들 수 있다. 또한, 지지부재(270)는 후속 공정을 통해서 제거되어야 하므로, 열이나 자외선에 의해 접착성이 쉽게 낮아지는 접착부재(270)의 재질로는 열가소성 테이프, 자외선 감응성 테이프(UV-sensitive tape), 열가소성 페이스트(paste), 자외선 감응성 페이스트, 스핀-온 레진(spin-on resin) 등을 들 수 있다.

도 9를 참조하면, 반도체 기판(W)의 하면을 부분적으로 제거하여, 제 1 및 제 2 플러그(234, 334)들의 하단을 반도체 기판(W)의 하면으로부터 돌출시킨다.

여기서, 제 1 및 제 2 플러그(234, 334)들의 하단을 돌출시키기 위해서, 다음과 같은 2가지 방법들을 예로 들 수 있다. 첫번째 방법으로서, 반도체 기판(W)의 하면과 제 1 및 제 2 플러그(234, 334)들의 하단을 연마한다. 그런 다음, 연마된 반도체 기판(W)의 하면을 식각하여, 상기 연마된 제 1 및 제 2 플러그(234, 334)의 하단들을 식각된 반도체 기판(W)의 하면으로부터 돌출시킨다. 여기서, 반도체 기판(W)의 하면은 제 1 및 제 2 플러그(234, 334)들보다 실리콘 재질의 반도체 기판(W)에 대한 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정, 또는 실리콘 재질의 반도체 기판(W)에 대한 건식 식각 공정을 통해서 식각할 수 있다.

두번째 방법으로서, 제 1 및 제 2 플러그(234, 334)들의 하단이 노출될 때까지 반도체 기판(W)을 연마한다. 그런 다음, 연마된 반도체 기판(W)의 하면을 식각하여, 상기 제 1 및 제 2 플러그(234, 334)의 하단들을 식각된 반도체 기판(W)의 하면으로부터 돌출시킨다. 여기서, 반도체 기판(W)의 하면은 제 1 및 제 2 플러그(234, 334)들보다 실리콘 재질의 반도체 기판(W)에 대한 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 통해서 식각할 수 있다.

여기서, 상기와 같은 반도체 기판(W)의 하면을 연마하는 공정은, 반도체 기판(W)을 뒤집은 상태로 실시하게 된다. 이때, 지지부재(270)가 반도체 기판(W)을 밑에서 받쳐 지지하게 되므로, 연마 공정 중에 반도체 기판(W)을 견고하게 지지하게 된다. 따라서, 연마 공정에 의해 반도체 기판(W)이 손상되는 것이 억제된다.

도 10을 참조하면, 휨 억제막(256)을 식각된 반도체 기판(W)의 하면에 형성한다. 휨 억제막(256)은 반도체 기판(W)보다 큰 열팽창계수를 가져서, 반도체 기판(W)이 휘어지는 현상을 억제한다. 또한, 휨 억제막(256)은 제 2 패키지(300)와 제 1 패키지(200)를 서로 접착시키는 기능도 갖는다. 휨 억제막(256)의 재질로는 감광물질(photo-definable material)을 예로 들 수 있다. 구체적으로, 감광물질의 예로는 감광성 폴리이미드(photo-definalbe polyimide), 감광성 노볼락-페놀(photo- definable novolak-phenol), 감광성 폴리벤족서졸(photo-definable polybenzoxazole : PD-PBO), 감광성 에폭시(photo-definable epoxy), 감광성 벤조사이클로부텐(photo-definable benzocyclobutene : PD-BCB)을 들 수 있다.

도 11을 참조하면, 휨 억제막(256)을 노광 및 현상시켜서, 제 1 및 제 2 플러그(234, 334)들의 하단을 노출시키는 개구(252, 352)들을 각각 갖는 제 1 및 제 2 휨 억제부재(250, 350)들을 형성한다. 특히, 개구(252, 352)의 저면에 휨 억제막(256)이 잔류하도록 노광 공정 조건을 조절하여, 반도체 기판(W)의 하면 노출을 방지하는 노출 방지부(254, 354)들을 제 1 및 제 2 휨 억제부재(250, 350)에 형성한다. 상기와 같은 노광 및 현상 공정 중에도, 지지부재(270)가 반도체 기판(W)을 계소 견고히 지지하게 된다.

부가적으로, 제 1 및 제 2 휨 억제부재(250, 350)에 대한 경화 공정을 수행하여, 제 1 및 제 2 휨 억제부재(250, 350)의 강도를 강화시킬 수도 있다.

도 12를 참조하면, 접착층(442)을 제 1 및 제 2 휨 억제부재(250, 350)의 하면에 도포하여, 개구(252, 352)들을 접착층(442)으로 매립한다.

도 13을 참조하면, 개구(252, 352) 내의 접착층(442) 부분만을 완전히 제거하여, 제 1 및 제 2 휨 억제부재(250, 350)의 하면 상에만 위치하는 접착층 패턴(440)을 형성한다.

도 14를 참조하면, 스크라이브 레인을 따라 반도체 기판(W)을 절단한다. 이때, 제 1 및 제 2 패키지(200, 300)들은 지지부재(270)를 매개로 서로 연결된 상태이다. 여기서, 절단 공정 중에, 반도체 기판(W)은 지지부재(270)로 견고히 지지되 어 있으므로, 반도체 기판(W)이 손상되는 것이 억제된다. 특히, 제 1 및 제 2 패키지(200, 300)들은 지지부재(270)로 지지되어 있으므로, 종래의 절단 공정에서 사용되었던 소잉 테이프(sawing tape)를 반도체 기판에 부착하는 공정이 필요없게 된다. 아울러, 절단 공정 후에, 소잉 테이프를 제거하는 공정도 필요없게 된다.

도 15를 참조하면, 접착부재(260)에 열을 가하거나 또는 자외선을 조사하여, 지지부재(270)를 제 1 및 제 2 패키지(200, 300)들로부터 제거한다. 그러면, 제 1 및 제 2 패키지(200, 300)들이 완전히 서로 분리된다.

도 16을 참조하면, 제 1 패키지(200)의 제 1 플러그(234) 하단을 인쇄회로기판(400)의 전극 패드(410)에 실장한다. 이때, 접착층 패턴(440)을 매개로 제 1 패키지(200)와 인쇄회로기판(400)이 견고하게 접착된다.

도 17을 참조하면, 제 2 패키지(300)의 제 2 플러그(334) 하단을 제 1 패키지(200)의 제 1 배선 패턴(232) 상에 마운트한다. 여기서, 휨 억제부재(250)는 접착성을 갖고 있으므로, 제 1 및 제 2 패키지(200, 300)들이 휨 억제부재(250)를 매개로 견고하게 접착될 수가 있다.

몰드(500)로 제 1 및 제 2 패키지(200, 300)들을 둘러싸서, 도 1에 도시된 반도체 스택 패키지(100)를 완성한다.

본 실시예에 따르면, 휨 억제부재가 반도체 기판의 휘어지는 현상을 억제한다. 또한, 휨 억제부재의 노출 방지부가 반도체 기판의 하면 노출을 방지하므로, 반도체 기판과 플러그 간의 쇼트 현상이 방지된다. 특히, 인쇄회로기판과 제 1 패키지가 접착층을 매개로 서로 접착되므로, 인쇄회로기판과 제 1 패키지가 견고하게 적층된다.

실시예 2

본 실시예에 따른 방법은 실시예 1의 도 2 내지 도 12를 참조로 설명된 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호로 나타내면서, 도 12 이후의 공정에 대해서만 설명한다.

도 18을 참조하면, 제 1 반도체 기판(W1)에 대해서 실시예 1의 도 2 내지 도 12를 참조로 설명된 동일한 공정들을 수행한다. 또한, 제 2 반도체 기판(W2)에 대해서도 실시예 1의 도 2 내지 도 12를 참조로 설명된 동일한 공정들을 수행한다. 그런 다음, 제 1 반도체 기판(W1) 상에 있는 지지부재(270)와 접착부재(260)를 제거한다. 반면에, 제 2 반도체 기판(W2) 상에는 지지부재(270)와 접착부재(260)가 부착되어 있다.

도 19를 참조하면, 제 2 반도체 기판(W2)을 제 1 반도체 기판(W1) 상에 적층한다. 이때, 제 2 패키지(300)의 제 2 플러그(334) 하단이 제 1 패키지(200)의 제 1 배선 패턴(232) 상에 접촉되도록 한다.

도 20을 참조하면, 스크라이브 레인을 따라 적층된 제 1 및 제 1 반도체 기판(W1, W2)들을 절단한다. 이때, 제 1 및 제 2 반도체 기판(W1, W2)들은 지지부재(270)를 매개로 서로 연결된 상태이다.

도 21을 참조하면, 지지부재(270)와 접착부재(260)를 제거하여, 제 1 및 제 2 반도체 기판(W1, W2)을 서로 분리한다.

이어서, 적층된 제 1 및 제 2 패키지(200, 300)들을 인쇄회로기판(400)에 마운트하여, 도 1의 반도체 스택 패키지(100)를 완성한다.

본 실시예에 따르면, 반도체 기판들을 먼저 적층한 후에, 적층된 반도체 기판들을 절단하게 된다. 따라서, 실시예 1에 따른 방법에 비해서 패키징 공정이 간단해진다.

실시예 3

본 실시예에 따른 반도체 스택 패키지(100a)는 인쇄회로기판(400a)을 제외하고는 실시예 1의 반도체 스택 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.

도 22를 참조하면, 본 실시예의 인쇄회로기판(400a)은 전극 패드(410), 전극 패드(410) 상에 형성된 도전성 접착층(430), 전극 패드(410)를 노출시키도록 인쇄회로기판(400a) 상에 형성된 감광성 레진층(420), 및 인쇄회로기판(400a)의 하면에 마운트되어 전극 패드(410)와 전기적으로 연결된 외부 접속 단자(450)를 포함한다. 즉, 본 실시예의 인쇄회로기판(400a)은 접착층 패턴을 갖지 않는다.

따라서, 제 1 플러그(234)의 하단이 전극 패드(410)와 접촉하면서 제 1 패키지(200)의 제 1 휨 억제부재(230)가 감광성 레진층(420)에 직접 맞대어지게 된다. 제 1 휨 억제부재(230)는 접착성 물질을 포함하므로, 접착층 패턴 없이도 제 1 패키지(200)가 인쇄회로기판(400a) 상에 부착될 수 있다.

본 실시예에 따른 방법은 본 실시예에 따른 방법은 실시예 1의 도 2 내지 도 11을 참조로 설명된 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호로 나타내면서, 도 11 이후의 공정에 대해서만 설명한다.

도 23을 참조하면, 스크라이브 레인을 따라 반도체 기판(W)을 절단한다. 이때, 제 1 및 제 2 패키지(200, 300)들은 지지부재(270)를 매개로 서로 연결된 상태이다. 여기서, 절단 공정 중에, 반도체 기판(W)은 지지부재(270)로 견고히 지지되어 있으므로, 반도체 기판(W)이 손상되는 것이 억제된다.

도 24를 참조하면, 접착부재(260)에 열을 가하거나 또는 자외선을 조사하여, 지지부재(270)를 제 1 및 제 2 패키지(200, 300)들로부터 제거한다. 그러면, 제 1 및 제 2 패키지(200, 300)들이 완전히 서로 분리된다.

도 25를 참조하면, 제 1 패키지(200)의 제 1 플러그(234) 하단을 인쇄회로기판(400)의 전극 패드(410)에 실장한다. 이때, 제 1 휨 억제부재(250)를 매개로 제 1 패키지(200)와 인쇄회로기판(400)이 견고하게 접착된다.

이어서, 제 2 패키지(300)의 제 2 플러그(334) 하단을 제 1 패키지(200)의 제 1 배선 패턴(232) 상에 마운트한다. 여기서, 휨 억제부재(250)는 접착성을 갖고 있으므로, 제 1 및 제 2 패키지(200, 300)들이 휨 억제부재(250)를 매개로 견고하게 접착될 수가 있다.

몰드(500)로 제 1 및 제 2 패키지(200, 300)들을 둘러싸서, 도 22에 도시된 반도체 스택 패키지(100a)를 완성한다.

상술한 바와 같이 본 발명에 의하면, 반도체 기판의 하면에 형성된 휨 억제부재가 반도체 기판보다 높은 열팽창계수를 가지므로, 반도체 기판의 상부에 형성된 반도체 칩의 높은 열팽창계수로 인한 반도체 기판의 휨을 휨 억제부재가 보상하게 된다. 따라서, 반도체 기판이 휘어지는 현상이 억제된다.

또한, 휨 억제부재의 노출 방지부가 반도체 기판의 하면 노출을 방지하므로, 반도체 기판과 플러그 간의 쇼트 현상이 방지된다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

관통공이 형성된 반도체 칩;

상기 반도체 칩의 상면에 형성되어 상기 반도체 칩과 전기적으로 연결된 배선 패턴, 및 상기 배선 패턴으로부터 이어져서 상기 반도체 칩의 관통공을 매립하는 플러그를 갖는 배선 구조물; 및

상기 반도체 칩의 하면에 형성되고, 상기 플러그의 하단을 노출시키는 개구를 가져서, 상기 반도체 칩의 휨을 억제하는 휨 억제부재를 포함하는 반도체 패키지.
제 1 항에 있어서, 상기 배선 패턴 상에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서, 상기 휨 억제부재는 상기 반도체 칩의 하면 부분의 노출을 방지하는 노출 방지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서, 상기 휨 억제부재는 상기 반도체 칩보다 큰 열팽창계수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
제 4 항에 있어서, 상기 휨 억제부재는 감광물질(photo-definable material) 을 포함하는 것을 특징으로 하는 반도체 패키지.
제 5 항에 있어서, 상기 감광물질은 감광성 폴리이미드(photo-definalbe polyimide), 감광성 노볼락-페놀(photo-definable novolak-phenol), 감광성 폴리벤족서졸(photo-definable polybenzoxazole : PD-PBO), 감광성 에폭시(photo-definable epoxy) 또는 감광성 벤조사이클로부텐(photo-definable benzocyclobutene : PD-BCB)을 포함하는 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서, 상기 반도체 칩의 상면과 상기 배선 패턴 사이, 및 상기 관통공의 내벽과 상기 플러그 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
제 7 항에 있어서, 상기 절연막과 상기 배선 구조물 사이에 개재된 장벽 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
i) 제 1 관통공이 형성된 제 1 반도체 칩, ii) 상기 제 1 반도체 칩의 상면에 형성되어 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 배선 패턴, 및 상기 제 1 배선 패턴으로부터 이어져서 상기 제 1 관통공을 매립하는 제 1 플러그를 갖는 제 1 배선 구조물, 및 iii) 상기 제 1 반도체 칩의 하면에 형성되고 상기 제 1 플러그의 하단을 노출시키는 개구를 갖는 제 1 휨 억제부재를 포함하는 제 1 패키 지; 및

i) 상기 제 1 반도체 칩의 상부에 배치되고 제 2 관통공이 형성된 제 2 반도체 칩, ii) 상기 제 2 반도체 칩의 상면에 형성되어 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 배선 패턴, 및 상기 제 2 배선 패턴으로부터 이어져서 상기 제 2 관통공을 매립하며 상기 제 1 배선 패턴과 전기적으로 연결된 제 2 플러그를 갖는 제 2 배선 구조물, 및 iii) 상기 제 2 반도체 칩의 하면에 형성되어 상기 제 1 반도체 칩의 상면에 맞대어지고 상기 제 2 플러그의 하단을 노출시키면서 상기 제 1 플러그의 상단이 삽입되는 제 2 개구를 갖는 제 2 휨 억제부재로 이루어진 제 2 패키지를 포함하는 반도체 스택 패키지.
제 9 항에 있어서, 상기 제 1 및 제 2 배선 패턴들 상에 형성된 제 1 및 제 2 도전성 접착층들을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
제 9 항에 있어서, 상기 제 1 패키지와 전기적으로 연결되도록 상기 제 1 패키지가 마운트된 인쇄회로기판을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
제 11 항에 있어서, 상기 인쇄회로기판은

상기 인쇄회로기판의 상면에 형성된 전극 패드; 및

상기 인쇄회로기판의 하면에 형성되어, 상기 전극 패드와 전기적으로 연결된 외부 접속 단자를 포함하는 것을 특징으로 하는 반도체 스택 패키지.
제 12 항에 있어서, 상기 인쇄회로기판은 상기 개구를 제외한 상기 휨 억제부재의 하면 부분과 상기 인쇄회로기판 사이에 개재된 접착층 패턴을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
제 9 항에 있어서, 상기 제 1 및 제 1 반도체 패키지들을 둘러싸는 몰드를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
복수개의 반도체 칩들이 형성된 반도체 기판의 상면에 구멍을 형성하는 단계;

상기 반도체 기판의 상면에 형성되어 상기 각 반도체 칩과 전기적으로 연결된 배선 패턴과, 상기 배선 패턴과 이어지고 상기 구멍을 매립하는 플러그를 갖는 배선 구조물을 형성하는 단계;

상기 반도체 기판의 상면에 지지부재를 부착하는 단계;

상기 반도체 기판의 하면을 부분적으로 제거하여, 상기 플러그의 하단을 상기 반도체 기판의 하면으로부터 돌출시키는 단계; 및

상기 플러그의 하단을 노출시키는 개구를 갖고 상기 반도체 기판의 휨을 억제하는 휨 억제부재를 상기 반도체 기판의 하면에 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 15 항에 있어서, 상기 배선 구조물을 형성하는 단계 전에, 상기 반도체 칩의 상면과 상기 배선 패턴 사이, 및 상기 구멍의 내벽과 상기 플러그 사이에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16 항에 있어서, 상기 절연막과 상기 배선 구조물 사이에 개재되는 금속 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 배선 패턴 상에 도전성 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 지지부재는 상기 반도체 기판과 실질적으로 동일한 열팽창계수를 갖는 특징으로 하는 방법.
제 19 항에 있어서, 상기 지지부재는 글래스를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 지지부재와 상기 반도체 기판의 상면 사이에 접착부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 21 항에 있어서, 상기 접착부재는 열가소성 테이프, 자외선 감응성 테이프(UV-sensitive tape), 열가소성 페이스트(paste), 자외선 감응성 페이스트 또는 스핀-온 레진(spin-on resin)을 포함하는 것을 특징으로 하는 방법.
제 21 항에 있어서, 상기 휨 억제부재를 형성하는 단계 이후에, 상기 지지부재와 상기 접착부재를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 반도체 기판의 하면을 제거하는 단계는

상기 반도체 기판의 하면과 상기 플러그의 하단을 연마하는 단계; 및

상기 연마된 반도체 기판의 하면을 식각하여, 상기 연마된 플러그의 하단을 상기 식각된 반도체 기판의 하면으로부터 돌출시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 반도체 기판의 하면을 제거하는 단계는

상기 플러그의 하단이 노출될 때까지 상기 반도체 기판의 하면을 연마하는 단계; 및

상기 연마된 반도체 기판의 하면을 식각하여, 상기 플러그의 하단을 상기 식각된 반도체 기판의 하면으로부터 돌출시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 휨 억제부재를 형성하는 단계는

상기 반도체 기판의 하면에 휨 억제막을 형성하는 단계; 및

상기 휨 억제막을 패터닝하여, 상기 개구를 갖는 상기 휨 억제부재를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제 26 항에 있어서, 상기 휨 억제막을 패터닝하는 단계는 상기 플러그의 하단 주변에 위치한 상기 휨 억제막 부분을 잔류시켜서 상기 반도체 기판의 하면 부분의 노출을 방지하는 노출 방지부를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제 26 항에 있어서, 상기 휨 억제막은 상기 반도체 기판보다 큰 열팽창계수를 갖는 물질을 포함하는 것을 특징으로 하는 방법.
제 28 항에 있어서, 상기 휨 억제막은 감광물질(photo-definable material)을 포함하는 것을 특징으로 하는 방법.
제 29 항에 있어서, 상기 감광물질은 감광성 폴리이미드(photo-definalbe polyimide), 감광성 노볼락-페놀(photo-definable novolak-phenol), 감광성 폴리벤족서졸(photo-definable polybenzoxazole : PD-PBO), 감광성 에폭시(photo-definable epoxy) 또는 감광성 벤조사이클로부텐(photo-definable benzocyclobutene : PD-BCB)을 포함하는 것을 특징으로 하는 방법.
제 26 항에 있어서, 상기 휨 억제부재를 경화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
복수개의 반도체 칩들이 형성된 반도체 기판의 상면에 구멍을 형성하는 단계;

상기 반도체 기판의 상면에 형성되어 상기 각 반도체 칩과 전기적으로 연결된 배선 패턴과, 상기 배선 패턴과 이어지고 상기 구멍을 매립하는 플러그를 갖는 배선 구조물을 형성하는 단계;

상기 반도체 기판의 상면에 지지부재를 부착하는 단계;

상기 반도체 기판의 하면을 부분적으로 제거하여, 상기 플러그의 하단을 상기 반도체 기판의 하면으로부터 돌출시키는 단계;

상기 플러그의 하단을 노출시키는 개구를 갖고 상기 반도체 기판의 휨을 억제하는 휨 억제부재를 상기 반도체 기판의 하면에 형성하는 단계;

상기 반도체 기판의 스크라이브 레인을 따라 상기 반도체 기판을 절단하여, 상기 반도체 기판을 상기 복수개의 반도체 칩들로 분리하는 단계;

상기 지지부재를 제거하는 단계; 및

상기 각 반도체 칩들의 상기 배선 패턴과 상기 플러그를 전기적으로 연결시키면서 상기 휨 억제부재를 사이에 두고 상기 각 반도체 칩들을 적층하는 단계를 포함하는 반도체 스택 패키지의 제조 방법.
제 32 항에 있어서, 상기 반도체 기판을 절단하는 단계는 상기 반도체 칩들을 적층하는 단계 이후에 수행하는 것을 특징으로 하는 방법.
제 32 항에 있어서, 상기 적층된 반도체 칩들을 외부 접속 단자를 갖는 인쇄회로기판 상에 마운트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 32 항에 있어서, 상기 적층된 반도체 칩들을 몰드로 둘러싸는 단계를 더 포함하는 것을 특징으로 하는 방법.