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JP2010166095A - 半導体装置及び回路基板の製造方法 - Google Patents

半導体装置及び回路基板の製造方法 Download PDF

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Abstract

【課題】 単なる基板としてのシリコン基板１上に半導体構成体１２を搭載した半導体装置において、小型化を図る。
【解決手段】 シリコン基板１には貫通孔２が設けられている。貫通孔２内を含むシリコン基板１の上面には配線５が設けられている。この場合、貫通孔２内に設けられた配線が筒状であると、その下に半田ボール２１を設けることができず、シリコン基板１の下面に下層配線を設け、この下層配線の接続パッド部下に半田ボール２１を設けることとなり、下層配線の配置領域を必要とするため、シリコン基板１の面積が大きくなってしまう。これに対し、貫通孔２内に設けられた配線５が有底筒状であると、その下に半田ボール２１を設けることができ、シリコン基板の下面に下層配線を設ける必要がなく、それに応じてシリコン基板１の面積を小さくすることができる。
【選択図】 図１

Description

この発明は、半導体装置及び回路基板の製造方法に関する。
例えば、従来の半導体装置には、半導体チップをインターポーザを介してプリント配線板上に実装したものがある（例えば、特許文献１参照）。この場合、インターポーザは、シリコン基板の上面及び下面にそれぞれ設けられた上層配線と下層配線とがシリコン基板に形成されたスルーホールの内壁面に設けられた筒状の上下導通部を介して接続され、下層配線の接続パッド部下に半田ボールが設けられた構造となっている。
特開２００１−３２６３０５号公報
そして、上記従来の半導体装置では、半導体チップの下面に設けられたパッドがインターポーザの上層配線の接続パッド部に接合されていることにより、半導体チップがインターポーザ上に搭載され、インターポーザの半田ボールがプリント配線板上の接続端子に接合されていることにより、半導体チップがインターポーザを介してプリント配線板上に実装されている。
しかしながら、上記従来の半導体装置では、インターポーザの上下導通部が筒状であるので、この筒状の上下導通部の下側の部分に半田ボールを設けることができず、上下導通部に接続された下層配線の接続パッド部下に半田ボールを設けており、下層配線の配置領域を必要とするため、インターポーザの面積が大きくなり、ひいては半導体装置全体が大型化してしまうという問題があった。
そこで、この発明は、小型化することができる回路基板、半導体装置及び回路基板の製造方法を提供することを目的とする。
この発明は、上記目的を達成するため、貫通孔を有する半導体基板、前記半導体基板の上面に形成され、前記貫通孔内に形成された有底筒状部を有する配線、前記配線上に形成された柱状電極、及び前記半導体基板上における前記柱状電極間に形成された絶縁膜とを有する回路基板と、前記回路基板上に搭載され、前記柱状電極に電気的に接続された半導体構成体とを具備することを特徴とするものである。
この発明によれば、貫通孔を有する半導体基板の上面に、半導体基板の貫通孔内に形成された有底筒状部を有する配線を形成し、貫通孔内の配線の有底筒状部の底部を接続パッド部としているので、半導体基板下に接続パッド部を有する下層配線を設ける必要がなく、それに応じて半導体基板の面積を小さくすることができ、ひいては小型化することができる。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 図１５に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図１６に続く工程の断面図。 図１７に続く工程の断面図。 この発明の第３実施形態としての半導体装置の断面図。 この発明の第４実施形態としての半導体装置の断面図。 この発明の第５実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２２に続く工程の断面図。 図２３に続く工程の断面図。 図２４に続く工程の断面図。 図２５に続く工程の断面図。 図２６に続く工程の断面図。 図２７に続く工程の断面図。 図２８に続く工程の断面図。 図２９に続く工程の断面図。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状の単なる基板としてのシリコン基板（半導体基板）１を備えている。シリコン基板１の複数の箇所には貫通孔２が設けられている。貫通孔２の内壁面を含むシリコン基板１の上面には酸化シリコン等からなる下地絶縁膜３が設けられている。この場合、貫通孔２の内壁面に設けられた下地絶縁膜３は筒状となっている。
貫通孔２内の筒状の下地絶縁膜３の内壁面を含む下地絶縁膜３の上面には銅等からなる第１の下地金属層４が設けられている。この場合、貫通孔２内の筒状の下地絶縁膜３の内壁面に設けられた第１の下地金属層４は筒状となっている。貫通孔２内の筒状の第１の下地金属層４の内壁面を含む第１の下地金属層４の上面全体には銅からなる第１の配線５が設けられている。この場合、貫通孔２内の筒状の第１の下地金属層４の内壁面に設けられた第１の配線５は有底筒状であって貫通孔２を閉塞している。ここで、貫通孔２内に設けられた下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面はシリコン基板１の下面と面一となっている。
第１の配線５の接続パッド部上面には銅からなる柱状電極６が設けられている。第１の配線５を含む下地絶縁膜３の上面にはポリイミド系樹脂等からなる絶縁膜７がその上面が柱状電極６の上面と面一となるように設けられている。柱状電極６の上面を含む絶縁膜７の上面には銅等からなる第２の下地金属層８が設けられている。第２の下地金属層８の上面全体には銅からなる第２の配線９が設けられている。第２の配線９を含む絶縁膜７の上面にはソルダーレジスト等からなる上層オーバーコート膜１０が設けられている。第２の配線９の接続パッド部に対応する部分における上層オーバーコート膜１０には開口部１１が設けられている。
上層オーバーコート膜１０上には半導体構成体１２が搭載されている。この場合、半導体構成体１２は、一般的にはベアチップと呼ばれるものであり、シリコン基板（半導体基板）１３の下面周辺部に複数の接続パッド１４が設けられ、接続パッド１４の中央部を除くシリコン基板１３の下面に酸化シリコン等からなる絶縁膜１５が設けられ、絶縁膜１５の下面に銅等からなる下地金属層１６及び銅からなる下層接続パッド１７が接続パッド１４に接続されて設けられ、下層接続パッド１７下に半田ボール１８が設けられた構造となっている。
この場合、シリコン基板１３の下面には所定の機能の集積回路（図示せず）が設けられ、この集積回路には接続パッド１４が接続されている。そして、半導体構成体１２は、その半田ボール１８が上層オーバーコート膜１０の開口部１１を介して第２の配線９の接続パッド部上面に接合された状態で、上層オーバーコート膜１０上に搭載されている。
シリコン基板１の貫通孔２内に設けられた下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面を含むシリコン基板１の下面にはソルダーレジスト等からなる下層オーバーコート膜１９が設けられている。シリコン基板１の貫通孔２内の有底筒状の第１の配線５の下面中央部（接続パッド部）に対応する部分における下層オーバーコート膜１９には開口部２０が設けられている。下層オーバーコート膜１９の開口部２０内及びその下側には半田ボール２１がシリコン基板１の貫通孔２内の有底筒状の第１の配線５の下面中央部（接続パッド部）に接続されて設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態の単なるシリコン基板１を用意する。この場合、ウエハ状態のシリコン基板１の厚さは、図１に示すシリコン基板１の厚さよりもある程度厚くなっている。次に、シリコン基板１の上面の貫通孔２形成領域に、レーザビームを照射するレーザ加工等により、ある程度の深さの凹部２ａを形成する。ここで、一例として、ウエハ状態のシリコン基板１の厚さが５００μｍである場合には、凹部２ａの深さを３００μｍ程度とし、直径を５０μｍ程度とする。
次に、図３に示すように、凹部２ａ内を含むシリコン基板１の上面に下地絶縁膜３を形成する。この場合、下地絶縁膜３の材料及び形成方法は、凹部２ａのアスペクト比に応じて選定するようにしてもよい。例えば、凹部２ａのアスペクト比が比較的高い場合には、ＣＶＤ法により、酸化シリコン等の無機系材料を成膜するようにしてもよい。一方、凹部２ａのアスペクト比が比較的低い場合には、スクリーン印刷法等により、ポリイミド系樹脂等の有機系材料を塗布するようにしてもよい。
次に、図４に示すように、下地絶縁膜３の上面全体に第１の下地金属層４を形成する。この場合、第１の下地金属層４は、無電解メッキにより形成された銅層のみであってもよく、またスパッタ法により形成された銅層のみであってもよく、さらにスパッタ法により形成されたチタン等の薄膜層上にスパッタ法により銅層を形成したものであってもよい。
次に、第１の下地金属層４の上面にメッキレジスト膜３１をパターン形成する。この場合、第１の配線５形成領域に対応する部分におけるメッキレジスト膜３１には開口部３２が形成されている。次に、第１の下地金属層４をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３１の開口部３２内の第１の下地金属層４の上面に第１の配線５を形成する。第１の配線５はシリコン基板１の上面に対応する部分ではこの上面に沿った平坦部を有し、シリコン基板１の凹部２ａに対応する部分では、凹部２ａの底面に対応して形成される底部５ａと凹部２ａの側面に対応して形成される側部５ｂを有する有底筒状部を有する。次に、メッキレジスト膜３１を剥離する。
次に、図５に示すように、第１の配線５を含む第１の下地金属層４の上面にメッキレジスト膜３３をパターン形成する。この場合、柱状電極６形成領域に対応する部分におけるメッキレジスト膜３３には開口部３４が形成されている。次に、第１の下地金属層４をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜３３の開口部３４内の第１の配線５の接続パッド部上面に柱状電極６を形成する。次に、メッキレジスト膜３３を剥離し、次いで、第１の配線５をマスクとして第１の下地金属層４の不要な部分をエッチングして除去すると、図６に示すように、第１の配線５下にのみ第１の下地金属層４が残存される。
次に、図７に示すように、スクリーン印刷法やスピンコート法等により、第１の配線５及び柱状電極６を含む下地絶縁膜３の上面にポリイミド系樹脂等からなる絶縁膜７をその厚さが柱状電極６の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極６の上面は絶縁膜７によって覆われている。次に、絶縁膜７及び柱状電極６の上面側を適宜に研磨し、図８に示すように、柱状電極６の上面を露出させるとともに、この露出された柱状電極６の上面を含む絶縁膜７の上面を平坦化する。
次に、図９に示すように、柱状電極６の上面を含む絶縁膜７の上面全体に、無電解メッキ等により、銅等からなる第２の下地金属層８を形成する。次に、第２の下地金属層８の上面にメッキレジスト膜３５をパターン形成する。この場合、第２の配線９形成領域に対応する部分におけるメッキレジスト膜３５には開口部３６が形成されている。
次に、第２の下地金属層８をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３５の開口部３６内の第２の下地金属層８の上面に第２の配線９を形成する。次に、メッキレジスト膜３５を剥離し、次いで、第２の配線９をマスクとして第２の下地金属層８の不要な部分をエッチングして除去すると、図１０に示すように、第２の配線９下にのみ第２の下地金属層８が残存される。
次に、図１１に示すように、スクリーン印刷法やスピンコート法等により、第２の配線９を含む絶縁膜７の上面にソルダーレジスト等からなる上層オーバーコート膜１０を形成する。この場合、第２の配線９の接続パッド部に対応する部分における上層オーバーコート膜１０には開口部１１が形成されている。
次に、シリコン基板１の凹部２ａ内に形成された下地絶縁膜３及び第１の下地金属層４を含むシリコン基板１の下面側を、凹部２ａ内に形成された有底筒状の第１の配線５の底部が少なくとも露出するまで研磨またはエッチングすると、図１２に示すようになる。この状態では、シリコン基板１に凹部２ａの残りからなる貫通孔２が形成され、この貫通孔２内に形成された筒状の下地絶縁膜３、筒状の第１の下地金属層４及び有底筒状の第１の配線５の下面がシリコン基板１の下面と面一となる。この場合、第１の配線５の有底筒状部を構成する底部５ａの表面はシリコン基板１と共に除去してもよいが、必ず、底部５ａは残存されるようにすることが重要である。
次に、図１３に示すように、スクリーン印刷法やスピンコート法等により、シリコン基板１の貫通孔２内に形成された下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面を含むシリコン基板１の下面にソルダーレジスト等からなる下層オーバーコート膜１９を形成する。この場合、シリコン基板１の貫通孔２内に形成された第１の配線５の有底筒状部の底部５ａ（接続パッド部）に対応する部分における下層オーバーコート膜１９には開口部２０が形成されている。
次に、図１４に示すように、下層オーバーコート膜１９の開口部２０内及びその下側に半田ボール２１をシリコン基板１の貫通孔２内に形成された第１の配線５の有底筒状部の底部５ａに接続させて形成し、且つ、上層オーバーコート膜１０の開口部１１を介して露出された第２の配線９の接続パッド上面に、別途、製造しておいた半導体構成体１２の半田ボール１８を接合する。次に、ダイシング工程を経ると、図１に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、シリコン基板１の貫通孔２内に有底筒状部を有する第１の配線５からなる上下導通部を設けているので、この第１の配線５の有底筒状部からなる上下導通部の底部５ａに半田ボール２１を設けることができ、従来のような下層配線が不要となり、それに応じてシリコン基板１の面積を小さくすることができ、ひいては半導体装置全体を小型化することができる。
なお、図１において、第２の下地金属層８及び第２の配線９を省略し、半導体構成体１２の半田ボール１８を上層オーバーコート膜１０の開口部１１を介して柱状電極６の上面に接合するようにしてもよい。この場合、さらに、上層オーバーコート膜１０を省略してもよい。また、シリコン基板１の凹部２ａの深さを、例えば３０〜６０μｍ程度に浅くすれば、これに応じて第１の配線５の有底筒状部の底部５ａと側部５ｂの上端との段差は小さくなるので、柱状電極６を第１の配線５の有底筒状部上、すなわち、底部５ａ上、または、底部５ａ上及び側部５ｂ上に跨って形成することもできる。
（第２実施形態）
図１５はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、シリコン基板１の厚さを薄くし、シリコン基板１の貫通孔２内に設けられた下地絶縁膜３、第１の下地金属層４及び第１の配線５をシリコン基板１の下面側に突出させ、シリコン基板１の下面にポリイミド系樹脂等からなる保護膜２２をその下面がシリコン基板１の下面側に突出された下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面と面一となるように設けた点である。
次に、この半導体装置の製造方法の一例について説明する。まず、図１２に示すように、シリコン基板１等の下面側を研磨し、シリコン基板１の貫通孔２内に形成された第１の配線８の有底筒状部の下面を露出させる。次に、図１６に示すように、シリコン基板１の下面側をフッ酸等のエッチング液を用いて適宜にエッチングし、シリコン基板１の厚さを適宜に薄くする。この状態では、シリコン基板１の貫通孔２内に形成された下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面はシリコン基板１の下面側に適宜に突出される。以下、この突出部を、説明の便宜上、突出部Ａという。
次に、図１７に示すように、スクリーン印刷法やスピンコート法等により、突出部Ａを含むシリコン基板１の下面にポリイミド系樹脂等からなる保護膜２２をその厚さが突出部Ａの高さよりも厚くなるように形成する。したがって、この状態では、突出部Ａの下面は保護膜２２によって覆われている。次に、保護膜２２の下面側を適宜に研磨またはエッチングし、図１８に示すように、突出部Ａの下面を露出させるとともに、この露出された突出部Ａの下面を含む保護膜２２の下面を平坦化する。この後、図１３及び図１４に示す工程を経た後にダイシングを行うと、図１５に示す半導体装置が複数個得られる。
（第３実施形態）
図１９はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、上層オーバーコート膜１０上に半導体構成体１２をフェイスアップ状態でワイヤボンディングした点である。この場合、半導体構成体１２は、図１に示す下地金属層１６、下層接続パッド１７及び半田ボール１８を有していない構造となっている。
そして、半導体構成体１２は、シリコン基板１３の下面に設けられたダイボンド材からなる接着層２３を介して上層オーバーコート膜１０の上面に接着されている。半導体構成体１２の接続パッド１４は、ボンディングワイヤ２４を介して、上層オーバーコート膜１０の開口部１１を介して露出された第２の配線９の接続パッド部上面に接続されている。半導体構成体１２及びボンディングワイヤ２４を含む上層オーバーコート膜１０の上面にはエポキシ系樹脂等からなる封止材２５が設けられている。
（第３実施形態の変形例）
第３実施形態において、シリコン基板１の貫通孔２の深さを浅くし、柱状電極６を第１の配線５の有底筒状部上、すなわち、底部５ａ上、または、底部５ａ上及び側部５ｂ上に跨って形成することもできる。この場合、第２の配線９及び上層オーバーコート膜１０を形成せず、柱状電極６の表面を絶縁膜７の上面と同一平面とし、直接、外部に露出すれば、半導体構成体１２を絶縁膜７上に搭載して、ボンディングワイヤ２４により半導体構成体１２の接続パッド１４と柱状電極６を直接接続することができる。
（第４実施形態）
図２０はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、上層オーバーコート膜１０の開口部１１内及びその上側に半田ボール２１を第２の配線９の接続パッド部上面に接続させて設け、且つ、半導体構成体１２の半田ボール１８を、下層オーバーコート膜１９の開口部２０を介して、第１の配線５の有底筒状部の底部５ａに接合させることにより、半導体構成体１２を下層オーバーコート膜１９下に搭載した点である。
（第５実施形態）
図２１はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、シリコン基板１と上層オーバーコート膜１０下に設けられた第２の配線９との間に半導体構成体４１を設け、第１の配線５と第２の配線９とを上下導通部５５を介して接続した点である。
次に、この半導体装置の一部について詳細に説明する。第１の配線５を含む下地絶縁膜３の上面にはポリイミド系樹脂等からなる第１の絶縁膜７Ａが設けられている。第１の絶縁膜７Ａの上面には、シリコン基板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体４１の下面がダイボンド材からなる接着層４２を介して接着されている。
半導体構成体４１は、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、シリコン基板（半導体基板）４３を備えている。シリコン基板４３の下面は接着層４２を介して第１の絶縁膜７Ａの上面に接着されている。シリコン基板４３の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド４４が集積回路に接続されて設けられている。
接続パッド４４の中央部を除くシリコン基板４３の上面には酸化シリコン等からなる絶縁膜４５が設けられ、接続パッド４４の中央部は絶縁膜４５に設けられた開口部４６を介して露出されている。絶縁膜４５の上面にはポリイミド系樹脂等からなる保護膜４７が設けられている。絶縁膜４５の開口部４６に対応する部分における保護膜４７には開口部４８が設けられている。
保護膜４７の上面には銅等からなる下地金属層４９が設けられている。下地金属層４９の上面全体には銅からなる配線５０が設けられている。下地金属層４９を含む配線５０の一端部は、絶縁膜４５及び保護膜４７の開口部４６、４８を介して接続パッド４４に接続されている。配線４９の接続パッド部上面には銅からなる柱状電極５１が設けられている。配線５０を含む保護膜４７の上面にはエポキシ系樹脂等からなる封止膜５２がその上面が柱状電極(外部接続電極）５１の上面と面一となるように設けられている。
半導体構成体４１の周囲における第１の絶縁膜７Ａの上面には方形枠状の第２の絶縁膜７Ｂが設けられている。第２の絶縁膜７Ｂは、例えば、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂中にシリカフィラー等の無機材料からなる補強材を分散させたもの、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。
半導体構成体４１及び第２の絶縁膜７Ｂの上面には第３の絶縁膜７Ｃがその上面を平坦とされて設けられている。第３の絶縁膜７Ｃは、例えば、ガラス布やガラス繊維等からなる基材にエポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。
半導体構成体４１の柱状電極５１の上面中央部に対応する部分における第３の絶縁膜７Ｃには開口部５３が設けられている。第３の絶縁膜７Ｃの上面には第２の下地金属層８及び第２の配線９が設けられている。第２の下地金属層８を含む第２の配線９の一端部は、第３の絶縁膜７Ｃの開口部５３を介して半導体構成体４１の柱状電極５１の上面に接続されている。
第２の配線９を含む第３の絶縁膜７Ｃの上面には上層オーバーコート膜１０が設けられている。第２の配線９の接続パッド部に対応する部分における上層オーバーコート膜１０には開口部１１が設けられている。半導体構成体１２は、その半田ボール１８が上層オーバーコート膜１０の開口部１１を介して第２の配線９の接続パッド部上面に接合されていることにより、上層オーバーコート膜１０上に搭載されている。
第１の下地金属層４を含む第１の配線５と第２の下地金属層８を含む第２の配線９の少なくとも一部とは、第１〜第３の絶縁膜７Ａ、７Ｂ、７Ｃの所定の箇所に設けられた開口部５４の内壁面に設けられた銅等からなる下地金属層５５ａ及び銅層５５ｂからなる上下導通部５５を介して接続されている。上下導通部５５内にはソルダーレジスト等からなる充填材５６が充填されている。
次に、この半導体装置の製造方法の一例について説明する。まず、図２２に示すように、ウエハ状態の単なるシリコン基板１の上面の貫通孔２形成領域に凹部２ａが形成され、凹部２ａ内を含むシリコン基板１の上面に下地絶縁膜３が形成され、凹部２ａ内を含む下地絶縁膜３の上面に第１の下地金属層４及び第１の配線５が形成され、第１の配線５を含む下地絶縁膜３の上面に第１の絶縁膜７Ａが形成されたものを用意する。この場合も、ウエハ状態のシリコン基板１の厚さは、図２１に示すシリコン基板１の厚さよりもある程度厚くなっている。
また、半導体構成体４１のシリコン基板４３の下面に接着層４２が設けられたものを用意する。この場合、接着層４２を有する半導体構成体４１は、ウエハ状態のシリコン基板４３上に接続パッド４４、絶縁膜４５、保護膜４７、下地金属層４９、配線５０、柱状電極５１及び封止膜５２を形成した後、ウエハ状態のシリコン基板４３の下面に、ダイアタッチメントフィルムとして市販されているエポキシ系樹脂やポリイミド系樹脂等のダイボンド材からなる接着層４２を加熱加圧により半硬化させた状態で固着し、ダイシングにより個片化することにより得られる。
次に、第１の絶縁膜７Ａの上面の所定の複数箇所に複数の半導体構成体４１のシリコン基板４３の下面に固着された接着層４２を相互に離間させて接着する。ここでの接着は、加熱加圧により、接着層４２を本硬化させる。
次に、図２３に示すように、半導体構成体４１の周囲における第１の絶縁膜７Ａの上面に格子状の第２の絶縁膜形成用シート７ｂをピン等で位置決めしながら配置する。格子状の第２の絶縁膜形成用シート７ｂは、熱硬化性樹脂中に補強材を分散させ、熱硬化性樹脂を半硬化状態にしてシート状となしたものである。
次に、半導体構成体４１及び第２の絶縁膜形成用シート７ｂの上面に第３の絶縁膜形成用シート７ｃを配置する。第３の絶縁膜形成用シート７ｃは、ガラス布等にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたものである。
次に、一対の加熱加圧板６１、６２を用いて上下から第２の絶縁膜形成用シート７ｂ及び第３の絶縁膜形成用シート７ｃを加熱加圧する。そして、その後の冷却により、半導体構成体４１の周囲における第１の絶縁膜７Ａの上面に第２の絶縁膜７Ｂが形成され、また、半導体構成体４１及び第２の絶縁膜７Ｂの上面に第３の絶縁膜７Ｃが形成される。この場合、第３の絶縁膜７Ｃの上面は、上側の加熱加圧板４１の下面によって押さえ付けられるため、平坦面となる。したがって、第３の絶縁膜７Ｃの上面を平坦化するための研磨工程は不要である。
次に、図２４に示すように、レーザビームを照射するレーザ加工により、半導体構成体４１の柱状電極５１の上面中央部に対応する部分における第３の絶縁膜７Ｃに開口部５３を形成する。また、メカニカルドリルを用いて、第１の配線５の接続パッド部上面に対応する部分における第１〜第３の絶縁膜７Ａ、７Ｂ、７Ｃに開口部５４を形成する。次に、必要に応じて、開口部５３、５４内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図２５に示すように、開口部５３を介して露出された柱状電極５１の上面及び開口部５４を介して露出された第１の配線５の接続パッド部上面を含む第３の絶縁膜７Ｃの上面全体に、銅の無電解メッキにより、第２の下地金属層８及び下地金属層５５ａを形成する。次に、第２の下地金属層８の上面にメッキレジスト膜６３をパターン形成する。この場合、開口部５４を含む第２の配線９形成領域に対応する部分における上層キレジスト膜６３には開口部６４が形成されている。
次に、下地金属層８、５５ａをメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜６３の開口部６４内の第２の下地金属層８の上面に第２の配線９を形成し、また、開口部５４内の下地金属層５５ａの表面に銅層５５ｂを形成する。次に、メッキレジスト膜６３を剥離し、次いで、第２の配線９をマスクとして第２の下地金属層８の不要な部分をエッチングして除去すると、図２６に示すように、第２の配線９下にのみ第２の下地金属層８が残存される。この状態では、開口部５４の内壁面には下地金属層５５ａ及び銅層５５ｂからなる上下導通部５５が第１の配線５の接続パッド部上面に接続されて形成されている。
次に、図２７に示すように、スクリーン印刷法やスピンコート法等により、第２の配線９を含む第３の絶縁膜７Ｃの上面にソルダーレジスト等からなる上層オーバーコート膜１０を形成し、同時に、上下導通部５５内にソルダーレジスト等からなる充填材５６を充填する。この場合、第２の配線９の接続パッド部に対応する部分における上層オーバーコート膜１０には開口部１１が形成されている。
次に、シリコン基板１の凹部２ａ内に形成された下地絶縁膜３及び第１の下地金属層４を含むシリコン基板１の下面側を、凹部２ａ内に形成された第１の配線５の有底筒状部の下面が少なくとも露出するまで研磨またはエッチングすると、図２８に示すようになる。この状態では、シリコン基板１に凹部２ａの残りからなる貫通孔２が形成され、この貫通孔２内に形成された下地絶縁膜３、第１の下地金属層４及び第１の配線５の有底筒状部の底部５ａがシリコン基板１の下面と面一となる。
次に、図２９に示すように、スクリーン印刷法やスピンコート法等により、シリコン基板１の貫通孔２を介して露出された下地絶縁膜３、第１の下地金属層４及び第１の配線５の下面を含むシリコン基板１の下面にソルダーレジスト等からなる下層オーバーコート膜１９を形成する。この場合、シリコン基板１の貫通孔２内に形成された第１の配線５の有底筒状部の底部５ａに対応する部分における下層オーバーコート膜１９には開口部２０が形成されている。
次に、図３０に示すように、下層オーバーコート膜１９の開口部２０内及びその下側に半田ボール２１をシリコン基板１の貫通孔２内に形成された第１の配線５の有底筒状部の底部５ａに接続させて形成し、且つ、上層オーバーコート膜１０の開口部１１を介して露出された第２の配線９の接続パッド上面に、別途、製造しておいた半導体構成体１２の半田ボール１８を接合する。次に、ダイシング工程を経ると、図２１に示す半導体装置が複数個得られる。
なお、半導体構成体４１として、封止膜５２を有し、且つ、外部接続用電極としての柱状電極５１を有する場合について説明したが、これに限らず、例えば、封止膜５２及び柱状電極５１を有せず、外部接続用電極としての接続パッド部を有する配線５０を有するものとしてもよい。この場合、配線５０の接続パッド部以外を覆うオーバーコート膜を有するものとしてもよく、さらに、オーバーコート膜上に配線５０の接続パッド部に接続された上層接続パッドを有するものとしてもよい。
１ シリコン基板
２ 貫通孔
２ａ 凹部
３ 下地絶縁膜
４ 第１の下地金属層
５ 第１の配線
６ 柱状電極
７ 絶縁膜
８ 第２の下地金属層
９ 第２の配線
１０ 上層オーバーコート膜
１１ 開口部
１２ 半導体構成体
１９ 下層オーバーコート膜
２０ 開口部
２１ 半田ボール
２２ 保護膜

Claims (17)

  1. 貫通孔を有する半導体基板、前記半導体基板の上面に形成され、前記貫通孔内に形成された有底筒状部を有する配線、前記配線上に形成された柱状電極、及び前記半導体基板上における前記柱状電極間に形成された絶縁膜とを有する回路基板と、前記回路基板上に搭載され、前記柱状電極に電気的に接続された半導体構成体とを具備することを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記配線の有底筒状部の底部に半田ボールが形成されていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記半導体基板の上面及び前記半導体基板の貫通孔の側部には下地絶縁膜が形成され、前記配線は前記下地絶縁膜上に形成されていることを特徴とする半導体装置。
  4. 請求項１に記載の発明において、前記半導体構成体と前記柱状電極とはボンディングワイヤを介して接続されていることを特徴とする半導体装置。
  5. 貫通孔を有する半導体基板、前記半導体基板の上面に形成され、前記貫通孔内に形成された有底筒状部を有する配線、前記半導体基板上に形成された絶縁膜とを有する回路基板と、前記配線の有底筒状部の底部に形成された半田層と、前記半田層を介して前記配線の有底筒状部の底部に接続された半導体構成体とを具備することを特徴とする半導体装置。
  6. 請求項５に記載の発明において、前記配線上に柱状電極が形成されていることを特徴とする半導体装置。
  7. 請求項６に記載の発明において、前記配線上に柱状電極が形成され、前記絶縁膜は前記回路基板上における前記柱状電極間に形成されていることを特徴とする半導体装置。
  8. 請求項６に記載の発明において、前記絶縁膜上に前記柱状電極に接続された第２の配線が形成され、前記第２の配線上に半田ボールが形成されていることを特徴とする半導体装置。
  9. 貫通孔を有する半導体基板と、前記半導体基板の上面に形成され、前記貫通孔内に形成された有底筒状部を有する配線と、前記配線上及び前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に搭載された半導体構成体と、前記半導体基板上における前記半導体構成体の周囲に形成された第２の絶縁膜とを具備することを特徴とする半導体装置。
  10. 請求項９に記載の発明において、前記配線の有底筒状部の底部に半田ボールが形成されていることを特徴とする半導体装置。
  11. 請求項９に記載の発明において、さらに、前記半導体構成体上及び前記第２の絶縁膜上に形成された第３の絶縁膜及び前記第３の絶縁膜上に前記半導体構成体の外部接続電極に接続されて形成された第２の配線を有することを特徴とする半導体装置。
  12. 請求項１１に記載の発明において、さらに、前記配線の一部分に対応して前記第１、第２、第３の絶縁膜を貫通する貫通孔が形成されていることを特徴とする半導体装置。
  13. 請求項１１に記載の発明において、さらに、前記第２の配線及び前記貫通孔を介して前記配線に電気的に接続された第２の半導体構成体を有することを特徴とする半導体装置。
  14. 請求項９に記載の発明において、前記外部接続電極は柱状電極であることを特徴とする半導体装置。
  15. 半導体基板上に凹部を形成する工程と、
    前記半導体基板上に、前記半導体基板の凹部内に有底筒状部が形成された配線を形成する工程と、
    前記半導体基板の下面側を、前記貫通孔内に形成された前記配線の有底筒状部の底部が露出するまで除去する工程と、
    を有することを特徴とする回路基板の製造方法。
  16. 請求項１５に記載の発明において、前記半導体基板の下面側を除去する工程は、前記貫通孔内に形成された前記配線の有底筒状部の底部を前記半導体基板の下面側に突出させる工程を含むことを特徴とする回路基板の製造方法。
  17. 請求項１６に記載の発明において、前記半導体基板の下面側を除去する工程の後、前記半導体基板の下面に保護膜をその下面が前記貫通孔内に形成された前記配線の有底筒状部の底部を覆うように形成する工程と、前記保護膜の下面側を研磨して前記貫通孔内に形成された前記配線の有底筒状部の底部を露出させるとともに、この露出された前記配線の有底筒状部の底部を含む前記保護膜の下面を平坦化する工程とを含むことを特徴とする回路基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014049592A (ja) * 2012-08-31 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
US9198290B2 (en) 2011-09-15 2015-11-24 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
JP2016139733A (ja) * 2015-01-28 2016-08-04 凸版印刷株式会社 配線基板およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144211A (ja) * 1999-11-16 2001-05-25 Ibiden Co Ltd 半導体チップ及びその製造方法
JP2002170904A (ja) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール
JP2003249601A (ja) * 2002-02-22 2003-09-05 Fujitsu Ltd 半導体装置用基板及びその製造方法及び半導体パッケージ
JP2005236271A (ja) * 2004-01-22 2005-09-02 Fuji Electric Holdings Co Ltd 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144211A (ja) * 1999-11-16 2001-05-25 Ibiden Co Ltd 半導体チップ及びその製造方法
JP2002170904A (ja) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール
JP2003249601A (ja) * 2002-02-22 2003-09-05 Fujitsu Ltd 半導体装置用基板及びその製造方法及び半導体パッケージ
JP2005236271A (ja) * 2004-01-22 2005-09-02 Fuji Electric Holdings Co Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9198290B2 (en) 2011-09-15 2015-11-24 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
JP2014049592A (ja) * 2012-08-31 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
US9355869B2 (en) 2012-08-31 2016-05-31 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9640414B2 (en) 2012-08-31 2017-05-02 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2016139733A (ja) * 2015-01-28 2016-08-04 凸版印刷株式会社 配線基板およびその製造方法

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