DE4138340C2 - Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer solchen - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspei­ chervorrichtung sowie ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung.

Die Fig. 10 zeigt ein Schaltbild mit einem Aufbau des Haupt­ teils einer herkömmlichen Halbleiterspeichervorrichtung vom geteilten Leseverstärkertyp. Diese Halbleiterspeichervorrich­ tung hat einen Aufbau mit gefalteten Bitleitungen.

Wie in Fig. 10 gezeigt, sind Speicherzellenfelder 1a, 1b gemeinsam mit einer Gruppe von Leseverstärkern 2 vorgesehen. Das Speicherzellenfeld 1a umfaßt eine Mehrzahl von Bitleitungs­ paaren, eine Mehrzahl von diese Bitleitungen kreuzenden Wort­ leitungen sowie eine Mehrzahl von Speicherzellen MC, die an den Kreuzungspunkten vorgesehen sind. Zwei Sätze von Bitleitungs­ paaren BL1, sowie BL3, und zwei Wortleitungen WL1, WL2 sind in Fig. 10 gezeigt. Entsprechend umfaßt das Speicherzel­ lenfeld 1b eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von diese Bitleitungspaare kreuzende Wortleitungen und eine Mehrzahl von Speicherzellen MC, die an den Kreuzungspunkten vorgesehen sind. Zwei Sätze von Bitleitungspaaren BL2, und BL4, sowie zwei Wortleitungen WL3, WL4 sind in Fig. 10 gezeigt. Jede Speicherzelle MC umfaßt einen dynamischen MOS- Speicher mit einem MOS-Transistor und einer in Reihe verbun­ denen Speicherkapazität.

Eine Gruppe von Leseverstärkern 2 umfaßt eine Mehrzahl von Flip Flop-Leseverstärkern 20 vom Balancetyp, die jeweils eine zwischen Bitleitungen eines Bitleitungspaares durch eine Ladungsmenge der Speicherzellen MC erzeugte Potentialdifferenz verstärken. Das Bitleitungspaar BL1, ist mit einem Lese­ knotenpaar N1, N2 des Leseverstärkers 20 über ein Paar von Durchgangstransistoren S11, S13 verbunden, die aus zwei N-Kanal-MOS-Transistoren bestehen. Das Bitleitungspaar BL2, ist mit einem Leseknotenpaar N1, N2 über ein Paar von Durch­ gangstransistoren S12, S14 verbunden, die aus zwei N-Kanal-MOS- Transistoren gebildet werden.

Das Bitleitungspaar BL1, ist mit einem Eingabe/Ausgabelei­ tungspaar I/O, über ein Durchgangstransistorpaar (Paar von Transmissionstransistoren) T1, T2 verbunden, die aus zwei N-Kanal-MOS-Transistoren gebildet sind. Das Bitleitungspaar BL2, ist mit einem Eingabe/Ausgabeleitungspaar I/O, über ein Durchgangstransistorpaar T3, T4 verbunden, die aus zwei N-Kanal-MOS-Transistoren gebildet werden. Ein Ausgleichstransi­ stor (Equalizingtransistor) Q1, der aus einem N-Kanal-MOS-Tran­ sistor gebildet ist, ist zwischen der Bitleitung BL1 und verbunden. Ein Ausgleichssignal Φ_E wird an das Gate des Aus­ gleichstransistors Q1 angelegt. Ein elektrisches Vorbelegungs­ potential V_BL wird an die Bitleitung BL1 über einen Vorbele­ gungstransistor Q2, der aus einem N-Kanal-MOS-Transistor ge­ bildet ist, angelegt. Ein Vorbelegungssignal Φ_PR wird an das Gate des Vorbelegungstransistors Q2 angelegt. Das Bitleitungs­ paar BL2, ist mit dem Ausgleichstransistor Q1 und dem Vor­ belegungstransistor Q2 auf die selbe Weise verbunden.

Ein Bitleitungspaar BL3, und ein Bitleitungspaar BL4, sind auf die selbe Weise aufgebaut, wie das Bitleitungspaar BL1, und das Bitleitungspaar BL2, . Spaltenauswahlsi­ gnale CS1, CS2 werden von einem Spaltendekoder 4a an die Gates eines Übertragungstransistorpaares T1, T2, die dem Bitleitungs­ paar BL1, entsprechen, und an die Gates des Übertragungs­ transistorpaares T1, T2, die dem Bitleitungspaar BL3, ent­ sprechen, angelegt. Spaltenauswahlsignal CS3, CS4 werden von einem Spaltendekoder 4b an die Gates eines Übertragungstran­ sistorpaares T3, T4, welches dem Bitleitungspaar BL2, ent­ spricht, bzw. an die Gates eines Übertragungstransistorpaares T3, T4, das dem Bitleitungspaar BL4, entspricht, angelegt.

Ein Steuersignal Φ1 wird an die Gates des Übertragungstransi­ storpaares S11, S13 angelegt, und ein Steuersignal Φ2 wird an die Gates des Übertragungstransistorpaares S12, S14 angelegt.

Die oben beschriebene Halbleiterspeichervorrichtung vom geteil­ ten Leseverstärkertyp wird beispielsweise in der japanischen Patentoffenlegungsschrift Nr. 63-2 197 offenbart.

Der Betrieb der Halbleiterspeichervorrichtung nach Fig. 10, und im besonderen der Betrieb zum Zeitpunkt des Lesens und des Refresh wird nachfolgend unter Bezug auf ein Signalpulsdiagramm in Fig. 11 beschrieben.

Während einer Vorbelegungsphase erreichen die Steuersignale Φ1 und Φ2 hohen Pegel (Spannungsversorgungspotential Vcc). Als Er­ gebnis werden die Transistoren S11 bis S14 eingeschaltet. Das Ausgleichsignal Φ_EQ und das Vorbelegungssignal Φ_PR erreichen hohe Pegel. Als Ergebnis werden die Transistoren Q1, Q2 einge­ schaltet und das elektrische Vorbelegungspotential VBL (norma­ lerweise 1/2 Vcc-Pegel) wird an die Bitleitungspaare BL1, bis BL4, angelegt.

Während einer Lesephase wählt ein Zeilendekoder (nicht gezeigt) eine beliebige aus einer Mehrzahl von Wortleitungen. Angenommen, daß z. B. eine Wortleitung WL1 ausgewählt wird, hält zu diesem Zeitpunkt das Steuersignal Φ1 hohen Pegel und das Steuersignal Φ2 fällt auf niedrigen Pegel (Erdpotential). Als Ergebnis werden die Transistoren S12, S14 ausgeschaltet. Die Information, die in der mit der Wortleitung WL1 verbundenen Speicherzelle MC gespeichert ist, wird auf entsprechende Bit­ leitungen bzw. ausgelesen. Als Ergebnis werden Poten­ tialdifferenzen zwischen dem Bitleitungspaar BL1 und sowie zwischen dem Bitleitungspaar BL3 bzw. erzeugt. Wenn danach die Leseverstärker 20 aktiviert werden, werden die Potential­ differenzen jeweils verstärkt. Ein beliebiges der Mehrzahl von Spaltenauswahlsignale, die von dem Spaltendekoder 4a angelegt wurden, steigt auf hohen Pegel. Beispielsweise steigt das Spal­ tenauswahlsignal CS1 auf hohen Pegel. Als Ergebnis wird eine Potentialdifferenz zwischen dem Bitleitungspaar BL1 und auf ein Eingabe/Ausgabeleitungspaar I/O, übertragen.

In dem Fall, daß eine der Wortleitungen innerhalb des Speicher­ zellenfeldes 1b ausgewählt wird, fällt das Steuersignal Φ1 auf niedrigen Pegel und das Steuersignal Φ2 hält hohen Pegel. Abge­ sehen davon verläuft diese Operation genau wie die oben be­ schriebene Operation.

Bei der oben beschriebenen herkömmlichen Halbleiterspeichervor­ richtung vom geteilten Leseverstärkertyp werden zwei Steuersi­ gnale Φ1, Φ2 mit verschiedenen Pulsformen benötigt, um entweder die Übertragungstransistoren S11, S13 oder die Übertragungs­ transistoren S12, S14 einzuschalten. Folglich existiert das Problem, daß die Zahl von Verbindungen ansteigt, in dem Maße, wie die Anzahl und Fläche von Steuersignalgeneratorschaltungen ansteigt.

Aus IEEE Journal of Solid-State Circuits, Bd. 24, Nr. 5 Okt. 1989, S. 1176-1183 ist eine Halbleiterspeichervorrichtung vom geteilten Leseverstärkertyp bekannt, bei der während einer Zugriffsperiode ein stufig verändertes Potential auf die aktive Schaltvorrichtung gegeben wird.

Es ist Aufgabe der Erfindung, Steuersignale und Verbindungen in einer Halbleiterspeichervorrichtung vom geteilten Lesever­ stärkertyp zu vereinfachen.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 sowie das Verfahren zum Betreiben einer Halbleiterspeichervorrichtung nach dem Patentanspruch 9 gelöst.

Während einer Zugriffsperiode ändert sich des Potential des Steuersignals auf das erste oder das zweite Potential. Als Er­ gebnis wird entweder die erste Schaltvorrichtung oder die zweite Schaltvorrichtung leitend gemacht, und daher ist ent­ weder die erste Bitleitung oder die zweite Bitleitung mit dem Leseverstärker verbunden.

Da ein Steuersignal den Betrieb des gemeinsamen Leseverstärkers durchführt, ist bei der erfindungsgemäßen Halbleiterspeicher­ vorrichtung die Anzahl und die Fläche von Steuersignalgene­ ratorschaltungen vermindert, und daher ist die Anzahl von Ver­ bindungen ebenfalls vermindert.

Es folgt die Beschreibung von Anwendungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Schaltbild mit einem Hauptteil eines Aufbaus einer Halbleiterspeichervorrichtung vom geteil­ ten Leseverstärkertyp entsprechend einer Ausfüh­ rungsform;

Fig. 2 ein Blockschaltbild mit dem Gesamtaufbau der Halbleiterspeichervorrichtung derselben Ausfüh­ rungsform;

Fig. 3 und 4 Signalpulsdiagramme zum Verdeutlichen des Betrie­ bes der Halbleiterspeichervorrichtung nach Fig. 2;

Fig. 5 ein Schaltbild mit einem Beispiel eines Aufbaus eines Φ-Taktgenerators;

Fig. 6 ein Signalpulsdiagramm zum Beschreiben des Be­ triebes des Φ-Taktgenerators nach Fig. 5;

Fig. 7 ein Schaltbild mit einem weiteren Beispiel eines Aufbaus des Φ-Taktgenerators;

Fig. 8 ein Signalpulsdiagramm zum Beschreiben des Be­ triebes des Φ-Taktgenerators nach Fig. 7;

Fig. 9 ein Schaltbild mit einem Beispiel des Aufbaus einer Vorbelegungspotentialgeneratorschaltung;

Fig. 10 ein Schaltbild mit dem Aufbaus eines Hauptteils einer herkömmlichen Halbleiterspeichervorrich­ tung vom geteilten Leseverstärkertyp; und

Fig. 11 ein Signalpulsdiagramm zum Beschreiben des Be­ triebes der Halbleiterspeichervorrichtung nach Fig. 10.

Die Fig. 1 ist ein Schaltbild mit dem Aufbau eines Hauptteils einer Halbleiterspeichervorrichtung vom geteilten Leseverstär­ kertyp. Die Fig. 2 ist ein Blockdiagramm mit dem Gesamtaufbau der Halbleiterspeichervorrichtung.

Wie in Fig. 2 gezeigt, sind Speicherzellenfelder 1a, 1b gemeinsam mit einer Gruppe von Leseverstärkern 2 vorgesehen. Ein Zeilendekoder 3 wählt eine beliebige aus einer Mehrzahl von Wortleitungen innerhalb der Speicherzellenfelder 1a, 1b. Ein Spaltendekoder 4b ist entsprechend dem Speicherzellenfeld 1a vorgesehen, und ein Spaltendekoder 4b ist entsprechend dem Speicherzellenfeld 1b vorgesehen. Ein Adreßpuffer 5 legt ein extern angelegtes Adreßsignal an den Zeilendekoder 3 und die Spaltendekoder 4a, 4b an. Ein Taktgenerator 6 erzeugt verschie­ dene Arten von Steuersignalen, die jeweils einen entsprechenden Bereich steuern, als Reaktion auf ein extern angelegtes Zeilen­ adreßpulssignal , ein Spaltenadreßpulssignal und ein Lese/Schreibsteuersignal RW. Ein Φ-Taktgenerator 7 erzeugt ein Steuersignal Φ als Reaktion auf das vom Taktgenerator 6 ange­ legte Steuersignal. Extern angelegte Eingabedaten werden in die Speicherzellenfelder 1a, 1b über ein Dateneingabepuffer 8 eingegeben. Aus den Speicherzellenfeldern 1a, 1b über eine Gruppe von Leseverstärkern 2 ausgelesene Daten werden als Aus­ gabedaten durch einen Datenausgabepuffer 9 ausgegeben. Wie in Fig. 1 gezeigt, unterscheidet sich der Aufbau nach Fig. 1 von dem in Fig. 10 gezeigten Aufbau in den folgenden Punkten. Das Bitleitungspaar BL1, ist mit einem Leseknotenpaar N1, N2 über ein Verbindungstransistorpaar S1, S2, das aus zwei N-Kanal-MOS-Transistoren gebildet ist, verbunden. Ein Bitleitungspaar BL2, ist mit dem Leseknotenpaar N1, N2 über ein Verbindungstransistorpaar S2, S4, das aus zwei P-Kanal-MOS- Transistoren gebildet ist, verbunden. Entsprechend ist ein Bitleitungspaar BL3, mit einem Leseknotenpaar N1, N2 über ein Verbindungstransistorpaar S1, S3, das aus zwei N-Kanal-MOS- Transistoren gebildet ist, verbunden, und ein Bitleitungspaar BL4, ist mit dem Leseknotenpaar N1, N2 über ein aus zwei P-Kanal-MOS-Transistoren gebildetes Verbindungstransistorpaar S2, S4 verbunden. Ein Steuersignal Φ wird an die Gates der Transistoren S1 bis S4 angelegt.

Unter Bezug auf die Signalpulsdiagramme in den Fig. 3 und 4 wird der Betrieb der Halbleiterspeichervorrichtung nach Fig. 1 beschrieben.

Zuerst wird, wie in Fig. 3 gezeigt, ein Lesebetrieb für den Fall, daß eine Speicherzelle innerhalb des Speicherzellenfeldes 1a ausgewählt wird, beschrieben.

Während einer Vorbelegungsperiode halten ein Vorbelegungssignal Φ_PR und ein Ausgleichssignal Φ_EQ hohe Pegel. Als Ergebnis werden die Transistoren Q1, Q2 eingeschaltet und die Bitlei­ tungspaare BL1, bis BL4, werden auf ein Vorbelegungs­ potential V_BL (1/2 Vcc-Pegel) vorbelegt. Während einer Vorbe­ legungsperiode hält das Steuersignal Φ ein Zwischenpotential (1/2 Vcc-Pegel) zwischen einem Spannungsversorgungspotential Vcc und einem Erdpotential. Als Ergebnis werden die Transi­ storen S1 bis S4 alle zu einem gewissen Grad leitend gemacht. Danach sinkt das Vorbelegungssignal Φ_PR auf niedrigen Pegel und das Ausgleichssignal Φ_ER sinkt auf niedrigen Pegel. Als Ergeb­ nis werden die Transistoren Q1, Q2 ausgeschaltet.

Während einer Leseperiode (Zugriffsperiode) erreicht zuerst ein Steuersignal hohen Pegel. Als Ergebnis werden die Transistoren S1, S3 eingeschaltet, und die Transistoren S2, S4 werden abge­ schaltet. Das Bitleitungspaar BL1, bzw. das Bitleitungspaar BL3, wird daher mit entsprechenden Leseknotenpaaren N1, N2 verbunden. Währenddessen ist das Bitleitungspaar BL2, und das Bitleitungspaar BL4, jeweils von den entsprechenden Leseknotenpaaren N1 bzw. N2 abgeschnitten.

Der Zeilendekoder 3 (wie in Fig. 2 gezeigt) wählt beispiels­ weise eine Wortleitung WL1 aus. Als Ergebnis steigt das Poten­ tial auf der Wortleitung WL1 auf hohen Pegel. Folglich wird Information auf entsprechende Bitleitungen BL1 und BL3 aus mit der Wortleitung WL1 verbundenen Speicherzellen MC ausgelesen, so daß Potentialdifferenzen jeweils zwischen den Bitleitungs­ paaren BL1, bzw. BL3 und erzeugt werden.

Ein an jeden Leseverstärker 20 angelegtes Leseverstärkerakti­ vierungssignal Φ_S steigt auf hohen Pegel. Als Ergebnis werden die Potentialdifferenzen zwischen jedem Bitleitungspaar ver­ stärkt. Folglich erhöht beispielsweise der Spaltendekoder 4a das Potential eines Spaltenauswahlsignals CS1 auf hohen Pegel. Als Ergebnis wird die Potentialdifferenz zwischen dem Bitlei­ tungspaar BL1 und auf ein Eingabe/Ausgabepaar I/O, übertragen. Die Potentialdifferenz zwischen I/O, wird als Ausgabedaten über einen Datenausgabepuffer 9 (siehe Fig. 2) nach außen ausgelesen.

Zweitens wird die Leseoperation für einen Fall beschrieben, daß eine Speicherzelle innerhalb des Speicherzellenfeldes 1b ausge­ wählt wird, unter Bezug auf Fig. 4.

Der Betrieb während einer Vorbelegungsperiode entspricht dem in Fig. 3 gezeigten. Während einer Leseperiode fällt zuerst ein Steuersignal auf niedrigen Pegel. Als Ergebnis werden die Tran­ sistoren S1, S3 ausgeschaltet und die Transistoren S2, S4 ein­ geschaltet. Ein Bitleitungspaar BL2, und ein Bitleitungs­ paar BL4, werden daher jeweils mit entsprechenden Lese­ knotenpaaren N1 bzw. N2 verbunden, während die Bitleitungspaare BL1, und BL3, jeweils von entsprechenden Leseknoten­ paaren N1 bzw. N2 abgeschnitten sind.

Folglich wählt der Zeilendekoder 3 (siehe Fig. 2) beispiels­ weise eine Wortleitung WL4. Als Ergebnis steigt das Potential auf der Wortleitung WL4 auf einen hohen Pegel. Daher wird In­ formation aus mit der Wortleitung WL4 verbundenen Speicherzel­ len MC auf entsprechende Bitleitungen bzw. ausgelesen, so daß Potentialdifferenzen zwischen den Bitleitungspaaren BL2 und und BL4 bzw. erzeugt werden.

Wenn ein Leseverstärkeraktivierungssignal Φ_S auf einen hohen Pegel ansteigt, werden die Potentialdifferenzen zwischen dem Bitleitungspaar BL2, bzw. zwischen dem Bitleitungspaar BL4, jeweils verstärkt. Daher hebt z. B. der Spaltendekoder 4b das Potential eines Spaltensignals CS2 auf hohen Pegel. Als Er­ gebnis wird die Potentialdifferenz zwischen den Bitleitungs­ paar BL2, auf ein Eingabe/Ausgabepaar I/O, übertragen.

Bei der obigen Ausführungsform kann ein Steuersignal Φ die ge­ teilte Leseverstärkeroperation bei einer Vorbelegungs- und einer Zugriffsperiode steuern.

Die Fig. 5 ist ein Schaltbild mit einem Beispiel des Aufbaus des in Fig. 2 enthaltenen Φ-Taktgenerators 7.

Dieser Φ-Taktgenerator 7 umfaßt zwei Widerstände R1, R2 und zwei N-Kanal-MOS-Transistoren Q3, Q4. Der Widerstand R1 und der Transistor Q3 sind in Reihe zwischen einem Stromversorgungsan­ schluß, der ein Versorgungspotential Vcc empfängt, und einem Ausgabeknoten N3 verbunden. Der Widerstand R2 und der Transistor Q4 sind in Reihe zwischen einem Erdanschluß und dem Ausgabeknoten N3 verbunden. Taktsignale CΦ1, CΦ2 werden vom Taktgenerator 6 (Fig. 2) an die Gates der Transistoren Q3 und Q4 angelegt.

Unter Bezug auf das Signalpulsdiagramm in Fig. 6 wird die Ope­ ration des Φ-Taktgenerators 7 nach Fig. 5 beschrieben.

Wenn die Taktsignale CΦ1, CΦ2 auf hohem Pegel stehen, sind die Transistoren Q3, Q4 eingeschaltet, so daß ein Steuersignal Φ1/2 Vcc erreicht. Wenn das Taktsignal Co2 auf niedrigen Pegel ab­ fällt, wird der Transistor Q4 ausgeschaltet. Als Ergebnis erreicht ein Steuersignal Φ hohen Pegel. Wenn zusätzlich das Taktsignal CΦ1 auf niedrigen Pegel abfällt und das Taktsignal CΦ2 auf hohen Pegel ansteigt, wird der Transistor Q3 abge­ schaltet und der Transistor Q4 eingeschaltet. Als Ergebnis fällt das Steuersignal Φ auf niedrigen Pegel ab.

Die Fig. 7 zeigt ein Schaltbild mit einem anderen Beispiel einer Konfiguration des in Fig. 2 gezeigten Φ-Taktgenera­ tors 7.

Der Φ-Taktgenerator 7 umfaßt zwei Widerstände R3, R4, zwei N-Kanal-MOS-Transistoren Q5, Q8 und zwei P-Kanal-Transistoren Q6, Q7. Ein Widerstand R3 ist zwischen einem Spannungsversorgungs­ anschluß und einem Knoten N4 verbunden. Ein Widerstand R4 ist zwischen einem Erdanschluß und dem Knoten N4 verbunden. Die Transistoren Q5, Q6 sind parallel zwischen einem Knoten N4 und einem Knoten N5 verbunden. Ein Transistor Q7 ist zwischen dem Spannungsversorgungsanschluß und dem Knoten N5 verbunden, und ein Transistor Q8 ist zwischen dem Erdanschluß und dem Knoten N5 verbunden. Taktsignale CΦ3, CΦ4, CΦ5, werden durch den Taktgenerator 6 (Fig. 2) an die Gates des Transistors Q7, des Transistors Q8, des Transistors Q5 bzw. des Transistors Q6 an­ gelegt.

Unter bezug auf ein Signalpulsdiagramm in Fig. 8 wird der Betrieb des Φ-Taktgenerators 7 nach Fig. 7 beschrieben.

Wenn die Taktsignale CΦ3, CΦ5 auf hohen Pegel stehen und ein Taktsignal CΦ4 auf niedrigem Pegel steht, sind die Transi­ storen Q7, Q8 abgeschaltet und die Transistoren Q5, Q6 einge­ schaltet. Als Ergebnis steht das Steuersignal auf 1/2 Vcc-Pe­ gel. Wenn die Taktsignale CΦ4, CΦ5 auf niedrige Pegel abfallen, werden die Transistoren Q5, Q6 ausgeschaltet und der Transi­ stor Q7 eingeschaltet. Als Ergebnis steigt das Steuersignal Φ auf einen hohen Pegel. Wenn die Taktsignale CΦ3, CΦ4 auf hohen Pegel ansteigen, wird der Transistor Q7 ausgeschaltet und der Transistor Q8 eingeschaltet. Als Ergebnis fällt das Taktsignal Φ auf niedrigen Pegel.

Ein Beispiel eines Aufbaus einer Vorbelegungspotentialgenera­ torschaltung zum Erzeugen eines Vorbelegungspotentials VBL ist in Fig. 9 gezeigt.

Wie in Fig. 9 gezeigt, sind Widerstände R5, R6 in Reihe zwischen dem Spannungsversorgungsanschluß und dem Erdanschluß verbunden. Das Vorbelegungspotential V_BL mit 1/2 Vcc-Pegel wird vom Knoten N6 erhalten.

Da ein Steuersignal Φ die Operation des geteilten Leseverstär­ kers steuern kann, kann bei der obigen Ausführungsform die Zahl von Verbindungsleitungen für Steuersignale vermindert werden, genauso wie die Fläche von Steuersignalgeneratorschaltungen (Φ-Taktgeneratoren) vermindert werden kann.

Während diese Erfindung auf geteilte Leseverstärker vom gefal­ teten Bitleitungstyp bei der obigen Ausführungsform angewendet wurde, ist es möglich, diese Erfindung auf geteilte Lesever­ stärker vom offenen Bitleitungstyp anzuwenden.

Da, wie oben beschrieben, bei dieser Erfindung ein Steuersignal den Betrieb des geteilten Leseverstärkers während einer Vorbe­ legungs- und einer Zugriffsperiode steuern kann, kann die Zahl von Verbindungen für Steuersignale verringert werden, wie auch die Zahl und Fläche von Steuersignalgeneratorschaltungen ver­ ringert werden kann.

Claims (9)

1. Halbleiterspeichervorrichtung mit
ersten Bitleitungen (BL1, BL1),
zweiten Bitleitungen (BL2, BL2),
einer Mehrzahl von Speicherzellen (MC), die jeweils mit den ersten Bitleitungen (BL1, ) oder den zweiten Bitleitungen (BL2, ) zum Speichern von Daten verbunden sind,
einer gemeinsam für die ersten und zweiten Bitleitungen vorge­ sehenen Leserverstärkervorrichtung (20),
einer ersten Schaltvorrichtung (S1, S3), die zwischen den ersten Bitleitungen und der Leseverstärkervorrichtung (20) verbunden ist und auf ein erstes Potential zum Leitendwerden reagiert,
einer zweiten Schaltvorrichtung (S2, S4), die zwischen den zweiten Bitleitungen und der Leseverstärkervorrichtung (20) verbunden ist und auf ein zweites Potential zum Leitendwerden reagiert,
einer Vorbelegungseinrichtung (Q1, Q2) zum Vorbelegen der ersten und zweiten Bitleitungen mit einem vorbestimmten Poten­ tial während einer Vorbelegungsperiode und
einer Steuersignalerzeugereinrichtung (7) zum Erzeugen eines Steuersignals, dessen Potential sich auf das erste Potential oder auf das zweite Potential während einer Zugriffsperiode ändert, und das sich auf ein Zwischenpotential zwischen dem ersten und den zweiten Potential während einer Vorbelegungs­ periode ändert, zum Anlegen des Steuersignals an die erste (S1, S3) und die zweite (S2, S4) Schaltvorrichtung.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß
die erste Schaltvorrichtung Feldeffektvorrichtungen (S1, S3) vom N-Kanaltyp umfaßt,
die zweite Schaltvorrichtung Feldeffektvorrichtungen (S2, S4) vom P-Kanaltyp umfaßt und
das erste Potential einem logischen High-Pegel und das zweite Potential einem logischen Low-Pegel entspricht.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Steuersignalerzeugereinrichtung (7)
einen ersten Anschluß umfaßt, der ein dem ersten Potential ent­ sprechendes Versorgungsspannungspotential empfängt,
einen zweiten Anschluß umfaßt, der eine dem zweiten Potential entsprechende Versorgungsspannung empfängt,
einen Ausgabeknoten (N3) umfaßt, der das Steuersignal ausgibt, eine erste Widerstandsvorrichtung (R1) umfaßt, die mit dem ersten Anschluß verbunden,
eine dritte Schaltvorrichtung (Q3) umfaßt, die zwischen der ersten Widerstandsvorrichtung und dem Ausgabeknoten (N3) ver­ bunden ist,
eine zweite Widerstandsvorrichtung (R2) umfaßt, die mit dem zweiten Anschluß verbunden ist,
eine vierte Schaltvorrichtung (Q4) umfaßt, die zwischen der zweiten Widerstandsvorrichtung und dem Ausgabeknoten (N3) ver­ bunden ist, und
eine Steuervorrichtung (6) umfaßt, zum Einschalten von entweder der dritten oder der vierten Schaltvorrichtungen während der Zugriffsperiode und zum Einschalten von sowohl der dritten als auch der vierten Schaltvorrichtung während der Vorbelegungs­ periode.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
die Steuervorrichtung (6) ein erstes und ein zweites Taktsignal erzeugt,
die dritte Schaltvorrichtung eine Feldeffektvorrichtung umfaßt,
die einen das erste Taktsignal empfangenden Steueranschluß auf­ weist, und
die vierte Schaltvorrichtung eine Feldeffektvorrichtung aufweist, die einen das zweite Taktsignal empfangenden Steuer­ anschluß aufweist.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuersignalerzeugereinrich­ tung (7)
einen ersten Anschluß aufweist, der ein dem ersten Potential entsprechendes Versorgungsspannungspotential empfängt,
einen zweiten Anschluß aufweist, der ein dem zweiten Potential entsprechendes Versorgungsspannungspotential empfängt,
einen ersten Knoten (N4) aufweist,
eine erste Widerstandsvorrichtung (R3) aufweist, die zwischen dem ersten Anschluß und dem ersten Knoten verbunden ist,
eine zweite Widerstandsvorrichtung (R4) aufweist, die zwischen dem zweiten Anschluß und dem ersten Knoten verbunden ist,
einen zweiten Knoten (N5) aufweist,
eine Transfer-Gatevorrichtung (Q5, Q6) aufweist, die zwischen dem ersten Knoten und dem zweiten Knoten verbunden ist,
eine dritte Schaltvorrichtung (Q7) aufweist, die zwischen dem ersten Anschluß und dem zweiten Knoten verbunden ist,
eine vierte Schaltvorrichtung (Q8) aufweist, die zwischen dem zweiten Anschluß und dem zweiten Knoten verbunden ist, und
eine Steuervorrichtung (6) aufweist, zum Einschalten von ent­ weder der dritten oder der vierten Schaltvorrichtung und zum Ausschalten der Transfer-Gatevorrichtung während der Zugriffs­ periode, und zum Einschalten der Transfer-Gatevorrichtung und zum Ausschalten sowohl der dritten als auch der vierten Schalt­ vorrichtung während der Vorbelegungsperiode.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß
die Steuervorrichtung (6) ein erstes, ein zweites und ein drittes Taktsignal erzeugt,
die dritte Schaltvorrichtung eine Feldeffektvorrichtung (Q7) aufweist, die einen das erste Taktsignal empfangenden Steuer­ anschluß aufweist,
die vierte Schaltvorrichtung eine Feldeffektvorrichtung (Q8) aufweist, die einen das zweite Taktsignal empfangenden Steuer­ anschluß aufweist, und
die Transfer-Gatevorrichtung Feldeffektvorrichtungen (Q5, Q6) umfaßt, die einen das dritte Taktsignal empfangenden Steuer­ anschluß aufweisen.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das vorbestimmte Potential einem Zwischenpegel zwischen dem lo­ gischen High-Pegel und dem logischen Low-Pegel entspricht.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Ausgleichsvorrichtung (Q1), die die Potentiale der ersten und zweiten Bitleitungen während der Vorbelegungsperiode ausgleicht.

9. Verfahren zum Betreiben einer Halbleiterspeichervorrich­ tung mitersten Bitleitungen (BL1, ), zweiten Bitleitungen (BL2, ), einer Mehrzahl von Speicherzellen (MC), die entweder mit den ersten Bitleitungen oder den zweiten Bitleitungen verbun­ den sind, einer gemeinsam für die ersten und zweiten Bitleitun­ gen vorgesehenen Leseverstärkervorrichtung (20),
einer ersten Schaltvorrichtung (S1, S3), die zwischen den ersten Bitleitungen und der Leseverstärkervorrichtung verbunden ist und auf ein erstes Potential zum Leitendwerden reagiert, sowie einer zweiten Schaltvorrichtung (S2, S4), die zwischen den zweiten Bitleitungen und der Leseverstärkervorrichtung ver­ bunden ist und auf ein zweites Potential zum Leitendwerden rea­ giert, mit den Schritten:
Vorbelegen der ersten und zweiten Bitleitungen auf ein vorbe­ stimmtes Potential während einer Vorbelegungsperiode,
Anlegen eines Steuersignals mit dem ersten oder dem zweiten Potential während einer Zugriffsperiode an die erste und die zweite Schaltvorrichtung, und
Anlegen eines Steuersignals mit einem Zwischenpotential zwischen dem ersten Potential und dem zweiten Potential während der Vorbelegungsperiode an die erste und die zweite Schaltvor­ richtung.